JP2004362398A - 半導体集積回路 - Google Patents
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Abstract
【課題】クロックスキューを抑え、低消費電力化を実現する半導体集積回路を提供する。
【解決手段】フリップフロップは、ブロック化されないものと、ブロック化されたものとがあり、ブロック化されない非ブロック化のフリップフロップ１１ａ，１１ｂ，１１ｃのクロック入力には、それぞれ個別にクロック発生回路１２ａ，１２ｂ，１２ｃが接続され、それぞれ複数のフリップフロップ１１ｄ，１１ｅをブロック化した機能ブロック１１Ｄ，１１Ｅは、それぞれのクロック入力に個別的にクロック発生回路１２ｄ，１２ｅが接続されている。
【選択図】 図３
【解決手段】フリップフロップは、ブロック化されないものと、ブロック化されたものとがあり、ブロック化されない非ブロック化のフリップフロップ１１ａ，１１ｂ，１１ｃのクロック入力には、それぞれ個別にクロック発生回路１２ａ，１２ｂ，１２ｃが接続され、それぞれ複数のフリップフロップ１１ｄ，１１ｅをブロック化した機能ブロック１１Ｄ，１１Ｅは、それぞれのクロック入力に個別的にクロック発生回路１２ｄ，１２ｅが接続されている。
【選択図】 図３
Description
【０００１】
【発明の属する技術分野】
本発明は、クロック発生回路を備えた半導体集積回路にかかわり、特にはクロックスキュー抑制の技術に関するものである。
【０００２】
【従来の技術】
一般に、半導体集積回路においては、クロック発生回路より同期化のためのクロック信号が分配されて各同期回路セルへ供給されている。ここでは、同期回路セルの代表例としてフリップフロップをあげる。
【０００３】
従来より、分配供給されるクロック信号のクロックスキューを抑えるために、遅延調整セル、バッファ等を介挿したり、配線長を等しくして、配線遅延が一定になるように工夫されている。
【０００４】
しかしながら、現在では、半導体集積回路が大規模化・高速化し、数千から数万ものフリップフロップに高いクロック周波数のクロック信号を分配する必要がある。また、半導体集積回路の高集積化のために製造上のバラツキは大きくなる。これらのため、クロックサイクルが小さくなるほど、クロックスキューを抑えることが難しくなってきている。
【０００５】
そこで、クロックスキューを抑える技術が種々提案されている。
【０００６】
以下、クロックスキューを抑える技術の一つとして特許文献１に開示されている集積回路回路について、図１０を用いて説明する。
【０００７】
図１０は、従来のクロックスキュー調整回路の構成を示した図である。遅延回路ＤＬ２とゲートＧ８とによるリングオシレータを構成し、その発振周期を端子ｄで観測しつつ、遅延回路ＤＬ２における遅延時間調整により、ゲートＧ８の出力クロックａの位相を調整する。次に、セレクタＳＥＬ１を切替えて、入力クロックｅを遅延回路ＤＬ２、ゲートＧ８を介してＤフリップフロップＦＦ１のクロック入力ａとする。また、入力クロックｅを遅延回路ＤＬ１および分配回路を介して分配クロックｂとし、これをＤフリップフロップＦＦ１のデータ入力とする。そして、ＤフリップフロップＦＦ１のＱ出力ｃを観測しつつ、遅延回路ＤＬ１の遅延時間を調整し、Ｑ出力ｃのレベル遷移タイミングで、その遅延時間を設定固定する。これにより、基準クロックａと分配クロックｂとの位相を一致させる。
【０００８】
以上より、各集積回路のクロック信号入力端子からクロック分配回路の各分配端子までの遅延時間をすべて一定値に設定できるので、集積回路相互間のクロック分配回路の製造上のバラツキに起因するクロックスキューを抑えることが可能となる。
【０００９】
【特許文献１】
特開平６−１４９４０８号公報（第３−４頁、第１図）
【００１０】
【発明が解決しようとする課題】
上述した従来のクロックスキュー調整回路を用いた構成では、クロック信号入力端子からクロック分配回路の各分配端子までのスキューを抑えることはできるが、ますます、大規模化、高速化していく半導体集積回路において、クロック分配回路から各フリップフロップへクロック信号を分配することによる配線遅延から生じるクロックスキューを抑えることは困難である。
【００１１】
さらに、クロック入力端子より各フリップフロップへ供給されるクロック信号は、ノーマル動作時は常にトグルしている状態であるため、大規模に配線が張り巡らされたクロック系での消費電力は大きくなり、半導体集積回路の低消費電力化への課題となっている。
【００１２】
本発明は、このような事情に鑑みて創作したものであり、クロック信号分配に起因する配線遅延によるクロックスキューを抑え、さらに、低消費電力化を実現することを目的としている。
【００１３】
【課題を解決するための手段】
本発明にかかわる第１の半導体集積回路は、内蔵する各同期回路セルごとにクロック発生回路を備えたことを特徴とする。なお、同期回路セルの代表例にフリップフロップがある。
【００１４】
この構成によれば、各同期回路セルごとに個別のクロック発生回路をもたせてあるので、クロック信号分配は不要となり、クロック信号分配に起因するクロック系配線については、これを省略できる。したがって、クロック信号分配の配線遅延によるクロックスキューを抑えるとともに、消費電力の低減を図ることができる。
【００１５】
本発明にかかわる第２の半導体集積回路は、内蔵する各機能ブロックごとにクロック発生回路を備えたことを特徴とする。
【００１６】
この構成によれば、各機能ブロックごとにクロック発生回路をもたせてあるので、クロック信号分配は不要となり、クロック信号分配に起因するクロック系配線については、これを縮小できる。したがって、クロック信号分配の配線遅延によるクロックスキューを抑えるとともに、消費電力の低減を図ることができる。
【００１７】
本発明にかかわる第３の半導体集積回路は、内蔵する非ブロック化の各同期回路セルごと、および、各機能ブロックごとにクロック発生回路を備えたことを特徴とする。これは、上記第１の半導体集積回路と第２の半導体集積回路とを合体したものに相当する。
【００１８】
この構成によれば、非ブロック化の各同期回路セルごと、および、各機能ブロックごとにクロック発生回路をもたせてあるので、クロック信号分配は不要となり、クロック信号分配に起因するクロック系配線については、これを縮小ないし省略できる。したがって、クロック信号分配の配線遅延によるクロックスキューを抑えるとともに、消費電力の低減を図ることができる。
【００１９】
本発明にかかわる第４の半導体集積回路は、上記第１〜第３のいずれかの半導体集積回路において、さらに、前記各クロック発生回路に対して周期的にクロック同期信号を生成出力するクロック同期信号生成回路を備えたことを特徴とする。
【００２０】
この構成によれば、クロック同期信号生成回路からのクロック同期信号を周期的に各クロック発生回路に供給して、各クロック発生回路を周期的に同期化するので、各クロック信号の位相合わせ込みを周期的に行うことになり、クロックスキュー抑制をさらに効果的なものにできる。
【００２１】
本発明にかかわる第５の半導体集積回路は、上記第４の半導体集積回路において、さらに、前記各クロック発生回路から発生される各クロック信号の位相差を検出し、所定値以上の位相差を検出したときに前記クロック同期信号生成回路を有効にして前記各クロック発生回路に前記クロック同期信号を出力させる位相差検出回路を備えたことを特徴とする。
【００２２】
この構成によれば、位相差検出回路によって、複数のクロック発生回路から出力される各クロック信号の位相差を検出し、各クロック信号間に所定値以上の位相差が生じるたびにクロック同期信号生成回路を有効にしてクロック信号を同期化するので、位相差の拡大を一定範囲内に収斂させることができる。すなわち、単に周期的にクロック信号同期化を行うのではなく、位相差が一定以上に増えようとしたときに強制的にクロック信号同期化を行うので、さらに効率良くクロックスキューを抑制できる。この場合に、クロック同期信号生成回路がクロック同期信号を生成出力するのは、位相差検出回路が所定値以上の位相差を検出したときに限ってであり、通常は待機状態にあってクロック同期信号を生成出力していないので、消費電力の低減を図ることができる。
【００２３】
本発明にかかわる第６の半導体集積回路は、上記第１〜第３の半導体集積回路において、さらに、クロック供給が必要な場合にのみクロックイネーブル信号を生成し、前記各クロック発生回路に供給して各クロック発生回路を有効にするクロックイネーブル信号生成回路を備えたことを特徴とする。
【００２４】
この構成によれば、動作させるためにクロック供給が必要な非ブロック化の同期回路セルまたは機能ブロックにつながるクロック発生回路にのみ、これを有効にするクロックイネーブル信号を供給し、クロック供給が必要のない非ブロック化の同期回路セルまたは機能ブロックにつながるクロック発生回路は非動作とするので、消費電力の低減を図ることができる。さらに、クロックイネーブル信号を共用するクロック発生回路どうしでは、クロックイネーブル信号を共用するゆえに、クロック信号間の同期化が行われ、各クロック信号のクロックスキューを抑えることができる。
【００２５】
本発明にかかわる第７の半導体集積回路は、上記第１〜第３のいずれかの半導体集積回路において、さらに、クロック供給が必要な場合にのみクロックイネーブル信号を生成し、前記各クロック発生回路に供給して各クロック発生回路を有効にするクロックイネーブル信号生成回路と、前記各クロック発生回路に対してクロック同期信号を生成出力するクロック同期信号生成回路と、前記各クロック発生回路から発生される各クロック信号の位相差を検出し、所定値以上の位相差を検出したときに前記クロック同期信号生成回路を有効にして前記各クロック発生回路に前記クロック同期信号を出力させる位相差検出回路とを備えたことを特徴とする。これは、上記第５の半導体集積回路と第６の半導体集積回路を合体したものに相当する。
【００２６】
この構成による作用は次のとおりである。動作のためクロック供給が必要な非ブロック化の同期回路セルまたは機能ブロックにつながるクロック発生回路にのみクロックイネーブル信号を供給する。複数のクロック発生回路に共通にクロックイネーブル信号を供給するときは、それら複数のクロック発生回路どうしは、クロック信号間の同期化が行われ、各クロック信号のクロックスキューを抑えることができる。動作継続に伴って、複数のクロック発生回路から出力される各クロック信号どうし間に位相差が生じるようになることが想定される。このような場合でも、位相差検出回路によって、各クロック信号の位相差を検出し、各クロック信号間に所定値以上の位相差が生じるたびにクロック同期信号生成回路を有効にしてクロック信号を同期化する。したがって、各クロック信号のクロックスキューをタイムリーに抑えることができる。そして、クロック同期信号を常時生成出力するのではなく、位相差が所定値以上になったときに限っている。つまり、通常は待機状態にあってクロック同期信号を生成出力していないので、消費電力の低減を図ることができる。
【００２７】
本発明にかかわる第８の半導体集積回路は、上記第１〜第３のいずれかの半導体集積回路において、前記各クロック発生回路は印加電圧に応じてクロック周波数が可変されるように構成され、さらに、前記各クロック発生回路に対する印加電圧を個別的に調整可能な供給電圧調整回路を備えたことを特徴とする。
【００２８】
この構成によれば、より高速で動作させる非ブロック化の同期回路セルまたは機能ブロックに対しては、それにつながっているクロック発生回路に対して供給電圧調整回路からより高い印加電圧を供給する。これにより、そのクロック発生回路によるクロック信号の周波数をより高いものにすることができる。逆に、低速動作でよい非ブロック化の同期回路セルまたは機能ブロックに接続のクロック発生回路に対しては、供給電圧調整回路からより低い印加電圧を供給すればよい。この印加電圧に応じた周波数制御はクロック発生回路ごとに個別的に行える。したがって、クリティカルな部分にクロック周波数を合わせる必要がなくなり、消費電力の低減を図ることができる。
【００２９】
本発明にかかわる第９の半導体集積回路は、上記第８の半導体集積回路において、前記各クロック発生回路による前記クロック信号の供給先における電圧を入力し、理想電圧との電圧差を検出し、前記電圧差に応じて前記供給電圧調整回路を制御する電圧差検出回路を備えたことを特徴とする。
【００３０】
この構成によれば、クロック信号供給先の電圧が低く、電圧差検出回路が検出する電圧差が大きいときは、供給電圧調整回路による印加電圧をより高く設定して、クロック発生回路によるクロック周波数をより高くする。これにより、供給先の電圧の低さをまかなうことができる。逆に、クロック信号供給先の電圧が高く、電圧差検出回路が検出する電圧差が小さいときは、供給電圧調整回路による印加電圧をより低く設定して、クロック発生回路によるクロック周波数をより低くする。これにより、消費電力の低減を図ることができる。
【００３１】
【発明の実施の形態】
以下、本発明にかかわる半導体集積回路の実施の形態を図面に基づいて詳細に説明する。同期回路セルについては、代表例としてフリップフロップをとりあげる。
【００３２】
（実施の形態１）
図１は、本発明の実施の形態１における半導体集積回路Ａ１の構成図である。
【００３３】
図１に示すように、半導体集積回路Ａ１は、複数のフリップフロップ１１ａ〜１１ｅを有し、各フリップフロップ１１ａ〜１１ｅに対して個別に自励型のクロック発生回路１２ａ〜１２ｅが接続されている。クロック発生回路１２ａ〜１２ｅは、例えば、単一あるいは複数のインバータ回路が接続されたリングオシレータで構成されている。
【００３４】
各フリップフロップ１１ａ〜１１ｅは、それぞれが接続されているクロック発生回路１２ａ〜１２ｅから個別的にクロック信号を供給される。
【００３５】
本実施の形態によれば、各フリップフロップごとに個別のクロック発生回路を備えることにより、クロック信号分配は不要となり、クロック信号分配に起因するクロック系配線については、これを省略できる。したがって、クロック信号分配の配線遅延によるクロックスキューを抑えるとともに、消費電力の低減を図ることができる。
【００３６】
（実施の形態２）
図２は、本発明の実施の形態２における半導体集積回路Ａ２の構成図である。
【００３７】
図２に示すように、本実施の形態の半導体集積回路Ａ２においては、フリップフロップは、ブロック化されている。複数のフリップフロップ１１ａが機能ブロック１１Ａを構成し、同様に、複数のフリップフロップ１１ｂが機能ブロック１１Ｂを、複数のフリップフロップ１１ｃが機能ブロック１１Ｃを、複数のフリップフロップ１１ｄが機能ブロック１１Ｄを、複数のフリップフロップ１１ｅが機能ブロック１１Ｅをそれぞれ構成している。そして、各機能ブロック１１Ａ〜１１Ｅに対して個別にそれぞれ自励型のクロック発生回路１２ａ〜１２ｅが接続されている。クロック発生回路１２ａ〜１２ｅは、実施の形態１の場合と同様のリングオシレータで構成されている。
【００３８】
本実施の形態によれば、各機能ブロックごとに個別のクロック発生回路を備えることにより、クロック信号分配は不要となり、クロック信号分配に起因するクロック系配線については、これを縮小できる。したがって、クロック信号分配の配線遅延によるクロックスキューを抑えるとともに、消費電力の低減を図ることができる。
【００３９】
（実施の形態３）
図３は、本発明の実施の形態３における半導体集積回路Ａ３の構成図である。
【００４０】
図３に示すように、本実施の形態の半導体集積回路Ａ３においては、フリップフロップは、ブロック化されないものと、ブロック化されたものとがある。ブロック化されない非ブロック化のフリップフロップ１１ａ，１１ｂ，１１ｃのクロック入力には、それぞれ個別にクロック発生回路１２ａ，１２ｂ，１２ｃが接続されている。機能ブロック１１Ｄは、複数のフリップフロップ１１ｄをブロック化したものであり、それぞれのクロック入力に共通にクロック発生回路１２ｄが接続されている。また、機能ブロック１１Ｅは、複数のフリップフロップ１１ｅをブロック化したものであり、それぞれのクロック入力に共通にクロック発生回路１２ｅが接続されている。クロック発生回路１２ａ〜１２ｅは、実施の形態１の場合と同様のリングオシレータで構成されている。
【００４１】
非ブロック化のフリップフロップ１１ａ，１１ｂ，１１ｃは、それぞれが接続されているクロック発生回路１２ａ，１２ｂ，１２ｃから独立的にクロック信号を供給される。機能ブロック１１Ｄに属する複数のフリップフロップ１１ｄには、それが接続されているクロック発生回路１２ｄからクロック信号が分配供給される。また、機能ブロック１１Ｅに属する複数のフリップフロップ１１ｅには、それが接続されているクロック発生回路１２ｅからクロック信号が分配供給される。
【００４２】
本実施の形態によれば、非ブロック化の各フリップフロップごと、および各機能ブロックごとにクロック発生回路を備えることにより、クロック信号分配に起因するクロック系配線については、これを省略ないし縮小することができ、クロック信号分配の配線遅延によるクロックスキューを抑え、消費電力の低減を図ることができる。
【００４３】
（実施の形態４）
図４は、本発明の実施の形態４における半導体集積回路Ａ４の構成図である。図４において、実施の形態３の図３におけるのと同じ符号は同一構成要素を指している。
【００４４】
本実施の形態の半導体集積回路Ａ４においては、複数のクロック発生回路１２ａ〜１２ｅと複数のフリップフロップ１１ａ〜１１ｅと複数の機能ブロック１１Ｄ，１１Ｅとの相互関係は実施の形態３（図３）の場合と同様になっている。本実施の形態が、実施の形態３と相違するのは、周期的にクロック同期信号を生成出力するクロック同期信号生成回路３１を備え、このクロック同期信号生成回路３１から出力されるクロック同期信号によって複数のクロック発生回路１２ａ〜１２ｅを同期的に制御し、クロック発生回路１２ａ〜１２ｅが出力するクロック信号を周期的に同期化するように構成している点である。その他の構成については、実施の形態３と同様であるので説明を省略する。
【００４５】
本実施の形態によれば、クロック同期信号生成回路からのクロック同期信号を周期的にすべてのクロック発生回路に供給するので、各クロック発生回路から発生されるクロック信号を周期的に同期化することができる。すなわち、非ブロック化のフリップフロップおよび機能ブロックの各フリップフロップに供給される各クロック信号の位相合わせ込みを周期的に行うことになり、クロックスキュー抑制をさらに効果的なものにできる。
【００４６】
（実施の形態５）
図５は、本発明の実施の形態５における半導体集積回路Ａ５の構成図である。図５において、実施の形態４の図４におけるのと同じ符号は同一構成要素を指している。
【００４７】
本実施の形態の半導体集積回路Ａ５においては、複数のクロック発生回路１２ａ〜１２ｅと複数のフリップフロップ１１ａ〜１１ｅと複数の機能ブロック１１Ｄ，１１Ｅとクロック同期信号生成回路３１との相互関係は実施の形態４（図４）の場合と同様になっている。本実施の形態が、実施の形態４と相違するのは、クロック同期信号生成回路３１が位相差検出回路３２を有し、すべてのクロック発生回路１２ａ〜１２ｅからのクロック信号を入力して、それらクロック信号の位相差を検出し、誤動作を起こし得る所定値以上の位相差を検出したときに、クロック同期信号生成回路３１がクロック同期信号を各クロック発生回路１２ａ〜１２ｅに出力するように構成している点である。その他の構成については、実施の形態４と同様であるので説明を省略する。
【００４８】
クロック発生回路１２ａ〜１２ｅから出力されているクロック信号相互間において、半導体集積回路Ａ５が誤動作を起こし得る程度に位相差が生じているときは、位相差検出回路３２がそのことを検出し、クロック同期信号生成回路３１をアクティブにして、クロック同期信号を各クロック発生回路１２ａ〜１２ｅに出力する。これにより、すべてのクロック発生回路１２ａ〜１２ｅのクロック信号が同期化される。
【００４９】
本実施の形態によれば、複数のクロック発生回路から出力される各クロック信号の位相差を検出する位相差検出回路を備えることにより、各クロック信号間に所定値以上の位相差が生じるたびに、強制的にクロック信号を同期化することができる。すなわち、単に周期的にクロック信号同期化を行うのではなく、位相差が一定以上に増えようとしたときには強制的にクロック信号同期化を行うので、さらに効率良くクロックスキューを抑制できる。この場合に、クロック同期信号生成回路がクロック同期信号を生成出力するのは、位相差検出回路が所定値以上の位相差を検出したときに限ってであり、通常は待機状態にあってクロック同期信号を生成出力していないので、消費電力の低減を図ることができる。
【００５０】
（実施の形態６）
図６は、本発明の実施の形態６における半導体集積回路Ａ６の構成図である。図６において、実施の形態３の図３におけるのと同じ符号は同一構成要素を指している。
【００５１】
本実施の形態の半導体集積回路Ａ６においては、複数のクロック発生回路１２ａ〜１２ｅと複数のフリップフロップ１１ａ〜１１ｅと複数の機能ブロック１１Ｄ，１１Ｅとの相互関係は実施の形態３（図３）の場合と同様になっている。本実施の形態が、実施の形態３と相違するのは、クロックイネーブル信号生成回路４１を設け、このクロックイネーブル信号生成回路４１から各クロック発生回路１２ａ〜１２ｅに対して互いに独立してクロックイネーブル信号ｅｎ１〜ｅｎ４を供給するように構成している点である。ただし、図示例の場合、クロック発生回路１２ｂとクロック発生回路１２ｃとに対して共通のクロックイネーブル信号ｅｎ２を供給するようになっている。クロック発生回路１２ａ〜１２ｅは、クロックイネーブル信号ｅｎ１〜ｅｎ４が有効のときに限ってアクティブとなり、クロック信号を生成出力するように構成されている。その他の構成については、実施の形態３と同様であるので説明を省略する。
【００５２】
クロックイネーブル信号ｅｎ１〜ｅｎ４は、フリップフロップ１１ａ〜１１ｅを動作させなければならない場合にのみハイレベルへ変化する信号であり、個別制御可能となっている。
【００５３】
例えば、クロックイネーブル信号ｅｎ１〜ｅｎ４がすべて“１”にセットされたとき、クロック発生回路１２ａ〜１２ｅは、非ブロック化のフリップフロップ１１ａ，１１ｂ，１１ｃおよび機能ブロック１１Ｄ，１１Ｅの各フリップフロップ１１ｄ，１１ｅに対してクロック信号を供給する。
【００５４】
また、クロック発生回路１２ａ〜１２ｅがすべて“０”にリセットされたとき、クロック発生回路１２ａ〜１２ｅは、非ブロック化のフリップフロップ１１ａ，１１ｂ，１１ｃおよび機能ブロック１１Ｄ，１１Ｅへのクロック信号の供給を停止する。
【００５５】
また、クロック発生回路１２ａ，１２ｄがクロック信号を供給し、クロック発生回路１２ｂ，１２ｃ，１２ｅがクロック供給を停止する場合には、クロックイネーブル信号ｅｎ１，ｅｎ３は“１”にセットされ、クロックイネーブル信号ｅｎ２，ｅｎ４は“０”にリセットされる。
【００５６】
いま、クロックイネーブル信号ｅｎ１〜ｅｎ４が“１”にセットされ、各クロック発生回路１２ａ〜１２ｅからクロック信号が非ブロック化のフリップフロップ１１ａ，１１ｂ，１１ｃおよび機能ブロック１１Ｄ，１１Ｅの各フリップフロップ１１ｄ，１１ｅに供給される状態にあるとする。この場合、クロックイネーブル信号生成回路４１がクロック信号の理想的な立ち上がりタイミングに同期して、クロックイネーブル信号ｅｎ１〜ｅｎ４を“１”にセットする。
【００５７】
本実施の形態によれば、クロック供給が必要な場合にのみ有効になるクロックイネーブル信号を生成するクロックイネーブル信号生成回路を備えることにより、クロック供給が必要のない場合には、フリップフロップまたは機能ブロックに対するクロック供給を停止することができ、消費電力の低減を図ることができる。さらに、クロックイネーブル信号を共用するクロック発生回路どうしでは、クロック信号間の同期化が行われ、各クロック信号のクロックスキューを適切に抑え、クロックのずれによる誤動作の発生を防止することができる。
【００５８】
（実施の形態７）
図７は、本発明の実施の形態７における半導体集積回路Ａ７の構成図である。図７において、実施の形態５の図５におけるのと同じ符号および実施の形態６の図６におけるのと同じ符号は同一構成要素を指している。本実施の形態は、実施の形態５の構成と実施の形態６の構成とを合体したものに相当する。すなわち、クロック同期信号生成回路３１、位相差検出回路３２およびクロックイネーブル信号生成回路４１を備えた構成とされている。その他の構成については、実施の形態５，６と同様であるので説明を省略する。
【００５９】
本実施の形態によれば、クロック供給が必要な場合にのみ有効になるクロックイネーブル信号を生成するクロックイネーブル信号生成回路を備えることにより、クロック供給が必要のない場合には、フリップフロップまたは機能ブロックに対するクロック供給を停止することができ、消費電力の低減を図ることができる。さらに、クロックイネーブル信号を共用するクロック発生回路どうしでは、クロック信号間の同期化が行われ、各クロック信号のクロックスキューを適切に抑え、クロックのずれによる誤動作の発生を防止することができる。
【００６０】
また、複数のクロック発生回路から出力される各クロック信号の位相差を検出する位相差検出回路を備えることにより、各クロック信号間に所定値以上の位相差が生じるたびに、強制的にクロック信号を同期化することができ、各クロック信号のクロックスキューを適切に抑えることができる。クロック同期信号生成回路がクロック同期信号を生成出力するのは、位相差検出回路が所定値以上の位相差を検出したときに限ってであり、通常は待機状態にあってクロック同期信号を生成出力していないので、消費電力の低減を図ることができる。
【００６１】
（実施の形態８）
図８は、本発明の実施の形態８における半導体集積回路Ａ８の構成図である。図８において、実施の形態３の図３におけるのと同じ符号は同一構成要素を指している。
【００６２】
本実施の形態の半導体集積回路Ａ８においては、複数のクロック発生回路１２ａ〜１２ｅと複数のフリップフロップ１１ａ〜１１ｅと複数の機能ブロック１１Ｄ，１１Ｅとの相互関係は実施の形態３（図３）の場合と同様になっている。本実施の形態が、実施の形態３と相違するのは、各クロック発生回路１２ａ〜１２ｅが印加電圧に応じて発振周波数を調整可能なＶＣＯ型に構成されていることと、各クロック発生回路１２ａ〜１２ｅに対して電源を供給する電源供給回路５１との間に、各クロック発生回路１２ａ〜１２ｅに対する印加電圧Ｅ１〜Ｅ５を個別的に調整可能な供給電圧調整回路５２が設けられている点である。その他の構成については、実施の形態３と同様であるので説明を省略する。
【００６３】
供給電圧調整回路５２は、クロック発生回路１２ａ〜１２ｅに対する印加電圧Ｅ１〜Ｅ５を個別的に調整する。クロック発生回路１２ａ〜１２ｅは、供給電圧調整回路５２から与えられる印加電圧Ｅ１〜Ｅ５に応じてそれぞれのクロック周波数を可変する。
【００６４】
非ブロック化のフリップフロップ１１ａ，１１ｂ，１１ｃまたは機能ブロック１１Ｄ，１１Ｅの各フリップフロップ１１ｄ，１１ｅのいずれを対象とするにしても、高い周波数のクロック信号を供給する場合には、供給電圧調整回路５２はクロック発生回路に対する印加電圧をより高電位にする。その結果、対象のフリップフロップに対してより高い周波数のクロック信号が供給される。
【００６５】
上記とは逆に、フリップフロップに低い周波数のクロック信号を供給する場合には、供給電圧調整回路５２はクロック発生回路に対する印加電圧をより低電位にする。その結果、対象のフリップフロップに対してより低い周波数のクロック信号が供給される。
【００６６】
例えば、クロック発生回路１２ａから供給すべきクロック信号として、クロック発生回路１２ｂからのクロック信号よりも高い周波数のクロック信号が所望された場合、クロック発生回路１２ａに対する印加電圧Ｅ１は、クロック発生回路１２ｂへの印加電圧Ｅ２よりも高く設定される。
【００６７】
本実施の形態によれば、所望するクロック周波数に応じて、供給電圧調整回路を備えることにより、クロック発生回路から発生されるクロック信号のクロック周波数を個別に制御することができ、クリティカルな部分にクロック周波数を合わせる必要が無くなるため、消費電力の低減を図ることができる。
【００６８】
（実施の形態９）
図９は、本発明の実施の形態９における半導体集積回路Ａ９の構成図である。図９において、実施の形態８の図８におけるのと同じ符号は同一構成要素を指している。
【００６９】
本実施の形態の半導体集積回路Ａ９においては、複数のクロック発生回路１２ａ〜１２ｅと複数のフリップフロップ１１ａ〜１１ｅと複数の機能ブロック１１Ｄ，１１Ｅと電源供給回路５１と供給電圧調整回路５２との相互関係は実施の形態８（図８）の場合と同様になっている。ただし、クロック発生回路１２ａとクロック発生回路１２ｂに対して供給電圧調整回路５２から共通の印加電圧Ｅ１１が供給され、クロック発生回路１２ｃとクロック発生回路１２ｄに対して供給電圧調整回路５２から共通の印加電圧Ｅ１２が供給され、クロック発生回路１２ｅに対して供給電圧調整回路５２から印加電圧Ｅ１３が供給されている。本実施の形態が、実施の形態８と相違するのは、電圧差検出回路５３を有し、この電圧差検出回路５３において、半導体集積回路Ａ９の各部位の電源電圧Ｄ１１，Ｄ１２，Ｄ１３を入力して、それらと半導体集積回路Ａ９の理想電圧Ｅ０との電圧差を検出し、その電圧差に応じて供給電圧調整回路５２を制御して、各クロック発生回路１２ａ〜１２ｅに対する印加電圧Ｅ１１，Ｅ１２，Ｅ１３を調整するように構成している点である。その他の構成については、実施の形態８と同様であるので説明を省略する。
【００７０】
例えば、非ブロック化のフリップフロップ１１ａ，１１ｂが存在する部位での電源電圧Ｄ１１と理想電圧Ｅ０の電圧差ΔＥ（＝Ｄ１１−Ｅ０）により、供給電圧調整回路５２からクロック発生回路１２ａ，１２ｂに対する印加電圧Ｅ１１が決定される。クロック発生回路１２ａ，１２ｂは印加電圧Ｅ１１に応じて決定される周波数のクロック信号を生成出力する。
【００７１】
また、非ブロック化のフリップフロップ１１ｃと機能ブロック１１Ｄが存在する部位での電源電圧Ｄ１２と理想電圧Ｅ０の電圧差ΔＥ（＝Ｄ１２−Ｅ０）により、供給電圧調整回路５２からクロック発生回路１２ｃ，１２ｄに対する印加電圧Ｅ１２が決定される。クロック発生回路１２ｃ，１２ｄは印加電圧Ｅ１２に応じて決定される周波数のクロック信号を生成出力する。
【００７２】
また、機能ブロック１１Ｅが存在する部位での電源電圧Ｄ１３と理想電圧Ｅ０の電圧差ΔＥ（＝Ｄ１３−Ｅ０）により、供給電圧調整回路５２からクロック発生回路１２ｅに対する印加電圧Ｅ１３が決定される。クロック発生回路１２ｅは印加電圧Ｅ１３に応じて決定される周波数のクロック信号を生成出力する。
【００７３】
本実施の形態によれば、電圧差検出回路を含む電源供給回路と、この電源供給回路によって印加電圧が制御される供給電圧調整回路を使用し、半導体集積回路内の電圧変化に応じて、供給電圧調整回路を制御することにより、クロック発生回路から発生されるクロック信号のクロック周波数を制御することができ、半導体集積回路の消費電力の低減を図ることができる。
【００７４】
【発明の効果】
以上説明したように、本発明によれば、クロック発生回路を各同期回路セルごと、または各機能ブロックごとに備えることにより、クロック信号分配は不要となり、クロック信号分配に起因するクロック系配線については、これを省略ないし縮小でき、したがって、クロック信号分配の配線遅延によるクロックスキューを抑えるとともに、消費電力の低減を図ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における半導体集積回路の構成図
【図２】本発明の実施の形態２における半導体集積回路の構成図
【図３】本発明の実施の形態３における半導体集積回路の構成図
【図４】本発明の実施の形態４における半導体集積回路の構成図
【図５】本発明の実施の形態５における半導体集積回路の構成図
【図６】本発明の実施の形態６における半導体集積回路の構成図
【図７】本発明の実施の形態７における半導体集積回路の構成図
【図８】本発明の実施の形態８における半導体集積回路の構成図
【図９】本発明の実施の形態９における半導体集積回路の構成図
【図１０】従来のクロックスキュー調整回路の例を示す構成図
【符号の説明】
１１ａ〜１１ｅ：フリップフロップ
１１Ａ〜１１Ｅ：機能ブロック
１２ａ〜１２ｅ：クロック発生回路
３１：クロック同期信号生成回路
３２：位相差検出回路
４１：クロックイネーブル信号生成回路
５１：電源供給回路
５２：供給電圧調整回路
５３：電圧差検出回路
Ａ１〜Ａ９：半導体集積回路
Ｄ１１〜Ｄ１３：各部位の電源電圧
Ｅ０：理想電圧
Ｅ１〜Ｅ５：印加電圧
ｅｎ１〜ｅｎ４：クロックイネーブル信号
【発明の属する技術分野】
本発明は、クロック発生回路を備えた半導体集積回路にかかわり、特にはクロックスキュー抑制の技術に関するものである。
【０００２】
【従来の技術】
一般に、半導体集積回路においては、クロック発生回路より同期化のためのクロック信号が分配されて各同期回路セルへ供給されている。ここでは、同期回路セルの代表例としてフリップフロップをあげる。
【０００３】
従来より、分配供給されるクロック信号のクロックスキューを抑えるために、遅延調整セル、バッファ等を介挿したり、配線長を等しくして、配線遅延が一定になるように工夫されている。
【０００４】
しかしながら、現在では、半導体集積回路が大規模化・高速化し、数千から数万ものフリップフロップに高いクロック周波数のクロック信号を分配する必要がある。また、半導体集積回路の高集積化のために製造上のバラツキは大きくなる。これらのため、クロックサイクルが小さくなるほど、クロックスキューを抑えることが難しくなってきている。
【０００５】
そこで、クロックスキューを抑える技術が種々提案されている。
【０００６】
以下、クロックスキューを抑える技術の一つとして特許文献１に開示されている集積回路回路について、図１０を用いて説明する。
【０００７】
図１０は、従来のクロックスキュー調整回路の構成を示した図である。遅延回路ＤＬ２とゲートＧ８とによるリングオシレータを構成し、その発振周期を端子ｄで観測しつつ、遅延回路ＤＬ２における遅延時間調整により、ゲートＧ８の出力クロックａの位相を調整する。次に、セレクタＳＥＬ１を切替えて、入力クロックｅを遅延回路ＤＬ２、ゲートＧ８を介してＤフリップフロップＦＦ１のクロック入力ａとする。また、入力クロックｅを遅延回路ＤＬ１および分配回路を介して分配クロックｂとし、これをＤフリップフロップＦＦ１のデータ入力とする。そして、ＤフリップフロップＦＦ１のＱ出力ｃを観測しつつ、遅延回路ＤＬ１の遅延時間を調整し、Ｑ出力ｃのレベル遷移タイミングで、その遅延時間を設定固定する。これにより、基準クロックａと分配クロックｂとの位相を一致させる。
【０００８】
以上より、各集積回路のクロック信号入力端子からクロック分配回路の各分配端子までの遅延時間をすべて一定値に設定できるので、集積回路相互間のクロック分配回路の製造上のバラツキに起因するクロックスキューを抑えることが可能となる。
【０００９】
【特許文献１】
特開平６−１４９４０８号公報（第３−４頁、第１図）
【００１０】
【発明が解決しようとする課題】
上述した従来のクロックスキュー調整回路を用いた構成では、クロック信号入力端子からクロック分配回路の各分配端子までのスキューを抑えることはできるが、ますます、大規模化、高速化していく半導体集積回路において、クロック分配回路から各フリップフロップへクロック信号を分配することによる配線遅延から生じるクロックスキューを抑えることは困難である。
【００１１】
さらに、クロック入力端子より各フリップフロップへ供給されるクロック信号は、ノーマル動作時は常にトグルしている状態であるため、大規模に配線が張り巡らされたクロック系での消費電力は大きくなり、半導体集積回路の低消費電力化への課題となっている。
【００１２】
本発明は、このような事情に鑑みて創作したものであり、クロック信号分配に起因する配線遅延によるクロックスキューを抑え、さらに、低消費電力化を実現することを目的としている。
【００１３】
【課題を解決するための手段】
本発明にかかわる第１の半導体集積回路は、内蔵する各同期回路セルごとにクロック発生回路を備えたことを特徴とする。なお、同期回路セルの代表例にフリップフロップがある。
【００１４】
この構成によれば、各同期回路セルごとに個別のクロック発生回路をもたせてあるので、クロック信号分配は不要となり、クロック信号分配に起因するクロック系配線については、これを省略できる。したがって、クロック信号分配の配線遅延によるクロックスキューを抑えるとともに、消費電力の低減を図ることができる。
【００１５】
本発明にかかわる第２の半導体集積回路は、内蔵する各機能ブロックごとにクロック発生回路を備えたことを特徴とする。
【００１６】
この構成によれば、各機能ブロックごとにクロック発生回路をもたせてあるので、クロック信号分配は不要となり、クロック信号分配に起因するクロック系配線については、これを縮小できる。したがって、クロック信号分配の配線遅延によるクロックスキューを抑えるとともに、消費電力の低減を図ることができる。
【００１７】
本発明にかかわる第３の半導体集積回路は、内蔵する非ブロック化の各同期回路セルごと、および、各機能ブロックごとにクロック発生回路を備えたことを特徴とする。これは、上記第１の半導体集積回路と第２の半導体集積回路とを合体したものに相当する。
【００１８】
この構成によれば、非ブロック化の各同期回路セルごと、および、各機能ブロックごとにクロック発生回路をもたせてあるので、クロック信号分配は不要となり、クロック信号分配に起因するクロック系配線については、これを縮小ないし省略できる。したがって、クロック信号分配の配線遅延によるクロックスキューを抑えるとともに、消費電力の低減を図ることができる。
【００１９】
本発明にかかわる第４の半導体集積回路は、上記第１〜第３のいずれかの半導体集積回路において、さらに、前記各クロック発生回路に対して周期的にクロック同期信号を生成出力するクロック同期信号生成回路を備えたことを特徴とする。
【００２０】
この構成によれば、クロック同期信号生成回路からのクロック同期信号を周期的に各クロック発生回路に供給して、各クロック発生回路を周期的に同期化するので、各クロック信号の位相合わせ込みを周期的に行うことになり、クロックスキュー抑制をさらに効果的なものにできる。
【００２１】
本発明にかかわる第５の半導体集積回路は、上記第４の半導体集積回路において、さらに、前記各クロック発生回路から発生される各クロック信号の位相差を検出し、所定値以上の位相差を検出したときに前記クロック同期信号生成回路を有効にして前記各クロック発生回路に前記クロック同期信号を出力させる位相差検出回路を備えたことを特徴とする。
【００２２】
この構成によれば、位相差検出回路によって、複数のクロック発生回路から出力される各クロック信号の位相差を検出し、各クロック信号間に所定値以上の位相差が生じるたびにクロック同期信号生成回路を有効にしてクロック信号を同期化するので、位相差の拡大を一定範囲内に収斂させることができる。すなわち、単に周期的にクロック信号同期化を行うのではなく、位相差が一定以上に増えようとしたときに強制的にクロック信号同期化を行うので、さらに効率良くクロックスキューを抑制できる。この場合に、クロック同期信号生成回路がクロック同期信号を生成出力するのは、位相差検出回路が所定値以上の位相差を検出したときに限ってであり、通常は待機状態にあってクロック同期信号を生成出力していないので、消費電力の低減を図ることができる。
【００２３】
本発明にかかわる第６の半導体集積回路は、上記第１〜第３の半導体集積回路において、さらに、クロック供給が必要な場合にのみクロックイネーブル信号を生成し、前記各クロック発生回路に供給して各クロック発生回路を有効にするクロックイネーブル信号生成回路を備えたことを特徴とする。
【００２４】
この構成によれば、動作させるためにクロック供給が必要な非ブロック化の同期回路セルまたは機能ブロックにつながるクロック発生回路にのみ、これを有効にするクロックイネーブル信号を供給し、クロック供給が必要のない非ブロック化の同期回路セルまたは機能ブロックにつながるクロック発生回路は非動作とするので、消費電力の低減を図ることができる。さらに、クロックイネーブル信号を共用するクロック発生回路どうしでは、クロックイネーブル信号を共用するゆえに、クロック信号間の同期化が行われ、各クロック信号のクロックスキューを抑えることができる。
【００２５】
本発明にかかわる第７の半導体集積回路は、上記第１〜第３のいずれかの半導体集積回路において、さらに、クロック供給が必要な場合にのみクロックイネーブル信号を生成し、前記各クロック発生回路に供給して各クロック発生回路を有効にするクロックイネーブル信号生成回路と、前記各クロック発生回路に対してクロック同期信号を生成出力するクロック同期信号生成回路と、前記各クロック発生回路から発生される各クロック信号の位相差を検出し、所定値以上の位相差を検出したときに前記クロック同期信号生成回路を有効にして前記各クロック発生回路に前記クロック同期信号を出力させる位相差検出回路とを備えたことを特徴とする。これは、上記第５の半導体集積回路と第６の半導体集積回路を合体したものに相当する。
【００２６】
この構成による作用は次のとおりである。動作のためクロック供給が必要な非ブロック化の同期回路セルまたは機能ブロックにつながるクロック発生回路にのみクロックイネーブル信号を供給する。複数のクロック発生回路に共通にクロックイネーブル信号を供給するときは、それら複数のクロック発生回路どうしは、クロック信号間の同期化が行われ、各クロック信号のクロックスキューを抑えることができる。動作継続に伴って、複数のクロック発生回路から出力される各クロック信号どうし間に位相差が生じるようになることが想定される。このような場合でも、位相差検出回路によって、各クロック信号の位相差を検出し、各クロック信号間に所定値以上の位相差が生じるたびにクロック同期信号生成回路を有効にしてクロック信号を同期化する。したがって、各クロック信号のクロックスキューをタイムリーに抑えることができる。そして、クロック同期信号を常時生成出力するのではなく、位相差が所定値以上になったときに限っている。つまり、通常は待機状態にあってクロック同期信号を生成出力していないので、消費電力の低減を図ることができる。
【００２７】
本発明にかかわる第８の半導体集積回路は、上記第１〜第３のいずれかの半導体集積回路において、前記各クロック発生回路は印加電圧に応じてクロック周波数が可変されるように構成され、さらに、前記各クロック発生回路に対する印加電圧を個別的に調整可能な供給電圧調整回路を備えたことを特徴とする。
【００２８】
この構成によれば、より高速で動作させる非ブロック化の同期回路セルまたは機能ブロックに対しては、それにつながっているクロック発生回路に対して供給電圧調整回路からより高い印加電圧を供給する。これにより、そのクロック発生回路によるクロック信号の周波数をより高いものにすることができる。逆に、低速動作でよい非ブロック化の同期回路セルまたは機能ブロックに接続のクロック発生回路に対しては、供給電圧調整回路からより低い印加電圧を供給すればよい。この印加電圧に応じた周波数制御はクロック発生回路ごとに個別的に行える。したがって、クリティカルな部分にクロック周波数を合わせる必要がなくなり、消費電力の低減を図ることができる。
【００２９】
本発明にかかわる第９の半導体集積回路は、上記第８の半導体集積回路において、前記各クロック発生回路による前記クロック信号の供給先における電圧を入力し、理想電圧との電圧差を検出し、前記電圧差に応じて前記供給電圧調整回路を制御する電圧差検出回路を備えたことを特徴とする。
【００３０】
この構成によれば、クロック信号供給先の電圧が低く、電圧差検出回路が検出する電圧差が大きいときは、供給電圧調整回路による印加電圧をより高く設定して、クロック発生回路によるクロック周波数をより高くする。これにより、供給先の電圧の低さをまかなうことができる。逆に、クロック信号供給先の電圧が高く、電圧差検出回路が検出する電圧差が小さいときは、供給電圧調整回路による印加電圧をより低く設定して、クロック発生回路によるクロック周波数をより低くする。これにより、消費電力の低減を図ることができる。
【００３１】
【発明の実施の形態】
以下、本発明にかかわる半導体集積回路の実施の形態を図面に基づいて詳細に説明する。同期回路セルについては、代表例としてフリップフロップをとりあげる。
【００３２】
（実施の形態１）
図１は、本発明の実施の形態１における半導体集積回路Ａ１の構成図である。
【００３３】
図１に示すように、半導体集積回路Ａ１は、複数のフリップフロップ１１ａ〜１１ｅを有し、各フリップフロップ１１ａ〜１１ｅに対して個別に自励型のクロック発生回路１２ａ〜１２ｅが接続されている。クロック発生回路１２ａ〜１２ｅは、例えば、単一あるいは複数のインバータ回路が接続されたリングオシレータで構成されている。
【００３４】
各フリップフロップ１１ａ〜１１ｅは、それぞれが接続されているクロック発生回路１２ａ〜１２ｅから個別的にクロック信号を供給される。
【００３５】
本実施の形態によれば、各フリップフロップごとに個別のクロック発生回路を備えることにより、クロック信号分配は不要となり、クロック信号分配に起因するクロック系配線については、これを省略できる。したがって、クロック信号分配の配線遅延によるクロックスキューを抑えるとともに、消費電力の低減を図ることができる。
【００３６】
（実施の形態２）
図２は、本発明の実施の形態２における半導体集積回路Ａ２の構成図である。
【００３７】
図２に示すように、本実施の形態の半導体集積回路Ａ２においては、フリップフロップは、ブロック化されている。複数のフリップフロップ１１ａが機能ブロック１１Ａを構成し、同様に、複数のフリップフロップ１１ｂが機能ブロック１１Ｂを、複数のフリップフロップ１１ｃが機能ブロック１１Ｃを、複数のフリップフロップ１１ｄが機能ブロック１１Ｄを、複数のフリップフロップ１１ｅが機能ブロック１１Ｅをそれぞれ構成している。そして、各機能ブロック１１Ａ〜１１Ｅに対して個別にそれぞれ自励型のクロック発生回路１２ａ〜１２ｅが接続されている。クロック発生回路１２ａ〜１２ｅは、実施の形態１の場合と同様のリングオシレータで構成されている。
【００３８】
本実施の形態によれば、各機能ブロックごとに個別のクロック発生回路を備えることにより、クロック信号分配は不要となり、クロック信号分配に起因するクロック系配線については、これを縮小できる。したがって、クロック信号分配の配線遅延によるクロックスキューを抑えるとともに、消費電力の低減を図ることができる。
【００３９】
（実施の形態３）
図３は、本発明の実施の形態３における半導体集積回路Ａ３の構成図である。
【００４０】
図３に示すように、本実施の形態の半導体集積回路Ａ３においては、フリップフロップは、ブロック化されないものと、ブロック化されたものとがある。ブロック化されない非ブロック化のフリップフロップ１１ａ，１１ｂ，１１ｃのクロック入力には、それぞれ個別にクロック発生回路１２ａ，１２ｂ，１２ｃが接続されている。機能ブロック１１Ｄは、複数のフリップフロップ１１ｄをブロック化したものであり、それぞれのクロック入力に共通にクロック発生回路１２ｄが接続されている。また、機能ブロック１１Ｅは、複数のフリップフロップ１１ｅをブロック化したものであり、それぞれのクロック入力に共通にクロック発生回路１２ｅが接続されている。クロック発生回路１２ａ〜１２ｅは、実施の形態１の場合と同様のリングオシレータで構成されている。
【００４１】
非ブロック化のフリップフロップ１１ａ，１１ｂ，１１ｃは、それぞれが接続されているクロック発生回路１２ａ，１２ｂ，１２ｃから独立的にクロック信号を供給される。機能ブロック１１Ｄに属する複数のフリップフロップ１１ｄには、それが接続されているクロック発生回路１２ｄからクロック信号が分配供給される。また、機能ブロック１１Ｅに属する複数のフリップフロップ１１ｅには、それが接続されているクロック発生回路１２ｅからクロック信号が分配供給される。
【００４２】
本実施の形態によれば、非ブロック化の各フリップフロップごと、および各機能ブロックごとにクロック発生回路を備えることにより、クロック信号分配に起因するクロック系配線については、これを省略ないし縮小することができ、クロック信号分配の配線遅延によるクロックスキューを抑え、消費電力の低減を図ることができる。
【００４３】
（実施の形態４）
図４は、本発明の実施の形態４における半導体集積回路Ａ４の構成図である。図４において、実施の形態３の図３におけるのと同じ符号は同一構成要素を指している。
【００４４】
本実施の形態の半導体集積回路Ａ４においては、複数のクロック発生回路１２ａ〜１２ｅと複数のフリップフロップ１１ａ〜１１ｅと複数の機能ブロック１１Ｄ，１１Ｅとの相互関係は実施の形態３（図３）の場合と同様になっている。本実施の形態が、実施の形態３と相違するのは、周期的にクロック同期信号を生成出力するクロック同期信号生成回路３１を備え、このクロック同期信号生成回路３１から出力されるクロック同期信号によって複数のクロック発生回路１２ａ〜１２ｅを同期的に制御し、クロック発生回路１２ａ〜１２ｅが出力するクロック信号を周期的に同期化するように構成している点である。その他の構成については、実施の形態３と同様であるので説明を省略する。
【００４５】
本実施の形態によれば、クロック同期信号生成回路からのクロック同期信号を周期的にすべてのクロック発生回路に供給するので、各クロック発生回路から発生されるクロック信号を周期的に同期化することができる。すなわち、非ブロック化のフリップフロップおよび機能ブロックの各フリップフロップに供給される各クロック信号の位相合わせ込みを周期的に行うことになり、クロックスキュー抑制をさらに効果的なものにできる。
【００４６】
（実施の形態５）
図５は、本発明の実施の形態５における半導体集積回路Ａ５の構成図である。図５において、実施の形態４の図４におけるのと同じ符号は同一構成要素を指している。
【００４７】
本実施の形態の半導体集積回路Ａ５においては、複数のクロック発生回路１２ａ〜１２ｅと複数のフリップフロップ１１ａ〜１１ｅと複数の機能ブロック１１Ｄ，１１Ｅとクロック同期信号生成回路３１との相互関係は実施の形態４（図４）の場合と同様になっている。本実施の形態が、実施の形態４と相違するのは、クロック同期信号生成回路３１が位相差検出回路３２を有し、すべてのクロック発生回路１２ａ〜１２ｅからのクロック信号を入力して、それらクロック信号の位相差を検出し、誤動作を起こし得る所定値以上の位相差を検出したときに、クロック同期信号生成回路３１がクロック同期信号を各クロック発生回路１２ａ〜１２ｅに出力するように構成している点である。その他の構成については、実施の形態４と同様であるので説明を省略する。
【００４８】
クロック発生回路１２ａ〜１２ｅから出力されているクロック信号相互間において、半導体集積回路Ａ５が誤動作を起こし得る程度に位相差が生じているときは、位相差検出回路３２がそのことを検出し、クロック同期信号生成回路３１をアクティブにして、クロック同期信号を各クロック発生回路１２ａ〜１２ｅに出力する。これにより、すべてのクロック発生回路１２ａ〜１２ｅのクロック信号が同期化される。
【００４９】
本実施の形態によれば、複数のクロック発生回路から出力される各クロック信号の位相差を検出する位相差検出回路を備えることにより、各クロック信号間に所定値以上の位相差が生じるたびに、強制的にクロック信号を同期化することができる。すなわち、単に周期的にクロック信号同期化を行うのではなく、位相差が一定以上に増えようとしたときには強制的にクロック信号同期化を行うので、さらに効率良くクロックスキューを抑制できる。この場合に、クロック同期信号生成回路がクロック同期信号を生成出力するのは、位相差検出回路が所定値以上の位相差を検出したときに限ってであり、通常は待機状態にあってクロック同期信号を生成出力していないので、消費電力の低減を図ることができる。
【００５０】
（実施の形態６）
図６は、本発明の実施の形態６における半導体集積回路Ａ６の構成図である。図６において、実施の形態３の図３におけるのと同じ符号は同一構成要素を指している。
【００５１】
本実施の形態の半導体集積回路Ａ６においては、複数のクロック発生回路１２ａ〜１２ｅと複数のフリップフロップ１１ａ〜１１ｅと複数の機能ブロック１１Ｄ，１１Ｅとの相互関係は実施の形態３（図３）の場合と同様になっている。本実施の形態が、実施の形態３と相違するのは、クロックイネーブル信号生成回路４１を設け、このクロックイネーブル信号生成回路４１から各クロック発生回路１２ａ〜１２ｅに対して互いに独立してクロックイネーブル信号ｅｎ１〜ｅｎ４を供給するように構成している点である。ただし、図示例の場合、クロック発生回路１２ｂとクロック発生回路１２ｃとに対して共通のクロックイネーブル信号ｅｎ２を供給するようになっている。クロック発生回路１２ａ〜１２ｅは、クロックイネーブル信号ｅｎ１〜ｅｎ４が有効のときに限ってアクティブとなり、クロック信号を生成出力するように構成されている。その他の構成については、実施の形態３と同様であるので説明を省略する。
【００５２】
クロックイネーブル信号ｅｎ１〜ｅｎ４は、フリップフロップ１１ａ〜１１ｅを動作させなければならない場合にのみハイレベルへ変化する信号であり、個別制御可能となっている。
【００５３】
例えば、クロックイネーブル信号ｅｎ１〜ｅｎ４がすべて“１”にセットされたとき、クロック発生回路１２ａ〜１２ｅは、非ブロック化のフリップフロップ１１ａ，１１ｂ，１１ｃおよび機能ブロック１１Ｄ，１１Ｅの各フリップフロップ１１ｄ，１１ｅに対してクロック信号を供給する。
【００５４】
また、クロック発生回路１２ａ〜１２ｅがすべて“０”にリセットされたとき、クロック発生回路１２ａ〜１２ｅは、非ブロック化のフリップフロップ１１ａ，１１ｂ，１１ｃおよび機能ブロック１１Ｄ，１１Ｅへのクロック信号の供給を停止する。
【００５５】
また、クロック発生回路１２ａ，１２ｄがクロック信号を供給し、クロック発生回路１２ｂ，１２ｃ，１２ｅがクロック供給を停止する場合には、クロックイネーブル信号ｅｎ１，ｅｎ３は“１”にセットされ、クロックイネーブル信号ｅｎ２，ｅｎ４は“０”にリセットされる。
【００５６】
いま、クロックイネーブル信号ｅｎ１〜ｅｎ４が“１”にセットされ、各クロック発生回路１２ａ〜１２ｅからクロック信号が非ブロック化のフリップフロップ１１ａ，１１ｂ，１１ｃおよび機能ブロック１１Ｄ，１１Ｅの各フリップフロップ１１ｄ，１１ｅに供給される状態にあるとする。この場合、クロックイネーブル信号生成回路４１がクロック信号の理想的な立ち上がりタイミングに同期して、クロックイネーブル信号ｅｎ１〜ｅｎ４を“１”にセットする。
【００５７】
本実施の形態によれば、クロック供給が必要な場合にのみ有効になるクロックイネーブル信号を生成するクロックイネーブル信号生成回路を備えることにより、クロック供給が必要のない場合には、フリップフロップまたは機能ブロックに対するクロック供給を停止することができ、消費電力の低減を図ることができる。さらに、クロックイネーブル信号を共用するクロック発生回路どうしでは、クロック信号間の同期化が行われ、各クロック信号のクロックスキューを適切に抑え、クロックのずれによる誤動作の発生を防止することができる。
【００５８】
（実施の形態７）
図７は、本発明の実施の形態７における半導体集積回路Ａ７の構成図である。図７において、実施の形態５の図５におけるのと同じ符号および実施の形態６の図６におけるのと同じ符号は同一構成要素を指している。本実施の形態は、実施の形態５の構成と実施の形態６の構成とを合体したものに相当する。すなわち、クロック同期信号生成回路３１、位相差検出回路３２およびクロックイネーブル信号生成回路４１を備えた構成とされている。その他の構成については、実施の形態５，６と同様であるので説明を省略する。
【００５９】
本実施の形態によれば、クロック供給が必要な場合にのみ有効になるクロックイネーブル信号を生成するクロックイネーブル信号生成回路を備えることにより、クロック供給が必要のない場合には、フリップフロップまたは機能ブロックに対するクロック供給を停止することができ、消費電力の低減を図ることができる。さらに、クロックイネーブル信号を共用するクロック発生回路どうしでは、クロック信号間の同期化が行われ、各クロック信号のクロックスキューを適切に抑え、クロックのずれによる誤動作の発生を防止することができる。
【００６０】
また、複数のクロック発生回路から出力される各クロック信号の位相差を検出する位相差検出回路を備えることにより、各クロック信号間に所定値以上の位相差が生じるたびに、強制的にクロック信号を同期化することができ、各クロック信号のクロックスキューを適切に抑えることができる。クロック同期信号生成回路がクロック同期信号を生成出力するのは、位相差検出回路が所定値以上の位相差を検出したときに限ってであり、通常は待機状態にあってクロック同期信号を生成出力していないので、消費電力の低減を図ることができる。
【００６１】
（実施の形態８）
図８は、本発明の実施の形態８における半導体集積回路Ａ８の構成図である。図８において、実施の形態３の図３におけるのと同じ符号は同一構成要素を指している。
【００６２】
本実施の形態の半導体集積回路Ａ８においては、複数のクロック発生回路１２ａ〜１２ｅと複数のフリップフロップ１１ａ〜１１ｅと複数の機能ブロック１１Ｄ，１１Ｅとの相互関係は実施の形態３（図３）の場合と同様になっている。本実施の形態が、実施の形態３と相違するのは、各クロック発生回路１２ａ〜１２ｅが印加電圧に応じて発振周波数を調整可能なＶＣＯ型に構成されていることと、各クロック発生回路１２ａ〜１２ｅに対して電源を供給する電源供給回路５１との間に、各クロック発生回路１２ａ〜１２ｅに対する印加電圧Ｅ１〜Ｅ５を個別的に調整可能な供給電圧調整回路５２が設けられている点である。その他の構成については、実施の形態３と同様であるので説明を省略する。
【００６３】
供給電圧調整回路５２は、クロック発生回路１２ａ〜１２ｅに対する印加電圧Ｅ１〜Ｅ５を個別的に調整する。クロック発生回路１２ａ〜１２ｅは、供給電圧調整回路５２から与えられる印加電圧Ｅ１〜Ｅ５に応じてそれぞれのクロック周波数を可変する。
【００６４】
非ブロック化のフリップフロップ１１ａ，１１ｂ，１１ｃまたは機能ブロック１１Ｄ，１１Ｅの各フリップフロップ１１ｄ，１１ｅのいずれを対象とするにしても、高い周波数のクロック信号を供給する場合には、供給電圧調整回路５２はクロック発生回路に対する印加電圧をより高電位にする。その結果、対象のフリップフロップに対してより高い周波数のクロック信号が供給される。
【００６５】
上記とは逆に、フリップフロップに低い周波数のクロック信号を供給する場合には、供給電圧調整回路５２はクロック発生回路に対する印加電圧をより低電位にする。その結果、対象のフリップフロップに対してより低い周波数のクロック信号が供給される。
【００６６】
例えば、クロック発生回路１２ａから供給すべきクロック信号として、クロック発生回路１２ｂからのクロック信号よりも高い周波数のクロック信号が所望された場合、クロック発生回路１２ａに対する印加電圧Ｅ１は、クロック発生回路１２ｂへの印加電圧Ｅ２よりも高く設定される。
【００６７】
本実施の形態によれば、所望するクロック周波数に応じて、供給電圧調整回路を備えることにより、クロック発生回路から発生されるクロック信号のクロック周波数を個別に制御することができ、クリティカルな部分にクロック周波数を合わせる必要が無くなるため、消費電力の低減を図ることができる。
【００６８】
（実施の形態９）
図９は、本発明の実施の形態９における半導体集積回路Ａ９の構成図である。図９において、実施の形態８の図８におけるのと同じ符号は同一構成要素を指している。
【００６９】
本実施の形態の半導体集積回路Ａ９においては、複数のクロック発生回路１２ａ〜１２ｅと複数のフリップフロップ１１ａ〜１１ｅと複数の機能ブロック１１Ｄ，１１Ｅと電源供給回路５１と供給電圧調整回路５２との相互関係は実施の形態８（図８）の場合と同様になっている。ただし、クロック発生回路１２ａとクロック発生回路１２ｂに対して供給電圧調整回路５２から共通の印加電圧Ｅ１１が供給され、クロック発生回路１２ｃとクロック発生回路１２ｄに対して供給電圧調整回路５２から共通の印加電圧Ｅ１２が供給され、クロック発生回路１２ｅに対して供給電圧調整回路５２から印加電圧Ｅ１３が供給されている。本実施の形態が、実施の形態８と相違するのは、電圧差検出回路５３を有し、この電圧差検出回路５３において、半導体集積回路Ａ９の各部位の電源電圧Ｄ１１，Ｄ１２，Ｄ１３を入力して、それらと半導体集積回路Ａ９の理想電圧Ｅ０との電圧差を検出し、その電圧差に応じて供給電圧調整回路５２を制御して、各クロック発生回路１２ａ〜１２ｅに対する印加電圧Ｅ１１，Ｅ１２，Ｅ１３を調整するように構成している点である。その他の構成については、実施の形態８と同様であるので説明を省略する。
【００７０】
例えば、非ブロック化のフリップフロップ１１ａ，１１ｂが存在する部位での電源電圧Ｄ１１と理想電圧Ｅ０の電圧差ΔＥ（＝Ｄ１１−Ｅ０）により、供給電圧調整回路５２からクロック発生回路１２ａ，１２ｂに対する印加電圧Ｅ１１が決定される。クロック発生回路１２ａ，１２ｂは印加電圧Ｅ１１に応じて決定される周波数のクロック信号を生成出力する。
【００７１】
また、非ブロック化のフリップフロップ１１ｃと機能ブロック１１Ｄが存在する部位での電源電圧Ｄ１２と理想電圧Ｅ０の電圧差ΔＥ（＝Ｄ１２−Ｅ０）により、供給電圧調整回路５２からクロック発生回路１２ｃ，１２ｄに対する印加電圧Ｅ１２が決定される。クロック発生回路１２ｃ，１２ｄは印加電圧Ｅ１２に応じて決定される周波数のクロック信号を生成出力する。
【００７２】
また、機能ブロック１１Ｅが存在する部位での電源電圧Ｄ１３と理想電圧Ｅ０の電圧差ΔＥ（＝Ｄ１３−Ｅ０）により、供給電圧調整回路５２からクロック発生回路１２ｅに対する印加電圧Ｅ１３が決定される。クロック発生回路１２ｅは印加電圧Ｅ１３に応じて決定される周波数のクロック信号を生成出力する。
【００７３】
本実施の形態によれば、電圧差検出回路を含む電源供給回路と、この電源供給回路によって印加電圧が制御される供給電圧調整回路を使用し、半導体集積回路内の電圧変化に応じて、供給電圧調整回路を制御することにより、クロック発生回路から発生されるクロック信号のクロック周波数を制御することができ、半導体集積回路の消費電力の低減を図ることができる。
【００７４】
【発明の効果】
以上説明したように、本発明によれば、クロック発生回路を各同期回路セルごと、または各機能ブロックごとに備えることにより、クロック信号分配は不要となり、クロック信号分配に起因するクロック系配線については、これを省略ないし縮小でき、したがって、クロック信号分配の配線遅延によるクロックスキューを抑えるとともに、消費電力の低減を図ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における半導体集積回路の構成図
【図２】本発明の実施の形態２における半導体集積回路の構成図
【図３】本発明の実施の形態３における半導体集積回路の構成図
【図４】本発明の実施の形態４における半導体集積回路の構成図
【図５】本発明の実施の形態５における半導体集積回路の構成図
【図６】本発明の実施の形態６における半導体集積回路の構成図
【図７】本発明の実施の形態７における半導体集積回路の構成図
【図８】本発明の実施の形態８における半導体集積回路の構成図
【図９】本発明の実施の形態９における半導体集積回路の構成図
【図１０】従来のクロックスキュー調整回路の例を示す構成図
【符号の説明】
１１ａ〜１１ｅ：フリップフロップ
１１Ａ〜１１Ｅ：機能ブロック
１２ａ〜１２ｅ：クロック発生回路
３１：クロック同期信号生成回路
３２：位相差検出回路
４１：クロックイネーブル信号生成回路
５１：電源供給回路
５２：供給電圧調整回路
５３：電圧差検出回路
Ａ１〜Ａ９：半導体集積回路
Ｄ１１〜Ｄ１３：各部位の電源電圧
Ｅ０：理想電圧
Ｅ１〜Ｅ５：印加電圧
ｅｎ１〜ｅｎ４：クロックイネーブル信号
Claims (10)
- 内蔵する各同期回路セルごとにクロック発生回路を備えた半導体集積回路。
- 内蔵する各機能ブロックごとにクロック発生回路を備えた半導体集積回路。
- 内蔵する非ブロック化の各同期回路セルごと、および、各機能ブロックごとにクロック発生回路を備えた半導体集積回路。
- 請求項１から請求項３までのいずれかに記載の半導体集積回路において、さらに、前記各クロック発生回路に対して周期的にクロック同期信号を生成出力するクロック同期信号生成回路を備えた半導体集積回路。
- 請求項４に記載の半導体集積回路において、さらに、前記各クロック発生回路から発生される各クロック信号の位相差を検出し、所定値以上の位相差を検出したときに前記クロック同期信号生成回路を有効にして前記各クロック発生回路に前記クロック同期信号を出力させる位相差検出回路を備えた半導体集積回路。
- 請求項１から請求項３までのいずれかに記載の半導体集積回路において、さらに、クロック供給が必要な場合にのみクロックイネーブル信号を生成し、前記各クロック発生回路に供給して各クロック発生回路を有効にするクロックイネーブル信号生成回路を備えた半導体集積回路。
- 請求項１から請求項３までのいずれかに記載の半導体集積回路において、さらに、クロック供給が必要な場合にのみクロックイネーブル信号を生成し、前記各クロック発生回路に供給して各クロック発生回路を有効にするクロックイネーブル信号生成回路と、前記各クロック発生回路に対してクロック同期信号を生成出力するクロック同期信号生成回路と、前記各クロック発生回路から発生される各クロック信号の位相差を検出し、所定値以上の位相差を検出したときに前記クロック同期信号生成回路を有効にして前記各クロック発生回路に前記クロック同期信号を出力させる位相差検出回路とを備えた半導体集積回路。
- 請求項１から請求項３までのいずれかに記載の半導体集積回路において、前記各クロック発生回路は印加電圧に応じてクロック周波数が可変されるように構成され、さらに、前記各クロック発生回路に対する印加電圧を個別的に調整可能な供給電圧調整回路を備えた半導体集積回路。
- 請求項８に記載の半導体集積回路において、前記各クロック発生回路による前記クロック信号の供給先における電圧を入力し、理想電圧との電圧差を検出し、前記電圧差に応じて前記供給電圧調整回路を制御する電圧差検出回路を備えた半導体集積回路。
- 請求項１から請求項９までのいずれかに記載の半導体集積回路において、前記クロック発生回路は自励型に構成されている半導体集積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003161954A JP2004362398A (ja) | 2003-06-06 | 2003-06-06 | 半導体集積回路 |
| US10/857,026 US20040246035A1 (en) | 2003-06-06 | 2004-06-01 | Semiconductor integrated circuit |
| CN200410042944.1A CN1573644A (zh) | 2003-06-06 | 2004-06-04 | 半导体集成电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003161954A JP2004362398A (ja) | 2003-06-06 | 2003-06-06 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004362398A true JP2004362398A (ja) | 2004-12-24 |
Family
ID=33487523
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003161954A Pending JP2004362398A (ja) | 2003-06-06 | 2003-06-06 | 半導体集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20040246035A1 (ja) |
| JP (1) | JP2004362398A (ja) |
| CN (1) | CN1573644A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2006178854A (ja) * | 2004-12-24 | 2006-07-06 | Toshiba Corp | 電子回路 |
| WO2008114416A1 (ja) * | 2007-03-20 | 2008-09-25 | Fujitsu Limited | 電源電圧調整装置、記録媒体および電源電圧調整方法 |
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| CN102064816A (zh) * | 2010-11-11 | 2011-05-18 | 苏州合欣美电子科技有限公司 | 一种生态屋的负压信号生成电路 |
| CN114578895B (zh) * | 2020-12-02 | 2024-06-18 | 京东方科技集团股份有限公司 | 一种集成电路及其时钟信号配送方法 |
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2003
- 2003-06-06 JP JP2003161954A patent/JP2004362398A/ja active Pending
-
2004
- 2004-06-01 US US10/857,026 patent/US20040246035A1/en not_active Abandoned
- 2004-06-04 CN CN200410042944.1A patent/CN1573644A/zh active Pending
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| US20040246035A1 (en) | 2004-12-09 |
| CN1573644A (zh) | 2005-02-02 |
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