JP2002170928A - 半導体装置 - Google Patents
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Abstract
9)と、前記回路間を接続する第2の配線(31、3
2)と、前記回路間で信号を伝送するために、前記第1
及び第2の配線のいずれか一方を選択する切り替え回路
(30)とを有し、前記第2の配線は前記第1の配線よ
りも大きいサイズの半導体装置。
Description
ものであり、より詳細には、最近注目されているスーパ
ーコネクト(巨大配線とも言う)を用いた半導体装置に
関する。
度の配線層を用いた配線技術であり、半導体装置の高速
化及び低電力化を可能とする。
線に対し、次のような利点がある。 幅が広いため電気抵抗が小さい。 バルクとの絶縁層の層間が厚く、また巨大配線間の配
線間隔が広いため寄生容量が小さい。 以上より、巨大配線の時定数は非常に低く高速動作に
向いている。
れており、BGA(ボール・グリッド・アレイ)などの
高密度実装技術が発達してきた。これは、半導体チップ
表面にバンプをアレー状に並べて外部電極とするもので
ある。このとき、半導体チップの回路からバンプに配線
する方法として、再配線技術がある。この再配線も幅の
広い配線であり、巨大配線である。
として利用されている巨大配線をチップに形成された回
路間で信号を伝送する配線として用い、高速かつ低電力
消費の半導体装置を提供することを目的とする。
験(ウェハプローバーを用いて、パターン形成後のウェ
ハ上のチップの良品、不良品を選別する試験)やその後
のチップ試験(回路の論理機能や電気的特性を試験)な
どの各種試験や、実装された状態での動作を考慮して構
成された配線構造を有する半導体装置を提供する。
する第1の配線と、前記回路間を接続する第2の配線
と、前記回路間で信号を伝送するために、前記第1及び
第2の配線のいずれか一方を選択する切り替え回路とを
有し、前記第2の配線は前記第1の配線よりも大きいサ
イズの半導体装置である。
前記第2の配線は前記第1の配線より上層に形成されて
いるとも言える。
と、前記第1の配線はウェハ試験時に使用される配線で
あり、前記第2の配線はウェハ試験後の動作時に使用さ
れる配線とも言える。
の配線を選択的に使用することで、高速かつ低電力消費
の半導体装置を提供することができる。
ために、図1を参照して、半導体装置の一例であるロジ
ックチップを説明する。
示すブロック図である。図示するロジックチップ10
は、5つの機能ブロック11〜15、外部とのインタフ
ェースを形成するI/O回路16、及び外部から供給さ
れるクロックをバッファリングして内部回路に供給する
クロック(CLK)バッファ17を有する。機能ブロッ
ク11〜15、I/O回路16及びクロックバッファ1
7の間には、バス18やクロック信号線19が設けられ
ている。バス18やクロック信号線19は、一般的な微
細加工技術で形成される信号線(以下、通常配線と言
う)である。バス18は、データ、アドレス、制御信号
などを伝送する。クロック信号線19は、クロックバッ
ファ17でバッファリングされたクロックを各部に供給
する。
内の信号線の中で比較的長い。このような比較的長い信
号線に対し、以下に説明する巨大配線を設ける。
半導体装置の構成を示すブロック図である。
プ(ロジックデバイス)であり、図1に示すロジックチ
ップ10のように、機能ブロック21〜25、外部との
インタフェースを形成するI/O回路26、及び外部か
ら供給されるクロックをバッファリングして内部回路に
供給するクロック(CLK)バッファ27を有する。ま
た、ロジックチップ100は同様に、微細加工技術で形
成される通常配線によるバス28及びクロック信号線2
9を有する。
形成されるバス31及び巨大配線で形成されるクロック
信号線32、及び切り替え回路30を具備する。各機能
ブロック21〜25、I/O回路26及びクロックバッ
ファ27は、切り替え回路30が出力する信号S1に従
い、選択的にバス28とバス31のいずれか一方及びク
ロック信号線29と32のいずれか一方に接続される。
ク信号線29と、巨大配線で形成されるバス31やクロ
ック信号線32の関係を示すための模式的な断面図であ
る。
層配線層42が形成されている。多層配線層42は、多
層に構成された配線層42a、42bを有する。各配線
層42a、42bはポリイミドなどの絶縁層で絶縁さ
れ、最上部の配線層42b上にはポリイミドなどの絶縁
層が設けられている。図3では、便宜上、多層配線層4
2の絶縁層を一括して参照番号41で示してある。バス
28とクロック信号線29は、多層配線層42内の配線
であり、通常の微細加工で形成される通常配線である。
43はコンタクト部45、46及び中間の配線層を介し
て、半導体基板40に形成された拡散層44に電気的に
接続される。
されている。バス31及びクロック信号線32の各信号
線は、巨大配線層48で形成される。巨大配線層48
は、コンタクト部33で電極43とコンタクトしてい
る。電極43は、絶縁層41に設けられたコンタクトホ
ールから露出している。コンタクト部33は、絶縁層4
1、47に形成されたコンタクトホールに巨大配線層4
8が入り込んで電極43に接続する構成である。巨大配
線層48の幅及び厚みは多層配線層42の配線層42
a、42bよりも大きく、例えば5〜10μmである。
設けられている。カバー膜49は開口部(スルーホー
ル)を有し、そこから巨大配線層48が露出している。
開口部には、巨大配線層48上に形成された他のチップ
との接続用の電極50が設けられている。電極50はバ
ンプなどである。
を形成するために、他のチップとチップ面を向かい合わ
せにして重ねたときに、他のチップに設けられた電極と
コンタクトするためのものである。従って、このような
目的がない場合には、電極50は不要である。つまり、
巨大配線48はカバー膜49で完全に覆われる。
されるバス31の各信号線とクロック信号線32は、コ
ンタクト部33を介して各機能ブロック21〜25に接
続されている。また、バス31はコンタクト部33を介
してI/O回路26に接続されている。更に、クロック
信号線32はコンタクト部33を介してクロックバッフ
ァ27に接続されている。
設けられ他バス切り替え回路の構成、及び一例として機
能ブロック21と25の間の通常配線によるバス28の
うちの信号線28iと、巨大配線によるバス31の対応
する信号線31iと、機能ブロック21と25の関連す
る部分の回路構成を示す図である。バス28や31は、
信号を一方向に伝送する部分と、双方向に伝送する部分
とを含む。図4は、信号を機能ブロック21から機能ブ
ロック25に一方向に伝送する構成例である。一方向に
伝送される信号は、例えば、制御信号やアドレス信号な
どである。
る。ドライバ51は、内部回路からの信号SGLを、制
御線34を通る切り替え信号S1で指示された方の信号
線(28iと31iのいずれか一方)に出力する。トラ
イバ51は、インバータ52、53、54、及びNAN
Dゲート55、56で構成される。切り替え信号S1が
ハイレベル(H)にあると、NANDゲート56は活性
化され、NANDゲート55は非活性化される。よっ
て、内部回路からの信号SGLは、NANDゲート56
及びインバータ54を介して、通常配線によるバス28
の信号線28iに送出される。反対に、切り替え信号S
1がローレベル(L)にあると、NANDゲート55は
活性化され、NANDゲート56は非活性化される。よ
って、内部回路からの信号SGLは、NANDゲート5
5及びインバータ53を介して、巨大配線によるバス3
1の信号線31iに送出される。
1、抵抗62及びインバータ63を有する。巨大配線6
1と抵抗62の直列回路は、電源電圧VCCとグランド
VSSとの間に設けられている。巨大配線が形成されて
いない時は、インバータ63の入力はグランドレベルV
SSとなり、切り替え信号S1はHである。巨大配線6
1が形成されると、切り替え信号S1はHとなる。
る。レシーバ57は、NORゲート58、インバータ5
9及びNチャネルのMOSトランジスタなどの電界効果
トランジスタ(FET)で構成される。切り替え信号S
1がHの時、トランジスタ60がONして通常配線によ
るバス28の信号線28iが選択される。反対に、切り
替え信号S1がLの時、トランジスタ60がOFFして
巨大配線によるバス31の信号線31iが選択される。
選択された信号はインバータ59を通り、機能ブロック
25の図示しない内部回路に出力される。
えは、以下に説明するウェハ試験やチップ試験を考慮し
て、次の通り行われる。
て、パターン形成後のウェハ上のチップの良品、不良品
を選別する目的をもつ。そして、不良品と判定された場
合、不良部分を予め設けられた冗長手段でリペアする。
この際、フューズをレーザなどで溶断する。フューズ
は、図3に示す多層配線層42内に設けられ、絶縁膜4
1に設けられた開口(リペア用の窓)から露出してい
る。絶縁層47を設け、その上に巨大配線48を形成し
てしまうと、上記リペア用の窓が塞がってしまう。よっ
て、ウェハ試験は巨大配線を形成する工程の前に実施す
る必要がある。
成のうち巨大配線による信号線31iは形成されていな
い。また、バス切り替え回路30Aの巨大配線61も形
成されていない。よって、切り替え信号S1はHとな
り、既に形成されている通常配線による信号線28iが
選択される。
に、図3に示す巨大配線48や61が形成される。巨大
配線48は正規の配線となるものなので、巨大配線48
を設けた後に試験(チップ試験)しなければならない。
その際、通常配線による信号線28iはもはや不要であ
る。この信号線28iが接続されたままだと、この寄生
容量が巨大配線による信号線31iに付加されてしまい
問題である。
路30Aの巨大配線61が形成されるので、チップ試験
時には切り替え信号S1はLとなる。よって、巨大配線
による信号線31iが選択される。巨大配線61は配線
されたままになるので、巨大配線による信号線31iが
恒久的に選択される。巨大配線は前述した利点を有する
ので、図2に示す半導体装置100は遅延時間が短く、
消費電力が少ないものとなる。
9と巨大配線による信号線32との制御に係る構成を示
す図である。クロックは、クロックバッファ27からク
ロック信号線29又は32を通り、各機能ブロック11
〜15に一方向に伝送される。
子64に接続されたクロック入力回路65及びドライバ
66を有する。ドライバ66は、インバータ67、6
8、69、及びNANDゲート70、71を有する。各
機能ブロック11〜15はレシーバ72を具備する。レ
シーバ72は、NORゲート73、インバータ74、及
びNチャネルトランジスタ75を具備する。
2に示す切り替え回路30内に設けられ、図4に示すバ
ス切り替え回路30Aと同一構成である。すなわち、図
示するように、クロック信号線切り替え回路30Bは、
巨大配線61a、抵抗62a及びインバータ63aを有
する。図4及び図5の構成では、バス切り替え回路30
Aとクロック信号線切り替え回路30Bとは別に設けら
れている。従って、制御線34Aは図3に示す制御線3
4と別に設けられている。しかし、どちらか一方の切り
替え回路のみを設け、バス切り替えとクロック信号線切
り替えとで共用しても良い。
6及びレシーバ72は通常配線によるクロック信号線2
9を選択する。反対に、切り替え信号S1がLの場合、
ドライバ66及びレシーバ72は巨大配線によるクロッ
ク信号線32を選択する。
ち、データを伝送するデータバス及びこれに係る構成を
示すブロック図である。図6では、通常配線によるバス
28のうちの1本のデータバス線を28jとし、巨大配
線によるバス31のうちの1本のデータバス線を31j
として示してある。
ATAが双方向に伝送されるので、各機能ブロック21
〜25(図6では機能ブロック21と25のみが図示さ
れている)は、各データバス線毎にドライバ及びレシー
バを具備する。より具体的に説明すると、機能ブロック
21はドライバ81とレシーバ28を有し、機能ブロッ
ク25は、ドライバ101とレシーバ102を有する。
バータ83、84、90、91、NANDゲート87、
99、NORゲート85、86、92、93、Pチャネ
ルトランジスタ88、95、Nチャネルトランジスタ8
9、96を有する。機能ブロック21のレシーバ82
は、NORゲート97、インバータ98及びNチャネル
トランジスタ99を有する。
ブル信号EN1を受けると活性化される。バス切り替え
回路30AがHの切り替え信号を出力すると、NORゲ
ート92にはLレベルの信号が入力するので活性化され
るのに対し、NORゲート85にはHレベルの信号が入
力するので非活性化される。従って、データの値に応じ
てトランジスタ95又は96が駆動され、通常配線によ
るデータバス線28jにデータが出力される。なお、切
り替え信号S1がHの時はインバータ122の出力がL
となるので、データバス線28jに接続されているNチ
ャネルトランジスタ121はOFFである。
受けた状態で、Lの切り替え信号がバス切り替え回路3
0Aから出力されると、NORゲート85が活性化さ
れ、NORゲート92が非活性化される。よって、デー
タの値に応じてトランジスタ88又は89が駆動され、
巨大配線によるデータバス線31jにデータが出力され
る。なお、切り替え信号S1がLの時はインバータ12
2の出力がHとなるので、データバス線28jに接続さ
れているNチャネルトランジスタ121はONとなり、
通常配線によるデータバス線28jはグランドレベルV
SSに設定される。
25のドライバ101は、インバータ103、104、
110、111、NANDゲート107、114、NO
Rゲート105、106、112、113、Pチャネル
トランジスタ108、115、Nチャネルトランジスタ
109、116を有する。機能ブロック25のレシーバ
102は、NORゲート117、インバータ118及び
Nチャネルトランジスタ119を有する。ドライバ10
1及びレシーバ102の動作は前述したドライバ81及
びレシーバ82の動作と同様である。
る。
及びクロック切り替え回路30Bの他の構成例を示す図
である。
ンバータ132とフューズ133とからなる。抵抗13
1とフューズ133を電源電圧側VCCとグランドVS
Sの間に接続する。フューズ133が接続されている時
は、切り替え信号S1はHとなる。フューズ133を溶
断すると、切り替え信号はLとなる。
34、プルアップ抵抗135及びインバータ136から
なる。巨大配線を形成する前に、試験用パッド134に
プローブを当ててグランドレベルVSSに設定すること
で、切り替え信号S1はHとなる。試験用パッド134
がオープンの状態では、切り替え信号S1はLである。
抗140及びインバータ141からなる。電極139は
外部接続用の端子であり、例えば図3の突起電極50で
形成される。突起電極50は、他のチップやボード13
7と当該半導体装置を接続した際、チップやボード13
7の電極138と接続される。例えば、チップ137と
当該半導体装置(チップ)とを重ね合わせると、電極1
38と139がコンタクトする。これにより、電極13
8に与えられている電源電圧VCCが電極139にも与
えられる。この結果、切り替え信号S1はLとなる。つ
まり、当該半導体装置が使用される状態では、巨大配線
によるバスやクロック信号線が選択される。
成される。モード選択回路は例えば、DRAMチップに
搭載されており、外部からのコマンド信号やアドレス信
号で指示される内部回路の動作モードを設定するもので
ある。このようなモード選択回路を用いて、切り替え信
号S1を設定する。
え回路30A、30Bの構成はプログラマブルな素子を
用いた回路である。
半導体装置のブロック図である。
は、次の点を考慮したものである。ウェハ試験で通常配
線を用いて動作させ、巨大配線を形成した後はこれを用
いて動作させた場合、ウェハ試験と巨大配線後の動作
(チップ試験や実装された場合の動作など)で、信号の
タイミングが変わってしまう。これを防止した構成を有
するのが、本発明の第2の実施の形態である。
にはそれぞれ、クロックバッファ(クロックを受信する
回路)145〜149が設けられている。なお、後述す
るように、クロックバッファ149は他のクロックバッ
ファ145〜148と異なる回路構成である。各クロッ
クバッファ145〜149にはそれぞれ、外部接続用の
パッド(電極)150〜154が接続されている。パッ
ド150〜154はそれぞれ、機能ブロック21〜25
に近接した位置に形成されている。また、クロックバッ
ファ145〜148には、巨大配線で形成されるクロッ
ク信号線156、及び制御線34Aが接続されている。
クロック信号線156はコンタクト部157を介して各
機能ブロック21〜25と接続される。各クロックバッ
ファ145〜148は、クロック切り替え回路30Bが
出力するクロック切り替え信号S1に従い、パッド15
0〜153に与えられる外部からのクロックと、巨大配
線156を通って供給される外部からのクロックのいず
れか一方を選択して、選択したクロックを内部クロック
として機能ブロック21〜24に出力する。
層で形成されたものである。つまり、図3の電極43に
相当するものである。パッド155はパッド151〜1
54と同様に外部からのクロックを受けるものである
が、巨大配線層で形成されるものである。つまり、図3
の電極50に相当するものである。図3に示す電極50
はバンプであるが、平坦形状のパッドであっても良い。
近接して配置されているため、機能ブロック25には、
バッファ149及び通常配線によるクロック信号線15
6Aを介してのみ、外部からクロックが供給される。つ
まり、ウェハ試験時にはパッド154に与えられたクロ
ックが供給され、巨大配線形成後のチップ試験や実装後
の動作においてはパッド155に与えられたクロックが
供給される。クロック信号線156Aは短いので、どち
らの場合も機能ブロック25に与えられるクロックのタ
イミングは変わらない。
に与えられた外部クロックがクロックバッファ145〜
148を通って機能ブロック21〜24に同一タイミン
グで与えられる。この時、クロック切り替え信号S1は
Hである。巨大配線形成後のチップ試験時には、クロッ
ク切り替え信号はLとなり、パッド155に与えられた
外部クロックは、バッファ149及び巨大配線によるク
ロック信号線156を通り機能ブロック21〜24に供
給され、また通常配線によるクロック信号線156Aを
介して機能ブロック25に供給される。クロック信号線
156は巨大配線で形成されているのでクロックの遅延
は小さく、またクロック信号線156Aは短いのでクロ
ックの遅延は小さい。
ァ173、インバータ174、NORゲート175、N
チャネルトランジスタ176、177からなる。クロッ
ク切り替え信号S1がHの時、トランジスタ177がオ
フしてクロック信号線156をディスエーブルとする。
クロック切り替え信号S1がLの時、トランジスタ17
6がオフしてパッド150をディスエーブルとする。ク
ロックバッファ146〜148も同様な構成である。バ
ッファ149や173は、例えばCMOSインバータの
2段構成である。
50〜154の数をMとし、巨大配線層で形成されるパ
ッド155の数をNとした場合、M>N≧1を満足する
ようにパッドを設ければ良い。図8の例では、M=5、
N=1である。
半導体装置を示す。第3の実施の形態による半導体装置
300は、上記第2の実施の形態を簡略化した変形例に
相当する。
のクロックバッファ145〜148で行っていたクロッ
クの選択を行わず、パッド150〜153と巨大配線で
形成されるクロック信号線156をワイヤード・オアす
る。巨大配線層に形成されるパッド155から延びるク
ロック信号線156は、コンタクト部157を介してパ
ッド150〜154に接続されるとともに、機能ブロッ
ク21〜25に近接して配置されたバッファ145A〜
149Aの入力端子に接続される。バッファ145A〜
149Aの出力端子はそれぞれ、機能ブロック21〜2
5に接続される。
バッファ149や173と同様に、例えばCMOSイン
バータを複数個従属接続したものである。
に外部クロックを供給し、巨大配線後はパッド153に
外部クロックを供給する。
施の形態と比較して回路がシンプルである。しかし、第
3の実施の形態は巨大配線後に外部クロックが複数のク
ロックバッファ145A〜149Aに接続されるため、
クロック信号線156の負荷が増大し、高速動作には不
利になる。つまり、高速動作を優先させるなら、第2の
実施の形態が好ましい。
ミング精度が要求される場合には、それを各部へ伝送す
る巨大配線の長さをできるだけ等しくすることがことま
しい。
ック信号線32を等配線長にした半導体装置400を示
す図である。図10に示すクロック信号線32Aはノー
ドN1で分岐する構成で、クロックバッファ27から各
機能ブロック21〜25までの距離は完全に等しいか、
ほぼ等しい。配線距離に差があっても、必要とするタイ
ミング精度が得られるのであれば問題ない。換言すれ
ば、必要とするタイミング精度が得られる程度に配線距
離の差を許容する。
ック信号線156を等配線長にした半導体装置500を
示す図である。図11に示すクロック信号線156Aは
ノードN1で分岐する構成で、クロックバッファ149
から各機能ブロック21〜25までの距離は完全に等し
いか、ほぼ等しい。配線距離に差があっても、必要とす
るタイミング精度が得られるのであれば問題ない。換言
すれば、必要とするタイミング精度が得られる程度に配
線距離の差を許容する。なお、半導体装置500は、図
8に示すクロックバッファ149に代えて、パッド18
2が接続されたクロックバッファ181を用いている。
クロックバッファ181は、クロックバッファ145と
同一構成である。
発明は上記実施の形態に限定されるものではなく、様々
な実施の形態を含むものである。例えば、上記実施の形
態はロジックチップの例であったが、その他のチップ、
例えばメモリチップや、機能ブロックとメモリが混在し
たチップなど様々な形態の半導体装置を含むものであ
る。 (付記) (付記1) 回路間を接続する第1の配線と、前記回路
間を接続する第2の配線と、前記回路間で信号を伝送す
るために、前記第1及び第2の配線のいずれか一方を選
択する切り替え回路とを有し、前記第2の配線は前記第
1の配線よりも大きいサイズの半導体装置。
と前記回路間を接続する第2の配線と、前記回路間で信
号を伝送するために、前記第1及び第2の配線のいずれ
か一方を選択する切り替え回路とを有し、前記第2の配
線は前記第1の配線より上層に形成されている半導体装
置。
と前記回路間を接続する第2の配線と、前記回路間で信
号を伝送するために、前記第1及び第2の配線のいずれ
か一方を選択する切り替え回路とを有し、前記第1の配
線はウェハ試験時に使用される配線であり、前記第2の
配線はウェハ試験後の動作時に使用される配線である半
導体装置。
一信号を伝送する配線である付記1ないし3のいずれか
一項記載の半導体装置。
アドレス、データ、制御信号、クロックのすくなくとも
1つを伝送する配線である付記1ないし4のいずれか一
項記載の半導体装置。
の配線が形成されていない段階で動作可能であり、この
場合には、前記第1の配線を介して回路間で信号が伝送
される付記1ないし5のいずれか一項記載の半導体装
置。
2の配線が形成された後では、当該第2の配線を固定的
に選択する付記1ないし6のいずれか一項記載の半導体
装置。
れた配線のみを前記回路間に電気的に接続する付記1な
いし7のいずれか一項記載の半導体装置。
ラマブルである付記1ないし8のいずれか一項記載の半
導体装置。
さの信号線を含むことを特徴とする付記1ないし9のい
ずれか一項記載の半導体装置。
の配線層と、これよりも上層に形成される第2の配線層
とを具備し、第1の配線層に形成される第1の電極の数
をMとし、第2の配線層に形成される第2の電極の数を
Nとし、第1及び第2の電極は同一信号を受信する場
合、M>N≧1の条件が満足される半導体装置。
は、M個の第1の電極に各々設けた受信回路を有し、第
1の所定状態では、第1の電極に与えられた信号が第1
の配線層を通り内部回路に与えられ、第2の所定状態で
は、第2の電極に与えられた信号が第2の配線層を通り
前記内部回路に与えられる半導体装置。
異なる形態の配線を選択的に用いることで、高速かつ低
電力消費の半導体装置を提供することができる。
図である。
構成を示すブロック図である。
である。
ど一方向に伝送される信号に係る部分を詳細に示す図で
ある。
部分を詳細に示す図である。
分を詳細に示す図である。
示すブロック図である。
示すブロック図である。
配線長にした半導体装置を示す図である。
配線長にした半導体装置を示す図である。
Claims (10)
- 【請求項1】 回路間を接続する第1の配線と、 前記回路間を接続する第2の配線と、 前記回路間で信号を伝送するために、前記第1及び第2
の配線のいずれか一方を選択する切り替え回路とを有
し、 前記第2の配線は前記第1の配線よりも大きいサイズの
半導体装置。 - 【請求項2】 回路間を接続する第1の配線と 前記回路間を接続する第2の配線と、 前記回路間で信号を伝送するために、前記第1及び第2
の配線のいずれか一方を選択する切り替え回路とを有
し、 前記第2の配線は前記第1の配線より上層に形成されて
いる半導体装置。 - 【請求項3】 回路間を接続する第1の配線と前記回路
間を接続する第2の配線と、 前記回路間で信号を伝送するために、前記第1及び第2
の配線のいずれか一方を選択する切り替え回路とを有
し、 前記第1の配線はウェハ試験時に使用される配線であ
り、前記第2の配線はウェハ試験後の動作時に使用され
る配線である半導体装置。 - 【請求項4】 前記第1及び第2の配線は同一信号を伝
送する配線である請求項1ないし3のいずれか一項記載
の半導体装置。 - 【請求項5】 前記第1の配線は、前記第2の配線が形
成されていない段階で動作可能であり、この場合には、
前記第1の配線を介して回路間で信号が伝送される請求
項1ないし4のいずれか一項記載の半導体装置。 - 【請求項6】 前記切り替え回路は、前記第2の配線が
形成された後では、当該第2の配線を固定的に選択する
請求項1ないし5のいずれか一項記載の半導体装置。 - 【請求項7】 前記切り替え回路は、選択された配線の
みを前記回路間に電気的に接続する請求項1ないし6の
いずれか一項記載の半導体装置。 - 【請求項8】 前記切り替え回路は、プルグラマブルで
ある請求項1ないし7のいずれか一項記載の半導体装
置。 - 【請求項9】 前記第2の配線は、同一長さの信号線を
含むことを特徴とする請求項1ないし8のいずれか一項
記載の半導体装置。 - 【請求項10】 チップ上に形成される第1の配線層
と、これよりも上層に形成される第2の配線層とを具備
し、第1の配線層に形成される第1の電極の数をMと
し、第2の配線層に形成される第2の電極の数をNと
し、第1及び第2の電極は同一信号を受信する場合、M
>N≧1の条件が満足される半導体装置。
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