JP2002170928A

JP2002170928A - 半導体装置

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Publication number: JP2002170928A
Application number: JP2000363902A
Authority: JP
Inventors: Yasuro Matsuzaki; 康郎松崎; Yasuharu Sato; 靖治佐藤; Tadao Aikawa; 忠雄相川; Masafumi Yamazaki; 雅文山崎
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2000-11-29
Filing date: 2000-11-29
Publication date: 2002-06-14
Anticipated expiration: 2020-11-29
Also published as: JP4887563B2

Abstract

(57)【要約】【課題】高速で低電力消費の半導体装置を提供する。【解決手段】回路間を接続する第１の配線（２８、２
９）と、前記回路間を接続する第２の配線（３１、３
２）と、前記回路間で信号を伝送するために、前記第１
及び第２の配線のいずれか一方を選択する切り替え回路
（３０）とを有し、前記第２の配線は前記第１の配線よ
りも大きいサイズの半導体装置。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置に関する
ものであり、より詳細には、最近注目されているスーパ
ーコネクト（巨大配線とも言う）を用いた半導体装置に
関する。

【０００２】

【従来の技術】スーパーコネクトは、幅５〜１０μｍ程
度の配線層を用いた配線技術であり、半導体装置の高速
化及び低電力化を可能とする。

【０００３】巨大配線は、微細加工で形成する通常の配
線に対し、次のような利点がある。幅が広いため電気抵抗が小さい。バルクとの絶縁層の層間が厚く、また巨大配線間の配
線間隔が広いため寄生容量が小さい。以上より、巨大配線の時定数は非常に低く高速動作に
向いている。

【０００４】また、半導体装置の実装面積は年々縮小さ
れており、ＢＧＡ（ボール・グリッド・アレイ）などの
高密度実装技術が発達してきた。これは、半導体チップ
表面にバンプをアレー状に並べて外部電極とするもので
ある。このとき、半導体チップの回路からバンプに配線
する方法として、再配線技術がある。この再配線も幅の
広い配線であり、巨大配線である。

【０００５】

【発明が解決しようとする課題】本発明は、従来再配線
として利用されている巨大配線をチップに形成された回
路間で信号を伝送する配線として用い、高速かつ低電力
消費の半導体装置を提供することを目的とする。

【０００６】本発明の目的をより特定すれば、ウェハ試
験（ウェハプローバーを用いて、パターン形成後のウェ
ハ上のチップの良品、不良品を選別する試験）やその後
のチップ試験（回路の論理機能や電気的特性を試験）な
どの各種試験や、実装された状態での動作を考慮して構
成された配線構造を有する半導体装置を提供する。

【０００７】

【課題を解決するための手段】本発明は、回路間を接続
する第１の配線と、前記回路間を接続する第２の配線
と、前記回路間で信号を伝送するために、前記第１及び
第２の配線のいずれか一方を選択する切り替え回路とを
有し、前記第２の配線は前記第１の配線よりも大きいサ
イズの半導体装置である。

【０００８】上記配線構造を別の観点から特定すると、
前記第２の配線は前記第１の配線より上層に形成されて
いるとも言える。

【０００９】更に別の観点から上記配線構造を特定する
と、前記第１の配線はウェハ試験時に使用される配線で
あり、前記第２の配線はウェハ試験後の動作時に使用さ
れる配線とも言える。

【００１０】以上のように、異なる形態の第１及び第２
の配線を選択的に使用することで、高速かつ低電力消費
の半導体装置を提供することができる。

【００１１】

【発明の実施の形態】まず、本発明の理解を容易にする
ために、図１を参照して、半導体装置の一例であるロジ
ックチップを説明する。

【００１２】図１は、ロジックチップの一般的な構成を
示すブロック図である。図示するロジックチップ１０
は、５つの機能ブロック１１〜１５、外部とのインタフ
ェースを形成するＩ／Ｏ回路１６、及び外部から供給さ
れるクロックをバッファリングして内部回路に供給する
クロック（ＣＬＫ）バッファ１７を有する。機能ブロッ
ク１１〜１５、Ｉ／Ｏ回路１６及びクロックバッファ１
７の間には、バス１８やクロック信号線１９が設けられ
ている。バス１８やクロック信号線１９は、一般的な微
細加工技術で形成される信号線（以下、通常配線と言
う）である。バス１８は、データ、アドレス、制御信号
などを伝送する。クロック信号線１９は、クロックバッ
ファ１７でバッファリングされたクロックを各部に供給
する。

【００１３】バス１８とクロック信号線１９は、チップ
内の信号線の中で比較的長い。このような比較的長い信
号線に対し、以下に説明する巨大配線を設ける。

【００１４】図２は、本発明の第１の実施の形態による
半導体装置の構成を示すブロック図である。

【００１５】図示する半導体装置１００はロジックチッ
プ（ロジックデバイス）であり、図１に示すロジックチ
ップ１０のように、機能ブロック２１〜２５、外部との
インタフェースを形成するＩ／Ｏ回路２６、及び外部か
ら供給されるクロックをバッファリングして内部回路に
供給するクロック（ＣＬＫ）バッファ２７を有する。ま
た、ロジックチップ１００は同様に、微細加工技術で形
成される通常配線によるバス２８及びクロック信号線２
９を有する。

【００１６】ロジックチップ１００は更に、巨大配線で
形成されるバス３１及び巨大配線で形成されるクロック
信号線３２、及び切り替え回路３０を具備する。各機能
ブロック２１〜２５、Ｉ／Ｏ回路２６及びクロックバッ
ファ２７は、切り替え回路３０が出力する信号Ｓ１に従
い、選択的にバス２８とバス３１のいずれか一方及びク
ロック信号線２９と３２のいずれか一方に接続される。

【００１７】図３は、通常配線によるバス２８やクロッ
ク信号線２９と、巨大配線で形成されるバス３１やクロ
ック信号線３２の関係を示すための模式的な断面図であ
る。

【００１８】半導体基板４０上（チップ面上）には、多
層配線層４２が形成されている。多層配線層４２は、多
層に構成された配線層４２ａ、４２ｂを有する。各配線
層４２ａ、４２ｂはポリイミドなどの絶縁層で絶縁さ
れ、最上部の配線層４２ｂ上にはポリイミドなどの絶縁
層が設けられている。図３では、便宜上、多層配線層４
２の絶縁層を一括して参照番号４１で示してある。バス
２８とクロック信号線２９は、多層配線層４２内の配線
であり、通常の微細加工で形成される通常配線である。

【００１９】多層配線層４２は電極４３を有する。電極
４３はコンタクト部４５、４６及び中間の配線層を介し
て、半導体基板４０に形成された拡散層４４に電気的に
接続される。

【００２０】絶縁層４７上には、巨大配線層４８が形成
されている。バス３１及びクロック信号線３２の各信号
線は、巨大配線層４８で形成される。巨大配線層４８
は、コンタクト部３３で電極４３とコンタクトしてい
る。電極４３は、絶縁層４１に設けられたコンタクトホ
ールから露出している。コンタクト部３３は、絶縁層４
１、４７に形成されたコンタクトホールに巨大配線層４
８が入り込んで電極４３に接続する構成である。巨大配
線層４８の幅及び厚みは多層配線層４２の配線層４２
ａ、４２ｂよりも大きく、例えば５〜１０μｍである。

【００２１】巨大配線層４８の上には、カバー膜４９が
設けられている。カバー膜４９は開口部（スルーホー
ル）を有し、そこから巨大配線層４８が露出している。
開口部には、巨大配線層４８上に形成された他のチップ
との接続用の電極５０が設けられている。電極５０はバ
ンプなどである。

【００２２】なお、電極５０はマルチチップ半導体装置
を形成するために、他のチップとチップ面を向かい合わ
せにして重ねたときに、他のチップに設けられた電極と
コンタクトするためのものである。従って、このような
目的がない場合には、電極５０は不要である。つまり、
巨大配線４８はカバー膜４９で完全に覆われる。

【００２３】図２に戻り、上記のような巨大配線で形成
されるバス３１の各信号線とクロック信号線３２は、コ
ンタクト部３３を介して各機能ブロック２１〜２５に接
続されている。また、バス３１はコンタクト部３３を介
してＩ／Ｏ回路２６に接続されている。更に、クロック
信号線３２はコンタクト部３３を介してクロックバッフ
ァ２７に接続されている。

【００２４】図４は、図２に示す切り替え回路３０内に
設けられ他バス切り替え回路の構成、及び一例として機
能ブロック２１と２５の間の通常配線によるバス２８の
うちの信号線２８ｉと、巨大配線によるバス３１の対応
する信号線３１ｉと、機能ブロック２１と２５の関連す
る部分の回路構成を示す図である。バス２８や３１は、
信号を一方向に伝送する部分と、双方向に伝送する部分
とを含む。図４は、信号を機能ブロック２１から機能ブ
ロック２５に一方向に伝送する構成例である。一方向に
伝送される信号は、例えば、制御信号やアドレス信号な
どである。

【００２５】機能ブロック２１はドライバ５１を具備す
る。ドライバ５１は、内部回路からの信号ＳＧＬを、制
御線３４を通る切り替え信号Ｓ１で指示された方の信号
線（２８ｉと３１ｉのいずれか一方）に出力する。トラ
イバ５１は、インバータ５２、５３、５４、及びＮＡＮ
Ｄゲート５５、５６で構成される。切り替え信号Ｓ１が
ハイレベル（Ｈ）にあると、ＮＡＮＤゲート５６は活性
化され、ＮＡＮＤゲート５５は非活性化される。よっ
て、内部回路からの信号ＳＧＬは、ＮＡＮＤゲート５６
及びインバータ５４を介して、通常配線によるバス２８
の信号線２８ｉに送出される。反対に、切り替え信号Ｓ
１がローレベル（Ｌ）にあると、ＮＡＮＤゲート５５は
活性化され、ＮＡＮＤゲート５６は非活性化される。よ
って、内部回路からの信号ＳＧＬは、ＮＡＮＤゲート５
５及びインバータ５３を介して、巨大配線によるバス３
１の信号線３１ｉに送出される。

【００２６】バス切り替え回路３０Ａは、巨大配線６
１、抵抗６２及びインバータ６３を有する。巨大配線６
１と抵抗６２の直列回路は、電源電圧ＶＣＣとグランド
ＶＳＳとの間に設けられている。巨大配線が形成されて
いない時は、インバータ６３の入力はグランドレベルＶ
ＳＳとなり、切り替え信号Ｓ１はＨである。巨大配線６
１が形成されると、切り替え信号Ｓ１はＨとなる。

【００２７】機能ブロック２５は、レシーバ５７を有す
る。レシーバ５７は、ＮＯＲゲート５８、インバータ５
９及びＮチャネルのＭＯＳトランジスタなどの電界効果
トランジスタ（ＦＥＴ）で構成される。切り替え信号Ｓ
１がＨの時、トランジスタ６０がＯＮして通常配線によ
るバス２８の信号線２８ｉが選択される。反対に、切り
替え信号Ｓ１がＬの時、トランジスタ６０がＯＦＦして
巨大配線によるバス３１の信号線３１ｉが選択される。
選択された信号はインバータ５９を通り、機能ブロック
２５の図示しない内部回路に出力される。

【００２８】ここで、バス切り替え回路３０Ａの切り替
えは、以下に説明するウェハ試験やチップ試験を考慮し
て、次の通り行われる。

【００２９】ウェハ試験は、ウェハプローバーを用い
て、パターン形成後のウェハ上のチップの良品、不良品
を選別する目的をもつ。そして、不良品と判定された場
合、不良部分を予め設けられた冗長手段でリペアする。
この際、フューズをレーザなどで溶断する。フューズ
は、図３に示す多層配線層４２内に設けられ、絶縁膜４
１に設けられた開口（リペア用の窓）から露出してい
る。絶縁層４７を設け、その上に巨大配線４８を形成し
てしまうと、上記リペア用の窓が塞がってしまう。よっ
て、ウェハ試験は巨大配線を形成する工程の前に実施す
る必要がある。

【００３０】巨大配線を形成する前には、図４に示す構
成のうち巨大配線による信号線３１ｉは形成されていな
い。また、バス切り替え回路３０Ａの巨大配線６１も形
成されていない。よって、切り替え信号Ｓ１はＨとな
り、既に形成されている通常配線による信号線２８ｉが
選択される。

【００３１】このようにしてウェハ試験を実施した後
に、図３に示す巨大配線４８や６１が形成される。巨大
配線４８は正規の配線となるものなので、巨大配線４８
を設けた後に試験（チップ試験）しなければならない。
その際、通常配線による信号線２８ｉはもはや不要であ
る。この信号線２８ｉが接続されたままだと、この寄生
容量が巨大配線による信号線３１ｉに付加されてしまい
問題である。

【００３２】ウェハ試験を実施した後にバス切り替え回
路３０Ａの巨大配線６１が形成されるので、チップ試験
時には切り替え信号Ｓ１はＬとなる。よって、巨大配線
による信号線３１ｉが選択される。巨大配線６１は配線
されたままになるので、巨大配線による信号線３１ｉが
恒久的に選択される。巨大配線は前述した利点を有する
ので、図２に示す半導体装置１００は遅延時間が短く、
消費電力が少ないものとなる。

【００３３】図５は、通常配線によるクロック信号線２
９と巨大配線による信号線３２との制御に係る構成を示
す図である。クロックは、クロックバッファ２７からク
ロック信号線２９又は３２を通り、各機能ブロック１１
〜１５に一方向に伝送される。

【００３４】クロックバッファ２７は、外部クロック端
子６４に接続されたクロック入力回路６５及びドライバ
６６を有する。ドライバ６６は、インバータ６７、６
８、６９、及びＮＡＮＤゲート７０、７１を有する。各
機能ブロック１１〜１５はレシーバ７２を具備する。レ
シーバ７２は、ＮＯＲゲート７３、インバータ７４、及
びＮチャネルトランジスタ７５を具備する。

【００３５】クロック信号線切り替え回路３０Ｂは、図
２に示す切り替え回路３０内に設けられ、図４に示すバ
ス切り替え回路３０Ａと同一構成である。すなわち、図
示するように、クロック信号線切り替え回路３０Ｂは、
巨大配線６１ａ、抵抗６２ａ及びインバータ６３ａを有
する。図４及び図５の構成では、バス切り替え回路３０
Ａとクロック信号線切り替え回路３０Ｂとは別に設けら
れている。従って、制御線３４Ａは図３に示す制御線３
４と別に設けられている。しかし、どちらか一方の切り
替え回路のみを設け、バス切り替えとクロック信号線切
り替えとで共用しても良い。

【００３６】切り替え信号Ｓ１はＨの場合、ドライバ６
６及びレシーバ７２は通常配線によるクロック信号線２
９を選択する。反対に、切り替え信号Ｓ１がＬの場合、
ドライバ６６及びレシーバ７２は巨大配線によるクロッ
ク信号線３２を選択する。

【００３７】図６は、図２に示すバス２９、３２のう
ち、データを伝送するデータバス及びこれに係る構成を
示すブロック図である。図６では、通常配線によるバス
２８のうちの１本のデータバス線を２８ｊとし、巨大配
線によるバス３１のうちの１本のデータバス線を３１ｊ
として示してある。

【００３８】データバス線２８ｊ、３１ｊ上をデータＤ
ＡＴＡが双方向に伝送されるので、各機能ブロック２１
〜２５（図６では機能ブロック２１と２５のみが図示さ
れている）は、各データバス線毎にドライバ及びレシー
バを具備する。より具体的に説明すると、機能ブロック
２１はドライバ８１とレシーバ２８を有し、機能ブロッ
ク２５は、ドライバ１０１とレシーバ１０２を有する。

【００３９】機能ブロック２１のドライバ８１は、イン
バータ８３、８４、９０、９１、ＮＡＮＤゲート８７、
９９、ＮＯＲゲート８５、８６、９２、９３、Ｐチャネ
ルトランジスタ８８、９５、Ｎチャネルトランジスタ８
９、９６を有する。機能ブロック２１のレシーバ８２
は、ＮＯＲゲート９７、インバータ９８及びＮチャネル
トランジスタ９９を有する。

【００４０】ドライバ８１は、内部回路からＨのイネー
ブル信号ＥＮ１を受けると活性化される。バス切り替え
回路３０ＡがＨの切り替え信号を出力すると、ＮＯＲゲ
ート９２にはＬレベルの信号が入力するので活性化され
るのに対し、ＮＯＲゲート８５にはＨレベルの信号が入
力するので非活性化される。従って、データの値に応じ
てトランジスタ９５又は９６が駆動され、通常配線によ
るデータバス線２８ｊにデータが出力される。なお、切
り替え信号Ｓ１がＨの時はインバータ１２２の出力がＬ
となるので、データバス線２８ｊに接続されているＮチ
ャネルトランジスタ１２１はＯＦＦである。

【００４１】内部回路からＨのイネーブル信号ＥＮ１を
受けた状態で、Ｌの切り替え信号がバス切り替え回路３
０Ａから出力されると、ＮＯＲゲート８５が活性化さ
れ、ＮＯＲゲート９２が非活性化される。よって、デー
タの値に応じてトランジスタ８８又は８９が駆動され、
巨大配線によるデータバス線３１ｊにデータが出力され
る。なお、切り替え信号Ｓ１がＬの時はインバータ１２
２の出力がＨとなるので、データバス線２８ｊに接続さ
れているＮチャネルトランジスタ１２１はＯＮとなり、
通常配線によるデータバス線２８ｊはグランドレベルＶ
ＳＳに設定される。

【００４２】上記ドライバ８１と同様に、機能ブロック
２５のドライバ１０１は、インバータ１０３、１０４、
１１０、１１１、ＮＡＮＤゲート１０７、１１４、ＮＯ
Ｒゲート１０５、１０６、１１２、１１３、Ｐチャネル
トランジスタ１０８、１１５、Ｎチャネルトランジスタ
１０９、１１６を有する。機能ブロック２５のレシーバ
１０２は、ＮＯＲゲート１１７、インバータ１１８及び
Ｎチャネルトランジスタ１１９を有する。ドライバ１０
１及びレシーバ１０２の動作は前述したドライバ８１及
びレシーバ８２の動作と同様である。

【００４３】他の機能ブロックも同様に構成されてい
る。

【００４４】図７は、前述したバス切り替え回路３０Ａ
及びクロック切り替え回路３０Ｂの他の構成例を示す図
である。

【００４５】図７（ａ）に示す構成は、抵抗１３１とイ
ンバータ１３２とフューズ１３３とからなる。抵抗１３
１とフューズ１３３を電源電圧側ＶＣＣとグランドＶＳ
Ｓの間に接続する。フューズ１３３が接続されている時
は、切り替え信号Ｓ１はＨとなる。フューズ１３３を溶
断すると、切り替え信号はＬとなる。

【００４６】図７（ｂ）に示す構成は、試験用パッド１
３４、プルアップ抵抗１３５及びインバータ１３６から
なる。巨大配線を形成する前に、試験用パッド１３４に
プローブを当ててグランドレベルＶＳＳに設定すること
で、切り替え信号Ｓ１はＨとなる。試験用パッド１３４
がオープンの状態では、切り替え信号Ｓ１はＬである。

【００４７】図７（ｃ）に示す構成は、電極１３９、抵
抗１４０及びインバータ１４１からなる。電極１３９は
外部接続用の端子であり、例えば図３の突起電極５０で
形成される。突起電極５０は、他のチップやボード１３
７と当該半導体装置を接続した際、チップやボード１３
７の電極１３８と接続される。例えば、チップ１３７と
当該半導体装置（チップ）とを重ね合わせると、電極１
３８と１３９がコンタクトする。これにより、電極１３
８に与えられている電源電圧ＶＣＣが電極１３９にも与
えられる。この結果、切り替え信号Ｓ１はＬとなる。つ
まり、当該半導体装置が使用される状態では、巨大配線
によるバスやクロック信号線が選択される。

【００４８】図７（ｄ）の構成は、モード選択回路で構
成される。モード選択回路は例えば、ＤＲＡＭチップに
搭載されており、外部からのコマンド信号やアドレス信
号で指示される内部回路の動作モードを設定するもので
ある。このようなモード選択回路を用いて、切り替え信
号Ｓ１を設定する。

【００４９】なお、図４〜６や図７（ａ）に示す切り替
え回路３０Ａ、３０Ｂの構成はプログラマブルな素子を
用いた回路である。

【００５０】図８は、本発明の第２の実施の形態による
半導体装置のブロック図である。

【００５１】第２の実施の形態による半導体装置２００
は、次の点を考慮したものである。ウェハ試験で通常配
線を用いて動作させ、巨大配線を形成した後はこれを用
いて動作させた場合、ウェハ試験と巨大配線後の動作
（チップ試験や実装された場合の動作など）で、信号の
タイミングが変わってしまう。これを防止した構成を有
するのが、本発明の第２の実施の形態である。

【００５２】図８において、各機能ブロック２１〜２５
にはそれぞれ、クロックバッファ（クロックを受信する
回路）１４５〜１４９が設けられている。なお、後述す
るように、クロックバッファ１４９は他のクロックバッ
ファ１４５〜１４８と異なる回路構成である。各クロッ
クバッファ１４５〜１４９にはそれぞれ、外部接続用の
パッド（電極）１５０〜１５４が接続されている。パッ
ド１５０〜１５４はそれぞれ、機能ブロック２１〜２５
に近接した位置に形成されている。また、クロックバッ
ファ１４５〜１４８には、巨大配線で形成されるクロッ
ク信号線１５６、及び制御線３４Ａが接続されている。
クロック信号線１５６はコンタクト部１５７を介して各
機能ブロック２１〜２５と接続される。各クロックバッ
ファ１４５〜１４８は、クロック切り替え回路３０Ｂが
出力するクロック切り替え信号Ｓ１に従い、パッド１５
０〜１５３に与えられる外部からのクロックと、巨大配
線１５６を通って供給される外部からのクロックのいず
れか一方を選択して、選択したクロックを内部クロック
として機能ブロック２１〜２４に出力する。

【００５３】パッド１５０〜１５４は、通常配線の配線
層で形成されたものである。つまり、図３の電極４３に
相当するものである。パッド１５５はパッド１５１〜１
５４と同様に外部からのクロックを受けるものである
が、巨大配線層で形成されるものである。つまり、図３
の電極５０に相当するものである。図３に示す電極５０
はバンプであるが、平坦形状のパッドであっても良い。

【００５４】電極１５４と１５５は機能ブロック２５に
近接して配置されているため、機能ブロック２５には、
バッファ１４９及び通常配線によるクロック信号線１５
６Ａを介してのみ、外部からクロックが供給される。つ
まり、ウェハ試験時にはパッド１５４に与えられたクロ
ックが供給され、巨大配線形成後のチップ試験や実装後
の動作においてはパッド１５５に与えられたクロックが
供給される。クロック信号線１５６Ａは短いので、どち
らの場合も機能ブロック２５に与えられるクロックのタ
イミングは変わらない。

【００５５】ウェハ試験時には、パッド１５０〜１５３
に与えられた外部クロックがクロックバッファ１４５〜
１４８を通って機能ブロック２１〜２４に同一タイミン
グで与えられる。この時、クロック切り替え信号Ｓ１は
Ｈである。巨大配線形成後のチップ試験時には、クロッ
ク切り替え信号はＬとなり、パッド１５５に与えられた
外部クロックは、バッファ１４９及び巨大配線によるク
ロック信号線１５６を通り機能ブロック２１〜２４に供
給され、また通常配線によるクロック信号線１５６Ａを
介して機能ブロック２５に供給される。クロック信号線
１５６は巨大配線で形成されているのでクロックの遅延
は小さく、またクロック信号線１５６Ａは短いのでクロ
ックの遅延は小さい。

【００５６】なお、クロックバッファ１４５は、バッフ
ァ１７３、インバータ１７４、ＮＯＲゲート１７５、Ｎ
チャネルトランジスタ１７６、１７７からなる。クロッ
ク切り替え信号Ｓ１がＨの時、トランジスタ１７７がオ
フしてクロック信号線１５６をディスエーブルとする。
クロック切り替え信号Ｓ１がＬの時、トランジスタ１７
６がオフしてパッド１５０をディスエーブルとする。ク
ロックバッファ１４６〜１４８も同様な構成である。バ
ッファ１４９や１７３は、例えばＣＭＯＳインバータの
２段構成である。

【００５７】ここで、通常配線層で形成されるパッド１
５０〜１５４の数をＭとし、巨大配線層で形成されるパ
ッド１５５の数をＮとした場合、Ｍ＞Ｎ≧１を満足する
ようにパッドを設ければ良い。図８の例では、Ｍ＝５、
Ｎ＝１である。

【００５８】図９に、本発明の第３の実施の形態による
半導体装置を示す。第３の実施の形態による半導体装置
３００は、上記第２の実施の形態を簡略化した変形例に
相当する。

【００５９】第３の実施の形態では、第２の実施の形態
のクロックバッファ１４５〜１４８で行っていたクロッ
クの選択を行わず、パッド１５０〜１５３と巨大配線で
形成されるクロック信号線１５６をワイヤード・オアす
る。巨大配線層に形成されるパッド１５５から延びるク
ロック信号線１５６は、コンタクト部１５７を介してパ
ッド１５０〜１５４に接続されるとともに、機能ブロッ
ク２１〜２５に近接して配置されたバッファ１４５Ａ〜
１４９Ａの入力端子に接続される。バッファ１４５Ａ〜
１４９Ａの出力端子はそれぞれ、機能ブロック２１〜２
５に接続される。

【００６０】バッファ１４５Ａ〜１４９Ａは、前述した
バッファ１４９や１７３と同様に、例えばＣＭＯＳイン
バータを複数個従属接続したものである。

【００６１】ウェハ試験時には、パッド１５０〜１５４
に外部クロックを供給し、巨大配線後はパッド１５３に
外部クロックを供給する。

【００６２】上記構成の第３の実施の形態は、第２の実
施の形態と比較して回路がシンプルである。しかし、第
３の実施の形態は巨大配線後に外部クロックが複数のク
ロックバッファ１４５Ａ〜１４９Ａに接続されるため、
クロック信号線１５６の負荷が増大し、高速動作には不
利になる。つまり、高速動作を優先させるなら、第２の
実施の形態が好ましい。

【００６３】ここで、クロック信号線のように高いタイ
ミング精度が要求される場合には、それを各部へ伝送す
る巨大配線の長さをできるだけ等しくすることがことま
しい。

【００６４】図１０は、図２に示す構成において、クロ
ック信号線３２を等配線長にした半導体装置４００を示
す図である。図１０に示すクロック信号線３２Ａはノー
ドＮ１で分岐する構成で、クロックバッファ２７から各
機能ブロック２１〜２５までの距離は完全に等しいか、
ほぼ等しい。配線距離に差があっても、必要とするタイ
ミング精度が得られるのであれば問題ない。換言すれ
ば、必要とするタイミング精度が得られる程度に配線距
離の差を許容する。

【００６５】図１１は、図８に示す構成において、クロ
ック信号線１５６を等配線長にした半導体装置５００を
示す図である。図１１に示すクロック信号線１５６Ａは
ノードＮ１で分岐する構成で、クロックバッファ１４９
から各機能ブロック２１〜２５までの距離は完全に等し
いか、ほぼ等しい。配線距離に差があっても、必要とす
るタイミング精度が得られるのであれば問題ない。換言
すれば、必要とするタイミング精度が得られる程度に配
線距離の差を許容する。なお、半導体装置５００は、図
８に示すクロックバッファ１４９に代えて、パッド１８
２が接続されたクロックバッファ１８１を用いている。
クロックバッファ１８１は、クロックバッファ１４５と
同一構成である。

【００６６】以上、本発明の実施の形態を説明した。本
発明は上記実施の形態に限定されるものではなく、様々
な実施の形態を含むものである。例えば、上記実施の形
態はロジックチップの例であったが、その他のチップ、
例えばメモリチップや、機能ブロックとメモリが混在し
たチップなど様々な形態の半導体装置を含むものであ
る。（付記）（付記１）回路間を接続する第１の配線と、前記回路
間を接続する第２の配線と、前記回路間で信号を伝送す
るために、前記第１及び第２の配線のいずれか一方を選
択する切り替え回路とを有し、前記第２の配線は前記第
１の配線よりも大きいサイズの半導体装置。

【００６７】（付記２）回路間を接続する第１の配線
と前記回路間を接続する第２の配線と、前記回路間で信
号を伝送するために、前記第１及び第２の配線のいずれ
か一方を選択する切り替え回路とを有し、前記第２の配
線は前記第１の配線より上層に形成されている半導体装
置。

【００６８】（付記３）回路間を接続する第１の配線
と前記回路間を接続する第２の配線と、前記回路間で信
号を伝送するために、前記第１及び第２の配線のいずれ
か一方を選択する切り替え回路とを有し、前記第１の配
線はウェハ試験時に使用される配線であり、前記第２の
配線はウェハ試験後の動作時に使用される配線である半
導体装置。

【００６９】（付記４）前記第１及び第２の配線は同
一信号を伝送する配線である付記１ないし３のいずれか
一項記載の半導体装置。

【００７０】（付記５）前記第１及び第２の配線は、
アドレス、データ、制御信号、クロックのすくなくとも
１つを伝送する配線である付記１ないし４のいずれか一
項記載の半導体装置。

【００７１】（付記６）前記第１の配線は、前記第２
の配線が形成されていない段階で動作可能であり、この
場合には、前記第１の配線を介して回路間で信号が伝送
される付記１ないし５のいずれか一項記載の半導体装
置。

【００７２】（付記７）前記切り替え回路は、前記第
２の配線が形成された後では、当該第２の配線を固定的
に選択する付記１ないし６のいずれか一項記載の半導体
装置。

【００７３】（付記８）前記切り替え回路は、選択さ
れた配線のみを前記回路間に電気的に接続する付記１な
いし７のいずれか一項記載の半導体装置。

【００７４】（付記９）前記切り替え回路は、プルグ
ラマブルである付記１ないし８のいずれか一項記載の半
導体装置。

【００７５】（付記１０）前記第２の配線は、同一長
さの信号線を含むことを特徴とする付記１ないし９のい
ずれか一項記載の半導体装置。

【００７６】（付記１１）チップ上に形成される第１
の配線層と、これよりも上層に形成される第２の配線層
とを具備し、第１の配線層に形成される第１の電極の数
をＭとし、第２の配線層に形成される第２の電極の数を
Ｎとし、第１及び第２の電極は同一信号を受信する場
合、Ｍ＞Ｎ≧１の条件が満足される半導体装置。

【００７７】（付記１２）付記１１記載の半導体装置
は、Ｍ個の第１の電極に各々設けた受信回路を有し、第
１の所定状態では、第１の電極に与えられた信号が第１
の配線層を通り内部回路に与えられ、第２の所定状態で
は、第２の電極に与えられた信号が第２の配線層を通り
前記内部回路に与えられる半導体装置。

【００７８】

【発明の効果】以上説明したように、本発明によれば、
異なる形態の配線を選択的に用いることで、高速かつ低
電力消費の半導体装置を提供することができる。

【図面の簡単な説明】

【図１】ロジックチップの一般的な構成を示すブロック
図である。

【図２】本発明の第１の実施の形態による半導体装置の
構成を示すブロック図である。

【図３】図２に示す半導体装置の断面を模式的に示す図
である。

【図４】図２に示す構成のうち、アドレスや制御信号な
ど一方向に伝送される信号に係る部分を詳細に示す図で
ある。

【図５】図２に示す構成のうち、クロックの伝送に係る
部分を詳細に示す図である。

【図６】図２に示す構成のうち、データの伝送に係る部
分を詳細に示す図である。

【図７】切り替え回路の構成例を示す図である。

【図８】本発明の第２の実施の形態による半導体装置を
示すブロック図である。

【図９】本発明の第３の実施の形態による半導体装置を
示すブロック図である。

【図１０】図２に示す半導体装置のクロック信号線を等
配線長にした半導体装置を示す図である。

【図１１】図８に示す半導体装置のクロック信号線を等
配線長にした半導体装置を示す図である。

【符号の説明】

２８通常配線によるバス２９通常配線によるクロック信号線３１巨大配線によるバス３２巨大配線によるクロック信号線３２Ａ巨大配線によるクロック信号線１５６巨大配線によるクロック信号線１５６Ａ巨大配線によるクロック信号線

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 21/88 Ｚ 27/04 ＵＴ (72)発明者相川忠雄神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内 (72)発明者山崎雅文神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内Ｆターム(参考） 2G032 AA01 AB01 AK04 AK11 AK15 AL00 AL07 5F033 UU04 VV07 VV12 XX27 XX37 5F038 AV15 CD05 CD06 CD07 CD09 CD12 CD20 DF05 DF08 DF14 DF17 DT15 EZ20 5F064 BB05 BB06 BB07 BB14 BB26 CC09 EE08 EE09 EE23 EE27 EE42 EE47 EE54 EE60 FF02 FF04 FF27 FF42 HH10

Claims

【特許請求の範囲】

【請求項１】回路間を接続する第１の配線と、前記回路間を接続する第２の配線と、前記回路間で信号を伝送するために、前記第１及び第２
の配線のいずれか一方を選択する切り替え回路とを有
し、前記第２の配線は前記第１の配線よりも大きいサイズの
半導体装置。
【請求項２】回路間を接続する第１の配線と前記回路間を接続する第２の配線と、前記回路間で信号を伝送するために、前記第１及び第２
の配線のいずれか一方を選択する切り替え回路とを有
し、前記第２の配線は前記第１の配線より上層に形成されて
いる半導体装置。
【請求項３】回路間を接続する第１の配線と前記回路
間を接続する第２の配線と、前記回路間で信号を伝送するために、前記第１及び第２
の配線のいずれか一方を選択する切り替え回路とを有
し、前記第１の配線はウェハ試験時に使用される配線であ
り、前記第２の配線はウェハ試験後の動作時に使用され
る配線である半導体装置。
【請求項４】前記第１及び第２の配線は同一信号を伝
送する配線である請求項１ないし３のいずれか一項記載
の半導体装置。
【請求項５】前記第１の配線は、前記第２の配線が形
成されていない段階で動作可能であり、この場合には、
前記第１の配線を介して回路間で信号が伝送される請求
項１ないし４のいずれか一項記載の半導体装置。
【請求項６】前記切り替え回路は、前記第２の配線が
形成された後では、当該第２の配線を固定的に選択する
請求項１ないし５のいずれか一項記載の半導体装置。
【請求項７】前記切り替え回路は、選択された配線の
みを前記回路間に電気的に接続する請求項１ないし６の
いずれか一項記載の半導体装置。
【請求項８】前記切り替え回路は、プルグラマブルで
ある請求項１ないし７のいずれか一項記載の半導体装
置。
【請求項９】前記第２の配線は、同一長さの信号線を
含むことを特徴とする請求項１ないし８のいずれか一項
記載の半導体装置。
【請求項１０】チップ上に形成される第１の配線層
と、これよりも上層に形成される第２の配線層とを具備
し、第１の配線層に形成される第１の電極の数をＭと
し、第２の配線層に形成される第２の電極の数をＮと
し、第１及び第２の電極は同一信号を受信する場合、Ｍ
＞Ｎ≧１の条件が満足される半導体装置。