JP5662122B2 - 半導体装置 - Google Patents
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- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
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Description
2a,2b ウェル
3a,3b トランジスタ
4a,4b コンタクト導体
5a,5b 電源ライン
10 半導体装置
11a,11b クロック端子
12a〜12e コマンド端子
13 アドレス端子
14 データ入出力端子
15a〜15e 電源端子
16 キャリブレーション端子
17a〜17e,18a〜18d 電源ライン
21 クロック入力回路
31 コマンド入力回路
32 コマンドデコーダ
41 アドレス入力回路
42 アドレスラッチ回路
51 ロウ系制御回路
52 カラム系制御回路
53 モードレジスタ
61 ロウデコーダ
62 カラムデコーダ
63 センス回路
64 データアンプ
65 FIFO回路
66 キャリブレーション回路
70 メモリセルアレイ
80 内部電圧生成回路
81〜84 電源回路
100 DLL回路
100a ディレイライン
110 クロックツリー回路
200 クロック分割回路
300 マルチプレクサ
400 レベルシフトブロック
410,420 レベルシフト回路部
500 データ入出力回路
501 出力バッファ
510 インピーダンス制御回路
LV1〜LV4 レベルシフト回路
Claims (21)
- 外部クロック信号に基づいて第1の内部クロック信号を生成するDLL回路と、
前記第1の内部クロック信号に基づいて、互いに位相の異なる第2及び第3の内部クロック信号を生成するクロック分割回路と、
第1の内部データ信号に基づいて、前記第2及び第3のクロック信号の一方に応じて第2及び第3の内部データ信号を出力するマルチプレクサと、を備え、
前記クロック分割回路に供給される内部電源電圧と前記マルチプレクサに供給される内部電源電圧は、互いに異なる電源回路によって生成され、且つ、該半導体装置内で分離されていることを特徴とする半導体装置。 - 前記マルチプレクサは、前記第1の内部データ信号に続いて供給される第4の内部データ信号に基づいて、前記第2及び第3のクロック信号の他方に応じて第5及び第6の内部データ信号を出力することを特徴とする請求項1に記載の半導体装置。
- メモリセルアレイと、
前記メモリセルアレイから読み出された前記第1の内部データ信号を前記マルチプレクサに供給するデータ転送回路と、
外部電源電圧に基づいてそれぞれ第1乃至第3の内部電源電圧を生成する第1乃至第3の電源回路と、をさらに備え、
前記第1乃至第3の内部電源電圧のレベルは互いに等しく、且つ、該半導体装置内で分離されており、
前記データ転送回路は前記第1の内部電源電圧によって動作し、
前記クロック分割回路は前記第2の内部電源電圧によって動作し、
前記マルチプレクサは前記第3の内部電源電圧によって動作する、ことを特徴とする請求項2に記載の半導体装置。 - 前記外部電源電圧に基づいて第4の内部電源電圧を生成する第4の電源回路をさらに備え、
前記第1乃至第4の内部電源電圧のレベルは互いに等しく、且つ、該半導体装置内で分離されており、
前記DLL回路に含まれるディレイラインは前記第4の内部電源電圧によって動作する、ことを特徴とする請求項3に記載の半導体装置。 - 前記DLL回路によって生成された前記第1の内部クロック信号を前記クロック分割回路に供給するクロックツリー回路をさらに備え、前記クロックツリー回路は前記第2の内部電源電圧によって動作することを特徴とする請求項4に記載の半導体装置。
- 前記第2及び第3の内部データ信号を伝送する信号パス上にそれぞれ挿入されたレベルシフト回路部をさらに備えることを特徴とする請求項1乃至5のいずれか一項に記載の半導体装置。
- データ出力端子と、
前記データ出力端子と第3の電源配線との間に接続された前記第1導電型の第1の出力トランジスタと、
前記データ出力端子と第4の電源配線との間に接続された前記第2導電型の第2の出力トランジスタと、をさらに備え、
前記第1の出力トランジスタは、前記レベルシフト回路部を通過した前記第2の内部データ信号によって制御され、
前記第2の出力トランジスタは、前記レベルシフト回路部を通過した前記第3の内部データ信号によって制御される、ことを特徴とする請求項6に記載の半導体装置。 - 前記第1乃至第4の電源配線にそれぞれ接続された第1乃至第4の電源端子をさらに備え、
前記第1の電源端子と前記第3の電源端子には互いに同じ電位が与えられ、
前記第2の電源端子と前記第4の電源端子には互いに同じ電位が与えられ、
前記第1の電源配線と前記第3の電源配線は該半導体装置内で分離されており、
前記第2の電源配線と前記第4の電源配線は該半導体装置内で分離されている、ことを特徴とする請求項7に記載の半導体装置。 - 自身の電源出力ノードに第1の電源電圧を出力する第1の電源回路と、
自身の電源出力ノードに第2の電源電圧を出力する第2の電源回路と、
電源電圧を受ける電源ノードを有し、前記電源電圧によって動作して第1及び第2のクロック信号を生成する第1の回路と、
電源電圧を受ける電源ノードを有し、前記電源電圧によって動作して複数の入力データ信号の選択を行い、前記第1及び第2のクロック信号に応答した第1及び第2のデータ信号を生成するマルチプレクサである第2の回路と、
前記第1の電源回路の前記電源出力ノードと前記第1の回路の前記電源ノードとを接続し、前記第1の電源電圧を前記第1の回路に供給する第1の電源配線と、
前記第2の電源回路の前記電源出力ノードと前記第2の回路の前記電源ノードとを接続し、前記第2の電源電圧を前記第2の回路に供給する、前記第1の電源配線とは独立した第2の電源配線と、を備えるチップ上の装置。 - 前記チップの外部から供給される電源供給電圧を受ける端子と、
前記端子から前記第1及び第2の電源回路へと延在し、前記第1及び第2の電源配線とは独立して設けられた第3の電源配線と、をさらに備え、
前記第1の電源回路は前記電源供給電圧によって動作して前記第1の電源電圧を生成し、前記第2の電源回路は前記電源供給電圧によって動作して前記第2の電源電圧を生成する、請求項9の装置。 - 自身の電源出力ノードに第3の電源電圧を出力する第3の電源回路と、
電源電圧を受ける電源ノードを有し、前記電源電圧によって動作して内部クロック信号を生成する第3の回路と、
前記第3の電源回路の前記電源出力ノードと前記第3の回路の前記電源ノードとを接続し、前記第3の電源電圧を前記第3の回路に供給する、前記第1及び第2の電源配線とは独立した第3の電源配線と、をさらに備え、
前記第1の回路は、前記内部クロック信号に応答して前記第1及び第2のクロック信号を生成する、請求項9の装置。 - 前記第1の電源電圧は前記第2の電源電圧と実質的に等しい、請求項9の装置。
- 前記第1の電源電圧は前記第2の電源電圧と実質的に等しく、前記電源供給電圧とは異なる、請求項10の装置。
- 前記第1、第2及び第3の電源電圧は実質的に互いに等しい、請求項11の装置。
- 自身の電源出力ノードに第1の電源電圧を出力する第1の電源回路と、
自身の電源出力ノードに第2の電源電圧を出力する第2の電源回路と、
自身の電源出力ノードに第3の電源電圧を出力する第3の電源回路と、
自身の電源出力ノードに第4の電源電圧を出力する第4の電源回路と、
電源電圧を受ける電源ノードを有し、前記電源電圧によって動作して内部クロック信号を生成する第1の回路と、
電源電圧を受ける電源ノードを有し、前記電源電圧によって動作して前記内部クロック信号に応答した第1及び第2のクロック信号を生成する第2の回路と、
電源電圧を受ける電源ノードを有し、前記電源電圧によって動作して内部データ信号を生成する第3の回路と、
電源電圧を受ける電源ノードを有し、前記電源電圧によって動作して前記内部データ信号に関連した第1及び第2のデータ信号を前記第1及び第2のクロック信号に応答して生成する第4の回路と、
前記第1の電源回路の前記電源出力ノードと前記第1の回路の前記電源ノードとを接続し、前記第1の電源電圧を前記第1の回路に供給する第1の電源配線と、
前記第2の電源回路の前記電源出力ノードと前記第2の回路の前記電源ノードとを接続し、前記第2の電源電圧を前記第2の回路に供給する、前記第1の電源配線とは独立した第2の電源配線と、
前記第3の電源回路の前記電源出力ノードと前記第3の回路の前記電源ノードとを接続し、前記第3の電源電圧を前記第3の回路に供給する、前記第1及び第2の電源配線とは独立した第3の電源配線と、
前記第4の電源回路の前記電源出力ノードと前記第4の回路の前記電源ノードとを接続し、前記第4の電源電圧を前記第4の回路に供給する、前記第1、第2及び第3の電源配線とは独立した第4の電源配線と、を備えるチップ上の装置。 - 前記チップの外部から供給される電源供給電圧を受ける端子と、
前記端子から前記第1、第2、第3及び第4の電源回路へと延在し、前記第1、第2、第3及び第4の電源配線とは独立して設けられた第5の電源配線と、をさらに備え、
前記第1、第2、第3及び第4の電源回路は前記電源供給電圧によって動作してそれぞれ前記第1、第2、第3及び第4の電源電圧を生成する、請求項15の装置。 - 前記第1、第2、第3及び第4の電源電圧は実質的に互いに等しい、請求項15の装置。
- 前記第1、第2、第3及び第4の電源電圧は実質的に互いに等しく、前記電源供給電圧とは異なる、請求項16の装置。
- クロック生成回路が外部クロック信号を受信したことに応答して第1の内部クロック信号を生成し、
クロック分割回路が前記第1の内部クロック信号を受信したことに応答して、互いに位相の異なる第2及び第3の内部クロック信号を生成し、
前記第2及び第3のクロック信号の受信に応答して複数の内部データ信号の選択を行うマルチプレクサから第2及び第3の内部データ信号を出力し、
複数の電源回路において第1及び第2の内部電源電圧を含む複数の内部電源電圧を生成し、
前記第1の内部電源電圧は、第1の電源回路から前記クロック分割回路に供給され、
前記第2の内部電源電圧は、前記第1の電源回路とは異なる第2の電源回路から前記マルチプレクサに供給される、方法。 - さらに、前記第2及び第3のクロック信号の受信に応答して前記複数の内部データ信号の選択を行うマルチプレクサから第4及び第5の内部データ信号を出力する、請求項19の方法。
- 外部クロック信号に基づいて第1の内部クロック信号を生成するクロック生成回路と、
前記第1の内部クロック信号に基づいて、互いに位相の異なる第2及び第3の内部クロック信号を生成するクロック分割回路と、
第1の内部データ信号に基づいて、前記第2及び第3のクロック信号に応じた第2及び第3の内部データ信号を出力するマルチプレクサと、
それぞれ内部電源電圧を生成する複数の電源回路と、を備え、
前記クロック分割回路に供給される内部電源電圧と前記マルチプレクサに供給される内部電源電圧は、互いに異なる電源回路によって生成され、且つ、該半導体装置内で分離されている半導体装置。
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