JPH1070441A - 半導体装置 - Google Patents
半導体装置Info
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- JPH1070441A JPH1070441A JP8225175A JP22517596A JPH1070441A JP H1070441 A JPH1070441 A JP H1070441A JP 8225175 A JP8225175 A JP 8225175A JP 22517596 A JP22517596 A JP 22517596A JP H1070441 A JPH1070441 A JP H1070441A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
- H03L7/0996—Selecting a signal among the plurality of phase-shifted signals produced by the ring oscillator
-
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- H03—ELECTRONIC CIRCUITRY
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- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Dram (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】
【課題】 システムに搭載後において、PLL回路の出
力信号の外部クロック信号に対する遅延時間を変更する
ことができる半導体装置を得る。 【解決手段】 外部クロック信号を入力端子1に入力す
る。アドレス値を入力端子3に入力する。デコーダ9は
アドレス値に応じて、電圧制御発振器8内の複数の遅延
時間のうちの1つを選択する。出力端子2に出力される
信号の位相は入力端子1における外部クロック信号より
も選択された遅延時間だけ遅れている。従って、システ
ムに搭載後において、PLL回路の出力信号の外部クロ
ック信号に対する遅延時間を変更することができるとい
う効果を奏す。
力信号の外部クロック信号に対する遅延時間を変更する
ことができる半導体装置を得る。 【解決手段】 外部クロック信号を入力端子1に入力す
る。アドレス値を入力端子3に入力する。デコーダ9は
アドレス値に応じて、電圧制御発振器8内の複数の遅延
時間のうちの1つを選択する。出力端子2に出力される
信号の位相は入力端子1における外部クロック信号より
も選択された遅延時間だけ遅れている。従って、システ
ムに搭載後において、PLL回路の出力信号の外部クロ
ック信号に対する遅延時間を変更することができるとい
う効果を奏す。
Description
【0001】
【発明の属する技術分野】この発明は、PLL回路を有
する半導体装置に関し、特にPLL回路の出力信号の遅
延時間を制御することが必要な半導体装置に関する。
する半導体装置に関し、特にPLL回路の出力信号の遅
延時間を制御することが必要な半導体装置に関する。
【0002】
【従来の技術】LSIのデータの入力のセットアップタ
イム,データの出力のホールドタイムのマージンの拡大
のために、LSIの外部から入力されるクロック信号
(外部クロック信号)に対する内部のクロック信号(内
部クロック信号)の位相調整が行われる。なお、セット
アップタイムとは、図15に示すように、外部データに
関しては、外部データを用意してからその外部データを
内部へ取り込む時点(図15では内部クロック信号の立
上りエッジ)までの時間tsetである。また、内部デー
タに関しては、内部データを用意してからその内部デー
タを外部へ出力する時点(図15では内部クロック信号
の立上りエッジ)までの時間tsetである。ホールドタ
イムとは、図15に示すように、外部データに関して
は、外部データを内部へ取り込む時点の後も用意し続け
ておく時間tholdである。内部データに関しては、内部
データを外部へ出力する時点の後も用意し続けておく時
間tholdである。内部クロック信号の調整は位相同期回
路(PLL回路)が適している。
イム,データの出力のホールドタイムのマージンの拡大
のために、LSIの外部から入力されるクロック信号
(外部クロック信号)に対する内部のクロック信号(内
部クロック信号)の位相調整が行われる。なお、セット
アップタイムとは、図15に示すように、外部データに
関しては、外部データを用意してからその外部データを
内部へ取り込む時点(図15では内部クロック信号の立
上りエッジ)までの時間tsetである。また、内部デー
タに関しては、内部データを用意してからその内部デー
タを外部へ出力する時点(図15では内部クロック信号
の立上りエッジ)までの時間tsetである。ホールドタ
イムとは、図15に示すように、外部データに関して
は、外部データを内部へ取り込む時点の後も用意し続け
ておく時間tholdである。内部データに関しては、内部
データを外部へ出力する時点の後も用意し続けておく時
間tholdである。内部クロック信号の調整は位相同期回
路(PLL回路)が適している。
【0003】図10は従来の半導体装置を示すブロック
図である。図10において、1は周期CLの外部クロッ
ク信号を入力するための入力端子、2は内部クロック信
号を出力する出力端子、6は位相比較器、7は位相比較
器6の出力をフィルタリングするためのループフィル
タ、8は電圧制御発信器、11は遅延回路、4は遅延回
路11からの信号を入力するための、位相比較器6の一
方の入力端子、5は電圧制御発振器8からの信号を入力
するための、位相比較器6の他方の入力端子、10は電
圧制御発振器8の出力端子、16は電圧制御発振器8の
入力端子である。
図である。図10において、1は周期CLの外部クロッ
ク信号を入力するための入力端子、2は内部クロック信
号を出力する出力端子、6は位相比較器、7は位相比較
器6の出力をフィルタリングするためのループフィル
タ、8は電圧制御発信器、11は遅延回路、4は遅延回
路11からの信号を入力するための、位相比較器6の一
方の入力端子、5は電圧制御発振器8からの信号を入力
するための、位相比較器6の他方の入力端子、10は電
圧制御発振器8の出力端子、16は電圧制御発振器8の
入力端子である。
【0004】次に図10に示す半導体装置の構成につい
て説明する。遅延回路11の入力は入力端子1に接続さ
れ、出力は入力端子4に接続されている。位相比較器6
の出力はループフィルタ7の入力に接続されている。ル
ープフィルタ7の出力は入力端子16に接続されてい
る。出力端子10は出力端子2及び入力端子5に接続さ
れている。位相比較器6,ループフィルタ7及び電圧制
御発振器8はPLL回路を構成する。
て説明する。遅延回路11の入力は入力端子1に接続さ
れ、出力は入力端子4に接続されている。位相比較器6
の出力はループフィルタ7の入力に接続されている。ル
ープフィルタ7の出力は入力端子16に接続されてい
る。出力端子10は出力端子2及び入力端子5に接続さ
れている。位相比較器6,ループフィルタ7及び電圧制
御発振器8はPLL回路を構成する。
【0005】図11は電圧制御発振器8の内部の構成を
示す回路図である。図11において、8bは反転増幅
器、8aは反転増幅器8bを入力端子16における信号
に応じて制御する制御部、INVはインバータ、その他
の符号は図10中の符号に対応している。次に電圧制御
発振器8の構成について説明する。複数の反転増幅器8
bはループ状に接続され、リングオシュレータを構成し
ている。複数のの反転増幅器8bのうち、1つの反転増
幅器8bの出力はインバータINVを介して出力端子1
0に接続されている。制御部8aの入力は入力端子16
に接続され、出力は各反転増幅器8bに接続されてい
る。
示す回路図である。図11において、8bは反転増幅
器、8aは反転増幅器8bを入力端子16における信号
に応じて制御する制御部、INVはインバータ、その他
の符号は図10中の符号に対応している。次に電圧制御
発振器8の構成について説明する。複数の反転増幅器8
bはループ状に接続され、リングオシュレータを構成し
ている。複数のの反転増幅器8bのうち、1つの反転増
幅器8bの出力はインバータINVを介して出力端子1
0に接続されている。制御部8aの入力は入力端子16
に接続され、出力は各反転増幅器8bに接続されてい
る。
【0006】図12は遅延回路11の内部の構成の一例
を示す回路図である。図12において、INVはインバ
ータ、Rは抵抗、Cは容量、その他の符号は図10中の
符号に対応している。図12の他にも、インバータの入
力・出力間の遅延を利用する、インバータを多段接続し
た遅延回路が用いられていることもある。
を示す回路図である。図12において、INVはインバ
ータ、Rは抵抗、Cは容量、その他の符号は図10中の
符号に対応している。図12の他にも、インバータの入
力・出力間の遅延を利用する、インバータを多段接続し
た遅延回路が用いられていることもある。
【0007】次に、図10に示す半導体装置の動作につ
いて説明する。図13は入力端子1における外部クロッ
ク信号と出力端子2における内部クロック信号との関係
を示すタイミングチャート図である。PLL回路は、入
力端子4における信号の位相と出力端子2における内部
クロック信号の位相とが一致するように動作する。遅延
回路11は入力端子1における外部クロック信号を受け
て、外部クロック信号より遅延時間td2遅れた信号を
入力端子4に与える。従って、出力端子2における内部
クロック信号は入力端子1における外部クロック信号よ
りも遅延時間td2だけ位相が遅れている。換言する
と、見かけ上出力端子2における内部クロック信号は入
力端子1における外部クロック信号よりも遅延時間td
1(=外部クロック信号の周期−遅延時間td2)だけ
位相が進んでいる。
いて説明する。図13は入力端子1における外部クロッ
ク信号と出力端子2における内部クロック信号との関係
を示すタイミングチャート図である。PLL回路は、入
力端子4における信号の位相と出力端子2における内部
クロック信号の位相とが一致するように動作する。遅延
回路11は入力端子1における外部クロック信号を受け
て、外部クロック信号より遅延時間td2遅れた信号を
入力端子4に与える。従って、出力端子2における内部
クロック信号は入力端子1における外部クロック信号よ
りも遅延時間td2だけ位相が遅れている。換言する
と、見かけ上出力端子2における内部クロック信号は入
力端子1における外部クロック信号よりも遅延時間td
1(=外部クロック信号の周期−遅延時間td2)だけ
位相が進んでいる。
【0008】
【発明が解決しようとする課題】従来のPLLを有する
半導体装置は、以上のように構成されているため、以下
のような問題点がある。
半導体装置は、以上のように構成されているため、以下
のような問題点がある。
【0009】まず、必要な遅延時間が大きいほど、遅延
時間を容量C及び抵抗Rを含む遅延回路11で実現する
場合は容量Cや抵抗Rのレイアウト面積が大きくなり、
インバータの遅延を利用する遅延回路で実現する場合は
インバータINVの数が増加するため、レイアウト面積
が大きくなるという問題点がある。
時間を容量C及び抵抗Rを含む遅延回路11で実現する
場合は容量Cや抵抗Rのレイアウト面積が大きくなり、
インバータの遅延を利用する遅延回路で実現する場合は
インバータINVの数が増加するため、レイアウト面積
が大きくなるという問題点がある。
【0010】また、容量Cの容量値や抵抗Rの抵抗値等
はプロセスの影響を受けるため、異なるプロセスによっ
て遅延時間が変化したり、同じプロセスでも条件の違い
により仕上がり具合が異なりって遅延時間が変化すると
いう問題点がある。
はプロセスの影響を受けるため、異なるプロセスによっ
て遅延時間が変化したり、同じプロセスでも条件の違い
により仕上がり具合が異なりって遅延時間が変化すると
いう問題点がある。
【0011】また、例えば、図10に示す半導体装置を
内蔵するLSIをボード等のシステムに搭載し、外部ク
ロック信号はそのシステムから供給される場合を考え
る。遅延回路11は、外部クロック信号の周期を考慮し
て設計される。ここで、複数のシステムがあり、それら
の外部クロック信号の周期が異なる場合、システム毎に
遅延回路11の設計を行わなければならない。このよう
に、外部クロック信号の周期に応じて遅延回路11の設
計をしなければならないという問題点がある。
内蔵するLSIをボード等のシステムに搭載し、外部ク
ロック信号はそのシステムから供給される場合を考え
る。遅延回路11は、外部クロック信号の周期を考慮し
て設計される。ここで、複数のシステムがあり、それら
の外部クロック信号の周期が異なる場合、システム毎に
遅延回路11の設計を行わなければならない。このよう
に、外部クロック信号の周期に応じて遅延回路11の設
計をしなければならないという問題点がある。
【0012】また、遅延時間が1つの固定値であるた
め、様々なセットアップタイムやホールドタイムに対応
できない。例えば、図10に示すPLL回路は、LSI
に内蔵されていて、LSI内部で生成された内部データ
を内部クロック信号と同期させて出力させ、LSI外部
で生成された外部データを内部クロック信号と同期させ
て取り込む場合を考える。図15を参照して、遅延回路
11における遅延時間を設計段階で設定することによ
り、内部クロック信号の遅延時間を変化させることで、
時間tholdや時間tsetを変化させることができる。し
かし、内部クロックの遅延時間を変化させて、外部デー
タの取り込みにおける時間tholdを長くすると、内部デ
ータの出力における時間tsetが短くなる。逆に、外部
データの取り込みにおける時間tsetを長くすると、内
部データの出力における時間tholdが短くなる。以上の
ように、セットアップタイムとホールドタイムはトレー
ドオフの関係である。従って、セットアップタイムある
いはホールドタイムの一方を変更すると、これに伴い、
他方も変更されてしまう。このように、セットアップタ
イムとホールドタイムとは独立に調整することができな
いという問題点がある。
め、様々なセットアップタイムやホールドタイムに対応
できない。例えば、図10に示すPLL回路は、LSI
に内蔵されていて、LSI内部で生成された内部データ
を内部クロック信号と同期させて出力させ、LSI外部
で生成された外部データを内部クロック信号と同期させ
て取り込む場合を考える。図15を参照して、遅延回路
11における遅延時間を設計段階で設定することによ
り、内部クロック信号の遅延時間を変化させることで、
時間tholdや時間tsetを変化させることができる。し
かし、内部クロックの遅延時間を変化させて、外部デー
タの取り込みにおける時間tholdを長くすると、内部デ
ータの出力における時間tsetが短くなる。逆に、外部
データの取り込みにおける時間tsetを長くすると、内
部データの出力における時間tholdが短くなる。以上の
ように、セットアップタイムとホールドタイムはトレー
ドオフの関係である。従って、セットアップタイムある
いはホールドタイムの一方を変更すると、これに伴い、
他方も変更されてしまう。このように、セットアップタ
イムとホールドタイムとは独立に調整することができな
いという問題点がある。
【0013】本発明は、これらの問題点を解決するため
になされたものであり、システムに搭載後において、P
LL回路が出力する内部クロック信号の外部クロック信
号に対する遅延時間を変更することができ、さらにレイ
アウト面積の削減,プロセスによる遅延時間の変動の削
減,セットアップタイム及びホールドタイムを独立に調
整できる半導体装置を得ることを目的とする。
になされたものであり、システムに搭載後において、P
LL回路が出力する内部クロック信号の外部クロック信
号に対する遅延時間を変更することができ、さらにレイ
アウト面積の削減,プロセスによる遅延時間の変動の削
減,セットアップタイム及びホールドタイムを独立に調
整できる半導体装置を得ることを目的とする。
【0014】
【課題を解決するための手段】本発明の請求項1に係る
課題解決手段は、基準クロック信号に対してそれぞれ遅
延時間が異なる複数の遅延信号を生成する遅延信号生成
手段と、前記複数の遅延信号のうちの1つを選択するた
めに用いられる制御信号を入力する制御端子と、前記制
御端子からの前記制御信号を受けて、前記制御信号に基
づいて、前記複数の遅延信号のうちの1つを選択する遅
延信号選択手段と、前記遅延信号選択手段が選択した前
記遅延信号に基づいて、前記基準クロック信号に対して
当該選択した前記遅延信号の前記遅延時間の分だけ位相
が異なるクロック信号を出力するPLL回路とを備え
る。
課題解決手段は、基準クロック信号に対してそれぞれ遅
延時間が異なる複数の遅延信号を生成する遅延信号生成
手段と、前記複数の遅延信号のうちの1つを選択するた
めに用いられる制御信号を入力する制御端子と、前記制
御端子からの前記制御信号を受けて、前記制御信号に基
づいて、前記複数の遅延信号のうちの1つを選択する遅
延信号選択手段と、前記遅延信号選択手段が選択した前
記遅延信号に基づいて、前記基準クロック信号に対して
当該選択した前記遅延信号の前記遅延時間の分だけ位相
が異なるクロック信号を出力するPLL回路とを備え
る。
【0015】本発明の請求項2に係る課題解決手段にお
いて、前記PLL回路は、ループ状に接続された複数の
反転増幅器を含む電圧制御発信器を含み、前記遅延信号
生成手段は、前記電圧制御発信器であり、前記複数の遅
延信号は、それぞれ前記複数の反転増幅器の出力信号で
ある。
いて、前記PLL回路は、ループ状に接続された複数の
反転増幅器を含む電圧制御発信器を含み、前記遅延信号
生成手段は、前記電圧制御発信器であり、前記複数の遅
延信号は、それぞれ前記複数の反転増幅器の出力信号で
ある。
【0016】本発明の請求項3に係る課題解決手段にお
いて、前記遅延信号選択手段は複数であり、前記PLL
は、前記複数の遅延信号選択手段がそれぞれ選択した複
数の前記遅延信号に基づいて、前記選択した複数の遅延
信号に対応する複数の前記クロック信号を出力する。
いて、前記遅延信号選択手段は複数であり、前記PLL
は、前記複数の遅延信号選択手段がそれぞれ選択した複
数の前記遅延信号に基づいて、前記選択した複数の遅延
信号に対応する複数の前記クロック信号を出力する。
【0017】本発明の請求項4に係る課題解決手段は、
前記複数のクロック信号のうち、1つの前記クロック信
号を受け、このクロック信号に応じて外部で生成された
データを取り込む第1のラッチ回路と、前記複数のクロ
ック信号のうち、他の1つの前記クロック信号を受け、
このクロック信号に応じて内部で生成されたデータを出
力する第2のラッチ回路とをさらに備える。
前記複数のクロック信号のうち、1つの前記クロック信
号を受け、このクロック信号に応じて外部で生成された
データを取り込む第1のラッチ回路と、前記複数のクロ
ック信号のうち、他の1つの前記クロック信号を受け、
このクロック信号に応じて内部で生成されたデータを出
力する第2のラッチ回路とをさらに備える。
【0018】本発明の請求項5に係る課題解決手段は、
前記基準クロック信号の周期に応じて、前記制御信号を
生成して、前記制御端子へ出力するCPUをさらに備え
る。
前記基準クロック信号の周期に応じて、前記制御信号を
生成して、前記制御端子へ出力するCPUをさらに備え
る。
【0019】
好ましい実施の形態の背景.図1は好ましい実施の形態
の背景における半導体装置を示すブロック図である。図
1において、1は周期CLの外部クロック信号(基準ク
ロック信号)を入力するための入力端子、2は内部クロ
ック信号を出力する出力端子、3は遅延時間を選択する
ための制御信号を入力するための入力端子(制御端
子)、6は位相比較器、7は位相比較器6の出力をフィ
ルタリングするためのループフィルタ、8は電圧制御発
信器、9はデコーダ、11aは遅延回路(遅延信号生成
手段)、4は遅延回路11aからの信号を入力するため
の、位相比較器6の一方の入力端子、5は電圧制御発振
器8からの信号を入力するための、位相比較器6の他方
の入力端子、10は電圧制御発振器8の出力端子、16
は電圧制御発振器8の入力端子である。
の背景における半導体装置を示すブロック図である。図
1において、1は周期CLの外部クロック信号(基準ク
ロック信号)を入力するための入力端子、2は内部クロ
ック信号を出力する出力端子、3は遅延時間を選択する
ための制御信号を入力するための入力端子(制御端
子)、6は位相比較器、7は位相比較器6の出力をフィ
ルタリングするためのループフィルタ、8は電圧制御発
信器、9はデコーダ、11aは遅延回路(遅延信号生成
手段)、4は遅延回路11aからの信号を入力するため
の、位相比較器6の一方の入力端子、5は電圧制御発振
器8からの信号を入力するための、位相比較器6の他方
の入力端子、10は電圧制御発振器8の出力端子、16
は電圧制御発振器8の入力端子である。
【0020】次に図1に示す半導体装置の構成について
説明する。デコーダ9の入力は入力端子3に接続されて
いる。遅延回路11aの一方の入力は入力端子1に接続
され、他方の入力はデコーダ9の出力に接続され、出力
は入力端子4に接続されている。位相比較器6の出力は
ループフィルタ7の入力に接続されている。ループフィ
ルタ7の出力は入力端子16に接続されている。出力端
子10は出力端子2及び入力端子5に接続されている。
位相比較器6,ループフィルタ7及び電圧制御発振器8
はPLL回路を構成する。スイッチSW及びデコーダ9
より遅延信号選択手段を構成する。
説明する。デコーダ9の入力は入力端子3に接続されて
いる。遅延回路11aの一方の入力は入力端子1に接続
され、他方の入力はデコーダ9の出力に接続され、出力
は入力端子4に接続されている。位相比較器6の出力は
ループフィルタ7の入力に接続されている。ループフィ
ルタ7の出力は入力端子16に接続されている。出力端
子10は出力端子2及び入力端子5に接続されている。
位相比較器6,ループフィルタ7及び電圧制御発振器8
はPLL回路を構成する。スイッチSW及びデコーダ9
より遅延信号選択手段を構成する。
【0021】図2は遅延回路11aの内部の構成を示す
回路図である。図2において、Dn(n=1,2,…,
13)はそれぞれ遅延回路ブロック、INVはインバー
タ、Rは抵抗、Cは容量、SWはスイッチ、その他の符
号は図1中の符号に対応している。遅延回路11aは1
3個の遅延回路ブロックからなる。各遅延回路ブロック
D1〜D13に含まれるスイッチSWのオン・オフはデ
コーダ9によって制御される。また、遅延回路ブロック
Dnにおける遅延時間td2は、 遅延時間td2=時間CLF×(n−1)÷13+時間CLF…(1) である。なお、時間CLFは固定長の時間であり、周期
CLと同じであることが望ましい。例えば、遅延回路ブ
ロックD1における遅延時間td2は、時間CLFであ
る。また、遅延回路ブロックD2における遅延時間td
2は、時間CLF/13+時間CLFである。
回路図である。図2において、Dn(n=1,2,…,
13)はそれぞれ遅延回路ブロック、INVはインバー
タ、Rは抵抗、Cは容量、SWはスイッチ、その他の符
号は図1中の符号に対応している。遅延回路11aは1
3個の遅延回路ブロックからなる。各遅延回路ブロック
D1〜D13に含まれるスイッチSWのオン・オフはデ
コーダ9によって制御される。また、遅延回路ブロック
Dnにおける遅延時間td2は、 遅延時間td2=時間CLF×(n−1)÷13+時間CLF…(1) である。なお、時間CLFは固定長の時間であり、周期
CLと同じであることが望ましい。例えば、遅延回路ブ
ロックD1における遅延時間td2は、時間CLFであ
る。また、遅延回路ブロックD2における遅延時間td
2は、時間CLF/13+時間CLFである。
【0022】次に、図1に示す半導体装置の動作につい
て説明する。外部クロック信号を入力端子1に入力す
る。デコーダ9は入力端子3におけるアドレス値を入力
して、アドレス値に応じて”H”あるいは”L”レベル
に設定された、複数のビットからなる制御信号を出力す
る。図2では制御信号のビットの数は13個必要であ
る。その複数のビットは、それぞれ各遅延回路ブロック
Dn内のスイッチSWに割り当てられている。ビット
が”H”あるいは”L”レベルによって、スイッチSW
がオンあるいはオフする。即ち、入力端子3におけるア
ドレス値によって、複数のスイッチSWを独立にオンあ
るいはオフできる。複数の遅延回路ブロックの1つのス
イッチSWがオンするような制御信号を入力端子3に入
力する。遅延回路11aは、入力端子1における外部ク
ロック信号よりも、スイッチSWがオンしている遅延回
路ブロックが生成する遅延時間td2だけ位相が遅れた
遅延信号を出力する。PLL回路は入力端子4における
信号と同じ位相の内部クロック信号を出力端子2に出力
する。従って、出力端子2に出力される内部クロック信
号の位相は入力端子1における外部クロック信号よりも
時間td2だけ遅れている。
て説明する。外部クロック信号を入力端子1に入力す
る。デコーダ9は入力端子3におけるアドレス値を入力
して、アドレス値に応じて”H”あるいは”L”レベル
に設定された、複数のビットからなる制御信号を出力す
る。図2では制御信号のビットの数は13個必要であ
る。その複数のビットは、それぞれ各遅延回路ブロック
Dn内のスイッチSWに割り当てられている。ビット
が”H”あるいは”L”レベルによって、スイッチSW
がオンあるいはオフする。即ち、入力端子3におけるア
ドレス値によって、複数のスイッチSWを独立にオンあ
るいはオフできる。複数の遅延回路ブロックの1つのス
イッチSWがオンするような制御信号を入力端子3に入
力する。遅延回路11aは、入力端子1における外部ク
ロック信号よりも、スイッチSWがオンしている遅延回
路ブロックが生成する遅延時間td2だけ位相が遅れた
遅延信号を出力する。PLL回路は入力端子4における
信号と同じ位相の内部クロック信号を出力端子2に出力
する。従って、出力端子2に出力される内部クロック信
号の位相は入力端子1における外部クロック信号よりも
時間td2だけ遅れている。
【0023】例えば、出力端子2に出力される内部クロ
ック信号の位相が入力端子1における外部クロック信号
よりも時間CLF/13だけ遅らせたい場合は、遅延回
路ブロックD2内のスイッチSWのみがオンするような
制御信号を入力端子3に入力する。なお、遅延回路ブロ
ックD1内のスイッチSWのみをオンさせた場合は、出
力端子2に出力される内部クロック信号の位相と入力端
子1における外部クロック信号の位相とは同じである。
ック信号の位相が入力端子1における外部クロック信号
よりも時間CLF/13だけ遅らせたい場合は、遅延回
路ブロックD2内のスイッチSWのみがオンするような
制御信号を入力端子3に入力する。なお、遅延回路ブロ
ックD1内のスイッチSWのみをオンさせた場合は、出
力端子2に出力される内部クロック信号の位相と入力端
子1における外部クロック信号の位相とは同じである。
【0024】図14は図1に示す半導体装置を内蔵する
LSIの例を示すブロック図である。図14において、
21,22はLSIの外部端子、23はBUS等のイン
ターフェース部、24はレジスタ、25はCPU、BU
はバッファ、PLLは図1に示す半導体装置、その他の
符号は図1中の符号に対応している。外部端子22に与
えられる制御信号はインターフェース部23を介してレ
ジスタ24に記憶される。レジスタ24は記憶している
制御信号を入力端子3に与える。外部端子21に与えら
れる外部クロック信号は入力端子1に与えられる。出力
端子2に出力される内部クロック信号はバッファBUを
介してLSI内部の各部に与えられる。図14に示すL
SIをボード等のシステムに搭載し、外部端子22はC
PU25等の出力に接続する。CPU25はプログラム
により、外部クロック信号の周期から、上記ホールドタ
イム,セットアップタイムが予め定められた値以上にな
るような制御信号を出力する。従って、LSIをシステ
ムに搭載後も、CPU25がプログラムにより、外部ク
ロック信号の周期に応じて、上述の遅延時間を変更する
ため、LSIをシステムに搭載後の遅延時間の調整が容
易になる。なお、図14の他にもBUSを介さずに直接
LSIの外部端子とレジスタ24とを接続しても良い。
LSIの例を示すブロック図である。図14において、
21,22はLSIの外部端子、23はBUS等のイン
ターフェース部、24はレジスタ、25はCPU、BU
はバッファ、PLLは図1に示す半導体装置、その他の
符号は図1中の符号に対応している。外部端子22に与
えられる制御信号はインターフェース部23を介してレ
ジスタ24に記憶される。レジスタ24は記憶している
制御信号を入力端子3に与える。外部端子21に与えら
れる外部クロック信号は入力端子1に与えられる。出力
端子2に出力される内部クロック信号はバッファBUを
介してLSI内部の各部に与えられる。図14に示すL
SIをボード等のシステムに搭載し、外部端子22はC
PU25等の出力に接続する。CPU25はプログラム
により、外部クロック信号の周期から、上記ホールドタ
イム,セットアップタイムが予め定められた値以上にな
るような制御信号を出力する。従って、LSIをシステ
ムに搭載後も、CPU25がプログラムにより、外部ク
ロック信号の周期に応じて、上述の遅延時間を変更する
ため、LSIをシステムに搭載後の遅延時間の調整が容
易になる。なお、図14の他にもBUSを介さずに直接
LSIの外部端子とレジスタ24とを接続しても良い。
【0025】上記構成によれば、入力端子1に制御信号
を与えて、遅延回路11の遅延時間を変更することで、
外部クロック信号の周期に応じて遅延回路11の設計を
する必要がない。また、本実施の形態における半導体装
置を内蔵したLSIをボード等のシステムに搭載後で
も、上述の遅延時間を変更することができるため、この
LSIを搭載したシステムは、幅広い外部クロック信号
に対応できる。
を与えて、遅延回路11の遅延時間を変更することで、
外部クロック信号の周期に応じて遅延回路11の設計を
する必要がない。また、本実施の形態における半導体装
置を内蔵したLSIをボード等のシステムに搭載後で
も、上述の遅延時間を変更することができるため、この
LSIを搭載したシステムは、幅広い外部クロック信号
に対応できる。
【0026】実施の形態1.好ましい実施の形態の背景
において、遅延回路11aにおいて選択できる遅延時間
は、時間CLF/13を単位として、固定値である。従
って、外部クロックが多様な周期の場合に対応できない
という問題点がある。このため、より多様な外部クロッ
クの周期に対応させるためには、例えば、遅延回路ブロ
ックを多数設ける必要がある。この場合、大きいレイア
ウト面積が必要となってしまう。以下に、上記問題を解
決する半導体装置を説明する。
において、遅延回路11aにおいて選択できる遅延時間
は、時間CLF/13を単位として、固定値である。従
って、外部クロックが多様な周期の場合に対応できない
という問題点がある。このため、より多様な外部クロッ
クの周期に対応させるためには、例えば、遅延回路ブロ
ックを多数設ける必要がある。この場合、大きいレイア
ウト面積が必要となってしまう。以下に、上記問題を解
決する半導体装置を説明する。
【0027】図3は本発明の実施の形態1における半導
体装置を示すブロック図である。図3において、8’は
図10の電圧制御発振器8に相当する電圧制御発信器、
17は電圧制御発振器8’の入力端子、その他の符号は
図1中の符号に対応している。
体装置を示すブロック図である。図3において、8’は
図10の電圧制御発振器8に相当する電圧制御発信器、
17は電圧制御発振器8’の入力端子、その他の符号は
図1中の符号に対応している。
【0028】次に図3に示す半導体装置の構成について
説明する。入力端子17はデコーダ9の出力に接続され
ている。入力端子4は入力端子1に接続されている。
説明する。入力端子17はデコーダ9の出力に接続され
ている。入力端子4は入力端子1に接続されている。
【0029】図4は電圧制御発振器8’の内部の構成を
示す回路図である。図4において、8bは反転増幅器、
8aは反転増幅器を入力端子16における信号に応じて
制御する制御部、SWはスイッチ、INVはインバー
タ、その他の符号は図3中の符号に対応している。次に
電圧制御発振器8’の構成について説明する。複数の反
転増幅器8bはループ状に接続され、リングオシュレー
タを構成している。各反転増幅器8bの出力は各インバ
ータINVの入力に接続されている。各インバータIN
Vの出力は各スイッチSWの入力に接続されている。各
スイッチSWの出力は1つのバッファを介して出力端子
2に接続されている。制御部8aの入力は入力端子16
に接続され、出力は複数の反転増幅器8bに接続されて
いる。スイッチSW及びデコーダ9より遅延信号選択手
段を構成する。
示す回路図である。図4において、8bは反転増幅器、
8aは反転増幅器を入力端子16における信号に応じて
制御する制御部、SWはスイッチ、INVはインバー
タ、その他の符号は図3中の符号に対応している。次に
電圧制御発振器8’の構成について説明する。複数の反
転増幅器8bはループ状に接続され、リングオシュレー
タを構成している。各反転増幅器8bの出力は各インバ
ータINVの入力に接続されている。各インバータIN
Vの出力は各スイッチSWの入力に接続されている。各
スイッチSWの出力は1つのバッファを介して出力端子
2に接続されている。制御部8aの入力は入力端子16
に接続され、出力は複数の反転増幅器8bに接続されて
いる。スイッチSW及びデコーダ9より遅延信号選択手
段を構成する。
【0030】次に電圧制御発振器8’の動作について説
明する。図5は図4における複数の反転増幅器8bに接
続された各インバータINVの出力の信号を示すタイミ
ングチャート図である。図5中のINV1は出力が出力
端子10に接続されているインバータINVであり、図
5中の他のINV2乃至INV13は、インバータIN
V1の後段側に順に設けられたインバータINVであ
る。制御部8aは入力端子16の電圧に応じて各反転増
幅器8bに供給される電流を制限する。これにより、各
反転増幅器8bの入出力間の遅延時間が制御される。各
反転増幅器8bの遅延時間は、外部クロック信号の周期
を反転増幅器8bの数で割った値になる。INV1の出
力の信号は、入力端子1における外部クロック信号と同
じ位相の信号が生成される。入力端子17における制御
信号により13個のスイッチSWのうち1つのスイッチ
SWがオンされる。従って、入力端子17における制御
信号により、出力端子2から外部クロック信号より位相
が周期CL/13の整数倍だけ遅れた内部クロック信号
が出力される。
明する。図5は図4における複数の反転増幅器8bに接
続された各インバータINVの出力の信号を示すタイミ
ングチャート図である。図5中のINV1は出力が出力
端子10に接続されているインバータINVであり、図
5中の他のINV2乃至INV13は、インバータIN
V1の後段側に順に設けられたインバータINVであ
る。制御部8aは入力端子16の電圧に応じて各反転増
幅器8bに供給される電流を制限する。これにより、各
反転増幅器8bの入出力間の遅延時間が制御される。各
反転増幅器8bの遅延時間は、外部クロック信号の周期
を反転増幅器8bの数で割った値になる。INV1の出
力の信号は、入力端子1における外部クロック信号と同
じ位相の信号が生成される。入力端子17における制御
信号により13個のスイッチSWのうち1つのスイッチ
SWがオンされる。従って、入力端子17における制御
信号により、出力端子2から外部クロック信号より位相
が周期CL/13の整数倍だけ遅れた内部クロック信号
が出力される。
【0031】オンするスイッチSWと外部クロック信号
に対する内部クロック信号の位相と関係を以下に示す。
INV1に接続されているスイッチをSW1、INV2
に接続されているスイッチをSW2、…とする。SW1
をオンすると、位相は同相である。SW2をオンする
と、位相は周期CL×6/13進む。SW3をオンする
と、位相は周期CL/13遅れる。SW4をオンする
と、位相は周期CL×5/13進む。SW5をオンする
と、位相は周期CL×2/13遅れる。SW6をオンす
ると、位相は周期CL×4/13進む。SW7をオンす
ると、位相は周期CL×3/13遅れる。SW8をオン
すると、位相は周期CL×3/13進む。SW9をオン
すると、位相は周期CL×4/13遅れる。SW10を
オンすると、位相は周期CL×2/13進む。SW11
をオンすると、位相は周期CL×5/13遅れる。SW
12をオンすると、位相は周期CL/13進む。SW1
3をオンすると、位相は周期CL×6/13遅れる。
に対する内部クロック信号の位相と関係を以下に示す。
INV1に接続されているスイッチをSW1、INV2
に接続されているスイッチをSW2、…とする。SW1
をオンすると、位相は同相である。SW2をオンする
と、位相は周期CL×6/13進む。SW3をオンする
と、位相は周期CL/13遅れる。SW4をオンする
と、位相は周期CL×5/13進む。SW5をオンする
と、位相は周期CL×2/13遅れる。SW6をオンす
ると、位相は周期CL×4/13進む。SW7をオンす
ると、位相は周期CL×3/13遅れる。SW8をオン
すると、位相は周期CL×3/13進む。SW9をオン
すると、位相は周期CL×4/13遅れる。SW10を
オンすると、位相は周期CL×2/13進む。SW11
をオンすると、位相は周期CL×5/13遅れる。SW
12をオンすると、位相は周期CL/13進む。SW1
3をオンすると、位相は周期CL×6/13遅れる。
【0032】なお、図6に示すように、図3の出力端子
2と出力端子10とを交換してもよい。また、図3に示
す半導体装置を内蔵するLSIの例は図14と同様であ
る。
2と出力端子10とを交換してもよい。また、図3に示
す半導体装置を内蔵するLSIの例は図14と同様であ
る。
【0033】本実施の形態では、好ましい実施の形態の
背景の効果に加え、遅延時間を電圧制御発振器8’内で
実現しているため、レイアウト面積の縮小化が図れる。
また、この遅延時間は容量Cや抵抗Rによらないため、
異なるプロセスによって遅延時間が変化したり、同じプ
ロセスでも条件の違いにより仕上がり具合が異なって遅
延時間が変化するということがない。
背景の効果に加え、遅延時間を電圧制御発振器8’内で
実現しているため、レイアウト面積の縮小化が図れる。
また、この遅延時間は容量Cや抵抗Rによらないため、
異なるプロセスによって遅延時間が変化したり、同じプ
ロセスでも条件の違いにより仕上がり具合が異なって遅
延時間が変化するということがない。
【0034】また、遅延時間の単位は、入力される外部
クロック信号の周期をリングオシュレータを構成する反
転増幅器の数で割った値である。従って、選択できる遅
延時間が、その値を単位として、その単位から外部クロ
ック信号の1周期まで設定することができる。従って、
好ましい実施の形態の背景と異なり、様々な外部クロッ
ク信号の周期に対して対応できる。
クロック信号の周期をリングオシュレータを構成する反
転増幅器の数で割った値である。従って、選択できる遅
延時間が、その値を単位として、その単位から外部クロ
ック信号の1周期まで設定することができる。従って、
好ましい実施の形態の背景と異なり、様々な外部クロッ
ク信号の周期に対して対応できる。
【0035】実施の形態2.図7は本発明の実施の形態
2における半導体装置を示すブロック図である。図7に
おいて、8”は図3の電圧制御発振器8’に相当する電
圧制御発信器、2’は出力端子、その他の符号は図3中
の符号に対応している。
2における半導体装置を示すブロック図である。図7に
おいて、8”は図3の電圧制御発振器8’に相当する電
圧制御発信器、2’は出力端子、その他の符号は図3中
の符号に対応している。
【0036】図8は電圧制御発振器8”の内部の構成を
示す回路図である。図8において、SW’はスイッチ、
INV’はインバータ、その他の符号は図4中の符号に
対応している。次に電圧制御発振器8”の構成について
説明する。各反転増幅器8bの出力は各インバータIN
V’の入力に接続されている。各インバータINV’の
出力は各スイッチSW’の入力に接続されている。各ス
イッチSW’の出力は1つのバッファを介して出力端子
2’に接続されている。また、デコーダ9が出力する制
御信号のビットの数は26である。その複数のビット
は、それぞれ各遅延回路ブロックDn内のスイッチSW
に割り当てられている。その他の構成は図4中の構成と
同様である。即ち、電圧制御発振器8”は電圧制御発振
器8’のスイッチSW,インバータINV,出力端子2
からなる回路部20と同様の回路部20’をさらに備え
た構成である。スイッチSW,SW’及びデコーダ9よ
り遅延信号選択手段を構成する。
示す回路図である。図8において、SW’はスイッチ、
INV’はインバータ、その他の符号は図4中の符号に
対応している。次に電圧制御発振器8”の構成について
説明する。各反転増幅器8bの出力は各インバータIN
V’の入力に接続されている。各インバータINV’の
出力は各スイッチSW’の入力に接続されている。各ス
イッチSW’の出力は1つのバッファを介して出力端子
2’に接続されている。また、デコーダ9が出力する制
御信号のビットの数は26である。その複数のビット
は、それぞれ各遅延回路ブロックDn内のスイッチSW
に割り当てられている。その他の構成は図4中の構成と
同様である。即ち、電圧制御発振器8”は電圧制御発振
器8’のスイッチSW,インバータINV,出力端子2
からなる回路部20と同様の回路部20’をさらに備え
た構成である。スイッチSW,SW’及びデコーダ9よ
り遅延信号選択手段を構成する。
【0037】次に電圧制御発振器8”の動作について説
明する。回路部20’の動作は、回路部20の動作と同
様である。入力端子3におけるアドレス値によって、複
数のスイッチSW,SW’を独立にオンあるいはオフで
きる。従って、出力端子2及び出力端子2’におけるク
ロック信号の遅延を独立に制御できる。この2つのクロ
ック信号を、それぞれデータ出力段ラッチ及びデータ入
力段ラッチに供給することで、データのセットアップ,
ホールドタイムを独立に調整することができる。
明する。回路部20’の動作は、回路部20の動作と同
様である。入力端子3におけるアドレス値によって、複
数のスイッチSW,SW’を独立にオンあるいはオフで
きる。従って、出力端子2及び出力端子2’におけるク
ロック信号の遅延を独立に制御できる。この2つのクロ
ック信号を、それぞれデータ出力段ラッチ及びデータ入
力段ラッチに供給することで、データのセットアップ,
ホールドタイムを独立に調整することができる。
【0038】図9は図7に示す半導体装置を内蔵するL
SIの例を示すブロック図である。図9において、2
6,27はレジスタ(ラッチ回路)、PLLは図7に示
す半導体装置、その他の符号は、図7及び図14中の符
号に対応している。出力端子2に出力される内部クロッ
ク信号はバッファBUを介してレジスタ26を含むLS
I内部の各部に与えられる。出力端子2’に出力される
内部クロック信号はバッファBUを介してレジスタ27
を含むLSI内部の各部に与えられる。レジスタ26
は、LSI内部で生成された内部データを出力端子2か
らの内部クロック信号と同期させて出力する出力段ラッ
チである。レジスタ27は、LSI外部で生成された外
部データを出力端子2’からの内部クロック信号と同期
させて取り込む入力段ラッチである。
SIの例を示すブロック図である。図9において、2
6,27はレジスタ(ラッチ回路)、PLLは図7に示
す半導体装置、その他の符号は、図7及び図14中の符
号に対応している。出力端子2に出力される内部クロッ
ク信号はバッファBUを介してレジスタ26を含むLS
I内部の各部に与えられる。出力端子2’に出力される
内部クロック信号はバッファBUを介してレジスタ27
を含むLSI内部の各部に与えられる。レジスタ26
は、LSI内部で生成された内部データを出力端子2か
らの内部クロック信号と同期させて出力する出力段ラッ
チである。レジスタ27は、LSI外部で生成された外
部データを出力端子2’からの内部クロック信号と同期
させて取り込む入力段ラッチである。
【0039】まず、図9に示すレジスタ26及びレジス
タ27の動作について説明する。レジスタ26は出力端
子2からの内部クロック信号のエッジのタイミングで、
LSI内部で生成した内部データを外部へ出力する。従
って、制御信号により、外部クロック信号に対する出力
端子2の内部クロック信号の遅延時間を制御すること
で、外部クロック信号と内部データにおけるホールドタ
イムを調整することができる。レジスタ27は出力端子
2’からの内部クロック信号のエッジのタイミングで、
LSI外部で生成した外部データを内部に取り込む。従
って、制御信号により、外部クロック信号に対する出力
端子2’の内部クロック信号の遅延時間を制御すること
で、内部クロック信号と外部データにおけるセットアッ
プタイムを調整することができる。
タ27の動作について説明する。レジスタ26は出力端
子2からの内部クロック信号のエッジのタイミングで、
LSI内部で生成した内部データを外部へ出力する。従
って、制御信号により、外部クロック信号に対する出力
端子2の内部クロック信号の遅延時間を制御すること
で、外部クロック信号と内部データにおけるホールドタ
イムを調整することができる。レジスタ27は出力端子
2’からの内部クロック信号のエッジのタイミングで、
LSI外部で生成した外部データを内部に取り込む。従
って、制御信号により、外部クロック信号に対する出力
端子2’の内部クロック信号の遅延時間を制御すること
で、内部クロック信号と外部データにおけるセットアッ
プタイムを調整することができる。
【0040】本実施の形態では、実施の形態1の効果に
加え、遅延時間を独立に制御できる複数の内部クロック
信号を出力することで、ホールドタイムやセットアップ
タイムの調整が容易になるという効果がある。
加え、遅延時間を独立に制御できる複数の内部クロック
信号を出力することで、ホールドタイムやセットアップ
タイムの調整が容易になるという効果がある。
【0041】
【発明の効果】本発明請求項1によると、遅延を選択す
るため制御信号を受ける制御端子を設けたことにより、
システムに搭載後において、PLL回路の出力信号の基
準クロック信号に対する遅延を変更することができると
いう効果を奏す。
るため制御信号を受ける制御端子を設けたことにより、
システムに搭載後において、PLL回路の出力信号の基
準クロック信号に対する遅延を変更することができると
いう効果を奏す。
【0042】本発明請求項2によると、PLL回路に含
まれる電圧制御発信器内の各反転増幅器の出力を遅延信
号として用いることで、遅延信号を生成する手段を別途
設ける必要ないため、レイアウト面積の縮小が図れ、さ
らに、異なるプロセスによって遅延が変化することがな
いという効果を奏す。
まれる電圧制御発信器内の各反転増幅器の出力を遅延信
号として用いることで、遅延信号を生成する手段を別途
設ける必要ないため、レイアウト面積の縮小が図れ、さ
らに、異なるプロセスによって遅延が変化することがな
いという効果を奏す。
【0043】本発明請求項3によると、基準クロック信
号に対する遅延が変更できるクロック信号が複数必要な
半導体装置や当該半導体装置を搭載するシステムに対応
できるという効果を奏す。
号に対する遅延が変更できるクロック信号が複数必要な
半導体装置や当該半導体装置を搭載するシステムに対応
できるという効果を奏す。
【0044】本発明請求項4によると、セットアップタ
イム及びホールドタイムを独立に設定できる半導体装置
が得られるという効果を奏す。
イム及びホールドタイムを独立に設定できる半導体装置
が得られるという効果を奏す。
【0045】本発明請求項5によると、CPUにより基
準クロック信号の周期に応じて自動的にPLL回路の出
力信号の基準クロック信号に対する遅延を制御できると
いう効果を奏す。
準クロック信号の周期に応じて自動的にPLL回路の出
力信号の基準クロック信号に対する遅延を制御できると
いう効果を奏す。
【図1】 本発明の好ましい実施の形態の背景における
半導体装置を示すブロック図である。
半導体装置を示すブロック図である。
【図2】 遅延回路11aの内部の構成を示す回路図で
ある。
ある。
【図3】 本発明の実施の形態1における半導体装置の
一例を示すブロック図である。
一例を示すブロック図である。
【図4】 電圧制御発振器8’の内部の構成を示す回路
図である。
図である。
【図5】 図4におけるリング状に接続された制御部8
aの出力の信号を示すタイミングチャート図である。
aの出力の信号を示すタイミングチャート図である。
【図6】 本発明の実施の形態1における半導体装置の
他の例を示すブロック図である。
他の例を示すブロック図である。
【図7】 本発明の実施の形態2における半導体装置を
示すブロック図である。
示すブロック図である。
【図8】 電圧制御発振器8”の内部の構成を示す回路
図である。
図である。
【図9】 本発明の実施の形態2におけるPLL回路を
有するLSI内部を示すブロック図である。
有するLSI内部を示すブロック図である。
【図10】 従来の半導体装置を示すブロック図であ
る。
る。
【図11】 電圧制御発振器8の内部の構成を示す回路
図である。
図である。
【図12】 遅延回路11の内部の構成を示す回路図で
ある。
ある。
【図13】 入力端子1における信号と出力端子2にお
ける信号との関係を示すタイミングチャート図である。
ける信号との関係を示すタイミングチャート図である。
【図14】 本発明によるPLL回路を有するLSI内
部を示すブロック図である。
部を示すブロック図である。
【図15】 セットアップタイム及びホールドタイムを
説明する図である。
説明する図である。
6 位相比較器、7 ループフィルタ、8,8’,8”
電圧制御発信器、8b 反転増幅器、8a 制御部、
9 デコーダ、11 遅延回路、Dn(n=1,2,
…,13) 遅延回路ブロック、INV インバータ、
SW スイッチ、26,27 レジスタ。
電圧制御発信器、8b 反転増幅器、8a 制御部、
9 デコーダ、11 遅延回路、Dn(n=1,2,
…,13) 遅延回路ブロック、INV インバータ、
SW スイッチ、26,27 レジスタ。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H03L 7/099 H03L 7/08 F
Claims (5)
- 【請求項1】 基準クロック信号に対してそれぞれ遅延
時間が異なる複数の遅延信号を生成する遅延信号生成手
段と、 前記複数の遅延信号のうちの1つを選択するために用い
られる制御信号を入力する制御端子と、 前記制御端子からの前記制御信号を受けて、前記制御信
号に基づいて、前記複数の遅延信号のうちの1つを選択
する遅延信号選択手段と、 前記遅延信号選択手段が選択した前記遅延信号に基づい
て、前記基準クロック信号に対して当該選択した前記遅
延信号の前記遅延時間の分だけ位相が異なるクロック信
号を出力するPLL回路と、を備えた半導体装置。 - 【請求項2】 前記PLL回路は、 ループ状に接続された複数の反転増幅器を含む電圧制御
発信器を含み、 前記遅延信号生成手段は、前記電圧制御発信器であり、 前記複数の遅延信号は、それぞれ前記複数の反転増幅器
の出力信号である請求項1記載の半導体装置。 - 【請求項3】 前記遅延信号選択手段は複数であり、前
記PLL回路は、前記複数の遅延信号選択手段がそれぞ
れ選択した複数の前記遅延信号に基づいて、前記選択し
た複数の遅延信号に対応する複数の前記クロック信号を
出力する請求項2記載の半導体装置。 - 【請求項4】 前記複数のクロック信号のうち、1つの
前記クロック信号を受け、このクロック信号に応じて外
部で生成されたデータを取り込む第1のラッチ回路と、 前記複数のクロック信号のうち、他の1つの前記クロッ
ク信号を受け、このクロック信号に応じて内部で生成さ
れたデータを出力する第2のラッチ回路と、をさらに備
えた請求項3記載の半導体装置。 - 【請求項5】 前記基準クロック信号の周期に応じて、
前記制御信号を生成して、前記制御端子へ出力するCP
Uをさらに備えた請求項1記載の半導体装置。
Priority Applications (2)
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JP8225175A JPH1070441A (ja) | 1996-08-27 | 1996-08-27 | 半導体装置 |
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JP8225175A JPH1070441A (ja) | 1996-08-27 | 1996-08-27 | 半導体装置 |
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