KR100190099B1 - 데이터 라인 등화 장치 - Google Patents
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Abstract
본 발명은 반도체 메모리 장치의 데이터 라인 등화 장치에 관한 것으로, 특히 데이터 라인의 부하가 크고, 고속 스위칭하는 반도체 메모리 장치에서 안정적으로 동작할 수 있는 데이터 라인 등화 장치에 관한 것이다. 메모리 셀 어레이와, 메모리 셀의 데이터를 출력하는 비트 라인에 스위칭 수단에 의하여 연결되는 로컬 입/출력선 및 로컬 입/출력선에 스위치 수단에 의하여 연결되며 입/출력 감지 증폭기 및 입/출력 드라이브에 연결되는 글로벌 입/출력선을 포함하는 반도체 메모리 장치에 있어서, 글로벌 입/출력선을 등화하는 장치가 글로벌 입/출력선의 양 끝 즉, 입/출력선 감지 증폭기 및 입/출력 드라이브가 위치하는 영역과 메모리 셀 어레이의 반대편의 글로벌 입출력선의 끝 부분에 구비하는 것을 특징으로 하여, 반도체 메모리 장치가 고집적화 함으로써 발생하는 하나의 데이터 선 등화 장치가 담당하는 GIO/GIOB, LIO/LIOB 선의 부하가 증가하는 경우에도, 데이터 선 등화 동작을 신속히 수행하여 주파수가 매우 큰 동작도 원활히 수행할 수 있도록 한다.
Description
본 발명은 반도체 메모리 장치의 데이터 라인 등화 장치에 관한 것으로, 특히 데이터 라인의 부하가 크고, 고속 스위칭하는 반도체 메모리 장치에서 안정적으로 동작할 수 있는 데이터 라인 등화 장치에 관한 것이다.
일반적으로 사용되어 지는 반도체 메모리 장치의 데이터 라인 등화 장치의 경우, 독출시에는 메모리 셀 어레이에서 메모리 셀의 데이터를 검출하여 메모리 셀 어레이 외부에 위치하는 감지 증폭기에 전송하여 메모리 셀의 데이터를 독출하며, 기입시에는 메모리 셀 어레이 외부에 위치하는 데이터 드라이브에 의하여 데이터를 메모리 셀 어레이에 전달하는 역할을 하는 데이터 라인이 구비된다.
데이터 독출시 즉, 비트 라인 감지 증폭기의 데이터를 데이터 라인에 전송시에는 데이터 라인과 상보 데이터 라인으로 이루어 진 데이터 라인 쌍은 같은 레벨을 유지하여야, 비트 라인 감지 증폭기에서 전송되는 데이터를 데이터 라인 쌍에 완전하게 전송할 수 있다. 따라서, 독출 동작 전에 데이터 라인 쌍을 등화시켜야 한다.
또한 데이터 기입시에는 데이터 라인 드라이브에 의하여 데이터 라인과 상보 데이터 라인을 완전히 전개하여 비트 라인에 전송된다. 따라서, 데이터 기입 동작 후 곧이어 데이터 독출 동작이 이어지는 경우에도 데이터 라인 등화가 신속히 이루어져야 한다. 특히 동기 디램(SDRAM)의 경우 데이터 기입 동작 후 바로 다음 클락(CLOCK)에 데이터 독출 동작이 사용되어 지는 경우가 있다. 이 동작시에는 기입 열선택선(CSL)이 디스에이블되고, 독출 열선택선이 인에이블되는 동안 데이터 라인이 등화되어야 한다.
도 1은 종래 기술의 데이터 라인 등화 장치의 블락도이다. 상기 도 1의 구성의 특징은 제1 라인 등화 장치(D101)가 글로벌 데이터 라인 쌍 인 GIO/GIOB의 한쪽 끝에만 구비되어 있다는 것이다. 그런데 반도체 메모리가 고집적화 되어감에 따라 칩 크기의 증가로 데이터 라인의 부하가 증가하고, 동작 주파수도 크게 증가하는 추세이므로 데이터 라인 등화의 여유 시간은 감소하는 추세이다. 그러므로 데이터 라인 등화 속도가 반도체 메모리 장치의 최대 동작 주파수를 제한하는 요소로 작용한다. 예를 들어, 데이터 라인이 약 2,000um의 로컬 입/출력선 과 12,000um의 글로벌 입/출력선을 갖는 1기가 비트 메모리 칩의 제1 등화 장치(D101)가 데이터 라인 감지 증폭기(D102)가 위치하는 영역에만 존재하는 경우 클락(CLOCK) 주기가 7ns 이하가 되는 경우 기입-중단-독출(write-interrupt-read) 동작에 에러가 발생한다.
따라서, 본 발명의 목적은 데이터 라인의 부하가 크고, 큰 메모리 칩의 동작 주파수에서도 데이터 라인을 신속히 등화시킬 수 있는 등화 장치를 제공하는 것이다.
도 1은 종래 기술의 데이터 라인 등화 장치의 블락도이다.
도 2는 본 발명의 데이터 라인 등화 장치의 블락도이다.
도 3은 본 발명의 도 2의 제1 등화 장치(D201)의 실시예이다.
도 4는 본 발명의 도 2의 제2 등화 장치(D202)의 실시예이다.
도 5는 종래 기술과 본 발명의 시뮬레이션 결과를 비교한 도면이다.
상기 본 발명의 목적을 달성하기 위하여, 본 발명은 메모리 셀 어레이와 상기 메모리 셀의 데이터를 출력하는 비트 라인에 제1 스위칭 수단에 의하여 연결되는 로컬 입/출력선 및 로컬 입/출력선에 제2 스위칭 수단에 연결되는 글로벌 입/출력선을 포함하는 반도체 메모리 장치에 있어서, 상기 글로벌 입/출력선의 한쪽 끝에 연결되어 상기 글로벌 입/출력선을 등화하는 제1 등화 장치 및 상기 제1 등화 장치와 다른 한쪽에 상기 글로벌 입/출력선과 연결되어 상기글로벌 입/출력선을 등화하는 제2 등화 장치를 구비하는 것을 특징으로 한다. 따라서, 본 발명은 글로벌 데이터 라인이 끝나는 부분에 별도의 데이터 선 등화 장치를 위치시킴으로써, 데이터 선 등화 속도를 향상시켜 메모리 칩의 동작 주파수를 증가시킬 수 있다.
이어서, 첨부한 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다. 본 발명에 의한 데이터 라인 등화 장치의 블락도를 도 2에 도시하였다. 본 발명의 경우, 종래 기술과 마찬가지로 입/출력 감지 증폭기 및 입/출력 드라이브(D202)가 위치하는 영역에 GIO/GIOB선의 제1 등화 장치(D201)가 배치된다. 그리고 상기 제1 등화 장치(D201)와 다른 한쪽에 상기 GIO/GIOB선과 연결되어 상기 GIO/GIOB선을 등화하는 제2 등화 장치(D202)가 추가로 배치된다. 그리고 상기 제2 등화 장치(D202)에 의해서 상기 GIO/GIOB 선의 등화 속도가 향상된다. 상기 제1 등화 장치의 조절 신호인 PIOPRB는 열뱅크선택 어드레스(COLUMN BANK SELECT ADDRESS)인 ADD_BANK와 기입-중단-독출(WRITE-INTERUPT-READ)임을 알리는 신호인 PWIR에 의해서 반응하는 등화 장치 조절 신호 발생기(D209)의 출력 신호이다. 그리고 상기 제2 등화 장치(D203)의 조절 신호인 PIOPRBD는 상기 등화 장치 조절 신호 발생기(D209)의 상기 PIOPRB 보다 인버터 2개의 지연이 적은 단자(N203)가 메모리 셀 블락(BLK)을 지나서 제1,제2의 인버터(I205,I206)에 의해 구동된 신호이다. 따라서, 본 발명에서 추가로 배치된 제2 등화 장치(D202)의 조절 신호인 PIOPRBD는 상기 PIOPRB와 위상이 같은 신호이다. 이와 같이 PIOPRBD를 PIOPRB로서 그대로 이용하지 않는 것은 PIOPRB의 부하를 크게 증가에 의한 GIO/GIOB 선의 각 부분의 전압 차이를 방지하기 위함이다. 상기 등화 장치 조절 신호 발생기(D209)는 상기 PWIR의 인버터(I201)에 의해 반전된 단자(201)와 상기 ADD_BANK가 모두 하이(high)일 때만 로우(low)를 출력하는 낸드(NAND) 게이트(I207)와 상기 낸드 게이트의 출력을 연속적으로 반전시키는 3개 인버트(I202,I203,I204)로 이루어 진다. 그리고 상기 인버터(I204)의 출력이 PIOPRB로 된다. 그리고 상기 인버트(I202)의 출력 단자(N203)의 신호가 상기 연속된 2개의 인버터(I205, I206)를 거쳐 PIOPRBD로 된다. 독출 또는 기입 동작이 끝난 상태에서는 상기 등화 장치 조절 신호 발생기(D209)의 입력 신호인 ADD_BANK가 로우로 된다. 그리고 기입-중단-독출일 때는 PWIR는 하이로 된다. 상기 ADD_BANK가 로우이거나 PWIR이 하이인 경우에는, 상기 GIO/GIOB 선의 제1 등화 장치(D201)의 조절 신호인 PIOPRB가 위상이 로우(low)가 되어 등화 동작을 발생한다. 본 발명에서 추가로 배치된 상기 GIO/GIOB 선의 제2 등화 장치(D203)의 조절 신호인 PIOPRBD도 상기 PIOPRB 같은 위상을 가진다. 따라서, 상기 제1 등화 장치가 등화 동작을 하는 동안, 상기 제2 등화 장치도 등화 동작을 한다. 그리고 도 3은 본 발명의 도 2의 제1 등화 장치(D201)의 실시예이다. GIO과 GIOB가 제1 피모스 트랜지스트(T301)과 제2 피모스 트랜지스트(T302)에 의해서 연결되고 이들의 공통 접합 단자(N302)는 1/2 VINT와 연결된다. 그리고 상기 GIO과 GIOB는 제3 피모스 트랜지스트(T303)에 의해서도 연결된다. 한편 상기 제1, 제2, 제3의 피모스 트랜지스트(T301,T302,T303)의 게이트에는 제1 등화 장치(D201)의 조절 신호인 PIOPRB가 연결된다. 따라서 상기 PIOPRB가 로우(low)가 상기 제1, 제2, 제3의 피모스 트랜지스트(T301,T302,T303)가 턴온되어 GIO과 GIOB의 등화 동작이 수행된다. 도 4는 본 발명의 도 2의 제2 등화 장치(D202)의 실시예이다. GIO과 GIOB는 피모스 트랜지스트(T401)에 의해서 연결되며 상기 피모스 트랜지스트(T401)의 게이트에는 제2 등화 장치(D202)의 조절 신호인 PIOPRBD가 연결된다. 따라서, 상기 PIOPRBD가 로우(low)가 상기 피모스 트랜지스트(T401)가 턴온되어 GIO과 GIOB의 등화 동작이 수행된다. 도 5는 종래 기술과 본 발명의 시뮬레이션 결과를 비교한 도면이다. 도 5의 (a)는 종래 기술의 경우 데이터 선 중에 제1 등화 장치(D101)에서 가장 먼 쪽, 즉 데이터 선 부하가 가장 많이 부가되는 LIO/LIOB 선 끝부분인 도 1의 SMP1에서 모니터링한 결과이다. 7ns 주기에서 기입-중단-독출 동작 수행시 LIO/LIOB 선이 충분하게 등화되기 전에 독출 동작이 수행되어 기입시의 데이터와 독출시의 데이터가 반대인 경우, LIO/LIOB 선 등화 동작이 충분히 이루어지기 이전에 독출 동작이 수행되면서 부하가 큰 GIO/GIOB 선의 데이터가 바뀌게 되므로 독출 열선택선(CSL) 인에이블 구간 동안 데이터를 독출하는 것이 불가능하게 될 수도 있다. 그리고 종래 기술에서는, 독출 열선택선(CSL)이 디스에이블 되기 이전에 LIO/LIOB 선의 데이터가 바뀌기는 하지만, LIO/LIOB 선 데이터 변경 후 CSL 디스에이블 시간 까지의 간격이 1ns 이내이다. 따라서 클락 주기 시간이 6ns 이내로 되면 종래 기술은 기입-중단-독출 동작이 불가능하게 된다. 도 5의 (b)는 본 발명 기술의 경우로서 상기 GIO/GIOB 선 중에 상기 제1 등화 장치(D201)에서 가장치에서 가장 먼 쪽인 도 2의 SMP2에서 모니터링한 결과이다. 상기 LIO/LIOB 선 등화 동작이 충분히 이루어진 후에 독출 동작이 수행되므로 부하가 큰 GIO/GIOB 선에서도 데이터가 바뀌게 될 가능성이 작아, 독출 열선택선(CSL) 인에이블 구간 동안 데이터를 독출할 수 있게 된다. 그리고 본 발명에서는, LIO/LIOB 선 데이터 변경 후 CSL 디스에이블 까지의 간격이 거의 2ns에 가까워서 클락 주기 시간이 5ns 까지도 동작이 가능하다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
반도체 메모리 장치가 고집적화 함으로써 발생하는 하나의 데이터 선 등화 장치가 담당하는 GIO/GIOB, LIO/LIOB 선의 부하가 증가하는 경우에도, 데이터 선 등화 동작을 신속히 수행하여 주파수가 매우 큰 동작도 원활히 수행할 수 있도록 한다.
Claims (5)
- 메모리 셀 어레이;상기 메모리 셀의 데이터를 출력하는 비트 라인에 제1 스위칭 수단에 의하여 연결되는 로컬 입/출력선; 및로컬 입/출력선에 제2 스위칭 수단에 연결되는 글로벌 입/출력선을 포함하는 반도체 메모리 장치에 있어서,상기 글로벌 입/출력선의 한쪽 끝에 연결되어 상기 글로벌 입/출력선을 등화하는 제1 등화 장치; 및상기 제1 등화 장치와 다른 한쪽에 상기 글로벌 입/출력선과 연결되어 상기글로벌 입/출력선을 등화하는 제2 등화 장치를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제1 항에 있어서, 상기 제2 등화 장치는 상기 제1 등화 장치의 조절 신호에 구동되는 것을 특징으로 하는 반도체 메모리 장치.
- 제1 항에 있어서, 상기 제2 등화 장치의 조절 신호는 상기 제1 등화 장치의 조절 신호와 동일한 등화 장치 조절 신호 발생기에서 발생하는 것을 특징으로 하는 반도체 메모리 장치.
- 제1 항에 있어서, 상기 제2 등화 장치는 상기 글로벌 입/출력선에 접합 단자가 연결되고 게이트에는 상기 제2 등화 장치의 조절 신호가 연결되는 피모스 트랜지스트를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제3 항에 있어서, 상기 제2 등화 장치의 조절 신호는 상기 등화 장치 조절 신호 발생기에서 상기 제1 등화 장치의 조절 신호보다 지연이 적은 단자를 다수의 인버터로서 구동하는 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
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| KR1019960046343A KR100190099B1 (ko) | 1996-10-16 | 1996-10-16 | 데이터 라인 등화 장치 |
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| KR100336783B1 (ko) * | 1999-12-30 | 2002-05-16 | 박종섭 | 반도체 메모리의 데이터 라인 제어 장치 |
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