JP2002009256A - 半導体装置及びその製造方法 - Google Patents
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Abstract
(57)【要約】
【課題】強誘電体キャパシタを有する半導体装置に関
し、トランジスタの上方に形成されるキャパシタへのダ
メージを抑制して、キャパシタの上部電極と下部電極へ
のそれぞれの配線接続構造を簡単にすること。 【解決手段】メモリセル領域ＡのＭＯＳＦＥＴのソース
／ドレイン６ａの上とキャパシタＱを覆う絶縁膜におい
て、キャパシタＱの下部電極１１ａの上に同じ工程でそ
れぞれコンタクトホール１５ａ〜１５ｅを形成し、各コ
ンタクトホール１５ａ〜１５ｅの中にプラグ１８ａ〜１
８ｅを埋め込んだ後に、キャパシタＱの上部電極１３ａ
の上にコンタクトホール１５ｆを形成する工程を含む。
し、トランジスタの上方に形成されるキャパシタへのダ
メージを抑制して、キャパシタの上部電極と下部電極へ
のそれぞれの配線接続構造を簡単にすること。 【解決手段】メモリセル領域ＡのＭＯＳＦＥＴのソース
／ドレイン６ａの上とキャパシタＱを覆う絶縁膜におい
て、キャパシタＱの下部電極１１ａの上に同じ工程でそ
れぞれコンタクトホール１５ａ〜１５ｅを形成し、各コ
ンタクトホール１５ａ〜１５ｅの中にプラグ１８ａ〜１
８ｅを埋め込んだ後に、キャパシタＱの上部電極１３ａ
の上にコンタクトホール１５ｆを形成する工程を含む。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、より詳しくは、強誘電体層、高誘電
体層を有するキャパシタを有する半導体装置及びその製
造方法に関する。
の製造方法に関し、より詳しくは、強誘電体層、高誘電
体層を有するキャパシタを有する半導体装置及びその製
造方法に関する。
【０００２】
【従来の技術】電源を切っても情報を記憶することがで
きる不揮発性メモリとして、フラッシュメモリや強誘電
体メモリ（ＦｅＲＡＭ）が知られている。フラッシュメ
モリは、絶縁ゲート型電界効果トランジスタ（ＩＧＦＥ
Ｔ）のゲート絶縁膜中に埋め込んだフローティングゲー
トを有し、フローティングゲートに電荷を蓄積すること
によって情報を記憶する構造を有している。情報の書き
込み、消去には、フローティングゲートと半導体基板の
間の絶縁膜を通過するトンネル電流を流す必要があり、
比較的高い電圧を必要とする。
きる不揮発性メモリとして、フラッシュメモリや強誘電
体メモリ（ＦｅＲＡＭ）が知られている。フラッシュメ
モリは、絶縁ゲート型電界効果トランジスタ（ＩＧＦＥ
Ｔ）のゲート絶縁膜中に埋め込んだフローティングゲー
トを有し、フローティングゲートに電荷を蓄積すること
によって情報を記憶する構造を有している。情報の書き
込み、消去には、フローティングゲートと半導体基板の
間の絶縁膜を通過するトンネル電流を流す必要があり、
比較的高い電圧を必要とする。
【０００３】ＦｅＲＡＭは、強誘電体キャパシタを有
し、強誘電体のヒステリシス特性を利用して情報を記憶
するものである。強誘電体キャパシタは、１対の電極間
に強誘電体膜を挟んだ構造を有し、電極間の印加電圧に
応じて分極を生じ、印加電圧を取り去っても自発分極を
有する。印加電圧の極性を反転すれば、自発分極の極性
も反転する。この自発分極を検出すれば、情報を読み出
すことができる。
し、強誘電体のヒステリシス特性を利用して情報を記憶
するものである。強誘電体キャパシタは、１対の電極間
に強誘電体膜を挟んだ構造を有し、電極間の印加電圧に
応じて分極を生じ、印加電圧を取り去っても自発分極を
有する。印加電圧の極性を反転すれば、自発分極の極性
も反転する。この自発分極を検出すれば、情報を読み出
すことができる。
【０００４】従って、ＦｅＲＡＭは、フラッシュメモリ
に比べて低電圧で駆動し、省電力で高速の書き込みがで
きる。ところで、ＦｅＲＡＭは、メモリセル領域にＭＯ
ＳＦＥＴと強誘電体キャパシタを有している。強誘電体
キャパシタは、半導体基板に形成されたＭＯＳＦＥＴを
覆う第１の絶縁膜の上に形成され、さらに、第２の絶縁
膜によって覆われており、強誘電体キャパシタとＭＯＳ
ＦＥＴの接続については種々の構造が提案されている。
に比べて低電圧で駆動し、省電力で高速の書き込みがで
きる。ところで、ＦｅＲＡＭは、メモリセル領域にＭＯ
ＳＦＥＴと強誘電体キャパシタを有している。強誘電体
キャパシタは、半導体基板に形成されたＭＯＳＦＥＴを
覆う第１の絶縁膜の上に形成され、さらに、第２の絶縁
膜によって覆われており、強誘電体キャパシタとＭＯＳ
ＦＥＴの接続については種々の構造が提案されている。
【０００５】例えば、特開平１１−２３８８５５号公報
には、キャパシタを覆う第２の絶縁膜にキャパシタの上
部電極と下部電極を露出する第１、第２のコンタクトホ
ールを形成した後に、第１、第２のコンタクトホール内
を導電パターンで埋め込み、ついで、ＭＯＳＦＥＴを覆
う第１の絶縁膜に不純物拡散層を露出する第３のコンタ
クトホールを形成した後に、第３のコンタクトホールを
プラグで埋め込み、さらに、第１のコンタクトホール内
の導電パターンと第３のコンタクトホール内のプラグを
配線によって接続する工程を有するＦｅＲＡＭの製造方
法が記載されている。
には、キャパシタを覆う第２の絶縁膜にキャパシタの上
部電極と下部電極を露出する第１、第２のコンタクトホ
ールを形成した後に、第１、第２のコンタクトホール内
を導電パターンで埋め込み、ついで、ＭＯＳＦＥＴを覆
う第１の絶縁膜に不純物拡散層を露出する第３のコンタ
クトホールを形成した後に、第３のコンタクトホールを
プラグで埋め込み、さらに、第１のコンタクトホール内
の導電パターンと第３のコンタクトホール内のプラグを
配線によって接続する工程を有するＦｅＲＡＭの製造方
法が記載されている。
【０００６】そのようなＦｅＲＡＭは、ＭＯＳＦＥＴの
不純物拡散層とキャパシタの上部電極とを電気的に接続
するために、ＭＯＳＦＥＴの不純物拡散層上のプラグ
と、キャパシタの上の導電パターンと、これらを接続す
る配線とを有しており、構造が複雑になって製造工数が
多くなってしまう。ＦｅＲＡＭでは、強誘電体キャパシ
タのダメージを低減するためには、強誘電体キャパシタ
とＭＯＳＦＥＴとの接続に必要な工程が少ないことが好
ましい。
不純物拡散層とキャパシタの上部電極とを電気的に接続
するために、ＭＯＳＦＥＴの不純物拡散層上のプラグ
と、キャパシタの上の導電パターンと、これらを接続す
る配線とを有しており、構造が複雑になって製造工数が
多くなってしまう。ＦｅＲＡＭでは、強誘電体キャパシ
タのダメージを低減するためには、強誘電体キャパシタ
とＭＯＳＦＥＴとの接続に必要な工程が少ないことが好
ましい。
【０００７】これに対して、特開２０００−３６５６８
号公報の図３には、ＭＯＳＦＥＴを覆う第１の絶縁膜
と、第１の絶縁膜の上に形成された強誘電体キャパシタ
と、強誘電体キャパシタを覆う第２の絶縁膜とを有し、
第１及び第２の絶縁膜内に形成された１つのプラグと第
２の絶縁膜上の配線とによってＭＯＳＦＥＴの不純物拡
散層と強誘電体キャパシタの上部電極とを接続する構造
のＦｅＲＡＭが記載されている。
号公報の図３には、ＭＯＳＦＥＴを覆う第１の絶縁膜
と、第１の絶縁膜の上に形成された強誘電体キャパシタ
と、強誘電体キャパシタを覆う第２の絶縁膜とを有し、
第１及び第２の絶縁膜内に形成された１つのプラグと第
２の絶縁膜上の配線とによってＭＯＳＦＥＴの不純物拡
散層と強誘電体キャパシタの上部電極とを接続する構造
のＦｅＲＡＭが記載されている。
【０００８】これによれば、ＭＯＳＦＥＴとキャパシタ
との接続構造を簡素化してスループットを向上すること
ができる。
との接続構造を簡素化してスループットを向上すること
ができる。
【０００９】
【発明が解決しようとする課題】ところで、特開２００
０−３６５６８号公報に記載されたＦｅＲＡＭでは、キ
ャパシタの下部電極を引き出すための配線構造が記載さ
れていないが、下部電極に接続する配線構造をより簡単
にすることが望ましい。キャパシタの下部電極への配線
接続については、特開平１１−２３８８５５号公報に記
載されているように、キャパシタの下部電極と上部電極
の上に同時にホールを形成し、これらのホールを通して
下部電極に配線を接続することも考えられる。
０−３６５６８号公報に記載されたＦｅＲＡＭでは、キ
ャパシタの下部電極を引き出すための配線構造が記載さ
れていないが、下部電極に接続する配線構造をより簡単
にすることが望ましい。キャパシタの下部電極への配線
接続については、特開平１１−２３８８５５号公報に記
載されているように、キャパシタの下部電極と上部電極
の上に同時にホールを形成し、これらのホールを通して
下部電極に配線を接続することも考えられる。
【００１０】しかし、キャパシタを覆う絶縁膜の表面が
平坦な場合には、下部電極の上のホールと上部電極の上
のホールの深さが異なってしまうので、それらのホール
を同時に開口しようとすると、上部電極の上のホールが
早く開口してその下の強誘電体膜を損傷するおそれがあ
る。本発明の目的は、トランジスタの上方に形成される
キャパシタへのダメージを抑制して、キャパシタの上部
電極と下部電極へのそれぞれの配線接続構造を簡単にす
ることができる半導体装置及びその製造方法を提供する
ことにある。
平坦な場合には、下部電極の上のホールと上部電極の上
のホールの深さが異なってしまうので、それらのホール
を同時に開口しようとすると、上部電極の上のホールが
早く開口してその下の強誘電体膜を損傷するおそれがあ
る。本発明の目的は、トランジスタの上方に形成される
キャパシタへのダメージを抑制して、キャパシタの上部
電極と下部電極へのそれぞれの配線接続構造を簡単にす
ることができる半導体装置及びその製造方法を提供する
ことにある。
【００１１】
【課題を解決するための手段】上記した課題は、半導体
基板に形成された第１の不純物領域及び第２の不純物領
域と該半導体基板上に形成されたゲート電極とを有する
トランジスタと、前記トランジスタを覆う第１の絶縁膜
と、前記第１の絶縁膜の上に形成され、強誘電体材料と
高誘電体材料のいずれかよりなる誘電体膜とこれを挟む
上部電極及び下部電極とを有するキャパシタと、前記キ
ャパシタ及び前記第１の絶縁膜の上に形成されて表面が
平坦化された第２の絶縁膜と、前記第１及び第２の絶縁
膜のうち前記第１の不純物領域の上と前記下部電極の上
のそれぞれに形成された第１のホールと第２のホール
と、前記第１のホールと前記第２のホールのそれぞれの
中に同じ材料により形成された第１のプラグと第２のプ
ラグと、前記第２の絶縁膜のうち前記キャパシタの前記
上部電極の上に形成された第３のホールと、前記第２の
絶縁膜の上に形成された導電膜から構成され、前記第３
のホールを通して前記上部電極に接続され且つ前記第１
のプラグに接続される第１の導電パターンと、前記導電
膜から構成され、かつ前記第２のプラグの上に接続され
る第２の導電パターンとを有することを特徴とする半導
体装置によって解決される。
基板に形成された第１の不純物領域及び第２の不純物領
域と該半導体基板上に形成されたゲート電極とを有する
トランジスタと、前記トランジスタを覆う第１の絶縁膜
と、前記第１の絶縁膜の上に形成され、強誘電体材料と
高誘電体材料のいずれかよりなる誘電体膜とこれを挟む
上部電極及び下部電極とを有するキャパシタと、前記キ
ャパシタ及び前記第１の絶縁膜の上に形成されて表面が
平坦化された第２の絶縁膜と、前記第１及び第２の絶縁
膜のうち前記第１の不純物領域の上と前記下部電極の上
のそれぞれに形成された第１のホールと第２のホール
と、前記第１のホールと前記第２のホールのそれぞれの
中に同じ材料により形成された第１のプラグと第２のプ
ラグと、前記第２の絶縁膜のうち前記キャパシタの前記
上部電極の上に形成された第３のホールと、前記第２の
絶縁膜の上に形成された導電膜から構成され、前記第３
のホールを通して前記上部電極に接続され且つ前記第１
のプラグに接続される第１の導電パターンと、前記導電
膜から構成され、かつ前記第２のプラグの上に接続され
る第２の導電パターンとを有することを特徴とする半導
体装置によって解決される。
【００１２】または、半導体基板上にゲート電極を形成
し、該ゲート電極の両側に第１及び第２の不純物領域を
形成することによりトランジスタを形成する工程と、前
記トランジスタを覆う第１の絶縁膜を、前記半導体基板
の上に形成する工程と、強誘電体材料と高誘電体材料の
いずれかよりなる誘電体膜と該誘電体膜を挟む上部電極
と下部電極とを有するキャパシタを前記第１の絶縁膜の
上に形成する工程と、前記キャパシタと前記第１の絶縁
膜の上に第２の絶縁膜を形成する工程と、前記第２の絶
縁膜の表面を平坦化する工程と、前記第１及び第２の絶
縁膜をパターニングして、前記第１の不純物領域の上に
第１のホールを形成し、前記キャパシタの下部電極の上
に第２のホールを形成する工程と、前記第１のホールと
前記第２のホール内にそれぞれ同じ材料からなる第１の
プラグと第２のプラグを形成する工程と、前記第２の絶
縁膜をパターニングして前記キャパシタの前記上部電極
の上に第３のホールを形成する工程と、前記第３のホー
ル内と前記第２の絶縁膜の上に導電膜を形成する工程
と、前記導電膜をパターニングして、前記第３のホール
を通して前記キャパシタの前記上部電極と前記第１のプ
ラグとに接続される第１の導電パターンと、前記第２の
プラグ上に接続される第２の導電パターンとを形成する
工程と、前記第１の導電パターンと前記第２の導電パタ
ーンの上に第３の絶縁膜を形成する工程とを有すること
を特徴とする半導体装置の製造方法によって解決され
る。
し、該ゲート電極の両側に第１及び第２の不純物領域を
形成することによりトランジスタを形成する工程と、前
記トランジスタを覆う第１の絶縁膜を、前記半導体基板
の上に形成する工程と、強誘電体材料と高誘電体材料の
いずれかよりなる誘電体膜と該誘電体膜を挟む上部電極
と下部電極とを有するキャパシタを前記第１の絶縁膜の
上に形成する工程と、前記キャパシタと前記第１の絶縁
膜の上に第２の絶縁膜を形成する工程と、前記第２の絶
縁膜の表面を平坦化する工程と、前記第１及び第２の絶
縁膜をパターニングして、前記第１の不純物領域の上に
第１のホールを形成し、前記キャパシタの下部電極の上
に第２のホールを形成する工程と、前記第１のホールと
前記第２のホール内にそれぞれ同じ材料からなる第１の
プラグと第２のプラグを形成する工程と、前記第２の絶
縁膜をパターニングして前記キャパシタの前記上部電極
の上に第３のホールを形成する工程と、前記第３のホー
ル内と前記第２の絶縁膜の上に導電膜を形成する工程
と、前記導電膜をパターニングして、前記第３のホール
を通して前記キャパシタの前記上部電極と前記第１のプ
ラグとに接続される第１の導電パターンと、前記第２の
プラグ上に接続される第２の導電パターンとを形成する
工程と、前記第１の導電パターンと前記第２の導電パタ
ーンの上に第３の絶縁膜を形成する工程とを有すること
を特徴とする半導体装置の製造方法によって解決され
る。
【００１３】上記した発明によれば、キャパシタの上部
電極の上のホールと下部電極の上のホールを同時に開口
するのではなく、下部電極の上のホールと半導体基板の
不純物拡散層の上のホールとを同時に形成し、続いてそ
れらのホール内にプラグを埋め込み、その後に、キャパ
シタの上部電極の上にホールを単独で形成するようにし
たので、上部電極の上にホールを形成する際に、誘電体
膜の劣化が抑制され、キャパシタ特性の劣化が防止され
る。
電極の上のホールと下部電極の上のホールを同時に開口
するのではなく、下部電極の上のホールと半導体基板の
不純物拡散層の上のホールとを同時に形成し、続いてそ
れらのホール内にプラグを埋め込み、その後に、キャパ
シタの上部電極の上にホールを単独で形成するようにし
たので、上部電極の上にホールを形成する際に、誘電体
膜の劣化が抑制され、キャパシタ特性の劣化が防止され
る。
【００１４】しかも、キャパシタ覆う第２の絶縁膜には
２工程で全てのホールを形成するようにしているので、
工程が従来より増加することはない。さらに、キャパシ
タの上部電極の上のホール内にはプラグを充填せずに、
第２の絶縁膜上に形成される一層目の配線を直に接続し
ているので、プラグを形成する際に使用される還元性ガ
スによってキャパシタが損傷を受けることはない。
２工程で全てのホールを形成するようにしているので、
工程が従来より増加することはない。さらに、キャパシ
タの上部電極の上のホール内にはプラグを充填せずに、
第２の絶縁膜上に形成される一層目の配線を直に接続し
ているので、プラグを形成する際に使用される還元性ガ
スによってキャパシタが損傷を受けることはない。
【００１５】また、上部電極上のホールから引き出され
る一層目の配線は、トランジスタの不純物領域の上のプ
ラグの上に延びて接続されているので、構造が複雑化す
ることはない。本発明では、トランジスタとキャパシタ
を覆う第２の絶縁膜のうち、半導体基板の不純物拡散層
とキャパシタの下部電極のそれぞれの上にホールを形成
し、それらのホール内に金属製のプラグを埋め込んだ後
に、プラグと第２の絶縁膜を酸化窒化シリコンのような
酸化防止膜で覆いながら、キャパシタの上部電極の上に
第３のホールを形成し、ついで酸素アニールによるキャ
パシタの膜質改善を行っている。しかも、酸化防止膜を
形成する前に第２の絶縁膜を脱水処理し、ついで第２の
絶縁膜を不活性ガスプラズマによるアニールを行ってい
る。不活性ガスとして例えば窒素ガスを使用する。
る一層目の配線は、トランジスタの不純物領域の上のプ
ラグの上に延びて接続されているので、構造が複雑化す
ることはない。本発明では、トランジスタとキャパシタ
を覆う第２の絶縁膜のうち、半導体基板の不純物拡散層
とキャパシタの下部電極のそれぞれの上にホールを形成
し、それらのホール内に金属製のプラグを埋め込んだ後
に、プラグと第２の絶縁膜を酸化窒化シリコンのような
酸化防止膜で覆いながら、キャパシタの上部電極の上に
第３のホールを形成し、ついで酸素アニールによるキャ
パシタの膜質改善を行っている。しかも、酸化防止膜を
形成する前に第２の絶縁膜を脱水処理し、ついで第２の
絶縁膜を不活性ガスプラズマによるアニールを行ってい
る。不活性ガスとして例えば窒素ガスを使用する。
【００１６】これにより、酸素アニールの際に、プラグ
の酸化が防止されるとともに、キャパシタの膜剥がれが
発生し難くなることが実験により確かめられた。なお、
酸化防止膜は、酸素アニールの後にエッチング除去され
るが、このとき第２の絶縁膜も僅かにエッチングされる
ので、プラグが僅かに第２の絶縁膜の表面から突出す
る。
の酸化が防止されるとともに、キャパシタの膜剥がれが
発生し難くなることが実験により確かめられた。なお、
酸化防止膜は、酸素アニールの後にエッチング除去され
るが、このとき第２の絶縁膜も僅かにエッチングされる
ので、プラグが僅かに第２の絶縁膜の表面から突出す
る。
【００１７】
【発明の実施の形態】以下に本発明の実施形態を図面に
基づいて説明する。図１〜図２１は本発明の一実施形態
の半導体装置の製造方法を工程順に示す断面図である。
まず、図１に示す断面構造を得るまでの工程を説明す
る。
基づいて説明する。図１〜図２１は本発明の一実施形態
の半導体装置の製造方法を工程順に示す断面図である。
まず、図１に示す断面構造を得るまでの工程を説明す
る。
【００１８】図１に示すように、ｎ型又はｐ型のシリコ
ン（半導体）基板１表面に、素子分離絶縁膜２をＬＯＣ
ＯＳ（Local Oxidation of Silicon）法により形成す
る。素子分離絶縁膜２としてはＬＯＣＯＳ法の他、ＳＴ
Ｉ(Shallow Trench Isolation)法を採用してもよい。そ
のような素子分離絶縁膜２を形成した後に、シリコン基
板１のメモリセル領域Ａと周辺回路領域Ｂにおける所定
の活性領域（トランジスタ形成領域）にｐ型不純物及び
ｎ型不純物を選択的に導入して、ｐウェル３ａ及びｎウ
ェル３ｂを形成する。なお、図１には示していないが、
周辺回路領域ＢではＣＭＯＳを形成するためにｐウェル
（不図示）も形成される。
ン（半導体）基板１表面に、素子分離絶縁膜２をＬＯＣ
ＯＳ（Local Oxidation of Silicon）法により形成す
る。素子分離絶縁膜２としてはＬＯＣＯＳ法の他、ＳＴ
Ｉ(Shallow Trench Isolation)法を採用してもよい。そ
のような素子分離絶縁膜２を形成した後に、シリコン基
板１のメモリセル領域Ａと周辺回路領域Ｂにおける所定
の活性領域（トランジスタ形成領域）にｐ型不純物及び
ｎ型不純物を選択的に導入して、ｐウェル３ａ及びｎウ
ェル３ｂを形成する。なお、図１には示していないが、
周辺回路領域ＢではＣＭＯＳを形成するためにｐウェル
（不図示）も形成される。
【００１９】その後、シリコン基板１の活性領域表面を
熱酸化して、ゲート絶縁膜４としてシリコン酸化膜を形
成する。次に、シリコン基板１の上側全面に非晶質又は
多結晶のシリコン膜を形成し、ｐウェル３ａ上ではｎ型
不純物、ｎ型ウェル３ｂ上ではｐ型不純物をシリコン膜
内にイオン注入してシリコン膜を低抵抗化する。その後
に、シリコン膜をフォトリソグラフィ法により所定の形
状にパターニングして、ゲート電極５ａ〜５ｃを形成す
る。
熱酸化して、ゲート絶縁膜４としてシリコン酸化膜を形
成する。次に、シリコン基板１の上側全面に非晶質又は
多結晶のシリコン膜を形成し、ｐウェル３ａ上ではｎ型
不純物、ｎ型ウェル３ｂ上ではｐ型不純物をシリコン膜
内にイオン注入してシリコン膜を低抵抗化する。その後
に、シリコン膜をフォトリソグラフィ法により所定の形
状にパターニングして、ゲート電極５ａ〜５ｃを形成す
る。
【００２０】メモリセル領域Ａにおける１つのｐウェル
３ａ上には２つのゲート電極５ａ，５ｂがほぼ平行に配
置され、それらのゲート電極５ａ，５ｂはワード線ＷＬ
の一部を構成している。次に、メモリセル領域Ａにおい
て、ゲート電極５ａ，５ｂの両側のｐウェル３ａ内にｎ
型不純物をイオン注入して、ｎチャネルＭＯＳトランジ
スタのソース／ドレインとなるｎ型不純物拡散領域６ａ
を形成する。これと同時に、周辺回路領域Ｂのｐウェル
（不図示）にもｎ型不純物拡散領域を形成する。続い
て、周辺回路領域Ｂにおいて、ゲート電極５ｃの両側の
ｎウェル３ｂにｐ型不純物をイオン注入して、ｐチャネ
ルＭＯＳトランジスタのソース／ドレインとなるｐ型不
純物拡散領域６ｂを形成する。
３ａ上には２つのゲート電極５ａ，５ｂがほぼ平行に配
置され、それらのゲート電極５ａ，５ｂはワード線ＷＬ
の一部を構成している。次に、メモリセル領域Ａにおい
て、ゲート電極５ａ，５ｂの両側のｐウェル３ａ内にｎ
型不純物をイオン注入して、ｎチャネルＭＯＳトランジ
スタのソース／ドレインとなるｎ型不純物拡散領域６ａ
を形成する。これと同時に、周辺回路領域Ｂのｐウェル
（不図示）にもｎ型不純物拡散領域を形成する。続い
て、周辺回路領域Ｂにおいて、ゲート電極５ｃの両側の
ｎウェル３ｂにｐ型不純物をイオン注入して、ｐチャネ
ルＭＯＳトランジスタのソース／ドレインとなるｐ型不
純物拡散領域６ｂを形成する。
【００２１】続いて、シリコン基板１の全面に絶縁膜を
形成した後、その絶縁膜をエッチバックしてゲート電極
５ａ〜５ｃの両側部分にのみ側壁絶縁膜７として残す。
その絶縁膜として、例えばＣＶＤ法により酸化シリコン
（SiO2）を形成する。さらに、ゲート電極５ａ〜５ｃと
側壁絶縁膜７をマスクに使用して、ｐウェル３ａ内に再
びｎ型不純物イオンを注入することによりｎ型不拡散領
域６ａをＬＤＤ構造にし、さらに、ｎウェル３ｂ内に再
びｐ型不純物イオンを注入することによりｐ型不純物拡
散領域６ｂもＬＤＤ構造とする。
形成した後、その絶縁膜をエッチバックしてゲート電極
５ａ〜５ｃの両側部分にのみ側壁絶縁膜７として残す。
その絶縁膜として、例えばＣＶＤ法により酸化シリコン
（SiO2）を形成する。さらに、ゲート電極５ａ〜５ｃと
側壁絶縁膜７をマスクに使用して、ｐウェル３ａ内に再
びｎ型不純物イオンを注入することによりｎ型不拡散領
域６ａをＬＤＤ構造にし、さらに、ｎウェル３ｂ内に再
びｐ型不純物イオンを注入することによりｐ型不純物拡
散領域６ｂもＬＤＤ構造とする。
【００２２】なお、ｎ型不純物とｐ型不純物の打ち分け
は、レジストパターンを使用して行われる。以上のよう
に、メモリセル領域Ａでは、ｐウェル３ａとゲート電極
５ａ，５ｂとその両側のｎ型不純物拡散領域６ａ等によ
ってｎ型ＭＯＳＦＥＴが構成され、また、周辺回路領域
Ｂでは、ｎウェル３ｂとゲート電極５ｃとその両側のｐ
型不純物拡散領域６ｂ等によってｐ型ＭＯＳＦＥＴが構
成される。
は、レジストパターンを使用して行われる。以上のよう
に、メモリセル領域Ａでは、ｐウェル３ａとゲート電極
５ａ，５ｂとその両側のｎ型不純物拡散領域６ａ等によ
ってｎ型ＭＯＳＦＥＴが構成され、また、周辺回路領域
Ｂでは、ｎウェル３ｂとゲート電極５ｃとその両側のｐ
型不純物拡散領域６ｂ等によってｐ型ＭＯＳＦＥＴが構
成される。
【００２３】次に、全面に高融点金属膜、例えば、Ｔ
ｉ、Ｃｏの膜を形成した後に、この高融点金属膜を加熱
してｎ型不純物拡散領域６ａ，ｐ型不純物拡散領域６ｂ
の表面にそれぞれ高融点金属シリサイド層８ａ，８ｂを
形成する。その後、ウエットエッチングにより未反応の
高融点金属膜を除去する。次に、プラズマＣＶＤ法によ
り、シリコン基板１の全面にカバー膜９として酸窒化シ
リコン（SiON）膜を約２００ｎｍの厚さに形成する。さ
らに、ＴＥＯＳガスを用いるプラズマＣＶＤ法により、
第１の層間絶縁膜１０として二酸化シリコン（SiO2）を
カバー膜９上に約１．０μｍの厚さに成長する。
ｉ、Ｃｏの膜を形成した後に、この高融点金属膜を加熱
してｎ型不純物拡散領域６ａ，ｐ型不純物拡散領域６ｂ
の表面にそれぞれ高融点金属シリサイド層８ａ，８ｂを
形成する。その後、ウエットエッチングにより未反応の
高融点金属膜を除去する。次に、プラズマＣＶＤ法によ
り、シリコン基板１の全面にカバー膜９として酸窒化シ
リコン（SiON）膜を約２００ｎｍの厚さに形成する。さ
らに、ＴＥＯＳガスを用いるプラズマＣＶＤ法により、
第１の層間絶縁膜１０として二酸化シリコン（SiO2）を
カバー膜９上に約１．０μｍの厚さに成長する。
【００２４】続いて、第１の層間絶縁膜１０を化学的機
械研磨（ＣＭＰ；Chemical Mechanical Polishing)法に
より研磨してその表面を平坦化する。次に、図２に示す
構造を形成するまでの工程を説明する。まず、ＤＣスパ
ッタ法によって、チタン（Ti）膜とプラチナ（Pt）膜を
第１の層間絶縁膜１０上に順に形成し、これらの膜を第
１の導電膜１１とする。この場合、Ti膜の厚さを１０〜
３０ｎｍ程度、例えば２０ｎｍとし、Pt膜の厚さを１０
０〜３００ｎｍ程度、例えば１７５ｎｍとする。そのチ
タン膜は、プラチナ膜と第１の層間絶縁膜１０との密着
性を改善する役割を果たす。
械研磨（ＣＭＰ；Chemical Mechanical Polishing)法に
より研磨してその表面を平坦化する。次に、図２に示す
構造を形成するまでの工程を説明する。まず、ＤＣスパ
ッタ法によって、チタン（Ti）膜とプラチナ（Pt）膜を
第１の層間絶縁膜１０上に順に形成し、これらの膜を第
１の導電膜１１とする。この場合、Ti膜の厚さを１０〜
３０ｎｍ程度、例えば２０ｎｍとし、Pt膜の厚さを１０
０〜３００ｎｍ程度、例えば１７５ｎｍとする。そのチ
タン膜は、プラチナ膜と第１の層間絶縁膜１０との密着
性を改善する役割を果たす。
【００２５】なお、第１の導電膜１１として、イリジウ
ム、ルテニウム、酸化ルテニウム、酸化ルテニウムスト
ロンチウム(SrRuO3)等の膜を形成してもよい。次に、ス
パッタリング法により、カルシウム（Ca）とストロンチ
ウム（Sr）が添加されたＰＬＺＴ(lead lanthanum zirc
onate titanate;(Pb1-3x/2Lax )(Zr1- y Tiy )O3 ）を第
１の導電膜１１の上に１００〜３００ｎｍの厚さ、例え
ば２４０ｎｍに形成し、これを強誘電体膜１２として使
用する。なお、ＰＬＺＴ膜にはカルシウム（Ca）とスト
ロンチウム（Sr）を添加しないこともある。
ム、ルテニウム、酸化ルテニウム、酸化ルテニウムスト
ロンチウム(SrRuO3)等の膜を形成してもよい。次に、ス
パッタリング法により、カルシウム（Ca）とストロンチ
ウム（Sr）が添加されたＰＬＺＴ(lead lanthanum zirc
onate titanate;(Pb1-3x/2Lax )(Zr1- y Tiy )O3 ）を第
１の導電膜１１の上に１００〜３００ｎｍの厚さ、例え
ば２４０ｎｍに形成し、これを強誘電体膜１２として使
用する。なお、ＰＬＺＴ膜にはカルシウム（Ca）とスト
ロンチウム（Sr）を添加しないこともある。
【００２６】続いて、酸素雰囲気中にシリコン基板１を
置き、例えば７２５℃、２０秒間、昇温速度１２５℃／
sec の条件で、強誘電体膜１２を構成するＰＬＺＴ膜を
ＲＴＡ(Rapid Thermal Annealing) 処理することによ
り、ＰＬＺＴ膜の結晶化処理を行う。強誘電体材料膜の
形成方法としては、上記したスパッタ法の他にスピンオ
ン法、ゾル−ゲル法、ＭＯＤ(Metal Organi Depositio
n) 法、ＭＯＣＶＤ法がある。また、強誘電体膜１２の
材料としてはＰＬＺＴの他に、ＰＺＴ((Pb(Zr1-xTiX )O
3)、SrBi2(Tax Nb1-x )2O9（但し、０＜ｘ≦１）、Bi4T
i2O12 などがある。なお、ＤＲＡＭを形成する場合に
は、上記の強誘電体材料に代えて(BaSr)TiO3（ＢＳ
Ｔ）、チタン酸ストロンチウム（ＳＴＯ）等の高誘電体
材料を使用すればよい。
置き、例えば７２５℃、２０秒間、昇温速度１２５℃／
sec の条件で、強誘電体膜１２を構成するＰＬＺＴ膜を
ＲＴＡ(Rapid Thermal Annealing) 処理することによ
り、ＰＬＺＴ膜の結晶化処理を行う。強誘電体材料膜の
形成方法としては、上記したスパッタ法の他にスピンオ
ン法、ゾル−ゲル法、ＭＯＤ(Metal Organi Depositio
n) 法、ＭＯＣＶＤ法がある。また、強誘電体膜１２の
材料としてはＰＬＺＴの他に、ＰＺＴ((Pb(Zr1-xTiX )O
3)、SrBi2(Tax Nb1-x )2O9（但し、０＜ｘ≦１）、Bi4T
i2O12 などがある。なお、ＤＲＡＭを形成する場合に
は、上記の強誘電体材料に代えて(BaSr)TiO3（ＢＳ
Ｔ）、チタン酸ストロンチウム（ＳＴＯ）等の高誘電体
材料を使用すればよい。
【００２７】そのようなＰＬＺＴ膜１２を形成した後
に、その上に第２の導電膜１３として酸化イリジウム(I
rOx ) 膜をスパッタリング法により１００〜３００ｎｍ
の厚さ、例えば２００ｎｍの厚さに形成する。なお、第
２の導電膜１３として、プラチナ膜又は酸化ルテニウム
ストロンチウム（ＳＲＯ）膜をスパッタ法により形成し
てもよい。
に、その上に第２の導電膜１３として酸化イリジウム(I
rOx ) 膜をスパッタリング法により１００〜３００ｎｍ
の厚さ、例えば２００ｎｍの厚さに形成する。なお、第
２の導電膜１３として、プラチナ膜又は酸化ルテニウム
ストロンチウム（ＳＲＯ）膜をスパッタ法により形成し
てもよい。
【００２８】次に、図３に示す構造を得るまでの工程を
説明する。まず、上部電極形状のレジストパターン（不
図示）を第２の導電膜１３上に形成した後に、そのレジ
ストパターンをマスクに使用して第２の導電膜１３をエ
ッチングし、これにより残った第２の導電膜１３をキャ
パシタの上部電極１３ａとして使用する。
説明する。まず、上部電極形状のレジストパターン（不
図示）を第２の導電膜１３上に形成した後に、そのレジ
ストパターンをマスクに使用して第２の導電膜１３をエ
ッチングし、これにより残った第２の導電膜１３をキャ
パシタの上部電極１３ａとして使用する。
【００２９】そして、そのレジストパターンを除去した
後に、温度６５０℃、６０分間の条件で、強誘電体膜１
２を酸素雰囲気中でアニールする。このアニールは、ス
パッタリング及びエッチングの際に強誘電体膜１２に入
ったダメージを回復させるために行われる。続いて、メ
モリセル領域Ａにおいて、キャパシタ上部電極１３ａ及
びその周辺にレジストパターン（不図示）を形成した状
態で強誘電体膜１２をエッチングし、これにより残った
強誘電体膜１２をキャパシタの誘電体膜１２ａとして使
用する。そして、そのレジストパターンを除去した後
に、温度６５０℃、６０分間で強誘電体膜１２を酸素雰
囲気中でアニールする。このアニールは、その下の膜に
吸収された水分等を脱ガスするために行われる。
後に、温度６５０℃、６０分間の条件で、強誘電体膜１
２を酸素雰囲気中でアニールする。このアニールは、ス
パッタリング及びエッチングの際に強誘電体膜１２に入
ったダメージを回復させるために行われる。続いて、メ
モリセル領域Ａにおいて、キャパシタ上部電極１３ａ及
びその周辺にレジストパターン（不図示）を形成した状
態で強誘電体膜１２をエッチングし、これにより残った
強誘電体膜１２をキャパシタの誘電体膜１２ａとして使
用する。そして、そのレジストパターンを除去した後
に、温度６５０℃、６０分間で強誘電体膜１２を酸素雰
囲気中でアニールする。このアニールは、その下の膜に
吸収された水分等を脱ガスするために行われる。
【００３０】次に、図４に示すように、上部電極１３
ａ、誘電体膜１２ａ及び第一の導電膜１１の上に、エン
キャップ層１４としてAl2O3 膜をスパッタリング法によ
り５０ｎｍの厚さに常温下で形成する。このエンキャッ
プ層１４は、還元され易い誘電体膜１２ａを水素から保
護して、水素がその内部に入ることをブロックするため
に形成される。なお、エンキャップ層１４として、ＰＺ
Ｔ膜、ＰＬＺＴ膜又は酸化チタン膜を形成してもよい。
ａ、誘電体膜１２ａ及び第一の導電膜１１の上に、エン
キャップ層１４としてAl2O3 膜をスパッタリング法によ
り５０ｎｍの厚さに常温下で形成する。このエンキャッ
プ層１４は、還元され易い誘電体膜１２ａを水素から保
護して、水素がその内部に入ることをブロックするため
に形成される。なお、エンキャップ層１４として、ＰＺ
Ｔ膜、ＰＬＺＴ膜又は酸化チタン膜を形成してもよい。
【００３１】その後に、酸素雰囲気中で、７００℃、６
０秒間、昇温速度１２５℃／sec の条件で、エンキャッ
プ層１４の下のＰＬＺＴ膜１２を急速熱処理してその膜
質を改善する。次に、エンキャップ層１４の上にレジス
トを塗布し、これを露光、現像して上部電極１３ａ及び
誘電体膜１２ａの上とその周辺に残す。そして、レジス
トをマスクに使用して、エンキャップ層１４、第１の導
電膜１１をエッチングし、これにより残った第１の導電
膜１１をキャパシタの下部電極１１ａとして使用する。
エンキャップ層１４、第１の導電膜１１のエッチング
は、塩素を用いたドライエッチングにより行われる。
０秒間、昇温速度１２５℃／sec の条件で、エンキャッ
プ層１４の下のＰＬＺＴ膜１２を急速熱処理してその膜
質を改善する。次に、エンキャップ層１４の上にレジス
トを塗布し、これを露光、現像して上部電極１３ａ及び
誘電体膜１２ａの上とその周辺に残す。そして、レジス
トをマスクに使用して、エンキャップ層１４、第１の導
電膜１１をエッチングし、これにより残った第１の導電
膜１１をキャパシタの下部電極１１ａとして使用する。
エンキャップ層１４、第１の導電膜１１のエッチング
は、塩素を用いたドライエッチングにより行われる。
【００３２】そのレジストパターンを除去した後に、酸
素雰囲気中で温度６５０℃、６０分間の条件で、強誘電
体膜１２をアニールしてダメージから回復させる。これ
により、図５に示すように、第１の層間絶縁膜１０の上
には、下部電極１１ａ、誘電体膜１２ａ、上部電極１３
ａからなるキャパシタＱが形成されることになる。
素雰囲気中で温度６５０℃、６０分間の条件で、強誘電
体膜１２をアニールしてダメージから回復させる。これ
により、図５に示すように、第１の層間絶縁膜１０の上
には、下部電極１１ａ、誘電体膜１２ａ、上部電極１３
ａからなるキャパシタＱが形成されることになる。
【００３３】メモリセル領域Ａにおける絶縁膜を除いた
平面構成を示すと図２２のようになり、矩形状の１つの
誘電体膜１２ａの上には複数の上部電極１３ａが形成さ
れ、また、誘電体膜１２ａの下の下部電極１１ａは誘電
体膜１２ａの側方に延在する大きさとなっている。な
お、図２２には、後述するコンタクトホール、ビット線
等も描かれている。
平面構成を示すと図２２のようになり、矩形状の１つの
誘電体膜１２ａの上には複数の上部電極１３ａが形成さ
れ、また、誘電体膜１２ａの下の下部電極１１ａは誘電
体膜１２ａの側方に延在する大きさとなっている。な
お、図２２には、後述するコンタクトホール、ビット線
等も描かれている。
【００３４】次に、図６に示すように、キャパシタＱ及
び第１の層間絶縁膜１０の上に、第２の層間絶縁膜１５
として膜厚１２００ｎｍのSiO2膜をＣＶＤ法により形成
した後に、第２の層間絶縁膜１５の表面をＣＭＰ法によ
り平坦化する。第２の層間絶縁膜１５の成長は、反応ガ
スとしてシラン（SiH4）を用いてもよいし、ＴＥＯＳを
用いて行ってもよい。
び第１の層間絶縁膜１０の上に、第２の層間絶縁膜１５
として膜厚１２００ｎｍのSiO2膜をＣＶＤ法により形成
した後に、第２の層間絶縁膜１５の表面をＣＭＰ法によ
り平坦化する。第２の層間絶縁膜１５の成長は、反応ガ
スとしてシラン（SiH4）を用いてもよいし、ＴＥＯＳを
用いて行ってもよい。
【００３５】第２の層間絶縁膜１５の表面の平坦化は、
上部電極１３ａの上面から２００ｎｍの厚さとなるまで
行われる。このＣＭＰ法による平坦化の際に使用される
スラリー中の水分や、その後の洗浄時に使用される洗浄
液中の水分は、第２の層間絶縁膜１５表面に付着したり
その内部に吸収される。そこで、真空チャンバ（不図
示）中で温度３９０℃で第２の層間絶縁膜１５を加熱す
ることにより、その表面及び内部の水を外部に放出させ
る。このような脱水処理の後に、第２の層間絶縁膜１５
を加熱しながらN2O プラズマに曝して脱水とともに膜質
を改善する。これにより、後の工程での加熱と水による
キャパシタの劣化が防止される。
上部電極１３ａの上面から２００ｎｍの厚さとなるまで
行われる。このＣＭＰ法による平坦化の際に使用される
スラリー中の水分や、その後の洗浄時に使用される洗浄
液中の水分は、第２の層間絶縁膜１５表面に付着したり
その内部に吸収される。そこで、真空チャンバ（不図
示）中で温度３９０℃で第２の層間絶縁膜１５を加熱す
ることにより、その表面及び内部の水を外部に放出させ
る。このような脱水処理の後に、第２の層間絶縁膜１５
を加熱しながらN2O プラズマに曝して脱水とともに膜質
を改善する。これにより、後の工程での加熱と水による
キャパシタの劣化が防止される。
【００３６】そのような脱水処理とプラズマ処理は同じ
チャンバ（不図示）内において行ってもよい。そのチャ
ンバ内には、シリコン基板１を載せる支持電極とこれに
対向する対向電極が配置され、対向電極には高周波電源
が接続可能な状態となっている。そして、チャンバ内に
N2O ガスを導入した状態で、まず、対向電極には高周波
電源を印加しない状態で絶縁膜の脱水処理を行い、次
に、対向電極に高周波電源を印加した状態で電極間にN2
O プラズマを発生させて絶縁膜のN2O プラズマ処理を行
う。そのN2O プラズマ処理によれば、絶縁膜の少なくと
も表面には窒素が含まれる。そのような方法は、以下で
述べる脱水及びプラズマ処理にも採用される。脱水処理
に続くプラズマ処理の際にはN2O プラズマを使用するこ
とが好ましいが、NOプラズマ、N2プラズマ等を使用して
もよく、このことについては後述する工程でも同様であ
る。なお、脱水処理の基板温度とプラズマ処理の基板温
度はほぼ同じとなる。
チャンバ（不図示）内において行ってもよい。そのチャ
ンバ内には、シリコン基板１を載せる支持電極とこれに
対向する対向電極が配置され、対向電極には高周波電源
が接続可能な状態となっている。そして、チャンバ内に
N2O ガスを導入した状態で、まず、対向電極には高周波
電源を印加しない状態で絶縁膜の脱水処理を行い、次
に、対向電極に高周波電源を印加した状態で電極間にN2
O プラズマを発生させて絶縁膜のN2O プラズマ処理を行
う。そのN2O プラズマ処理によれば、絶縁膜の少なくと
も表面には窒素が含まれる。そのような方法は、以下で
述べる脱水及びプラズマ処理にも採用される。脱水処理
に続くプラズマ処理の際にはN2O プラズマを使用するこ
とが好ましいが、NOプラズマ、N2プラズマ等を使用して
もよく、このことについては後述する工程でも同様であ
る。なお、脱水処理の基板温度とプラズマ処理の基板温
度はほぼ同じとなる。
【００３７】次に、図７に示すように、第２の層間絶縁
膜１５の上にレジスト１６を塗布し、これを露光、現像
して、メモリセル領域Ａの不純物拡散層６ａの上とキャ
パシタ下部電極１１ａの上と周辺回路領域Ｂの不純物拡
散層６ｂの上にそれぞれホール形成用窓１６ａ〜１６ｅ
を形成する。続いて、第１及び第２の層間絶縁膜１０，
１５、カバー膜９をドライエッチングして、メモリセル
領域Ａの不純物拡散層６ａ、キャパシタ下部電極１１ａ
の上にコンタクトホール１５ａ〜１５ｅを形成するとと
もに、周辺回路領域Ｂの不純物拡散層６ｂの上にもコン
タクトホール１５ｄ、１５ｅを形成する。第１及び第２
の層間絶縁膜１０，１５とカバー膜９は、CF系ガス、例
えばCHF3にCF4 、Arを加えた混合ガスを用いてエッチン
グされる。
膜１５の上にレジスト１６を塗布し、これを露光、現像
して、メモリセル領域Ａの不純物拡散層６ａの上とキャ
パシタ下部電極１１ａの上と周辺回路領域Ｂの不純物拡
散層６ｂの上にそれぞれホール形成用窓１６ａ〜１６ｅ
を形成する。続いて、第１及び第２の層間絶縁膜１０，
１５、カバー膜９をドライエッチングして、メモリセル
領域Ａの不純物拡散層６ａ、キャパシタ下部電極１１ａ
の上にコンタクトホール１５ａ〜１５ｅを形成するとと
もに、周辺回路領域Ｂの不純物拡散層６ｂの上にもコン
タクトホール１５ｄ、１５ｅを形成する。第１及び第２
の層間絶縁膜１０，１５とカバー膜９は、CF系ガス、例
えばCHF3にCF4 、Arを加えた混合ガスを用いてエッチン
グされる。
【００３８】このエッチングの際には、キャパシタＱの
下部電極１１ａを覆っているAl2O3エンキャップ層１４
のエッチングレートが他の絶縁膜よりも小さいので、下
部電極１１ａの上に形成される浅いコンタクトホール１
５ｃと他のコンタクトホール１５ａ，１５ｂ，１５ｄ，
１５ｅのエッチング深さの違いはエンキャップ層１４に
よって吸収される。
下部電極１１ａを覆っているAl2O3エンキャップ層１４
のエッチングレートが他の絶縁膜よりも小さいので、下
部電極１１ａの上に形成される浅いコンタクトホール１
５ｃと他のコンタクトホール１５ａ，１５ｂ，１５ｄ，
１５ｅのエッチング深さの違いはエンキャップ層１４に
よって吸収される。
【００３９】この場合、第１及び第２の層間絶縁膜１
０，１５を構成するSiO2膜と、カバー膜９を構成するSi
ON膜と、エンキャップ層１４を構成するAl2O3 のそれぞ
れのエッチングレートの比は、１０対４対１となる。な
お、コンタクトホール１５ａ〜１５ｅは、上が広くて下
が狭いテーパ状となり、不純物拡散層６ａ、６ｂの上の
コンタクトホール１５ａ，１５ｂ，１５ｄ，１５ｅの深
さ方向中央での直径は約０．５μｍとなる。
０，１５を構成するSiO2膜と、カバー膜９を構成するSi
ON膜と、エンキャップ層１４を構成するAl2O3 のそれぞ
れのエッチングレートの比は、１０対４対１となる。な
お、コンタクトホール１５ａ〜１５ｅは、上が広くて下
が狭いテーパ状となり、不純物拡散層６ａ、６ｂの上の
コンタクトホール１５ａ，１５ｂ，１５ｄ，１５ｅの深
さ方向中央での直径は約０．５μｍとなる。
【００４０】次に、レジスト１６を除去した後に、図８
に示すように、第２の層間絶縁膜１５の上とコンタクト
ホール１５ａ〜１５ｅの内面にＲｆ前処理エッチングを
行った後、それらの上にスパッタリング法によりチタン
（Ti）膜を２０ｎｍ、窒化チタン(TiN) 膜を５０ｎｍの
厚さに形成し、これらの膜を密着層１７とする。さら
に、フッ化タングステンガス(WF6) 、アルゴン、水素の
混合ガスを使用するＣＶＤ法により、密着層１７の上に
タングステン膜１８を形成する。なお、タングステン膜
１８の成長初期にはシラン（SiH4）ガスも使用する。タ
ングステン膜１８は、各コンタクトホール１５ａ〜１５
ｅを完全に埋め込む厚さ、例えば第２の層間絶縁膜１５
上で５００ｎｍ程度とする。
に示すように、第２の層間絶縁膜１５の上とコンタクト
ホール１５ａ〜１５ｅの内面にＲｆ前処理エッチングを
行った後、それらの上にスパッタリング法によりチタン
（Ti）膜を２０ｎｍ、窒化チタン(TiN) 膜を５０ｎｍの
厚さに形成し、これらの膜を密着層１７とする。さら
に、フッ化タングステンガス(WF6) 、アルゴン、水素の
混合ガスを使用するＣＶＤ法により、密着層１７の上に
タングステン膜１８を形成する。なお、タングステン膜
１８の成長初期にはシラン（SiH4）ガスも使用する。タ
ングステン膜１８は、各コンタクトホール１５ａ〜１５
ｅを完全に埋め込む厚さ、例えば第２の層間絶縁膜１５
上で５００ｎｍ程度とする。
【００４１】なお、コンタクトホール１５ａ〜１５ｅは
それぞれテーパ形状となっているので、それらの中に埋
め込まれたタングステン膜１８には空洞（ス、ボイドと
もいう）が形成され難い。次に、図９に示すように、第
２の層間絶縁膜１５上のタングステン膜１８と密着層１
７をＣＭＰ法により除去し、各コンタクトホール１５ａ
〜１５ｅ内にのみ残す。これにより、コンタクトホール
１５ａ〜１５ｅ内のタングステン膜１８と密着層１７を
プラグ１８ａ〜１８ｅとして使用する。ここで、ＣＭＰ
法の代わりにエッチバックを用いると、タングステン膜
１８のエッチングと密着層１７のエッチングでそれぞれ
異なるエッチングガスが必要となるので、エッチング管
理に手間がかかる。
それぞれテーパ形状となっているので、それらの中に埋
め込まれたタングステン膜１８には空洞（ス、ボイドと
もいう）が形成され難い。次に、図９に示すように、第
２の層間絶縁膜１５上のタングステン膜１８と密着層１
７をＣＭＰ法により除去し、各コンタクトホール１５ａ
〜１５ｅ内にのみ残す。これにより、コンタクトホール
１５ａ〜１５ｅ内のタングステン膜１８と密着層１７を
プラグ１８ａ〜１８ｅとして使用する。ここで、ＣＭＰ
法の代わりにエッチバックを用いると、タングステン膜
１８のエッチングと密着層１７のエッチングでそれぞれ
異なるエッチングガスが必要となるので、エッチング管
理に手間がかかる。
【００４２】なお、メモリセル領域Ａの１つのｐウェル
３ａにおいて、２つのゲート電極５ａ，５ｂに挟まれる
ｎ型不純物拡散領域６ａ上の第１のプラグ１８ａは、後
述するビット線に接続され、さらに、残り２つの第２の
プラグ１８ｂは、後述する配線を介してキャパシタＱの
上部電極１３ａに接続される。さらに、下部電極１１ａ
の上のコンタクトホール１５ｃとその中のプラグ１８ｃ
は、図２２に示したように、誘電体膜１２ａからはみ出
した部分に形成されるものであるが、図９以降の図面で
は、理解を容易にするために、メモリセル領域Ａの不純
物拡散層６ａ上の複数のプラグ１８ａ，１８ｂの延長上
にあるように便宜的に描かれている。
３ａにおいて、２つのゲート電極５ａ，５ｂに挟まれる
ｎ型不純物拡散領域６ａ上の第１のプラグ１８ａは、後
述するビット線に接続され、さらに、残り２つの第２の
プラグ１８ｂは、後述する配線を介してキャパシタＱの
上部電極１３ａに接続される。さらに、下部電極１１ａ
の上のコンタクトホール１５ｃとその中のプラグ１８ｃ
は、図２２に示したように、誘電体膜１２ａからはみ出
した部分に形成されるものであるが、図９以降の図面で
は、理解を容易にするために、メモリセル領域Ａの不純
物拡散層６ａ上の複数のプラグ１８ａ，１８ｂの延長上
にあるように便宜的に描かれている。
【００４３】その後に、コンタクトホール１５ａ〜１５
ｅ形成後の洗浄処理、ＣＭＰ後の洗浄処理等の工程で第
２の層間絶縁膜１５表面に付着したり内部に浸透した水
分を除去するために、再び、真空チャンバ中で３９０℃
の温度で第２の層間絶縁膜１５を加熱して水を外部に放
出させる。このような脱水処理の後に、第２の層間絶縁
膜１５を加熱しながらN2プラズマに曝して膜質を改善す
るアニールを例えば２分間行う。ここで、N2O プラズマ
ではなく、N2プラズマを使用したのは、コンタクトホー
ル１５ａ〜１５ｅ内のタングステン膜１８のエッチング
を防止するためと、脱水してキャパシタの劣化を防止す
るためだけでなく、キャパシタＱを構成する膜が熱スト
レスによって剥がれることを防止するためである。膜の
剥がれは、その周辺の膜との熱ストレスの違い等によっ
て発生する。
ｅ形成後の洗浄処理、ＣＭＰ後の洗浄処理等の工程で第
２の層間絶縁膜１５表面に付着したり内部に浸透した水
分を除去するために、再び、真空チャンバ中で３９０℃
の温度で第２の層間絶縁膜１５を加熱して水を外部に放
出させる。このような脱水処理の後に、第２の層間絶縁
膜１５を加熱しながらN2プラズマに曝して膜質を改善す
るアニールを例えば２分間行う。ここで、N2O プラズマ
ではなく、N2プラズマを使用したのは、コンタクトホー
ル１５ａ〜１５ｅ内のタングステン膜１８のエッチング
を防止するためと、脱水してキャパシタの劣化を防止す
るためだけでなく、キャパシタＱを構成する膜が熱スト
レスによって剥がれることを防止するためである。膜の
剥がれは、その周辺の膜との熱ストレスの違い等によっ
て発生する。
【００４４】続いて、図１０に示すように、第２の層間
絶縁膜１５とプラグ１８ａ〜１８ｅの上に、プラズマＣ
ＶＤ法によりSiON膜を例えば１００ｎｍの厚さに形成す
る。このSiON膜は、シラン（SiH4）とN2O の混合ガスを
用いて形成され、プラグ１８ａ〜１８ｅの酸化を防止す
るための酸化防止膜１９として使用される。ところで、
第２の層間絶縁膜１５のプラズマアニールに使用される
ガス種と酸化防止膜の構成材料は、次のような実験の比
較結果によって選択された。即ち、表１に示すように、
プラズマアニールのガスとしてN2O を使用し、酸化防止
膜としてプラズマＣＶＤ法により形成したシリコン窒化
膜（SiN ）、又は、アニールの前処理をせずにＥＣＲＣ
ＶＤ法により形成したシリコン窒化膜（SiN ）は、それ
ぞれ酸化防止機能を有するが、キャパシタＱに膜剥がれ
が生じるので好ましくない。また、プラズマアニールの
ガスとしてN2O を使用し、ＴＥＯＳを使用するプラズマ
ＣＶＤ法により形成した酸化シリコン（SiO2）膜を酸化
防止膜として用いると、プラグ１８ａ〜１８ｅの酸化防
止機能を有しなかった。また、アニールの前処理をせず
に、プラズマＣＶＤ法により形成した窒化酸化シリコン
（SiON）膜を酸化防止膜として使用すると、キャパシタ
Ｑに膜剥がれが生じた。
絶縁膜１５とプラグ１８ａ〜１８ｅの上に、プラズマＣ
ＶＤ法によりSiON膜を例えば１００ｎｍの厚さに形成す
る。このSiON膜は、シラン（SiH4）とN2O の混合ガスを
用いて形成され、プラグ１８ａ〜１８ｅの酸化を防止す
るための酸化防止膜１９として使用される。ところで、
第２の層間絶縁膜１５のプラズマアニールに使用される
ガス種と酸化防止膜の構成材料は、次のような実験の比
較結果によって選択された。即ち、表１に示すように、
プラズマアニールのガスとしてN2O を使用し、酸化防止
膜としてプラズマＣＶＤ法により形成したシリコン窒化
膜（SiN ）、又は、アニールの前処理をせずにＥＣＲＣ
ＶＤ法により形成したシリコン窒化膜（SiN ）は、それ
ぞれ酸化防止機能を有するが、キャパシタＱに膜剥がれ
が生じるので好ましくない。また、プラズマアニールの
ガスとしてN2O を使用し、ＴＥＯＳを使用するプラズマ
ＣＶＤ法により形成した酸化シリコン（SiO2）膜を酸化
防止膜として用いると、プラグ１８ａ〜１８ｅの酸化防
止機能を有しなかった。また、アニールの前処理をせず
に、プラズマＣＶＤ法により形成した窒化酸化シリコン
（SiON）膜を酸化防止膜として使用すると、キャパシタ
Ｑに膜剥がれが生じた。
【００４５】これに対して、プラズマアニールのガスと
してN2を使用し、プラズマＣＶＤ法により形成した窒化
酸化シリコン膜を酸化防止膜として用いると、プラグ１
８ａ〜１８ｅの酸化防止機能を有し、キャパシタＱに膜
剥がれが生じなかった。表１に示したように、N2O プラ
ズマアニールを例えば、１．５〜２．０分間行うと、脱
水効果が大きいが、プラグ１８ａ〜１８ｅを構成するタ
ングステン膜１８や密着層１７が酸化され易い。なお、
プラズマアニール用のガスには、窒素の他の不活性ガ
ス、例えばアルゴン、ネオン、ヘリウムであってもよ
い。
してN2を使用し、プラズマＣＶＤ法により形成した窒化
酸化シリコン膜を酸化防止膜として用いると、プラグ１
８ａ〜１８ｅの酸化防止機能を有し、キャパシタＱに膜
剥がれが生じなかった。表１に示したように、N2O プラ
ズマアニールを例えば、１．５〜２．０分間行うと、脱
水効果が大きいが、プラグ１８ａ〜１８ｅを構成するタ
ングステン膜１８や密着層１７が酸化され易い。なお、
プラズマアニール用のガスには、窒素の他の不活性ガ
ス、例えばアルゴン、ネオン、ヘリウムであってもよ
い。
【００４６】
【表１】
【００４７】次に、図１１に示すように、フォトリソグ
ラフィー法によりエンキャップ層１４と第２の層間絶縁
膜１５をパターニングして、キャパシタＱの上部電極１
３ａ上にコンタクトホール１５ｆを形成する。この後
に、５５０℃、６０分間の条件で、キャパシタＱの誘電
体膜１２ａを酸素雰囲気中でアニールして、誘電体膜１
２ａの膜質を改善する。この場合、プラグ１８ａ〜１８
ｅは酸化防止膜１９によって酸化が防止される。
ラフィー法によりエンキャップ層１４と第２の層間絶縁
膜１５をパターニングして、キャパシタＱの上部電極１
３ａ上にコンタクトホール１５ｆを形成する。この後
に、５５０℃、６０分間の条件で、キャパシタＱの誘電
体膜１２ａを酸素雰囲気中でアニールして、誘電体膜１
２ａの膜質を改善する。この場合、プラグ１８ａ〜１８
ｅは酸化防止膜１９によって酸化が防止される。
【００４８】その後に、図１２に示すように、CF系のガ
スを用いてSiON酸化防止膜１９をドライエッチングす
る。第２の層間絶縁膜１５に対して酸化防止膜１９を選
択エッチングすることは難しいので、酸化防止膜１９の
エッチング時には第２の層間絶縁膜１５も僅かにエッチ
ングされる。この結果、プラグ１８ａ〜１８ｅは、第２
の層間絶縁膜１５の上面から僅かに突出した状態にな
る。
スを用いてSiON酸化防止膜１９をドライエッチングす
る。第２の層間絶縁膜１５に対して酸化防止膜１９を選
択エッチングすることは難しいので、酸化防止膜１９の
エッチング時には第２の層間絶縁膜１５も僅かにエッチ
ングされる。この結果、プラグ１８ａ〜１８ｅは、第２
の層間絶縁膜１５の上面から僅かに突出した状態にな
る。
【００４９】次に、ＲＦエッチング法によりプラグ１８
ａ〜１８ｅ、上部電極１３ａの各表面を約１０ｎｍエッ
チングして清浄面を露出させる。その後に、図１３に示
すように、第２の層間絶縁膜１５、プラグ１８ａ〜１８
ｅ、キャパシタＱのコンタクトホール１５ｆの上に、ア
ルミニウムを含む４層構造の導電膜をスパッタ法により
形成する。その導電膜は、下から順に、膜厚５０ｎｍの
窒化チタン膜、膜厚５００ｎｍの銅含有（０．５％）ア
ルミニウム膜、膜厚５ｎｍのチタン膜、膜厚１００ｎｍ
の窒化チタン膜である。
ａ〜１８ｅ、上部電極１３ａの各表面を約１０ｎｍエッ
チングして清浄面を露出させる。その後に、図１３に示
すように、第２の層間絶縁膜１５、プラグ１８ａ〜１８
ｅ、キャパシタＱのコンタクトホール１５ｆの上に、ア
ルミニウムを含む４層構造の導電膜をスパッタ法により
形成する。その導電膜は、下から順に、膜厚５０ｎｍの
窒化チタン膜、膜厚５００ｎｍの銅含有（０．５％）ア
ルミニウム膜、膜厚５ｎｍのチタン膜、膜厚１００ｎｍ
の窒化チタン膜である。
【００５０】そして、その導電膜をフォトリソグラフィ
ー法によりパターニングして、図１３に示すように、コ
ンタクトパッド２０ａ、２０ｃと一層目の配線２０ｂ、
２０ｄ〜２０ｆを形成する。ここで、メモリセル領域Ａ
において、ｐウェル３ａの上の２つのゲート電極５ａ，
５ｂの間にあるプラグ１８ａの上にはコンタクトパッド
２０ａが形成されている。また、素子分離絶縁膜２とゲ
ート電極５ａ，５ｂの間にあるプラグ１８ｂとキャパシ
タＱの上部電極１３ａはコンタクトホール１５ｆを通し
て配線２０ｂによって接続される。さらに、キャパシタ
Ｑの下部電極１１ａ上のプラグ１８ｃ上には、図２２に
示す配置で、別のコンタクトパッド２０ｃが形成されて
いる。
ー法によりパターニングして、図１３に示すように、コ
ンタクトパッド２０ａ、２０ｃと一層目の配線２０ｂ、
２０ｄ〜２０ｆを形成する。ここで、メモリセル領域Ａ
において、ｐウェル３ａの上の２つのゲート電極５ａ，
５ｂの間にあるプラグ１８ａの上にはコンタクトパッド
２０ａが形成されている。また、素子分離絶縁膜２とゲ
ート電極５ａ，５ｂの間にあるプラグ１８ｂとキャパシ
タＱの上部電極１３ａはコンタクトホール１５ｆを通し
て配線２０ｂによって接続される。さらに、キャパシタ
Ｑの下部電極１１ａ上のプラグ１８ｃ上には、図２２に
示す配置で、別のコンタクトパッド２０ｃが形成されて
いる。
【００５１】なお、フォトリソグラフィー法に使用され
るレジストパターンは、コンタクトパッド２０ａ、配線
２０ｂ等を形成した後に除去される。次に、図１４に示
すように、ＴＥＯＳをソースに用いたプラズマＣＶＤ法
によりSiO2膜を第３の層間絶縁膜２１として２３００ｎ
ｍの厚さに形成し、この層間絶縁膜２１により第２の層
間絶縁膜１５、コンタクトパッド２０ａ，２０ｃ及び配
線２０ｂ等を覆う。続いて、第３の層間絶縁膜２１の表
面をＣＭＰ法により平坦化する。
るレジストパターンは、コンタクトパッド２０ａ、配線
２０ｂ等を形成した後に除去される。次に、図１４に示
すように、ＴＥＯＳをソースに用いたプラズマＣＶＤ法
によりSiO2膜を第３の層間絶縁膜２１として２３００ｎ
ｍの厚さに形成し、この層間絶縁膜２１により第２の層
間絶縁膜１５、コンタクトパッド２０ａ，２０ｃ及び配
線２０ｂ等を覆う。続いて、第３の層間絶縁膜２１の表
面をＣＭＰ法により平坦化する。
【００５２】この後に、真空チャンバ中で３９０℃の温
度で第３の層間絶縁膜２１を加熱して水を外部に放出さ
せる。このような脱水処理の後に、第３の層間絶縁膜２
１を加熱しながらN2O プラズマに曝して脱水と膜質改善
を行う。ところで、ＴＥＯＳを用いたプラズマＣＶＤ法
により形成された第３の層間絶縁膜２１は、カバレッジ
が悪く、その中に空洞（ス）２１ａが形成される。空洞
２１ａは、配線２０ｂ，２０ｄ〜２０ｆ、パッド２０
ａ，２０ｃの相互間で発生し、それらの間隔が大きいほ
ど空洞２１ａの位置が高くなる。そして、第３の層間絶
縁膜２１の平坦化処理によって空洞２１の一部が露出す
る。その空洞２１ａ内に導電材が埋め込まれると、第３
の層間絶縁膜２１の上に形成される複数の配線が空洞２
１ａを介して短絡するおそれがある。
度で第３の層間絶縁膜２１を加熱して水を外部に放出さ
せる。このような脱水処理の後に、第３の層間絶縁膜２
１を加熱しながらN2O プラズマに曝して脱水と膜質改善
を行う。ところで、ＴＥＯＳを用いたプラズマＣＶＤ法
により形成された第３の層間絶縁膜２１は、カバレッジ
が悪く、その中に空洞（ス）２１ａが形成される。空洞
２１ａは、配線２０ｂ，２０ｄ〜２０ｆ、パッド２０
ａ，２０ｃの相互間で発生し、それらの間隔が大きいほ
ど空洞２１ａの位置が高くなる。そして、第３の層間絶
縁膜２１の平坦化処理によって空洞２１の一部が露出す
る。その空洞２１ａ内に導電材が埋め込まれると、第３
の層間絶縁膜２１の上に形成される複数の配線が空洞２
１ａを介して短絡するおそれがある。
【００５３】そこで、図１５に示すように、ＴＥＯＳを
用いてプラズマＣＶＤ法によりSiO2よりなる保護絶縁膜
２２を第３の層間絶縁膜２１の上に１００ｎｍ以上の厚
さに形成し、これにより空洞２１ａを覆う。この後に、
真空チャンバ中で３９０℃の温度で保護絶縁膜２２の脱
水処理をし、加熱しながらN2O プラズマに曝して脱水と
膜質改善を行う。
用いてプラズマＣＶＤ法によりSiO2よりなる保護絶縁膜
２２を第３の層間絶縁膜２１の上に１００ｎｍ以上の厚
さに形成し、これにより空洞２１ａを覆う。この後に、
真空チャンバ中で３９０℃の温度で保護絶縁膜２２の脱
水処理をし、加熱しながらN2O プラズマに曝して脱水と
膜質改善を行う。
【００５４】次に、図１６に示すような構造となるまで
の工程を説明する。まず、フォトリソグラフィー法によ
り第３の層間絶縁膜２１と保護絶縁膜２２をパターニン
グして、メモリセル領域Ａのｐウェル３ａの真ん中にあ
るコンタクトパッド２０ａの上と、キャパシタＱの下部
電極１１ａの上の配線２０ｃと、周辺回路領域Ｂの配線
２０ｆの上にホール２２ａ〜２２ｃを形成する。
の工程を説明する。まず、フォトリソグラフィー法によ
り第３の層間絶縁膜２１と保護絶縁膜２２をパターニン
グして、メモリセル領域Ａのｐウェル３ａの真ん中にあ
るコンタクトパッド２０ａの上と、キャパシタＱの下部
電極１１ａの上の配線２０ｃと、周辺回路領域Ｂの配線
２０ｆの上にホール２２ａ〜２２ｃを形成する。
【００５５】次に、保護絶縁膜２２の上面とホール２２
ａ〜２２ｃの内面の上に、Ｒｆ前処理エッチングを行っ
た後、膜厚９０ｎｍ〜１５０ｎｍの窒化チタン(TiN) よ
りなる密着層２３をスパッタ法により形成し、その後、
ホール２２ａ〜２２ｃを埋め込むようにブランケットタ
ングステン膜２４をＣＶＤ法により例えば８００ｎｍの
厚さに形成する。このブランケットタングステン膜２４
の成長には、WF6 、H2を含むソースガスを使用する。と
ころで、密着層２３の膜厚を９０ｎｍ以上としたのは、
比較的厚いタングステン膜２４の形成に使用されるH2が
保護絶縁膜２２内に浸透してキャパシタＱへダメージを
与えることを緩和するためである。なお、上記したよう
に、図８に示したタングステン膜１８は直径の小さいコ
ンタクトホール１５ａ〜１５ｆ内に充填するために薄く
形成されるので、その上のTiN 密着層１７の膜厚は５０
ｎｍと薄くてもよい。
ａ〜２２ｃの内面の上に、Ｒｆ前処理エッチングを行っ
た後、膜厚９０ｎｍ〜１５０ｎｍの窒化チタン(TiN) よ
りなる密着層２３をスパッタ法により形成し、その後、
ホール２２ａ〜２２ｃを埋め込むようにブランケットタ
ングステン膜２４をＣＶＤ法により例えば８００ｎｍの
厚さに形成する。このブランケットタングステン膜２４
の成長には、WF6 、H2を含むソースガスを使用する。と
ころで、密着層２３の膜厚を９０ｎｍ以上としたのは、
比較的厚いタングステン膜２４の形成に使用されるH2が
保護絶縁膜２２内に浸透してキャパシタＱへダメージを
与えることを緩和するためである。なお、上記したよう
に、図８に示したタングステン膜１８は直径の小さいコ
ンタクトホール１５ａ〜１５ｆ内に充填するために薄く
形成されるので、その上のTiN 密着層１７の膜厚は５０
ｎｍと薄くてもよい。
【００５６】次に、図１７に示すように、ブラケットタ
ングステン膜２４をエッチバックしてホール２２ａ〜２
２ｃの中にのみ残し、ホール２２ａ〜２２ｃ内のブラケ
ットタングステン膜２４を二層目のプラグ２５ａ〜２５
ｃとして使用する。これにより、保護絶縁膜２２の上に
はTiN 密着層２３が残った状態となる。次に、図１８に
示すように、TiN 密着層２３、プラグ２５ａ〜２５ｃの
上に３層構造の導電膜２６をスパッタ法により形成す
る。その導電膜２６は、下から順に、膜厚５００ｎｍの
銅含有（０．５％）アルミニウム膜、膜厚５ｎｍのチタ
ン膜、膜厚１００ｎｍの窒化チタン膜である。
ングステン膜２４をエッチバックしてホール２２ａ〜２
２ｃの中にのみ残し、ホール２２ａ〜２２ｃ内のブラケ
ットタングステン膜２４を二層目のプラグ２５ａ〜２５
ｃとして使用する。これにより、保護絶縁膜２２の上に
はTiN 密着層２３が残った状態となる。次に、図１８に
示すように、TiN 密着層２３、プラグ２５ａ〜２５ｃの
上に３層構造の導電膜２６をスパッタ法により形成す
る。その導電膜２６は、下から順に、膜厚５００ｎｍの
銅含有（０．５％）アルミニウム膜、膜厚５ｎｍのチタ
ン膜、膜厚１００ｎｍの窒化チタン膜である。
【００５７】そして、導電膜２６をフォトリソグラフィ
ー法により図１９に示すようにパターニングして、二層
目のコンタクトパッド、二層目のアルミニウム配線を形
成する。例えば、メモリセル領域Ａにおいて、ｐウェル
３ａの中央の不純物拡散層６ａの上方にはプラグ１８
ａ，２５ａ、コンタクトパッド２０ａを介して接続され
るビット線２６ａが形成され、また、キャパシタＱの下
部電極１１ａの上方には、プラグ１８ｃ，２５ｂ、コン
タクトパッド２０ｃを介して接続される二層目の配線２
６ｂが形成され、さらに周辺回路領域Ｂの一層目のアル
ミニウム配線２０ｆの上にはプラグ２５ｃを介して接続
される二層目のアルミニウム配線２６ｃが形成されてい
る。この状態の平面図を示すと、図２２のようになる。
ー法により図１９に示すようにパターニングして、二層
目のコンタクトパッド、二層目のアルミニウム配線を形
成する。例えば、メモリセル領域Ａにおいて、ｐウェル
３ａの中央の不純物拡散層６ａの上方にはプラグ１８
ａ，２５ａ、コンタクトパッド２０ａを介して接続され
るビット線２６ａが形成され、また、キャパシタＱの下
部電極１１ａの上方には、プラグ１８ｃ，２５ｂ、コン
タクトパッド２０ｃを介して接続される二層目の配線２
６ｂが形成され、さらに周辺回路領域Ｂの一層目のアル
ミニウム配線２０ｆの上にはプラグ２５ｃを介して接続
される二層目のアルミニウム配線２６ｃが形成されてい
る。この状態の平面図を示すと、図２２のようになる。
【００５８】次に、図１５〜図１９に示したような工程
を繰り返して、図２０に示すような構造を形成する。そ
の工程は次のようになる。まず、ＴＥＯＳをソースに用
いたプラズマＣＶＤ法によりSiO2膜を第４の層間絶縁膜
２７として２３００ｎｍの厚さに形成し、この層間絶縁
膜２７により下側の保護絶縁膜２２、配線２６ａ〜２６
ｃを覆う。続いて、第４の層間絶縁膜２７の表面をＣＭ
Ｐ法により平坦化する。この後に、真空チャンバ中で３
９０℃の温度で第４の層間絶縁膜２７を加熱して水を外
部に放出させる。このような脱水処理の後に、第４の層
間絶縁膜２７をN2O プラズマに曝して膜質を改善する。
を繰り返して、図２０に示すような構造を形成する。そ
の工程は次のようになる。まず、ＴＥＯＳをソースに用
いたプラズマＣＶＤ法によりSiO2膜を第４の層間絶縁膜
２７として２３００ｎｍの厚さに形成し、この層間絶縁
膜２７により下側の保護絶縁膜２２、配線２６ａ〜２６
ｃを覆う。続いて、第４の層間絶縁膜２７の表面をＣＭ
Ｐ法により平坦化する。この後に、真空チャンバ中で３
９０℃の温度で第４の層間絶縁膜２７を加熱して水を外
部に放出させる。このような脱水処理の後に、第４の層
間絶縁膜２７をN2O プラズマに曝して膜質を改善する。
【００５９】続いて、ＴＥＯＳを用いてプラズマＣＶＤ
法によりSiO2よりなる上側の保護絶縁膜２８を第４の層
間絶縁膜２７の上に１００ｎｍ以上の厚さに形成する。
この後に、真空チャンバ中で３９０℃の温度で保護絶縁
膜２２の脱水処理をし、加熱しながらN2O プラズマに曝
して膜質を改善する。さらに、フォトリソグラフィー法
により第４の層間絶縁膜２７と保護絶縁膜２８をパター
ニングして、キャパシタＱの下部電極１１ａに電気的に
接続される二層目のアルミニウム配線２６ｂの上にホー
ル２７ａを形成する。フォトリソグラフィー法にはレジ
ストマスクを用いるがホール２７ａを形成した後に除去
される。
法によりSiO2よりなる上側の保護絶縁膜２８を第４の層
間絶縁膜２７の上に１００ｎｍ以上の厚さに形成する。
この後に、真空チャンバ中で３９０℃の温度で保護絶縁
膜２２の脱水処理をし、加熱しながらN2O プラズマに曝
して膜質を改善する。さらに、フォトリソグラフィー法
により第４の層間絶縁膜２７と保護絶縁膜２８をパター
ニングして、キャパシタＱの下部電極１１ａに電気的に
接続される二層目のアルミニウム配線２６ｂの上にホー
ル２７ａを形成する。フォトリソグラフィー法にはレジ
ストマスクを用いるがホール２７ａを形成した後に除去
される。
【００６０】次に、保護絶縁膜２８の上面とホール２７
ａの内面の上に、膜厚９０ｎｍ〜１５０ｎｍの窒化チタ
ン(TiN) よりなる密着層２９をスパッタ法により形成
し、その後、ホール２７ａを埋め込むようにブランケッ
トタングステン膜をＣＶＤ法により８００ｎｍの厚さに
形成する。さらにに、ブラケットタングステン膜をエッ
チバックしてホール２７ａの中にのみ残し、ホール２７
ａ内のブラケットタングステン膜を三層目のプラグ３０
として使用する。
ａの内面の上に、膜厚９０ｎｍ〜１５０ｎｍの窒化チタ
ン(TiN) よりなる密着層２９をスパッタ法により形成
し、その後、ホール２７ａを埋め込むようにブランケッ
トタングステン膜をＣＶＤ法により８００ｎｍの厚さに
形成する。さらにに、ブラケットタングステン膜をエッ
チバックしてホール２７ａの中にのみ残し、ホール２７
ａ内のブラケットタングステン膜を三層目のプラグ３０
として使用する。
【００６１】これにより、保護絶縁膜２８の上にはTiN
密着層２９が残った状態となる。その後、密着層２９、
プラグ３０の上に２層構造の導電膜をスパッタ法により
形成する。その導電膜は、下から順に、膜厚５００ｎｍ
の銅含有（０．５％）アルミニウム膜、膜厚１００ｎｍ
の窒化チタン膜である。そして、導電膜をフォトリソグ
ラフィー法によりパターニングして、三層目のアルミニ
ウム配線３１ａ〜３１ｃを形成する。
密着層２９が残った状態となる。その後、密着層２９、
プラグ３０の上に２層構造の導電膜をスパッタ法により
形成する。その導電膜は、下から順に、膜厚５００ｎｍ
の銅含有（０．５％）アルミニウム膜、膜厚１００ｎｍ
の窒化チタン膜である。そして、導電膜をフォトリソグ
ラフィー法によりパターニングして、三層目のアルミニ
ウム配線３１ａ〜３１ｃを形成する。
【００６２】次に、図２１に示すように、ＴＥＯＳをソ
ースに用いたプラズマＣＶＤ法によってSiO2よりなる保
護絶縁膜３２を１００ｎｍの厚さに形成する。その後
に、真空チャンバ中で３９０℃の温度で保護絶縁膜３２
を加熱して水を外部に放出させる。このような脱水処理
の後に、保護絶縁膜３２をN2O プラズマに曝して脱水と
ともに膜質を改善する。
ースに用いたプラズマＣＶＤ法によってSiO2よりなる保
護絶縁膜３２を１００ｎｍの厚さに形成する。その後
に、真空チャンバ中で３９０℃の温度で保護絶縁膜３２
を加熱して水を外部に放出させる。このような脱水処理
の後に、保護絶縁膜３２をN2O プラズマに曝して脱水と
ともに膜質を改善する。
【００６３】続いて、保護絶縁膜３２上にシリコン窒化
膜３３をＣＶＤ法により３５０ｎｍの厚さに形成して保
護絶縁膜３２への水の侵入を阻止する。その後に、シリ
コン窒化膜３３の上にポリイミド膜を３μｍの厚さに塗
布し、これを２３０℃で３０分間のベークを施して、こ
れをカバー膜３４とする。上記した実施形態では、シリ
コン基板１に形成されたＭＯＳＦＥＴの上に第１の層間
絶縁膜１０を形成し、その上にキャパシタＱを形成した
後に、キャパシタＱ上に第２の層間絶縁膜１５を形成
し、ついで、第２の層間絶縁膜１５をＣＭＰ法により平
坦化した。これにより、第２の層間絶縁膜１５の表面が
平坦となっている状態で、下部電極１１ａの上のホール
１５ｃと上部電極１３ａの上のホール１５ｆの深さが異
なってしまう。
膜３３をＣＶＤ法により３５０ｎｍの厚さに形成して保
護絶縁膜３２への水の侵入を阻止する。その後に、シリ
コン窒化膜３３の上にポリイミド膜を３μｍの厚さに塗
布し、これを２３０℃で３０分間のベークを施して、こ
れをカバー膜３４とする。上記した実施形態では、シリ
コン基板１に形成されたＭＯＳＦＥＴの上に第１の層間
絶縁膜１０を形成し、その上にキャパシタＱを形成した
後に、キャパシタＱ上に第２の層間絶縁膜１５を形成
し、ついで、第２の層間絶縁膜１５をＣＭＰ法により平
坦化した。これにより、第２の層間絶縁膜１５の表面が
平坦となっている状態で、下部電極１１ａの上のホール
１５ｃと上部電極１３ａの上のホール１５ｆの深さが異
なってしまう。
【００６４】そこで、メモリセル領域ＡのＭＯＳＦＥＴ
のソース／ドレインとなる不純物拡散層６ａの上とキャ
パシタＱの下部電極１１ａの上にそれぞれコンタクトホ
ール１５ａ〜１５ｃを同時に形成し、さらに同じ工程
で、周辺回路領域Ｂの不純物拡散層６ｂの上にコンタク
トホール１５ｄ，１５ｅを形成する工程を採用した。そ
して、各コンタクトホール１５ａ〜１５ｅの中にプラグ
１８ａ〜１８ｅを埋め込んだ後に、キャパシタＱの上部
電極１３ａの上にコンタクトホール１５ｆを形成するよ
うにした。
のソース／ドレインとなる不純物拡散層６ａの上とキャ
パシタＱの下部電極１１ａの上にそれぞれコンタクトホ
ール１５ａ〜１５ｃを同時に形成し、さらに同じ工程
で、周辺回路領域Ｂの不純物拡散層６ｂの上にコンタク
トホール１５ｄ，１５ｅを形成する工程を採用した。そ
して、各コンタクトホール１５ａ〜１５ｅの中にプラグ
１８ａ〜１８ｅを埋め込んだ後に、キャパシタＱの上部
電極１３ａの上にコンタクトホール１５ｆを形成するよ
うにした。
【００６５】即ち、キャパシタＱの上部電極１３ａの上
と下部電極１３ｂの上のそれぞれのホール１５ｃ，１５
ｆを同時に開口するのではなく、下部電極１１ａの上の
ホール１５ｃを不純物拡散層６ａ上のホール１５ａ，１
５ｂと同時に形成し、続いてそれらのホール１５ａ〜１
５ｅ内にプラグ１８ａ〜１８ｅを埋め込み、その後に上
部電極１３ａの上にホール１５ｆを単独で形成するよう
にしたので、上部電極１３ａの上にホール１５ｆを形成
する際に、誘電体膜１２ａの劣化、キャパシタ特性の悪
化が防止される。
と下部電極１３ｂの上のそれぞれのホール１５ｃ，１５
ｆを同時に開口するのではなく、下部電極１１ａの上の
ホール１５ｃを不純物拡散層６ａ上のホール１５ａ，１
５ｂと同時に形成し、続いてそれらのホール１５ａ〜１
５ｅ内にプラグ１８ａ〜１８ｅを埋め込み、その後に上
部電極１３ａの上にホール１５ｆを単独で形成するよう
にしたので、上部電極１３ａの上にホール１５ｆを形成
する際に、誘電体膜１２ａの劣化、キャパシタ特性の悪
化が防止される。
【００６６】しかも、下部電極１１ａの上にホール１５
ｃを形成し、その中にプラグ１８ｃを充填するための新
たな工程を加える必要が無い。また、キャパシタＱとＭ
ＯＳＦＥＴを覆う第２の層間絶縁膜１５に形成されるコ
ンタクトホール１５ａ〜１５ｆは２度のパターニング工
程で済むことになる。さらに、キャパシタＱの上部電極
１３ａの上のコンタクトホール１５ｆ内には密着層とタ
ングステン膜を充填せずに、第２の層間絶縁膜１５上に
形成される一層目のアルミニウム配線２０ｂを直に接続
したので、タングステン膜を形成する際に使用される還
元性のガスによって受けるキャパシタの損傷は抑制され
る。
ｃを形成し、その中にプラグ１８ｃを充填するための新
たな工程を加える必要が無い。また、キャパシタＱとＭ
ＯＳＦＥＴを覆う第２の層間絶縁膜１５に形成されるコ
ンタクトホール１５ａ〜１５ｆは２度のパターニング工
程で済むことになる。さらに、キャパシタＱの上部電極
１３ａの上のコンタクトホール１５ｆ内には密着層とタ
ングステン膜を充填せずに、第２の層間絶縁膜１５上に
形成される一層目のアルミニウム配線２０ｂを直に接続
したので、タングステン膜を形成する際に使用される還
元性のガスによって受けるキャパシタの損傷は抑制され
る。
【００６７】また、上部電極１３ａ上のコンタクトホー
ル１５ｆから引き出されるそのアルミニウム配線２０ｂ
は、ＭＯＳＦＥＴの不純物拡散層６ａの上のプラグ１８
ｂの上に延びてキャパシタ上部電極１３ａと接続してい
るので、構造が複雑化することはない。ところで、上記
した工程では、キャパシタＱの下部電極１１ａに接続さ
れる一層目のプラグ１８ｃの上にコンタクトパッド２０
ｃ，２６ｂ及びプラグ２５ｂ，３０を介して二層目の配
線２６ｂを形成するようにしたが、図２３に示すよう
に、コンタクトパッド２０ｃの代わりに一層目のアルミ
ニウム配線２０ｇを接続した構造を採用してもよい。こ
れにより、コンタクトパッド２０ｃ，２６ｂ及びプラグ
２５ｂ，３０が不要になる。
ル１５ｆから引き出されるそのアルミニウム配線２０ｂ
は、ＭＯＳＦＥＴの不純物拡散層６ａの上のプラグ１８
ｂの上に延びてキャパシタ上部電極１３ａと接続してい
るので、構造が複雑化することはない。ところで、上記
した工程では、キャパシタＱの下部電極１１ａに接続さ
れる一層目のプラグ１８ｃの上にコンタクトパッド２０
ｃ，２６ｂ及びプラグ２５ｂ，３０を介して二層目の配
線２６ｂを形成するようにしたが、図２３に示すよう
に、コンタクトパッド２０ｃの代わりに一層目のアルミ
ニウム配線２０ｇを接続した構造を採用してもよい。こ
れにより、コンタクトパッド２０ｃ，２６ｂ及びプラグ
２５ｂ，３０が不要になる。
【００６８】ところで、図１０ではプラグ１８ａ〜１８
ｅの酸化を防止するために、酸素ブロック性の高い窒化
シリコン（SiN ）膜を酸化防止膜１９として使用してい
る。しかし、プラズマＣＶＤ法によるシリコン窒化膜の
成膜時にSiH4を用いているので、プラズマの分解で水素
が発生し、強誘電体膜１２の劣化を促進させる。しか
も、窒化シリコン膜中には水素が含まれているので、こ
れをエッチングする際にも水素が発生して、せっかく回
復した強誘電体膜の特性が劣化され易い。
ｅの酸化を防止するために、酸素ブロック性の高い窒化
シリコン（SiN ）膜を酸化防止膜１９として使用してい
る。しかし、プラズマＣＶＤ法によるシリコン窒化膜の
成膜時にSiH4を用いているので、プラズマの分解で水素
が発生し、強誘電体膜１２の劣化を促進させる。しか
も、窒化シリコン膜中には水素が含まれているので、こ
れをエッチングする際にも水素が発生して、せっかく回
復した強誘電体膜の特性が劣化され易い。
【００６９】しかし、SiON膜の代わりに、ＴＥＯＳガス
を用いてプラズマＣＶＤ法により形成した膜厚１００ｎ
ｍのSiO2膜を用いると、プラグ１８ａ〜１８ｅの酸化を
防止する能力が小さいことが表１で明らかにされた。な
お、ＴＥＯＳガスを用いてプラズマＣＶＤ法により形成
したSiO2膜を、以下にＴＥＯＳ膜ともいう。
を用いてプラズマＣＶＤ法により形成した膜厚１００ｎ
ｍのSiO2膜を用いると、プラグ１８ａ〜１８ｅの酸化を
防止する能力が小さいことが表１で明らかにされた。な
お、ＴＥＯＳガスを用いてプラズマＣＶＤ法により形成
したSiO2膜を、以下にＴＥＯＳ膜ともいう。
【００７０】
【表２】
【００７１】表２は、酸化防止膜の膜種と膜厚と酸化条
件を示した実験結果である。表２によれば、SiON膜の酸
化防止機能が高いことがわかり、また、ファーネス炉内
での５５０〜６５０℃の加熱後のＴＥＯＳ膜は、膜厚が
２５０ｎｍ以上であれば、酸化防止能力が高いことがわ
かる。従って、酸化防止膜１９としてＴＥＯＳ膜を用い
る場合であって６５０℃〜５５０℃で加熱する場合には
その膜厚を２５０ｎｍ以上とする。また、ＲＴＡ（８５
０℃）後に酸化した後にタングステンプラグの酸化を防
止するためには、ＴＥＯＳ酸化防止膜を７５ｎｍ以上と
すのが好ましい。なお、CF系ガスを用いてエッチングす
る場合に、膜厚２５０ｎｍのＴＥＯＳ膜のエッチング時
間は膜厚１００ｎｍのSiON膜のエッチング時間よりも２
０％程度短くなる。
件を示した実験結果である。表２によれば、SiON膜の酸
化防止機能が高いことがわかり、また、ファーネス炉内
での５５０〜６５０℃の加熱後のＴＥＯＳ膜は、膜厚が
２５０ｎｍ以上であれば、酸化防止能力が高いことがわ
かる。従って、酸化防止膜１９としてＴＥＯＳ膜を用い
る場合であって６５０℃〜５５０℃で加熱する場合には
その膜厚を２５０ｎｍ以上とする。また、ＲＴＡ（８５
０℃）後に酸化した後にタングステンプラグの酸化を防
止するためには、ＴＥＯＳ酸化防止膜を７５ｎｍ以上と
すのが好ましい。なお、CF系ガスを用いてエッチングす
る場合に、膜厚２５０ｎｍのＴＥＯＳ膜のエッチング時
間は膜厚１００ｎｍのSiON膜のエッチング時間よりも２
０％程度短くなる。
【００７２】なお、表２の結果は、ＫＬＡ欠陥検査測定
器を用いて欠陥個数を測定したものであり、SiONの１９
１３個というのは、タングステンプラグの酸化数ではな
くてアニールによって膜中に起きた欠陥を数えた者であ
る。また、表２中の測定レンジオーバーというのは、酸
化数が極めて多いことを示している。表２におけるＴＥ
ＯＳ膜は、３００〜５００℃の温度範囲でＴＥＯＳガス
を原料にする有機ソースを用いて単周波又は２周波を用
いたプラズマＣＶＤで形成される。そして、そのＴＥＯ
Ｓ膜は屈折率１．４４〜１．４８の値を持ち、ストレス
値が１×108 dyne/cm2以上の値を持つことが好ましい。
器を用いて欠陥個数を測定したものであり、SiONの１９
１３個というのは、タングステンプラグの酸化数ではな
くてアニールによって膜中に起きた欠陥を数えた者であ
る。また、表２中の測定レンジオーバーというのは、酸
化数が極めて多いことを示している。表２におけるＴＥ
ＯＳ膜は、３００〜５００℃の温度範囲でＴＥＯＳガス
を原料にする有機ソースを用いて単周波又は２周波を用
いたプラズマＣＶＤで形成される。そして、そのＴＥＯ
Ｓ膜は屈折率１．４４〜１．４８の値を持ち、ストレス
値が１×108 dyne/cm2以上の値を持つことが好ましい。
【００７３】ところで、図４に示したエンキャップ層１
４は、第２の層間絶縁膜１５にコンタクトホール１５ａ
〜１５ｅを形成する際に連続してエッチングしている
が、図２４に示すように、エッチングせずに残し、図８
に示した密着層１７を形成する前にＲＦエッチングによ
り除去しても良い。また、図１１に示したように、キャ
パシタＱの上部電極１３ａの上にコンタクトホール１５
ｆを形成する際に、連続してエンキャップ層１４をエッ
チングしたが、図２５に示すように残すようにして、図
１３に示した配線２０ｂ等を構成する導電膜を形成する
前の工程でＲＦエッチングにより除去してもよい。これ
らによれば、コンタクトホール１５ａ〜１５ｅの開口
時、或いは、酸化防止膜１９のエッチング時に強誘電体
キャパシタＱにダメージを与えなくて済む。
４は、第２の層間絶縁膜１５にコンタクトホール１５ａ
〜１５ｅを形成する際に連続してエッチングしている
が、図２４に示すように、エッチングせずに残し、図８
に示した密着層１７を形成する前にＲＦエッチングによ
り除去しても良い。また、図１１に示したように、キャ
パシタＱの上部電極１３ａの上にコンタクトホール１５
ｆを形成する際に、連続してエンキャップ層１４をエッ
チングしたが、図２５に示すように残すようにして、図
１３に示した配線２０ｂ等を構成する導電膜を形成する
前の工程でＲＦエッチングにより除去してもよい。これ
らによれば、コンタクトホール１５ａ〜１５ｅの開口
時、或いは、酸化防止膜１９のエッチング時に強誘電体
キャパシタＱにダメージを与えなくて済む。
【００７４】また、キャパシタＱの下部電極１１ａをパ
ターニングする前にエンキャップ層１４を形成するので
はなく、図２６に示すように下部電極１１ａをパターニ
ングした後に、図２７に示すように、キャパシタＱの全
体と第２の層間絶縁膜１０をエンキャップ層１４によっ
て覆うようにしてもよい。上記したプラグは、タングス
テンから形成しているが、チタン、アルミニウム、銅、
クロム、亜鉛、コバルト、タンタル、鉄、亜鉛、ニッケ
ル、マグネシウム、モリブデン、リチウムの元素を１つ
でも含む単層膜及びそれらの積層膜であってもよい。
ターニングする前にエンキャップ層１４を形成するので
はなく、図２６に示すように下部電極１１ａをパターニ
ングした後に、図２７に示すように、キャパシタＱの全
体と第２の層間絶縁膜１０をエンキャップ層１４によっ
て覆うようにしてもよい。上記したプラグは、タングス
テンから形成しているが、チタン、アルミニウム、銅、
クロム、亜鉛、コバルト、タンタル、鉄、亜鉛、ニッケ
ル、マグネシウム、モリブデン、リチウムの元素を１つ
でも含む単層膜及びそれらの積層膜であってもよい。
【００７５】（付記１）半導体基板に形成された第１の
不純物領域及び第２の不純物領域と該半導体基板上に形
成されたゲート電極とを有するトランジスタと、前記ト
ランジスタを覆う第１の絶縁膜と、前記第１の絶縁膜の
上に形成され、強誘電体材料と高誘電体材料のいずれか
よりなる誘電体膜とこれを挟む上部電極及び下部電極と
を有するキャパシタと、前記キャパシタ及び前記第１の
絶縁膜の上に形成されて表面が平坦化された第２の絶縁
膜と、前記第１及び第２の絶縁膜のうち前記第１の不純
物領域の上と前記下部電極の上のそれぞれに形成された
第１のホールと第２のホールと、前記第１のホールと前
記第２のホールのそれぞれの中に同じ材料により形成さ
れた第１のプラグと第２のプラグと、前記第２の絶縁膜
のうち前記キャパシタの前記上部電極の上に形成された
第３のホールと、前記第２の絶縁膜の上に形成された導
電膜から構成され、前記第３のホールを通して前記上部
電極に接続され且つ前記第１のプラグに接続される第１
の導電パターンと、前記導電膜から構成され、かつ前記
第２のプラグの上に接続される第２の導電パターンとを
有することを特徴とする半導体装置。
不純物領域及び第２の不純物領域と該半導体基板上に形
成されたゲート電極とを有するトランジスタと、前記ト
ランジスタを覆う第１の絶縁膜と、前記第１の絶縁膜の
上に形成され、強誘電体材料と高誘電体材料のいずれか
よりなる誘電体膜とこれを挟む上部電極及び下部電極と
を有するキャパシタと、前記キャパシタ及び前記第１の
絶縁膜の上に形成されて表面が平坦化された第２の絶縁
膜と、前記第１及び第２の絶縁膜のうち前記第１の不純
物領域の上と前記下部電極の上のそれぞれに形成された
第１のホールと第２のホールと、前記第１のホールと前
記第２のホールのそれぞれの中に同じ材料により形成さ
れた第１のプラグと第２のプラグと、前記第２の絶縁膜
のうち前記キャパシタの前記上部電極の上に形成された
第３のホールと、前記第２の絶縁膜の上に形成された導
電膜から構成され、前記第３のホールを通して前記上部
電極に接続され且つ前記第１のプラグに接続される第１
の導電パターンと、前記導電膜から構成され、かつ前記
第２のプラグの上に接続される第２の導電パターンとを
有することを特徴とする半導体装置。
【００７６】（付記２）前記第１及び第２の絶縁膜のう
ち、前記トランジスタの前記第２の不純物領域の上に形
成された第３のホールと、前記第１及び第２のプラグと
同じ材料により前記第３のホール内に形成された第３の
プラグと、前記第２の絶縁膜上の前記導電膜から構成さ
れ、かつ前記第３のプラグの上に接続される第３の導電
パターンとをさらに有することを特徴とする付記１に記
載の半導体装置。
ち、前記トランジスタの前記第２の不純物領域の上に形
成された第３のホールと、前記第１及び第２のプラグと
同じ材料により前記第３のホール内に形成された第３の
プラグと、前記第２の絶縁膜上の前記導電膜から構成さ
れ、かつ前記第３のプラグの上に接続される第３の導電
パターンとをさらに有することを特徴とする付記１に記
載の半導体装置。
【００７７】（付記３）前記第１及び第２のプラグは、
前記第２の絶縁膜の表面から上に突出していることを特
徴とする付記１又は付記２に記載の半導体装置。 （付記４）前記第２の絶縁膜上の前記導電膜は、アルミ
ニウム膜又はアルミニウム合金膜であることを特徴とす
る付記１又は付記２に記載の半導体装置。 （付記５）前記第１及び第２の導電パターンと前記第２
の絶縁膜の上には、表面が平坦化され、内部に空洞を有
する第３の絶縁膜が形成され、前記第３の絶縁膜の前記
表面上には第４の絶縁膜が形成され、前記第４の絶縁膜
には、前記第３の導電パターンに接続される第４のプラ
グが形成され、前記第４の絶縁膜の上には第４のプラグ
に接続される配線が形成されていることを特徴とする付
記２に記載の半導体装置。
前記第２の絶縁膜の表面から上に突出していることを特
徴とする付記１又は付記２に記載の半導体装置。 （付記４）前記第２の絶縁膜上の前記導電膜は、アルミ
ニウム膜又はアルミニウム合金膜であることを特徴とす
る付記１又は付記２に記載の半導体装置。 （付記５）前記第１及び第２の導電パターンと前記第２
の絶縁膜の上には、表面が平坦化され、内部に空洞を有
する第３の絶縁膜が形成され、前記第３の絶縁膜の前記
表面上には第４の絶縁膜が形成され、前記第４の絶縁膜
には、前記第３の導電パターンに接続される第４のプラ
グが形成され、前記第４の絶縁膜の上には第４のプラグ
に接続される配線が形成されていることを特徴とする付
記２に記載の半導体装置。
【００７８】（付記６）半導体基板上にゲート電極を形
成し、該ゲート電極の両側に第１及び第２の不純物領域
を形成することによりトランジスタを形成する工程と、
前記トランジスタを覆う第１の絶縁膜を、前記半導体基
板の上に形成する工程と、強誘電体材料と高誘電体材料
のいずれかよりなる誘電体膜と該誘電体膜を挟む上部電
極と下部電極とを有するキャパシタを前記第１の絶縁膜
の上に形成する工程と、前記キャパシタと前記第１の絶
縁膜の上に第２の絶縁膜を形成する工程と、前記第２の
絶縁膜の表面を平坦化する工程と、前記第１及び第２の
絶縁膜をパターニングして、前記第１の不純物領域の上
に第１のホールを形成し、前記キャパシタの下部電極の
上に第２のホールを形成する工程と、前記第１のホール
と前記第２のホール内にそれぞれ同じ材料からなる第１
のプラグと第２のプラグを形成する工程と、前記第２の
絶縁膜をパターニングして前記キャパシタの前記上部電
極の上に第３のホールを形成する工程と、前記第３のホ
ール内と前記第２の絶縁膜の上に導電膜を形成する工程
と、前記導電膜をパターニングして、前記第３のホール
を通して前記キャパシタの前記上部電極と前記第１のプ
ラグとに接続される第１の導電パターンと、前記第２の
プラグ上に接続される第２の導電パターンとを形成する
工程と、前記第１の導電パターンと前記第２の導電パタ
ーンの上に第３の絶縁膜を形成する工程とを有すること
を特徴とする半導体装置の製造方法。
成し、該ゲート電極の両側に第１及び第２の不純物領域
を形成することによりトランジスタを形成する工程と、
前記トランジスタを覆う第１の絶縁膜を、前記半導体基
板の上に形成する工程と、強誘電体材料と高誘電体材料
のいずれかよりなる誘電体膜と該誘電体膜を挟む上部電
極と下部電極とを有するキャパシタを前記第１の絶縁膜
の上に形成する工程と、前記キャパシタと前記第１の絶
縁膜の上に第２の絶縁膜を形成する工程と、前記第２の
絶縁膜の表面を平坦化する工程と、前記第１及び第２の
絶縁膜をパターニングして、前記第１の不純物領域の上
に第１のホールを形成し、前記キャパシタの下部電極の
上に第２のホールを形成する工程と、前記第１のホール
と前記第２のホール内にそれぞれ同じ材料からなる第１
のプラグと第２のプラグを形成する工程と、前記第２の
絶縁膜をパターニングして前記キャパシタの前記上部電
極の上に第３のホールを形成する工程と、前記第３のホ
ール内と前記第２の絶縁膜の上に導電膜を形成する工程
と、前記導電膜をパターニングして、前記第３のホール
を通して前記キャパシタの前記上部電極と前記第１のプ
ラグとに接続される第１の導電パターンと、前記第２の
プラグ上に接続される第２の導電パターンとを形成する
工程と、前記第１の導電パターンと前記第２の導電パタ
ーンの上に第３の絶縁膜を形成する工程とを有すること
を特徴とする半導体装置の製造方法。
【００７９】（付記７）前記第１及び第２のホールの内
面と前記第２の絶縁膜の上面の上に密着層を形成する工
程と、前記密着層の上に金属膜を形成して該金属膜によ
って前記第１及び第２のホール内を埋め込む工程と、前
記金属膜と前記密着層を化学機械研磨法を用いて前記第
２の絶縁膜の上から除去して、前記第１及び第２のホー
ル内に選択的に残す工程とによって前記第１のプラグと
前記第２のプラグが形成されることを特徴とする付記６
に記載の半導体装置の製造方法。
面と前記第２の絶縁膜の上面の上に密着層を形成する工
程と、前記密着層の上に金属膜を形成して該金属膜によ
って前記第１及び第２のホール内を埋め込む工程と、前
記金属膜と前記密着層を化学機械研磨法を用いて前記第
２の絶縁膜の上から除去して、前記第１及び第２のホー
ル内に選択的に残す工程とによって前記第１のプラグと
前記第２のプラグが形成されることを特徴とする付記６
に記載の半導体装置の製造方法。
【００８０】（付記８）前記第１及び第２のプラグの形
成後に、前記第２の絶縁膜を真空雰囲気中で加熱して脱
水処理し、ついで不活性ガスのプラズマ処理により前記
第２の絶縁膜の膜質を改善する工程とを有することを特
徴とする付記６又は付記７に記載の半導体装置の製造方
法。 （付記９）前記プラズマ処理の後に、前記第１及び第２
のプラグと前記第２の絶縁膜の上に酸化防止膜を形成す
る工程と、前記第３のホールを前記酸化防止膜と前記第
２の絶縁膜に形成した後に、前記キャパシタの結晶性改
善のために酸素雰囲気中で前記キャパシタをアニールす
る工程と、前記アニールの後に、前記酸化防止膜をエッ
チバックによって除去して前記第１及び第２のプラグの
上面を露出させる工程とをさらに有することを特徴とす
る付記８に記載の半導体装置の製造方法。
成後に、前記第２の絶縁膜を真空雰囲気中で加熱して脱
水処理し、ついで不活性ガスのプラズマ処理により前記
第２の絶縁膜の膜質を改善する工程とを有することを特
徴とする付記６又は付記７に記載の半導体装置の製造方
法。 （付記９）前記プラズマ処理の後に、前記第１及び第２
のプラグと前記第２の絶縁膜の上に酸化防止膜を形成す
る工程と、前記第３のホールを前記酸化防止膜と前記第
２の絶縁膜に形成した後に、前記キャパシタの結晶性改
善のために酸素雰囲気中で前記キャパシタをアニールす
る工程と、前記アニールの後に、前記酸化防止膜をエッ
チバックによって除去して前記第１及び第２のプラグの
上面を露出させる工程とをさらに有することを特徴とす
る付記８に記載の半導体装置の製造方法。
【００８１】（付記１０）前記酸化防止膜は、ＣＶＤ法
により形成する窒化シリコン膜、又は、ＴＥＯＳを用い
てプラズマＣＶＤ法により形成される膜厚２５０ｎｍ以
上のＴＥＯＳ膜であることを特徴とする付記９に記載の
半導体装置の製造方法。 （付記１１）前記酸化防止膜をエッチバックによって除
去する工程において、前記第２の絶縁膜も僅かにエッチ
ングされて、前記第１及び第２のプラグの上端部が前記
第２の絶縁膜の表面から突出することを特徴とする付記
９に記載の半導体装置の製造方法。
により形成する窒化シリコン膜、又は、ＴＥＯＳを用い
てプラズマＣＶＤ法により形成される膜厚２５０ｎｍ以
上のＴＥＯＳ膜であることを特徴とする付記９に記載の
半導体装置の製造方法。 （付記１１）前記酸化防止膜をエッチバックによって除
去する工程において、前記第２の絶縁膜も僅かにエッチ
ングされて、前記第１及び第２のプラグの上端部が前記
第２の絶縁膜の表面から突出することを特徴とする付記
９に記載の半導体装置の製造方法。
【００８２】（付記１２）前記第１のホールと前記第２
のホールを形成すると同時に、前記第２の不純物領域の
上の前記第１及び第２の絶縁膜に第４のホールを形成す
る工程と、前記第１のプラグと前記第２のプラグを形成
すると同時に、前記第４のホール内に第３のプラグを形
成する工程と、前記第２の絶縁膜の上の前記導電膜をパ
ターニングして前記第３のプラグの上に第３の導電パタ
ーンを形成する工程と、前記第３のプラグの上に前記第
３の絶縁膜を形成する工程とをさらに有することを特徴
とする付記６に記載の半導体装置の製造方法。
のホールを形成すると同時に、前記第２の不純物領域の
上の前記第１及び第２の絶縁膜に第４のホールを形成す
る工程と、前記第１のプラグと前記第２のプラグを形成
すると同時に、前記第４のホール内に第３のプラグを形
成する工程と、前記第２の絶縁膜の上の前記導電膜をパ
ターニングして前記第３のプラグの上に第３の導電パタ
ーンを形成する工程と、前記第３のプラグの上に前記第
３の絶縁膜を形成する工程とをさらに有することを特徴
とする付記６に記載の半導体装置の製造方法。
【００８３】（付記１３）前記第３の絶縁膜の表面を平
坦化する工程と、前記第３の絶縁膜をパターニングし
て、少なくとも前記第３の導電パターンの上に第５のホ
ールを形成する工程と、前記第５のホール内に第４のプ
ラグを形成する工程と、前記第３のプラグに接続される
第４の導電パターンを前記第３の絶縁膜の上に形成する
工程とを有することを特徴とする付記６に記載の半導体
装置の製造方法。
坦化する工程と、前記第３の絶縁膜をパターニングし
て、少なくとも前記第３の導電パターンの上に第５のホ
ールを形成する工程と、前記第５のホール内に第４のプ
ラグを形成する工程と、前記第３のプラグに接続される
第４の導電パターンを前記第３の絶縁膜の上に形成する
工程とを有することを特徴とする付記６に記載の半導体
装置の製造方法。
【００８４】（付記１４）前記第４のプラグは、膜厚９
０ｎｍ以上のTiN からなる密着層を形成する工程と、前
記密着層の上にタングステン膜を形成する工程と、前記
タングステン膜をエッチバックして前記第３の絶縁膜の
上面側から除去する工程とから形成される付記１３に記
載の半導体装置の製造方法。
０ｎｍ以上のTiN からなる密着層を形成する工程と、前
記密着層の上にタングステン膜を形成する工程と、前記
タングステン膜をエッチバックして前記第３の絶縁膜の
上面側から除去する工程とから形成される付記１３に記
載の半導体装置の製造方法。
【００８５】（付記１５）前記第３の絶縁膜の平坦化後
に、前記第３の絶縁膜を真空雰囲気中で加熱して脱水処
理し、ついでN2O プラズマ処理により前記第３絶縁膜の
膜質を改善する工程とを有することを特徴とする付記１
３に記載の半導体装置の製造方法。 （付記１６）前記第３の絶縁膜の表面を平坦化した後
に、その表面を覆う第４の絶縁膜を形成する工程と、前
記第５のホールは前記第４の絶縁膜にも形成されること
を特徴とする付記１３に記載の半導体装置の製造方法。
に、前記第３の絶縁膜を真空雰囲気中で加熱して脱水処
理し、ついでN2O プラズマ処理により前記第３絶縁膜の
膜質を改善する工程とを有することを特徴とする付記１
３に記載の半導体装置の製造方法。 （付記１６）前記第３の絶縁膜の表面を平坦化した後
に、その表面を覆う第４の絶縁膜を形成する工程と、前
記第５のホールは前記第４の絶縁膜にも形成されること
を特徴とする付記１３に記載の半導体装置の製造方法。
【００８６】（付記１７）前記第４の絶縁膜の形成後
に、前記第４の絶縁膜を真空雰囲気中で加熱して脱水処
理し、ついでN2O プラズマ処理により前記第４の絶縁膜
の膜質を改善する工程とを有することを特徴とする付記
１６に記載の半導体装置の製造方法。 （付記１８）前記キャパシタの少なくとも前記上部電極
と前記誘電体膜のパターンを形成した後に、酸化物から
なるエンキャップ層を前記キャパシタの上に形成する工
程を有することを特徴とする付記６に記載の半導体装置
の製造方法。
に、前記第４の絶縁膜を真空雰囲気中で加熱して脱水処
理し、ついでN2O プラズマ処理により前記第４の絶縁膜
の膜質を改善する工程とを有することを特徴とする付記
１６に記載の半導体装置の製造方法。 （付記１８）前記キャパシタの少なくとも前記上部電極
と前記誘電体膜のパターンを形成した後に、酸化物から
なるエンキャップ層を前記キャパシタの上に形成する工
程を有することを特徴とする付記６に記載の半導体装置
の製造方法。
【００８７】（付記１９）前記エンキャップ層は、前記
第２及び第３のホールを形成する際に、前記第１及び第
２の絶縁膜よりもエッチングレートが小さい材料から形
成されることを特徴とする付記１８に記載の半導体装置
の製造方法。 （付記２０）前記エンキャップ層は、前記第１及び第２
のホール形成時と前記第３のホール形成時に連続してエ
ッチングされるか、前記第１及び第２のプラグを構成す
る膜を形成する前処理として第１及び第２のホールを通
してエッチングするか、前記導電膜を形成する前処理と
して前記第３のホールを通してエッチングされるかのい
ずれかであることを特徴とする付記１８記載の半導体装
置の製造方法。
第２及び第３のホールを形成する際に、前記第１及び第
２の絶縁膜よりもエッチングレートが小さい材料から形
成されることを特徴とする付記１８に記載の半導体装置
の製造方法。 （付記２０）前記エンキャップ層は、前記第１及び第２
のホール形成時と前記第３のホール形成時に連続してエ
ッチングされるか、前記第１及び第２のプラグを構成す
る膜を形成する前処理として第１及び第２のホールを通
してエッチングするか、前記導電膜を形成する前処理と
して前記第３のホールを通してエッチングされるかのい
ずれかであることを特徴とする付記１８記載の半導体装
置の製造方法。
【００８８】
【発明の効果】以上述べたようにキャパシタの上部電極
の上のホールと下部電極の上のホールを同時に開口する
のではなく、下部電極の上のホールと半導体基板の不純
物拡散層の上のホールとを同時に形成し、続いてそれら
のホール内にプラグを埋め込み、その後に、キャパシタ
の上部電極の上にホールを単独で形成するようにしたの
で、上部電極の上にホールを形成する際に、誘電体膜の
劣化を抑制し、キャパシタ特性を良好に保持することが
できる。
の上のホールと下部電極の上のホールを同時に開口する
のではなく、下部電極の上のホールと半導体基板の不純
物拡散層の上のホールとを同時に形成し、続いてそれら
のホール内にプラグを埋め込み、その後に、キャパシタ
の上部電極の上にホールを単独で形成するようにしたの
で、上部電極の上にホールを形成する際に、誘電体膜の
劣化を抑制し、キャパシタ特性を良好に保持することが
できる。
【００８９】しかも、キャパシタ覆う第２の絶縁膜には
２回の工程で全てのホールを形成するようにしているの
で、工程の増加を防止できる。さらに、キャパシタの上
部電極の上のホール内にはプラグを充填せずに、第２の
絶縁膜上に形成される一層目の配線を直に接続している
ので、プラグを形成する際に使用される還元性ガスから
キャパシタを保護することができる。
２回の工程で全てのホールを形成するようにしているの
で、工程の増加を防止できる。さらに、キャパシタの上
部電極の上のホール内にはプラグを充填せずに、第２の
絶縁膜上に形成される一層目の配線を直に接続している
ので、プラグを形成する際に使用される還元性ガスから
キャパシタを保護することができる。
【００９０】また、上部電極上のホールから引き出され
る一層目の配線は、トランジスタの不純物領域の上のプ
ラグの上に延びて接続されているので、構造の複雑化が
防止できる。
る一層目の配線は、トランジスタの不純物領域の上のプ
ラグの上に延びて接続されているので、構造の複雑化が
防止できる。
【図１】本発明の実施形態に係る半導体装置であるＦｅ
ＲＡＭの製造工程を示す断面図（その１）である。
ＲＡＭの製造工程を示す断面図（その１）である。
【図２】本発明の実施形態に係る半導体装置であるＦｅ
ＲＡＭの製造工程を示す断面図（その２）である。
ＲＡＭの製造工程を示す断面図（その２）である。
【図３】本発明の実施形態に係る半導体装置であるＦｅ
ＲＡＭの製造工程を示す断面図（その３）である。
ＲＡＭの製造工程を示す断面図（その３）である。
【図４】本発明の実施形態に係る半導体装置であるＦｅ
ＲＡＭの製造工程を示す断面図（その４）である。
ＲＡＭの製造工程を示す断面図（その４）である。
【図５】本発明の実施形態に係る半導体装置であるＦｅ
ＲＡＭの製造工程を示す断面図（その５）である。
ＲＡＭの製造工程を示す断面図（その５）である。
【図６】本発明の実施形態に係る半導体装置であるＦｅ
ＲＡＭの製造工程を示す断面図（その６）である。
ＲＡＭの製造工程を示す断面図（その６）である。
【図７】本発明の実施形態に係る半導体装置であるＦｅ
ＲＡＭの製造工程を示す断面図（その７）である。
ＲＡＭの製造工程を示す断面図（その７）である。
【図８】本発明の実施形態に係る半導体装置であるＦｅ
ＲＡＭの製造工程を示す断面図（その８）である。
ＲＡＭの製造工程を示す断面図（その８）である。
【図９】本発明の実施形態に係る半導体装置であるＦｅ
ＲＡＭの製造工程を示す断面図（その９）である。
ＲＡＭの製造工程を示す断面図（その９）である。
【図１０】本発明の実施形態に係る半導体装置であるＦ
ｅＲＡＭの製造工程を示す断面図（その１０）である。
ｅＲＡＭの製造工程を示す断面図（その１０）である。
【図１１】本発明の実施形態に係る半導体装置であるＦ
ｅＲＡＭの製造工程を示す断面図（その１１）である。
ｅＲＡＭの製造工程を示す断面図（その１１）である。
【図１２】本発明の実施形態に係る半導体装置であるＦ
ｅＲＡＭの製造工程を示す断面図（その１２）である。
ｅＲＡＭの製造工程を示す断面図（その１２）である。
【図１３】本発明の実施形態に係る半導体装置であるＦ
ｅＲＡＭの製造工程を示す断面図（その１３）である。
ｅＲＡＭの製造工程を示す断面図（その１３）である。
【図１４】本発明の実施形態に係る半導体装置であるＦ
ｅＲＡＭの製造工程を示す断面図（その１４）である。
ｅＲＡＭの製造工程を示す断面図（その１４）である。
【図１５】本発明の実施形態に係る半導体装置であるＦ
ｅＲＡＭの製造工程を示す断面図（その１５）である。
ｅＲＡＭの製造工程を示す断面図（その１５）である。
【図１６】本発明の実施形態に係る半導体装置であるＦ
ｅＲＡＭの製造工程を示す断面図（その１６）である。
ｅＲＡＭの製造工程を示す断面図（その１６）である。
【図１７】本発明の実施形態に係る半導体装置であるＦ
ｅＲＡＭの製造工程を示す断面図（その１７）である。
ｅＲＡＭの製造工程を示す断面図（その１７）である。
【図１８】本発明の実施形態に係る半導体装置であるＦ
ｅＲＡＭの製造工程を示す断面図（その１８）である。
ｅＲＡＭの製造工程を示す断面図（その１８）である。
【図１９】本発明の実施形態に係る半導体装置であるＦ
ｅＲＡＭの製造工程を示す断面図（その１９）である。
ｅＲＡＭの製造工程を示す断面図（その１９）である。
【図２０】本発明の実施形態に係る半導体装置であるＦ
ｅＲＡＭの製造工程を示す断面図（その２０）である。
ｅＲＡＭの製造工程を示す断面図（その２０）である。
【図２１】本発明の実施形態に係る半導体装置であるＦ
ｅＲＡＭの製造工程を示す断面図（その２１）である。
ｅＲＡＭの製造工程を示す断面図（その２１）である。
【図２２】本発明の実施形態に係る半導体装置であるＦ
ｅＲＡＭのメモリセル領域における導電パターンの配置
を示す平面図である。
ｅＲＡＭのメモリセル領域における導電パターンの配置
を示す平面図である。
【図２３】本発明の実施形態に係る半導体装置であるＦ
ｅＲＡＭの別な例を示す断面図である。
ｅＲＡＭの別な例を示す断面図である。
【図２４】本発明の実施形態に係る半導体装置であるＦ
ｅＲＡＭに使用するエンキャップ層をキャパシタ下部電
極の上に残した状態を示す断面図である。
ｅＲＡＭに使用するエンキャップ層をキャパシタ下部電
極の上に残した状態を示す断面図である。
【図２５】本発明の実施形態に係る半導体装置であるＦ
ｅＲＡＭに使用するエンキャップ層をキャパシタの上に
残した状態を示す断面図である。
ｅＲＡＭに使用するエンキャップ層をキャパシタの上に
残した状態を示す断面図である。
【図２６】本発明の実施形態に係る半導体装置であるＦ
ｅＲＡＭに使用するエンキャップ層がキャパシタ下部電
極のパターニング前に形成されない状態を示す断面図で
ある。
ｅＲＡＭに使用するエンキャップ層がキャパシタ下部電
極のパターニング前に形成されない状態を示す断面図で
ある。
【図２７】本発明の実施形態に係る半導体装置であるＦ
ｅＲＡＭに使用するエンキャップ層をキャパシタ下部電
極のパターニング後に形成した状態を示す断面図であ
る。
ｅＲＡＭに使用するエンキャップ層をキャパシタ下部電
極のパターニング後に形成した状態を示す断面図であ
る。
１…シリコン基板（半導体基板）、２…素子分離絶縁
膜、３ａ、３ｂ…ウェル、４…ゲート絶縁膜、５ａ〜５
ｃ…ゲート電極、６ａ，６ｂ…不純物拡散層、７…側壁
絶縁膜、８ａ，８ｂ…高融点金属シリサイド膜、９…カ
バー膜、１０…層間絶縁膜、１１，１３…導電膜、１２
…強誘電体膜、１１ａ…下部電極、１２ａ…誘電体膜、
１３ａ…上部電極、１４…エンキャップ層、１５…層間
絶縁膜、１５ａ〜１５ｆ…コンタクトホール、１６…レ
ジスト、１７…密着層、１８…タングステン層、１８ａ
〜１８ｅ…プラグ、１９…酸化防止膜、２０ａ，２０ｃ
…コンタクトパッド、２０ｂ，２０ｃ〜２０ｆ…配線、
２１…層間絶縁膜、２２…保護絶縁膜、２３…密着層、
２４…タングステン膜、２５ａ〜２５ｃ…プラグ、２６
…導電層、２７…層間絶縁膜、２８…保護絶縁膜、２９
…密着層、３０…プラグ、３１ａ〜３１ｆ…配線、３２
…保護絶縁膜、３３…シリコン窒化膜、３４…カバー
膜、Ａ…メモリセル領域、Ｂ…周辺回路領域、Ｑ…キャ
パシタ。
膜、３ａ、３ｂ…ウェル、４…ゲート絶縁膜、５ａ〜５
ｃ…ゲート電極、６ａ，６ｂ…不純物拡散層、７…側壁
絶縁膜、８ａ，８ｂ…高融点金属シリサイド膜、９…カ
バー膜、１０…層間絶縁膜、１１，１３…導電膜、１２
…強誘電体膜、１１ａ…下部電極、１２ａ…誘電体膜、
１３ａ…上部電極、１４…エンキャップ層、１５…層間
絶縁膜、１５ａ〜１５ｆ…コンタクトホール、１６…レ
ジスト、１７…密着層、１８…タングステン層、１８ａ
〜１８ｅ…プラグ、１９…酸化防止膜、２０ａ，２０ｃ
…コンタクトパッド、２０ｂ，２０ｃ〜２０ｆ…配線、
２１…層間絶縁膜、２２…保護絶縁膜、２３…密着層、
２４…タングステン膜、２５ａ〜２５ｃ…プラグ、２６
…導電層、２７…層間絶縁膜、２８…保護絶縁膜、２９
…密着層、３０…プラグ、３１ａ〜３１ｆ…配線、３２
…保護絶縁膜、３３…シリコン窒化膜、３４…カバー
膜、Ａ…メモリセル領域、Ｂ…周辺回路領域、Ｑ…キャ
パシタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 齊藤 丈靖 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 西郷 薫 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 佐次田 直也 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 谷 耕治 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 三浦 寿良 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 横田 竜也 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 三原 智 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 彦坂 幸信 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 尾崎 康孝 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5F033 HH09 HH18 HH33 JJ09 JJ18 JJ19 JJ33 KK09 KK18 KK25 KK27 KK33 MM05 NN06 NN15 NN32 PP06 PP15 QQ09 QQ11 QQ24 QQ31 QQ34 QQ35 QQ39 QQ48 QQ74 QQ85 QQ90 RR03 RR04 RR07 SS02 SS04 SS15 TT02 VV10 VV16 XX00 5F083 AD10 AD21 FR02 JA13 JA15 JA35 JA36 JA38 JA39 JA40 JA43 JA44 JA53 JA56 MA06 MA19 PR34
Claims (9)
- 【請求項１】半導体基板に形成された第１の不純物領域
及び第２の不純物領域と該半導体基板上に形成されたゲ
ート電極とを有するトランジスタと、 前記トランジスタを覆う第１の絶縁膜と、 前記第１の絶縁膜の上に形成され、強誘電体材料と高誘
電体材料のいずれかよりなる誘電体膜とこれを挟む上部
電極及び下部電極とを有するキャパシタと、 前記キャパシタ及び前記第１の絶縁膜の上に形成されて
表面が平坦化された第２の絶縁膜と、 前記第１及び第２の絶縁膜のうち前記第１の不純物領域
の上と前記下部電極の上のそれぞれに形成された第１の
ホールと第２のホールと、 前記第１のホールと前記第２のホールのそれぞれの中に
同じ材料により形成された第１のプラグと第２のプラグ
と、 前記第２の絶縁膜のうち前記キャパシタの前記上部電極
の上に形成された第３のホールと、 前記第２の絶縁膜の上に形成された導電膜から構成さ
れ、前記第３のホールを通して前記上部電極に接続され
且つ前記第１のプラグに接続される第１の導電パターン
と、 前記導電膜から構成され、かつ前記第２のプラグの上に
接続される第２の導電パターンとを有することを特徴と
する半導体装置。 - 【請求項２】前記第１及び第２の絶縁膜のうち、前記ト
ランジスタの前記第２の不純物領域の上に形成された第
３のホールと、 前記第１及び第２のプラグと同じ材料により前記第３の
ホール内に形成された第３のプラグと、 前記第２の絶縁膜上の前記導電膜から構成され、かつ前
記第３のプラグの上に接続される第３の導電パターンと
をさらに有することを特徴とする請求項１に記載の半導
体装置。 - 【請求項３】前記第１及び第２のプラグは、前記第２の
絶縁膜の表面から上に突出していることを特徴とする請
求項１又は請求項２に記載の半導体装置。 - 【請求項４】半導体基板上にゲート電極を形成し、該ゲ
ート電極の両側に第１及び第２の不純物領域を形成する
ことによりトランジスタを形成する工程と、前記トラン
ジスタを覆う第１の絶縁膜を、前記半導体基板の上に形
成する工程と、 強誘電体材料と高誘電体材料のいずれかよりなる誘電体
膜と該誘電体膜を挟む上部電極と下部電極とを有するキ
ャパシタを前記第１の絶縁膜の上に形成する工程と、 前記キャパシタと前記第１の絶縁膜の上に第２の絶縁膜
を形成する工程と、 前記第２の絶縁膜の表面を平坦化する工程と、 前記第１及び第２の絶縁膜をパターニングして、前記第
１の不純物領域の上に第１のホールを形成し、前記キャ
パシタの下部電極の上に第２のホールを形成する工程
と、 前記第１のホールと前記第２のホール内にそれぞれ同じ
材料からなる第１のプラグと第２のプラグを形成する工
程と、 前記第２の絶縁膜をパターニングして前記キャパシタの
前記上部電極の上に第３のホールを形成する工程と、 前記第３のホール内と前記第２の絶縁膜の上に導電膜を
形成する工程と、 前記導電膜をパターニングして、前記第３のホールを通
して前記キャパシタの前記上部電極と前記第１のプラグ
とに接続される第１の導電パターンと、前記第２のプラ
グ上に接続される第２の導電パターンとを形成する工程
と、 前記第１の導電パターンと前記第２の導電パターンの上
に第３の絶縁膜を形成する工程とを有することを特徴と
する半導体装置の製造方法。 - 【請求項５】前記第１及び第２のホールの内面と前記第
２の絶縁膜の上面の上に密着層を形成する工程と、 前記密着層の上に金属膜を形成して該金属膜によって前
記第１及び第２のホール内を埋め込む工程と、 前記金属膜と前記密着層を化学機械研磨法を用いて前記
第２の絶縁膜の上から除去して、前記第１及び第２のホ
ール内に選択的に残す工程とによって前記第１のプラグ
と前記第２のプラグが形成されることを特徴とする請求
項４に記載の半導体装置の製造方法。 - 【請求項６】前記第１及び第２のプラグの形成後に、前
記第２の絶縁膜を真空雰囲気中で加熱して脱水処理し、
ついで不活性ガスのプラズマ処理により前記第２の絶縁
膜の膜質を改善する工程とを有することを特徴とする請
求項４又は請求項５に記載の半導体装置の製造方法。 - 【請求項７】前記プラズマ処理の後に、前記第１及び第
２のプラグと前記第２の絶縁膜の上に酸化防止膜を形成
する工程と、 前記第３のホールを前記酸化防止膜と前記第２の絶縁膜
に形成した後に、前記キャパシタの結晶性改善のために
酸素雰囲気中で前記キャパシタをアニールする工程と、 前記アニールの後に、前記酸化防止膜をエッチバックに
よって除去して前記第１及び第２のプラグの上面を露出
させる工程とをさらに有することを特徴とする付記９に
記載の半導体装置の製造方法。 - 【請求項８】前記酸化防止膜は、ＣＶＤ法により形成す
る窒化シリコン膜、又は、ＴＥＯＳを用いてプラズマＣ
ＶＤ法により形成される膜厚２５０ｎｍ以上のＴＥＯＳ
膜であることを特徴とする請求項７に記載の半導体装置
の製造方法。 - 【請求項９】前記酸化防止膜をエッチバックによって除
去する工程において、前記第２の絶縁膜も僅かにエッチ
ングされて、前記第１及び第２のプラグの上端部が前記
第２の絶縁膜の表面から突出することを特徴とする請求
項７に記載の半導体装置の製造方法。
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| JP2000183210A JP3907921B2 (ja) | 2000-06-19 | 2000-06-19 | 半導体装置の製造方法 |
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| KR1020010001818A KR100727442B1 (ko) | 2000-06-19 | 2001-01-12 | 반도체 장치 및 그 제조 방법 |
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