WO2007020686A1 - 半導体装置とその製造方法 - Google Patents

半導体装置とその製造方法 Download PDF

Info

Publication number
WO2007020686A1
WO2007020686A1 PCT/JP2005/014930 JP2005014930W WO2007020686A1 WO 2007020686 A1 WO2007020686 A1 WO 2007020686A1 JP 2005014930 W JP2005014930 W JP 2005014930W WO 2007020686 A1 WO2007020686 A1 WO 2007020686A1
Authority
WO
WIPO (PCT)
Prior art keywords
film
hole
forming
insulating
contact plug
Prior art date
Application number
PCT/JP2005/014930
Other languages
English (en)
French (fr)
Inventor
Yoichi Okita
Genichi Komuro
Original Assignee
Fujitsu Limited
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Limited filed Critical Fujitsu Limited
Priority to KR1020087003473A priority Critical patent/KR100965502B1/ko
Priority to CN2005800513196A priority patent/CN101238573B/zh
Priority to PCT/JP2005/014930 priority patent/WO2007020686A1/ja
Priority to JP2007530870A priority patent/JP4809354B2/ja
Publication of WO2007020686A1 publication Critical patent/WO2007020686A1/ja
Priority to US12/031,193 priority patent/US8044447B2/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/65—Electrodes comprising a noble metal or a noble metal oxide, e.g. platinum (Pt), ruthenium (Ru), ruthenium dioxide (RuO2), iridium (Ir), iridium dioxide (IrO2)
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region

Definitions

  • the present invention relates to a semiconductor device and a method for manufacturing the same.
  • Flash memories and ferroelectric memories are known as nonvolatile memories that can store information even when the power is turned off.
  • the flash memory has a floating gate embedded in the gate insulating film of an insulated gate field effect transistor (IGFET), and information is stored by storing charges representing stored information in the floating gate.
  • IGFET insulated gate field effect transistor
  • the ferroelectric memory is also called FeRAM (Ferroelectric Random Access Memory), and stores information using the hysteresis characteristic of the ferroelectric film provided in the ferroelectric capacitor.
  • FeRAM Feroelectric Random Access Memory
  • the ferroelectric film generates polarization according to the voltage applied between the upper electrode and the lower electrode of the capacitor, and the spontaneous polarization remains even if the voltage is removed.
  • this spontaneous polarization is also reversed, and information is written to the ferroelectric film by making the direction of the spontaneous polarization correspond to “1” and “0”.
  • FeARM has the advantage that the voltage required for writing is lower than in flash memory and that writing can be performed faster than in flash memory.
  • FeRAM is roughly classified into a stack type and a planar type according to its structure.
  • the MOS transistor formed on the semiconductor substrate and the capacitor lower electrode are electrically connected via the metal wiring above the capacitor, and the planar shape of the capacitor tends to be large.
  • a capacitor lower electrode is formed immediately above a contact plug connected to the source Z drain region of the MOS transistor, and the lower electrode and the MOS transistor are electrically connected via the contact plug. Connected.
  • the planar shape of the capacitor can be made smaller than that of the planar type, which is advantageous in the future miniaturization of FeRAM.
  • Patent Documents 1 to 4 disclose that the contact plug is made of a material other than a force tungsten, in which a tungsten plug is generally used as the contact plug.
  • Patent Document 1 discloses that a contact plug is made of polycrystalline silicon or amorphous silicon, and Patent Document 2 is made of tungsten nitride.
  • this contact plug is made of iridium, and in Patent Document 4, the contact plug is made of iridium or ruthenium.
  • Patent Document 1 Pamphlet of International Publication No. 97Z33316
  • Patent Document 2 JP 2001-345432 A
  • Patent Document 3 Japanese Unexamined Patent Publication No. 2003-133534
  • Patent Document 4 Japanese Patent Laid-Open No. 2003-31775
  • Patent Document 5 Japanese Patent Application Laid-Open No. 2004-153031.
  • the orientation of the tungsten crystal affects the orientation of the lower electrode on the plug, whereby the orientation of the capacitor dielectric film becomes a desired orientation. May not be oriented. This is not preferable because the ferroelectric characteristics of the capacitor dielectric film, such as residual polarization charge, are reduced, and it becomes difficult to write and read information to and from the capacitor.
  • a conductive oxygen NOR film is formed between the contact plug and the lower electrode in order to prevent the oxidation of the tandastene.
  • the orientation of the conductive oxygen film is affected by the orientation of the tungsten crystal, and the ferroelectric characteristics of the capacitor dielectric film are deteriorated as described above.
  • An object of the present invention is to provide a semiconductor device provided with a contact plug directly under the capacitor that does not hinder the orientation of the lower electrode of the capacitor and hardly oxidizes in an oxygen atmosphere, and a method for manufacturing the same.
  • a semiconductor substrate having an electrode, a capacitor dielectric film made of a ferroelectric material, and a capacitor having an upper electrode.
  • the upper surface of the filler formed immediately below the capacitor is made of an amorphous insulating material. Therefore, the orientation of the lower electrode is not disturbed due to the crystallinity of the filler as in the case where a crystalline material such as tungsten is formed as the filler. This facilitates the self-orientation of the lower electrode, and the orientation of the lower electrode also enhances the orientation of the capacitor dielectric film, thereby making it possible to improve the ferroelectric properties of the capacitor dielectric film such as residual polarization charge. Become.
  • the first contact plug can be prevented from being oxidized compared to the case where all of the first contact plug is made of a conductive material. Even if the capacitor dielectric film is annealed in an oxygen atmosphere, the first contact It is possible to prevent the top plug from oxidizing and lowering its contact resistance.
  • a method for manufacturing a semiconductor device is provided. That.
  • the orientation of the lower electrode is enhanced as described above, and thereby the orientation of the capacitor dielectric film Improves.
  • a second contact plug is embedded in the first insulating film, and an anti-oxidation insulating film for preventing the oxidation of the second contact plug is provided as the first insulating film and the second contact plug. It may be formed on the upper surface of each. In that case, in the process of forming the first hole in the first insulating film, the first opening is formed in the oxidation prevention insulating film above the first hole.
  • the conductive film is also formed on the oxidation preventing insulating film in the step of forming the conductive film.
  • the step of forming the first contact plug is a step of forming an amorphous insulating material film on the conductive film and filling the first opening and the first hole with the insulating material film.
  • both the insulating material film and the anti-oxidation insulating film are insulating films, there is no significant difference in their polishing rates. Therefore, even if the insulating material film is polished to form a filler as described above, the polishing rate of the insulating material film and the oxidation prevention insulating film is not formed on the upper surface of the filler after polishing. There is no recess caused by the difference. Accordingly, the flatness of the upper surface of each of the insulating material film and the anti-oxidation insulating film is improved, so that the capacitor dielectric is caused by the unevenness of the base. It is possible to prevent the ferroelectric characteristics of the film from deteriorating and to form a high-quality capacitor.
  • a step of forming a first impurity diffusion region in a surface layer of a semiconductor substrate, a step of forming a first insulating film on the semiconductor substrate, and the first insulation Forming a first hole in the first insulating film on the first impurity diffusion region by patterning the film; and forming a conductive film on the upper surface of the first insulating film and the inner surface of the first hole. Forming a conductive material film having a thickness to fill the first hole on the conductive film; and reducing the thickness of the conductive material film to thereby form the conductive material film.
  • a lower filler composed of a film to a depth halfway through the first hole, and forming an amorphous insulating material film on the lower filler and the conductive film;
  • Each of the conductive film and the insulating material film is polished and removed from the first insulating film. Leaving the insulating material film in the first hole as an upper filler, and using the upper filler, the lower filler, and the conductive film as a first contour outer plug; Forming a capacitor by sequentially laminating a lower electrode electrically connected to the conductive film, a capacitor dielectric film made of a ferroelectric material, and an upper electrode on the contact plug.
  • a method of manufacturing a device is provided.
  • a step of forming a second impurity diffusion region at a distance from the first impurity diffusion region on the surface layer of the semiconductor substrate may be performed.
  • the second hole is formed in the first insulating film on the second impurity diffusion region, and the same step as the step of forming the first contact plug is performed.
  • the second contact plug it is preferable to form the second contact plug having the same structure as the first contact plug in the second hole.
  • the filling body has a protected structure. Therefore, it is not necessary to form an anti-oxidation insulating film on the first insulating film for protecting the lower filler from the oxidizing atmosphere, and the process for forming the anti-oxidation insulating film can be reduced. It becomes.
  • FIGS. 3A and 3B are cross-sectional views of a virtual semiconductor device being manufactured (part 3);
  • FIG. 4 Figs. 4 (a) and 4 (b) are cross-sectional views (part 4) during the fabrication of virtual semiconductor devices;
  • FIG. 5 Figs. 5 (a) and 5 (b) are virtual views.
  • FIG. 6 is a cross-sectional view of a semiconductor device being manufactured (part 5);
  • FIG. 6 is a cross-sectional view of the virtual semiconductor device being manufactured (part 6);
  • FIG. 7 (a) is an image obtained by observing the cross section of the sample with a TEM to investigate the occurrence of recesses in the contact plug.
  • FIG. 7 (b) is an electron beam diffraction image at points W to Z in FIG. 7 (a);
  • FIGS. 8 (a) and 8 (b) are cross-sectional views (part 1) of the semiconductor device according to the first embodiment of the present invention during manufacture;
  • FIGS. 9 (a) and 9 (b) are cross-sectional views (part 2) of the semiconductor device according to the first embodiment of the present invention during manufacture;
  • FIGS. 10 (a) and 10 (b) are cross-sectional views (part 3) of the semiconductor device according to the first embodiment of the present invention during manufacture;
  • FIGS. 11 (a) and 11 (b) are sectional views (part 4) of the semiconductor device according to the first embodiment of the present invention in the middle of manufacture;
  • FIGS. 12 (a) and 12 (b) are sectional views (part 5) of the semiconductor device according to the first embodiment of the present invention during manufacture;
  • FIGS. 13 (a) and 13 (b) are sectional views (part 6) of the semiconductor device according to the first embodiment of the present invention in the middle of manufacture;
  • FIG. 14 is a cross-sectional view of the semiconductor device according to the second embodiment of the present invention in the middle of manufacture
  • FIG. 15 is a cross-sectional view (part 1) of the semiconductor device according to the third embodiment of the present invention during manufacturing
  • FIG. 16 is a cross-sectional view (part 2) of the semiconductor device according to the third embodiment of the present invention during manufacturing
  • FIG. 17 is a cross-sectional view of a semiconductor device according to a third embodiment of the present invention in the middle of manufacture ( 3);
  • FIG. 18 is a cross-sectional view (part 4) of the semiconductor device according to the third embodiment of the present invention during manufacture;
  • FIG. 19 is a cross-sectional view (part 1) of the semiconductor device according to the fourth embodiment of the present invention in the middle of manufacture;
  • FIG. 20 is a cross-sectional view (part 2) of the semiconductor device according to the fourth embodiment of the present invention during manufacture
  • FIG. 21 is a sectional view (No. 3) in the middle of manufacturing the semiconductor device according to the fourth embodiment of the invention.
  • FIG. 22 is a cross-sectional view (part 4) of the semiconductor device according to the fourth embodiment of the present invention in the middle of manufacture.
  • FIG. 1 to FIG. 6 are cross-sectional views during the manufacture of a virtual semiconductor device.
  • This semiconductor device is a stack type FeRAM and is manufactured as follows.
  • a trench for STI Shallow Trench Isolation
  • an active region of a transistor is formed on the surface of an n-type or p-type silicon (semiconductor) substrate 1, and an insulating film such as silicon oxide is formed therein.
  • the element isolation insulating film 2 is formed by embedding the film.
  • the element isolation structure is not limited to STI, and the element isolation insulating film 2 may be formed by a LOCOS (Local Oxidation of Silicon) method.
  • p-type impurities are introduced into the active region of the silicon substrate 1 to form the p-well 3, and then the surface of the active region is thermally oxidized to form a thermal oxide film that becomes the gate insulating film 4. To do.
  • an amorphous or polycrystalline silicon film is formed on the entire upper surface of the silicon substrate 1 and patterned by photolithography to form two gate electrodes 5.
  • the two gate electrodes 5 described above are arranged substantially in parallel at an interval, and these gate electrodes 5 constitute a part of the word line.
  • n-type impurities are introduced into the silicon substrate 1 beside the gate electrode 5 by ion implantation using the gate electrode 5 as a mask to form first and second source / drain extensions 6a 6b.
  • an insulating film is formed on the entire upper surface of the silicon substrate 1, and the insulating film is etched back to leave an insulating sidewall 7 beside the gate electrode 5.
  • an oxide silicon film is formed by a CVD method.
  • n-type impurities are ion-implanted again into the silicon substrate 1 while using the insulating sidewalls 7 and the gate electrode 5 as a mask, so that the silicon substrates 1 on the sides of the two gate electrodes 5 are mutually implanted.
  • First and second source Z drain regions (first and second impurity diffusion regions) 8a and 8b are formed with a space therebetween.
  • the gate insulating film 4 and the gate electrode are formed in the active region of the silicon substrate 1.
  • the first and second MOS transistors TR TR constituted by the first and second source / drain regions 8a and 8b are formed.
  • a refractory metal layer such as a cobalt layer is formed on the entire upper surface of the silicon substrate 1 by sputtering
  • the refractory metal layer is heated and reacted with silicon.
  • a melting point metal silicide layer 9 is formed.
  • the refractory metal silicide layer 9 is also formed on the surface layer portion of the gate electrode 5, thereby reducing the resistance of the gate electrode 5.
  • a silicon nitride (SiN) film having a thickness of about 80 is formed on the entire upper surface of the silicon substrate 1 by plasma CVD, and this is used as the cover insulating film 10.
  • an oxide silicon film is formed on the cover insulating film 10 as a first insulating film 11 with a thickness of about 100 nm by a plasma CVD method using TEOS gas.
  • the upper surface of the first insulating film 11 is polished and planarized by CMP (Chemical Mechanical Polishing).
  • CMP Chemical Mechanical Polishing
  • the thickness of the first insulating film 11 is about 800 nm on the flat surface of the silicon substrate 1.
  • the cover insulating film 10 and the first insulating film 11 1 are patterned by photolithography to form a second source Z drain between the two gate electrodes 5. Form 1 lb of second hole on region 8b.
  • a titanium film and a titanium nitride film are formed in this order on the upper surface of the first insulating film 11 and the inner surface of the second hole l ib in this order, These laminated films are referred to as a first glue film 12.
  • the titanium film constituting the first glue film 12 plays a role of making an ohmic contact with the silicon substrate 1.
  • a first tungsten film 13 is formed on the first glue film 12 by a CVD method using tungsten hexafluoride gas, and the second hole l ib is completely formed by the first tungsten film 13. Embed in.
  • the first tungsten film 13 has a stronger stress than other films, if the film thickness is increased, the silicon substrate 10 may be warped and the film may be peeled off. Therefore, in this example, by setting the diameter of the second hole l ib to be as small as 0.25 m, for example, the minimum film thickness of the first tungsten film 13 necessary to fill the second hole l ib is reduced.
  • the first tungsten film 13 having a thin thickness of about 300 nm is formed by reducing the thickness, and film peeling due to the stress of the first tungsten film 13 is prevented.
  • the excess first glue film 12 and first tungsten film 13 formed on the first insulating film 11 are polished and removed by the CMP method. These films are left as the second contact plug 13b in the second hole rib.
  • the second contact plug 13b is electrically connected to the second source / drain region 8b and constitutes a part of the bit line together with the second source / drain region 8b.
  • the second contact plug 13b has a force mainly composed of the first tungsten film 13 as described above. If tungsten is oxidized in a process that is very easily oxidized, it will not contact. Cause good.
  • the second contact plug 13b is used as an oxidation-prevention insulating film 14 for protecting the oxidation-atmosphere atmospheric force by a plasma CVD method.
  • a silicon oxynitride (SiON) film is formed to a thickness of about 130 nm.
  • an oxide silicon film is formed on the oxide prevention insulating film 14 with a thickness of about 2 by plasma CVD.
  • the insulating silicon film is formed as OOnm and is used as the insulating adhesion film 15.
  • the insulating adhesive film 15 to the cover insulating film 10 are etched by etching using a resist pattern (not shown) as a mask, and the antioxidant insulating film 14 is formed.
  • the first opening 14a is formed, and the first hole 11a is formed under the first opening 14a.
  • the etching is performed by, for example, RIE (Reactive Ion Etching) and C F
  • a mixed gas of 0 and 0 is used as an etching gas.
  • the second glue film 17 is formed by sputtering in each of the first opening 14a and the first hole 11a and on the upper surface of the insulating adhesion film 15
  • a second tungsten film 18 is formed thereon by CVD, and the first hole 11 a is completely filled with the second tungsten film 18.
  • the second glue film 17 is formed by laminating a titanium film and a titanium nitride film in this order similarly to the first glue film 12, and the titanium film makes an ohmic contact with the silicon substrate 1.
  • the second tungsten film 18 is also stressed. Therefore, by reducing the diameter of the first hole 1la, the thickness and thickness of the first tungsten film 13 are reduced.
  • the first hole 11a is also buried in the second tungsten film 18.
  • the diameter of the first hole l ib is reduced to about 0.25 m
  • the thickness of the second tungsten film 18 is reduced to about 300 m to prevent film peeling due to stress. To do.
  • the minimum film thickness of the second tungsten film 18 necessary to fill the first hole 11a is typically 1/2 or more than that of the first hole 11a.
  • the polishing is performed under a polishing condition in which the polishing rate of the second tungsten film 18 is higher than that of the insulating adhesive film 15. Therefore, when CMP is completed, a recess (recessed portion) as shown in the figure is formed on the upper surface of the first contact plug 18a due to the difference in the polishing rate between the insulating adhesion film 15 and the second tungsten film 18. ) Is formed.
  • FIG. 4 (a) it is made of, for example, titanium aluminum nitride ( ⁇ 1 ⁇ ) or the like.
  • a conductive oxygen noria film 20 is formed on the first contact plug 18a, and further a capacitor Q is formed by laminating the lower electrode 21a, the capacitor dielectric film 22a, and the upper electrode 23a in this order.
  • the lower electrode 21a is made of an iridium film having a thickness of about 50 to 20 Onm formed by sputtering, and the capacitor dielectric film 22a is made of a thickness of about 50 by MOCVD (Metal Organic CV D).
  • MOCVD Metal Organic CV D
  • the upper electrode 23a is made of an iridium oxide (IrO) film formed by sputtering and having a thickness of about 50 to 200 nm.
  • IrO iridium oxide
  • the capacitor Q is annealed in an oxygen atmosphere in order to recover the damage received by the capacitor dielectric film 22a by sputtering during the formation of the capacitor Q.
  • Such an anneal is also called a recovery anneal.
  • the first contact plug 18a immediately below the capacitor is prevented from being oxidized by the conductive oxygen noria film 20 thereon during this recovery annealing. Further, the second contact plug 13b constituting a part of the bit line is prevented from being oxidized by the oxidation preventing insulating film.
  • an alumina film excellent in hydrogen blocking property as a capacitor protective insulating film 41 is formed on the entire upper surface of the silicon substrate 1 with a thickness of about 50 nm. The thickness is formed by sputtering.
  • the upper surface of the second insulating film 41 is flattened by the CMP method,
  • the thickness of the second insulating film 41 on the flat surface of the silicon substrate 1 is set to about 700 °.
  • the second insulating film 41 and the capacitor protection insulating film 40 are formed through the first window 43a.
  • the third hole 41a is formed on the upper electrode 23a.
  • the silicon substrate 1 is placed in a furnace (not shown), and the substrate temperature is set in an oxygen atmosphere.
  • a second resist pattern 45 having a second window 41b is formed on the second contact plug 13b by applying a photoresist on the entire upper surface of the silicon substrate 1, exposing and developing the photoresist. To do.
  • third and fourth contact plugs 47a and 47b mainly made of tungsten are formed in the third and fourth holes 41a and 41b, respectively.
  • a metal laminated film mainly composed of an aluminum film is formed by sputtering on the upper surfaces of the second insulating film 41 and the third and fourth contact plugs 47a and 47b, the layer is formed by photolithography.
  • the metal laminated film is patterned to form a first layer metal wiring 49a and a bit line metal pad 49b as shown.
  • the upper surface of the first contact plug 18a is polished by the CMP method, so that a recess is formed on the upper surface.
  • FIG. 7 (a) is an image obtained by observing the cross section of the sample with a TEM in order to investigate the occurrence of the recess.
  • the sample is a titanium aluminum nitride (TiAIN) film that becomes the conductive oxygen noble film 20 (see Fig. 4 (a)) after the first contact plug 18a is embedded in the first insulating film 11 described above.
  • a film and an iridium (Ir) film to be the lower electrode 21a are formed in this order, and an oxidation prevention insulating film 14 is further formed thereon.
  • FIG. 7 (a) it can be seen that a recess due to CMP actually occurs in the first contact plug 18a.
  • recesses are also formed in the titanium aluminum nitride film and the iridium film on the first contact plug 18a as shown in the drawing.
  • FIG. 7 (b) is a dark field image of the TEM image of FIG. 7 (a).
  • the titanium aluminum nitride film in the portion where the recess is generated is darker than the other portion, and it is understood that the crystal structure is different from the other portion. . Also, similar trends Also seen in force S iridium membranes.
  • FIG. 7 (c) is an electron beam diffraction image at each of points W to Z in FIG. 7 (a).
  • the first and second contact plugs 18a and 13b are separately formed, and the oxidation prevention insulating film 14 is formed thereon, the manufacturing process of the semiconductor device If it increases, it will increase the manufacturing cost of semiconductor devices.
  • FIG 8 to 13 are cross-sectional views of the semiconductor device according to the first embodiment of the present invention during manufacture.
  • a conductive film 24 is formed on the insulating adhesive film 15, in the first opening 14a, and in the first hole 1la.
  • the conductive film 24 is made of a material that does not easily lose its conductivity even when high-temperature annealing in an oxygen atmosphere such as recovery annealing is performed later.
  • a conductive film 24 for example, a single layer film of a titanium film, a titanium nitride film, a titanium aluminum nitride film, an iridium film, an iridium oxide (IrO) film, a platinum film, and a ruthenium film, or a small number of these films.
  • laminated film in which at least two are laminated. These films can be formed by sputtering, but titanium nitride films can also be formed by CVD.
  • the thickness of the conductive film 24 is set so that the contact resistance with the first source / drain region 8a therebelow becomes a design value, and in this embodiment, for example, 20 to: L00.
  • the insulating adhesive film that improves the adhesiveness with the lower electrode of the capacitor is used.
  • the insulating adhesive film 15 may be omitted if the adhesiveness of the lower electrode is not impaired even if it is not formed. In that case, the conductive film 24 is formed on the antioxidant insulating film 14.
  • an oxide silicon film is formed on the conductive film 24 as an amorphous insulating material film 25 by a plasma CVD method as an amorphous insulating material film 25, and the insulating material film 25 forms a first opening 14a. Fill 1st hole 11a.
  • a plasma CVD method for example, silane (SiH) gas is used as the reaction gas.
  • the insulating material film 25 is not limited to an oxide silicon film as long as it is a film made of an amorphous insulating material. Instead of the silicon oxide film, any one of a silicon nitride film, a silicon oxynitride film, and an alumina film may be formed as the insulating material film 25.
  • the thickness of the insulating material film 25 is not particularly limited as long as it completely fills the first contact hole 11a, and in this embodiment, about 300 mm on the flat surface of the silicon substrate 1.
  • the conductive film 24 and the insulating material film 25 on the insulating adhesion film 15 are removed by polishing by the CMP method, and the first opening 14a and the first hole are removed.
  • the insulating material film 25 remaining in 11a is used as the filler 25a.
  • the slurry (abrasive) used in the CMP method is not particularly limited as long as it is for an insulating film. In this embodiment, for example, a slurry manufactured by Cabot Microelectronics Corporation is used as the slurry.
  • the insulating adhesive film 15 is also polished to reduce its film thickness.
  • the insulating adhesive film 15 has a polishing rate of an insulating material. It becomes substantially the same as that of the coating film 25. Therefore, insulating material film 25 is insulated during CMP. Since the upper surfaces of the adhesive adhesion films 15 are lowered at substantially the same speed, no recess is generated on the upper surface of the filler 25a after the CMP is completed.
  • the oxidation prevention insulating film 14 is polished by the CMP described above, but the polishing rate of the oxidation prevention insulating film 14 is also insulative. Since it is substantially the same as the material film 25, no recess is generated on the upper surface of the filler 25a as described above.
  • the first contact plug 26 in which the side surface and the bottom surface of the filler 25a are covered with the conductive film 24 is electrically connected to the first source Z drain region 8a. That is how it was formed.
  • the height of the upper surface of the first contact plug 26 is higher than the height of the upper surface of the second outer contour plug 13b by the thickness of the oxidation prevention insulating film 14 and the insulating adhesive film 15. Get higher.
  • the upper surfaces of the filler 25a and the insulating adhesive film 15 are formed on the upper surfaces of the ammonia (NH) gas.
  • top surfaces are modified by exposure to 3 plasmas.
  • this treatment is also referred to as ammonia plasma treatment.
  • the conditions of the ammonia plasma treatment are not particularly limited, but in this embodiment, the flow rate of ammonia gas introduced into the treatment chamber is 350 sccm, the pressure in the chamber is 1 Torr, and the substrate temperature is 400 °. C, 13.
  • the power of the 56MHz high frequency power supply applied to the substrate is 1 OOW, the power of the 350kHz high frequency power supply supplied to the plasma generation region is 55W, the distance between the electrode and the first insulating film 11 is 350mils, plasma irradiation
  • the time is 60 seconds.
  • a titanium aluminum nitride (TiAIN) film is formed on the upper surfaces of the insulating adhesive film 15 and the first contact plug 26 by sputtering, and this is used as the conductive oxygen barrier film 20. Since the conductive oxygen noria film 20 is in contact with the conductive film 24 constituting the first contact plug 26, it is electrically connected to the first source / drain region 8a via the first contact plug 26.
  • TiAIN titanium aluminum nitride
  • an iridium film is formed on the conductive oxygen barrier film 20 as a lower electrode conductive film 21 by sputtering to a thickness of about 50 to 200 nm, more preferably lOOnm.
  • the lower electrode conductive film 21 above the charging body 25a is easily oriented in the (111) direction. like this
  • a PZT (Lead Zirconate Titanate: PbZrTiO 3) film as a ferroelectric film 22 is formed on the lower electrode conductive film 21 by a MOCVD (Metal Organic CVD) method to a thickness of about 50 to 150 nm.
  • MOCVD Metal Organic CVD
  • the ferroelectric film 22 is formed to 100 °.
  • a method for forming the ferroelectric film 22 there is a sputtering method or a sol-gel method in addition to the MOCVD method.
  • the material of the ferroelectric film 22 is not limited to the above-mentioned PZT, but a Bi layer structure compound such as SrBi Ta O, SrBi (Ta, Nb) O, or PZT.
  • the ferroelectric film 22 may be made of PLZT doped with indium or other metal oxide ferroelectric.
  • an iridium oxide (IrO) film was deposited on the ferroelectric film 22 by sputtering to 50 to 20
  • the first contact plug 26 under the conductive barrier film 20 is a filler constituting the first contact plug 26.
  • the orientation of the conductive oxygen barrier film 20 is not deteriorated unlike a crystalline material such as tungsten. Accordingly, the conductive film 21 for the lower electrode on the conductive film 20 is easily self-oriented in the (111) direction, and the orientation of the ferroelectric film 22 is (111) by the good orientation of the conductive film 21 for the lower electrode. ) Direction.
  • the conductive oxygen nore film 20 is formed to prevent the first contact plug 26 from being oxidized.
  • tungsten that is easily oxidized is used as its first contact. Since it is not used for the top plug 26, the conductive oxygen noria film 20 may be omitted. Thus, even if the conductive oxygen barrier film 20 is omitted, the orientation of the ferroelectric film 22 can be improved as described above.
  • the first hard mask 27 is formed on the upper electrode conductive film 23.
  • a titanium nitride film is formed to a thickness of approximately 200 nm by sputtering, and an oxide silicon film is formed to a thickness of approximately 600 nm by CVD, and the oxide silicon film is formed on the second hard mask 2 8
  • these hard masks 27 and 28 are patterned into a capacitor planar shape by photolithography.
  • the conductive oxygen nore film 20 under the capacitor Q is prevented from being peeled off by the insulating adhesive film 15.
  • the insulating adhesion film 15 prevents the film peeling of the lower electrode 21a constituting the capacitor Q.
  • the first and second hard masks are removed by wet etching and dry etching.
  • a silicon substrate is placed in the furnace (not shown). 1 and perform the first recovery annealing for about 40 minutes in an oxygen atmosphere at a substrate temperature of 550 ° C.
  • the first contact plug 26 immediately below the capacitor Q is composed of a filler 25a made of an insulating material, and a conductive film 24 such as a titanium nitride film that is not easily lost even after annealing. It consists of Therefore, even if the recovery annealing is performed in the oxygen atmosphere as described above, the first contact plug 26 can be prevented from oxidizing, and the contact resistance between the plug 26 and the first source / drain region 8a can be suppressed. As a result, the contact resistance can be kept low as designed.
  • a reducing atmospheric force such as hydrogen is used to protect the capacitor dielectric film 22a.
  • An alumina film having an excellent hydrogen blocking property is formed as a pacita protective insulating film 40 on the entire upper surface of the silicon substrate 1 to a thickness of about 50 nm.
  • the method for forming the capacitor protection insulating film 40 is not particularly limited. However, if the capacitor protective insulating film 40 is formed by the ALD (Atomic Layer Deposition) method with excellent coverage characteristics, the capacitor protective insulating film 40 can be formed on the side surface of the capacitor Q with good coverage. It is possible to reduce the interval of the FeRAM and promote the miniaturization of FeRAM.
  • ALD atomic layer Deposition
  • the second insulating film 41 is formed on the capacitor protective insulating film 40, and two adjacent capacitor Q The space between them is completely filled with the second insulating film 41.
  • the thickness of the second insulating film 41 is not particularly limited, but is set to about 700 on the flat surface of the silicon substrate 1 in this embodiment.
  • an oxide silicon film is formed as the sacrificial insulating film 42 on the second insulating film 41 by plasma CVD using TEOS gas.
  • the thickness of the second insulating film 42 is, for example, about 800 nm on the flat surface of the silicon substrate 1.
  • the sacrificial insulating film 42 is polished by the CMP method to flatten the upper surface of the second insulating film 41, and on the flat surface of the silicon substrate 1.
  • Second insulation film 4 is polished by the CMP method to flatten the upper surface of the second insulating film 41, and on the flat surface of the silicon substrate 1.
  • the thickness of 1 is about 700 nm.
  • a photoresist is applied on the second insulating film 41, and is exposed and developed to form a first resist pattern 43 having a hole-shaped first window 43a on the upper electrode 23a. .
  • the second insulating film 41 and the capacitor protective insulating film 40 are etched through the first window 43a, and the third hole 41a having a depth reaching the upper electrode 23a is formed in the insulating film 4041.
  • This etching uses a mixed gas of C F Ar and 0 as an etching gas.
  • the etching is performed in a parallel plate type plasma etching chamber, and the etching pressure is 27 Pa.
  • a high frequency power having a frequency of 13.56 MHz and a power of 12.5 kW is applied to the upper electrode of the etching chamber, so that the above etching gas is generated. It is turned into plasma.
  • the silicon substrate 1 is placed in a furnace (not shown) and the substrate temperature is set to 550 in an oxygen atmosphere.
  • a photoresist is applied again on the second insulating film 41, and the photoresist is exposed and developed to form a second resist pattern 45.
  • a hole-shaped second window 45a is formed in the fifth resist pattern 45 on the second contact plug 13b.
  • etching is performed from the second insulating film 41 to the anti-oxidation insulating film 14 through the second window 45a, thereby forming the fourth hole 41b in the second insulating film 41 and preventing oxidation.
  • a second opening 14 b is formed in the insulating film 14.
  • Such etching is, for example, C F, Ar, 0,
  • the second resist pattern 45 is removed.
  • the second contact plug 13b on the second source / drain region 8b is covered with the oxidation prevention insulating film 14 until the end of this step, so that the second contact plug 13b is formed. Tungsten is prevented from oxidizing and causing contact failure.
  • a titanium nitride film is formed as a barrier metal film on the upper surface of the second insulating film 41 and the inner surfaces of the third and fourth holes 41a and 41b to a thickness of about 50 mm.
  • a tungsten film having a thickness sufficient to fill the third and fourth holes 41a and 41b, for example, a thickness of 300 mm on the flat surface of the second insulating film 41, is formed on the barrier metal film.
  • excess NORIA metal film and tungsten film on the second insulating film 41 are removed by polishing by CMP, and these films are respectively removed in the third and fourth holes 41a and 41b. Leave as 3rd and 4th contact plugs 47a, 47b.
  • the third contact plug 47a is electrically connected to the upper electrode 23a.
  • the fourth contact plug 47b is electrically connected to the second contact plug 13b and forms a part of the bit line together with the second contact plug 13b.
  • a metal laminated film is formed on the second insulating film 41 by sputtering, and is patterned to form a first layer metal wiring 49a and a bit line metal pad 49b.
  • the metal laminated film is formed by laminating a titanium nitride film having a thickness of about 50, an aluminum film having a thickness of about 360, and a titanium nitride film having a thickness of about 70 in this order.
  • the basic structure of the semiconductor device according to the present embodiment is completed through the steps up to here.
  • the second contact plug 13b and the fourth contact plug 471) constituting part of the bit line have a ⁇ &- ⁇ & structure.
  • the electrical connection between the source Z-drain region of the MOS transistor and the first-layer metal wiring in the logic circuit is also via- This is done by a to-via structure.
  • the first contact plug 26 immediately below the capacitor Q connects the side and bottom surfaces of the amorphous filler 25a to the conductive film 24. It is covered with. Since the filler 25a is amorphous in this way, the orientation of the conductive oxygen barrier film 20 and the lower electrode 21a in contact with the filler is not affected by the filler 25a, and the residual polarization charge of the capacitor dielectric film 22a is reduced. Preferred to increase, aligned in (111) direction.
  • the orientation of the capacitor dielectric film 22a is also aligned in the (111) direction by the action of the lower electrode 21a, the residual polarization charge of the capacitor dielectric film 22a increases, and information can be written to and read from the capacitor Q. It becomes easy to do.
  • the CMP polishing rate of the insulating adhesive film 15 and the insulating material film 25 is substantially the same, so that a recess due to this CMP occurs in the filler 25a. do not do. Therefore, it is possible to suppress a decrease in the orientation of the capacitor dielectric film 22a due to the recess, and to further improve the ferroelectric characteristics of the capacitor dielectric film 22a, such as residual polarization charge. It is possible to increase the layer. As described above, even when the insulating material film 15 is not formed, the polishing rate of the oxidation prevention insulating film 14 and the insulating material film 25 is substantially the same. It can be prevented from occurring.
  • the filler 25a is made of an insulating material and the conductive film 24 covering the filler 25a is not easily oxidized and is made of a titanium nitride film or the like, FIG. 10 (b) or FIG. Even if the recovery annealing is performed in an oxygen atmosphere during the step (b), the first contact plug 26 immediately below the capacitor Q is oxidized 1, and the first contact plug 26 and the first source / It is possible to keep the contact resistance with the drain region 8a low.
  • FIG. 14 is a cross-sectional view of a semiconductor device according to the second embodiment of the present invention.
  • the elements described in the first embodiment are denoted by the same reference numerals as in the first embodiment, and the description thereof is omitted below.
  • the diameter of the first contact plug 26 is made larger than that of the second contact plug 13b.
  • this embodiment is the same as the first embodiment.
  • the first hole 11a is filled with the insulating material film 25, so that a film caused by stress as seen in the tungsten film is formed.
  • the diameter of the 1st hole 11a where it is not necessary to worry about peeling.
  • the diameter of the first hole 11a is made larger than that of the second hole l ib as shown in FIG. At this time, as long as the conductive film 24 is electrically connected to the lower electrode 21a, the first hole 11a may protrude from the capacitor Q as shown in the figure.
  • 15 to 18 are cross-sectional views in the middle of manufacturing the semiconductor device according to the third embodiment of the present invention.
  • the elements described in the first and second embodiments are denoted by the same reference numerals as those of the embodiments, and the description thereof is omitted below.
  • the cross-sectional structure shown in Fig. 1 (a) is obtained. After that, as shown in FIG. 15 (a), a photoresist is applied on the first insulating film 11, and exposed and developed to thereby form the first and second source Z drain regions 8a and 8b, respectively. 1st and 2nd windows
  • a first resist pattern 30 having 30a and 30b is formed.
  • the first insulating film 11 and the cover insulating film 10 are etched through the first and second windows 30a and 30b, whereby the first and second contact holes l la are formed in the first insulating film 11.
  • L ib is formed.
  • the etching is performed by RIE. And in this RIE, C F, Ar, and
  • a mixed gas of 48 and 0 is used as the etching gas.
  • a titanium nitride film is formed by sputtering on the inner surfaces of the first and second contact holes l la and l ib and the upper surface of the first insulating film 11.
  • This is referred to as conductive film 16.
  • the conductive film 16 is not limited to a titanium nitride film as long as it is a film that does not lose its conductivity even in a high-temperature anneal in an oxygen atmosphere such as a recovery anneal.
  • Such films include titanium films, titanium nitride films, titanium aluminum nitride films, iridium films, iridium oxide (IrO) films,
  • titanium nitride film may be formed by a CVD method rather than a sputtering method.
  • the thickness of the conductive film 16 is set so that the contact resistance with the first and second source Z drain regions 8a and 8b below the design value becomes a design value. : LOOnm [0152] After that, a tungsten film is formed as a conductive material film 19 on the conductive film 16 by a CVD method using tungsten hexafluoride gas. 2 holes l la and l ib are completely embedded.
  • the excess conductive film 16 and the conductive material film 19 formed on the first conductive film 11 are removed by polishing by the CMP method.
  • the film 19 is left as the lower filler 19a in the first and second holes lla and lib.
  • a lower plug 31 composed of the lower filler 19a and the conductive material film 16 covering the side surface and the bottom surface is formed.
  • a silicon oxynitride film having a thickness of about 130 ° is formed by plasma CVD as the anti-oxidation insulating film 14 that prevents the lower plug 31 from being oxidized. Form.
  • an oxide silicon film is formed on the oxide prevention insulating film 14 to a thickness of about 200 by plasma CVD, and the oxide silicon film is used as the insulating adhesion film 15.
  • the insulating adhesion film 15 plays a role of improving the adhesion strength with the lower electrode of the capacitor. However, if the adhesion strength is secured without forming the insulating adhesion film 15, the insulating adhesion film 15 May be omitted
  • a second resist pattern 34 having a third window 34a is formed on the first hole 11a by applying a photoresist on the insulating adhesive film 15, and exposing and developing the photoresist. . Then, by etching the insulating adhesion film 15 and the oxidation prevention insulating film 14 through the third window 34a, a first opening is formed in the oxidation prevention insulation film 14 on the first source Z drain region 8a. 14a is formed. This etching is performed by, for example, RIE, and the etching gas for each of the insulating adhesion film 15 and the oxidation prevention insulating film 14 is CF, CF, Ar, and CO
  • the mixed gas is used.
  • a titanium film having a thickness of about 50 mm is formed on the inner surface of the first opening 14a and the upper surface of the insulating adhesive film 15 by sputtering.
  • the upper conductive film 36 is used.
  • As the upper conductive film 36 it is preferable to use a film having a high oxygen-nore property in order to prevent oxidation of the lower plug 31 mainly composed of tungsten.
  • Such membranes include Tan film, titanium nitride film, titanium aluminum nitride film, iridium film, iridium oxide (IrO)
  • the upper conductive film 36 is in contact with the conductive film 16 of the lower plug 31 as shown in the figure, and is thereby electrically connected to the conductive film 16.
  • an oxide silicon film is formed as an amorphous insulating material film 37 on the upper conductive film 36 by a plasma CVD method using silane gas. Fully embed opening 14a.
  • the amorphous insulating material film 37 is preferably a highly oxygen-nore film capable of preventing oxidation of the lower plug 31. Examples of such films include silicon oxide films, silicon nitride films, silicon oxynitride films, and alumina films.
  • the excess upper conductive film 36 and the insulating material film 37 on the insulating adhesive film 15 are polished and removed by CMP to remove the first opening 14a.
  • the insulating material film is left as the upper filler 37a only inside.
  • a slurry for an insulating film for example, a slurry manufactured by Cabot Microelectronics Corporation is used. Since the insulating material film 37 and the insulating adhesive film 15 have substantially the same polishing rate with respect to the slurry for the insulating film, no recess is generated on the upper surface of the upper filler 37a even after the polishing is completed.
  • the polishing rate of the anti-oxidation insulating film 14 is substantially the same as that of the insulating material film 37, so that the upper filler 37a has a recess on the upper surface for the same reason as described above. Does not occur.
  • the upper plug 38 including the upper filler 37a and the upper conductive film 36 covering the side and bottom surfaces of the upper filler 37a is formed in the first opening 14a. Become. Further, the upper plug 38 is electrically connected to the lower plug 31 below it, and constitutes a first contact plug 39 together with the lower plug 31.
  • FIG. 8 (b) a capacitor Q electrically connected to the first contact plug 39 is formed.
  • the fourth contact plug 47b constituting the bit line has a via-to-via structure together with the lower plug 31 below.
  • the source-drain region of the MOS transistor in the logic circuit and the first-layer metal wiring are also electrically connected by this via-to-via structure. .
  • the first contact plug 39 immediately below the capacitor Q is composed of the lower plug 31 and the upper plug 38.
  • the upper plug 38 is formed in the oxidation prevention insulating film 14 formed above the gate electrode 5. Therefore, even if the upper plug 38 is laterally displaced, the upper plug 38 and the gate electrode 5 can be prevented from coming into contact with or extremely close to each other, and the design margin and process margin of the upper plug 38 can be reduced. It becomes possible to spread.
  • the upper filler 37a constituting the upper plug 38 is amorphous, the orientation of the lower electrode 21a is not lowered by the upper plug 38, and the orientation of the capacitor dielectric film 22a is changed by the orientation of the lower electrode 21a.
  • the dielectric property of the capacitor dielectric film 22a can be improved.
  • the insulating material film 37 is in close contact with the insulating material film. Since the polishing rate with the film 15 is substantially the same, no recess is generated on the upper surface of the upper filler 37a. Accordingly, since the lower electrode 21a of the capacitor Q can be formed on a flat surface having almost no unevenness, it is possible to prevent the orientation of the capacitor dielectric film 22a from being deteriorated due to the unevenness of the base.
  • FIG. 19 to 22 are cross-sectional views in the course of manufacturing the semiconductor device according to the fourth embodiment of the present invention.
  • the elements described in the first to third embodiments are denoted by the same reference numerals as those of the embodiments, and the description thereof is omitted below.
  • the semiconductor device In order to manufacture the semiconductor device according to this embodiment, first, as described in FIG. 15A of the third embodiment, the first and second contact holes l la, l Form ib. So Then, after removing the first resist pattern 30, as shown in FIG. 19 (a), sputtering is performed on the inner surfaces of the first and second contact holes lla and lib and the upper surface of the first insulating film 11.
  • a conductive film 50 is formed by the method.
  • the type of film constituting the conductive film 50 is not particularly limited. In the present embodiment, any of a titanium film, a titanium nitride film, a titanium aluminum nitride film, an iridium film, an iridium oxide film, a platinum film, and a ruthenium film is used. Such a single-layer film or a laminated film obtained by laminating at least two of them is adopted as the conductive film 50.
  • the thickness of the conductive film 50 is set so that the contact resistance with the first source / drain region 8a becomes a design value, and in this embodiment, the thickness is, for example, about 20 to 70 nm.
  • a tungsten film is formed as the conductive material film 51 on the conductive film 50 by the CVD method, and the first and second contact holes l la and l ib are completely formed by the conductive material film 51. Embed in.
  • the oxygen is supplied as an etching gas to the etching apparatus.
  • a high-frequency power with a power of 300 W is applied to the upper electrode in the chamber, and the conductive material film is applied under the condition of a pressure of 60 Pa.
  • the thickness of the conductive material film 51 can be reduced while leaving the conductive film 50 on the upper surface of the first insulating film 11, and the lower filler 51a formed of the conductive material film 51 is formed.
  • the first and second contact holes l la and l ib are formed to a halfway depth.
  • the etching amount in the above etch-back is not particularly limited, but in this embodiment, the upper surface of the lower filler 51a is etched so that the upper surface force of the first insulating film 11 is also reduced by about 50 to: LOOnm. The amount is set.
  • a silicon oxynitride film is formed on each of the lower filler 51a and the conductive film 50 as an amorphous insulating material film 52 by a plasma CVD method.
  • the first and second contact holes l la and l ib are completely filled with the insulating material film 52.
  • the insulating material film 52 is preferably composed of an amorphous insulating film excellent in oxygen barrier properties in order to prevent oxidation of the lower filler 51a. Films having such properties include a silicon nitride film and an alumina film in addition to a silicon oxynitride film.
  • the insulating material film 52 may be composed of a laminated film in which more than one layer is laminated.
  • the insulating material film 52 and the conductive film 50 are polished by the CMP method to remove excess of these films on the first insulating film 11. Then, the insulating material film 52 is left as the upper filler 52a in the first and second contact holes lla and lib.
  • the slurry used in this CMP is not particularly limited as long as it is for an insulating film, but in this embodiment, a slurry manufactured by Cabot Microelectronics Corporation is used.
  • the first insulating film 11 and the insulating material film 52 have substantially the same polishing rate with respect to the slurry for the insulating film, so that a recess is generated on the upper surface of the upper filler 52a after the CMP is completed. do not do.
  • the upper filler 52a constitutes the filler 53 together with the lower filler 51a below the upper filler 52a.
  • the first and second contact plugs 54a and 54b in which the side surface and the bottom surface of the filler 53 are covered with the conductive film 50 are respectively provided in the first and second contact holes lla and lib.
  • it is formed so as to be electrically connected to the second source Z drain regions 8a and 8b.
  • the conductive material film 51 is etched back so that the upper surface force of the lower filling body 51a is about 50 to lower than the upper surface force of the first insulating film 11. Therefore, the thickness of the upper filler 52a is about 50 to 100 nm, which is sufficient to prevent the lower filler 5 la from being oxidized. Even if recovery annealing or the like is performed in an oxygen atmosphere, the lower filler 51a is oxidized. Can prevent contact failure.
  • the ammonia plasma treatment under the conditions described in the first embodiment is performed on the upper filler 52a, and the lower part formed later on the upper filler 52a.
  • the electrode 21a may be easily oriented in the (111) direction.
  • FIG. 20 (b) in order to prevent oxidation of the lower filler 51a made of tungsten, the lower electrode 21a and the first contact plug 54a A conductive oxygen noria film 20 made of titanium aluminum nitride or the like is formed between them.
  • the conductive oxygen barrier film 20 can prevent the lower filler 52a from being oxidized only by the upper filler 52a having an oxygen barrier property which is not essential, the oxygen noria film 20 may be omitted.
  • the steps shown in FIGS. 11A to 12A are performed.
  • a third hole 41a is formed in the second insulating film 41 on the capacitor Q by etching using the first resist pattern 43 as a mask.
  • the silicon substrate 1 is placed in a furnace (not shown) in an oxygen atmosphere in order to recover the damage received by the capacitor dielectric film 22a in the steps so far. Perform recovery annealing at a substrate temperature of 550 ° C for approximately 40 minutes.
  • a second resist pattern 45 having a second window 45a is formed on the second contact plug 54b by applying a photoresist on the second insulating film 41, exposing and developing it.
  • C F as an etching gas in a parallel plate type plasma etching chamber.
  • the film 41 and the capacitor protection insulating film 40 are etched to form a fourth hole 4 lb in the second insulating film 41.
  • the etching gas has an action of etching the upper filler 52a (see FIG. 21A) made of silicon oxynitride below the fourth hole 41b. Therefore, in this etching, the upper filler 52a below the fourth hole 41b is etched, and the upper surface of the lower filler 51a below the fourth hole 41b is exposed.
  • the third and fourth holes l la and l ib are respectively in the third and fourth holes.
  • 4Contact plugs 47a and 47b are formed. Of these contact plugs, the fourth contact plug 47b is directly connected to the lower filler 51a in the second hole rib ib, and is electrically connected to the second source Z drain region 8b via the lower filler 51a. Connected.
  • the fourth contact plug 47b that forms part of the bit line and the lower filler 51a below the via-to-via structure have a via-to-via structure. Due to the -via structure, the source Z drain region of the MOS transistor in the logic circuit and the first layer metal wiring are electrically connected.
  • the basic structure of the semiconductor device according to this embodiment is completed.
  • the lower filler 51a made of tungsten that is easily oxidized is the upper filler 52a.
  • the upper filler 52a prevents the acidity of the lower filler 5 la. Therefore, as in the first embodiment, the oxidation prevention insulating film 15 for preventing the oxidation of the second contact plug 13b (see FIG. 8B) is unnecessary, and the manufacturing process is simplified accordingly. It is done.
  • the first contact plug 54a directly under the capacitor Q can be obtained by not forming the oxidation prevention insulating film 15 in this way,
  • the second contact plug 54b for the bit line can be formed by the same process. Therefore, as compared with the first to third embodiments in which these contact plugs are formed separately, this embodiment can simplify the manufacturing process of Fe RAM.
  • the upper surface of the first contact plug 54a immediately below the capacitor Q is constituted by the upper charger 52a made of an amorphous insulating material. .
  • the orientation of the lower electrode 21a enhances the orientation of the capacitor dielectric film 22a, so that the capacitor dielectric film 22a having excellent ferroelectric characteristics can be formed, and the high-quality capacitor Q is provided.
  • F eRAM can be provided.
  • the insulating material film 52 and the first insulating film 11 Since the respective polishing rates are substantially the same, no recess is generated in the upper filler 52a after the polishing is completed. As a result, the flatness of the upper surfaces of the first contact plug 54 and the first insulating film 11 is improved, and the orientation of the lower electrode 21a and the capacitor dielectric film 22a formed thereon is improved. It becomes possible to further improve the quality of the.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】　キャパシタの下部電極の配向を阻害せず、且つ酸素雰囲気中で酸化され難いコンタクトプラグをキャパシタ直下に備えた半導体装置とその製造方法を提供すること。 【解決手段】　シリコン基板１と、シリコン基板１の表層に形成された第１ソース／ドレイン領域８ａと、第１ソース／ドレイン領域８ａの上に第１ホール１１ａを備えた第１絶縁膜１１と、第１ホール１１ａの内面に形成された導電膜２４と、導電膜２４上に第１ホール１１ａを埋める厚さに形成され、該導電膜２４と共に第１コンタクトプラグ２６を構成し、上面が非晶質の絶縁性材料で構成された充填体２５ａと、第１コンタクトプラグ２６上に形成され、導電膜２４と電気的に接続された下部電極２１ａ、強誘電体材料で構成されるキャパシタ誘電体膜２２ａ、及び上部電極２３ａを備えたキャパシタQとを有する半導体装置による。                                                                                 

Description

明 細 書
半導体装置とその製造方法
技術分野
[0001] 本発明は、半導体装置とその製造方法に関する。
背景技術
[0002] 電源を切っても情報を記憶することができる不揮発性メモリとして、フラッシュメモリ や強誘電体メモリが知られている。
[0003] このうち、フラッシュメモリは、絶縁ゲート型電界効果トランジスタ（IGFET)のゲート 絶縁膜中に埋め込んだフローティングゲートを有し、記憶情報を表す電荷をこのフロ 一ティングゲートに蓄積することによって情報を記憶する。しかし、このようなフラッシ ュメモリでは、情報の書き込みや消去の際に、ゲート絶縁膜にトンネル電流を流す必 要があり、比較的高 、電圧が必要であると 、う欠点がある。
[0004] これに対し、強誘電体メモリは、 FeRAM(Ferroelectric Random Access Memory)とも 呼ばれ、強誘電体キャパシタが備える強誘電体膜のヒステリシス特性を利用して情報 を記憶する。その強誘電体膜は、キャパシタの上部電極と下部電極の間に印加され る電圧に応じて分極を生じ、その電圧を取り去っても自発分極が残留する。印加電 圧の極性を反転すると、この自発分極も反転し、その自発分極の向きを「1」と「0」に 対応させることで、強誘電体膜に情報が書き込まれる。この書き込みに必要な電圧は フラッシュメモリにおけるよりも低ぐまた、フラッシュメモリよりも高速で書き込みができ るという利点が FeARMにはある。
[0005] FeRAMは、その構造によりスタック型とプレーナ型とに大別される。後者のプレーナ 型では、半導体基板に形成された MOSトランジスタとキャパシタ下部電極とが、キヤ パシタの上方の金属配線を介して電気的に接続され、キャパシタの平面形状が大き くなり易い傾向がある。
[0006] これに対し、スタック型の FeRAMでは、 MOSトランジスタのソース Zドレイン領域に 繋がるコンタクトプラグの直上にキャパシタ下部電極が形成され、そのコンタクトプラグ を介して下部電極と MOSトランジスタとが電気的に接続される。このような構造によれ ば、プレーナ型と比較してキャパシタの平面形状を小さくすることができ、今後求めら れる FeRAMの微細化に有利となる。
[0007] そのコンタクトプラグとしてはタングステンプラグを使用するのが一般的である力 タ ングステン以外の材料でコンタクトプラグを構成する点が特許文献 1〜4に開示され ている。
[0008] 例えば、特許文献 1では多結晶シリコンや非晶質シリコンで、そして特許文献 2では 窒化タングステンでコンタクトプラグを構成する点が開示されている。また、特許文献 3ではこのコンタクトプラグをイリジウムで構成しており、特許文献 4ではイリジウム又は ルテニウムでコンタクトプラグを構成して 、る。
[0009] なお、本発明に関連する技術は、特許文献 5にも開示されている。
特許文献 1：国際公開第 97Z33316号パンフレット
特許文献 2：特開 2001 - 345432号公報
特許文献 3 :特開 2003— 133534号公報
特許文献 4：特開 2003— 31775号公報
特許文献 5：特開 2004 - 153031号公報。
[0010] ところで、上記のコンタクトプラグとして一般的なタングステンプラグを採用すると、タ ングステン結晶の配向がプラグ上の下部電極の配向に影響を与え、それによりキヤ パシタ誘電体膜の配向が所望の方位に配向しない場合がある。こうなると、キャパシ タ誘電体膜の強誘電体特性、例えば残留分極電荷等が低減し、キャパシタへの情 報の書き込みや読み出しが困難になるので好ましくない。
[0011] また、このようにコンタクトプラグとしてタングステンプラグを使用する場合は、タンダ ステンの酸ィ匕を防止するために、コンタクトプラグと下部電極との間に導電性酸素ノ リ ァ膜を形成する場合がある。この場合も、導電性酸素ノ リア膜の配向がタングステン 結晶の配向に影響を受け、上記と同様にキャパシタ誘電体膜の強誘電体特性が劣 化するという問題が発生する。
[0012] このような問題は、タングステンプラグだけでなぐ結晶性のある材料をコンタクトプ ラグとして使用する場合にも起こり得る。よって、結晶性材料である窒化タングステン 、イリジウム、及びルテニウムをコンタクトプラグに使用する特許文献 2〜4でも、上記 のようにキャパシタ誘電体膜の強誘電体特性が劣化する。
[0013] また、パターユングによりキャパシタ誘電体膜を形成した後には、そのパターユング によってキャパシタ誘電体膜に発生した酸素欠陥を補うために、酸素雰囲気中にお V、て回復ァニールと呼ばれるァニールがキャパシタ誘電体膜に対して施される。非 晶質シリコンとしてコンタクトプラグを採用する特許文献 1では、この回復ァニールに よりコンタクトプラグの表面が酸ィ匕して、コンタクトプラグのコンタクト抵抗が上昇する恐 れがある。
発明の開示
[0014] 本発明の目的は、キャパシタの下部電極の配向を阻害せず、且つ酸素雰囲気中で 酸化され難いコンタクトプラグをキャパシタ直下に備えた半導体装置とその製造方法 を提供することにある。
[0015] 本発明の一観点によれば、半導体基板と、前記半導体基板の表層に形成された第 1不純物拡散領域と、前記第 1不純物拡散領域の上に第 1ホールを備えた第 1絶縁 膜と、前記第 1ホールの内面に形成され、前記第 1不純物拡散領域と電気的に接続 された導電膜と、前記導電膜上に前記第 1ホールを埋める厚さに形成され、該導電 膜と共に第 1コンタ外プラグを構成し、少なくとも上面が非晶質の絶縁性材料で構成 された充填体と、前記第 1コンタクトプラグ上に形成され、前記導電膜と電気的に接 続された下部電極、強誘電体材料で構成されるキャパシタ誘電体膜、及び上部電極 を備えたキャパシタと、を有する半導体装置が提供される。
[0016] これによれば、キャパシタの直下に形成される充填体の上面が非晶質の絶縁性材 料で構成される。そのため、充填体としてタングステンのような結晶性材料を形成する 場合のように充填体の結晶性に起因して下部電極の配向が乱れることが無い。これ により、下部電極が自己配向し易くなり、下部電極の配向の作用によってキャパシタ 誘電体膜の配向も高められ、残留分極電荷等といったキャパシタ誘電体膜の強誘電 体特性を向上させることが可能となる。
[0017] また、充填体の上面が絶縁性材料で構成されるので、第 1コンタクトプラグの全てを 導電性材料で構成する場合と比較して、第 1コンタクトプラグの酸ィ匕を抑制することが でき、キャパシタ誘電体膜に対して酸素雰囲気中でァニールを行っても、第 1コンタク トプラグが酸ィ匕してそのコンタクト抵抗が低下するのを防止することができる。
[0018] また、本発明の別の観点によれば、半導体基板の表層に第 1不純物拡散領域を形 成する工程と、前記半導体基板上に第 1絶縁膜を形成する工程と、前記第 1絶縁膜 をパターニングして、前記第 1不純物拡散領域上の前記第 1絶縁膜に第 1ホールを 形成する工程と、前記第 1ホールの内面に導電膜を形成する工程と、少なくとも上面 が非晶質の絶縁性材料で構成され、且つ前記第 1ホールを埋める厚さを有する充填 体を前記導電膜上に形成して、該充填体と前記導電膜とを第 1コンタクトプラグとする 工程と、前記第 1コンタクトプラグの上に、前記導電膜と電気的に接続された下部電 極、強誘電体材料で構成されるキャパシタ誘電体膜、及び上部電極を順に積層して キャパシタを形成する工程と、を有する半導体装置の製造方法が提供される。
[0019] これによれば、第 1コンタクトプラグの上面が非晶質の絶縁性材料で構成されるの で、既述のように下部電極の配向が高められ、それによりキャパシタ誘電体膜の配向 性が向上する。
[0020] また、上記の第 1絶縁膜に第 2コンタクトプラグを埋め込み、この第 2コンタクトプラグ の酸ィ匕を防止するための酸ィ匕防止絶縁膜を、第 1絶縁膜と第 2コンタクトプラグのそ れぞれの上面に形成してもよい。その場合は、第 1絶縁膜に第 1ホールを形成するェ 程において、該第 1ホールの上の酸ィ匕防止絶縁膜に第 1開口が形成される。
[0021] そして、このように酸ィ匕防止絶縁膜に第 1開口を形成する場合は、上記した導電膜 を形成する工程において、この酸化防止絶縁膜上にも該導電膜を形成する。更に、 この場合は、第 1コンタクトプラグを形成する工程が、導電膜上に非晶質の絶縁性材 料膜を形成し、該絶縁性材料膜で第 1開口と第 1ホールとを埋める工程と、酸化防止 絶縁膜上の導電膜と絶縁性材料膜とを研磨して除去し、第 1開口と第 1ホール内に 残る絶縁性材料膜を充填体とする工程とを有するのが好ましい。
[0022] 絶縁性材料膜と酸ィ匕防止絶縁膜とはともに絶縁膜なので、それらの研磨レートに大 差は無い。よって、上記のように絶縁性材料膜を研磨して充填体を形成しても、研磨 を終了した後の充填体の上面には、絶縁性材料膜と酸ィ匕防止絶縁膜との研磨レート の差に起因するリセスが発生しない。従って、絶縁性材料膜と酸化防止絶縁膜のそ れぞれの上面の平坦性が高められるので、下地の凹凸に起因してキャパシタ誘電体 膜の強誘電体特性が劣化するのを防ぐことができ、高品位なキャパシタを形成するこ とが可能となる。
[0023] そして、本発明の他の観点によれば、半導体基板の表層に第 1不純物拡散領域を 形成する工程と、前記半導体基板上に第 1絶縁膜を形成する工程と、前記第 1絶縁 膜をパター-ングして、前記第 1不純物拡散領域上の前記第 1絶縁膜に第 1ホール を形成する工程と、前記第 1絶縁膜の上面と前記第 1ホールの内面とに導電膜を形 成する工程と、前記導電膜上に、前記第 1ホールを埋める厚さの導電性材料膜を形 成する工程と、前記導電性材料膜の厚さを減少させることにより、該導電性材料膜で 構成される下部充填体を前記第 1ホールの途中の深さまで形成する工程と、前記下 部充填体上と前記導電膜上とに、非晶質の絶縁性材料膜を形成する工程と、前記 導電膜と前記絶縁性材料膜のそれぞれを研磨して前記第 1絶縁膜上カゝら除去するこ とにより、前記第 1ホール内に前記絶縁性材料膜を上部充填体として残し、該上部充 填体、前記下部充填体、及び前記導電膜を第 1コンタ外プラグとする工程と、前記 第 1コンタクトプラグの上に、前記導電膜と電気的に接続された下部電極、強誘電体 材料で構成されるキャパシタ誘電体膜、及び上部電極を順に積層してキャパシタを 形成する工程と、を有する半導体装置の製造方法が提供される。
[0024] ここで、上記した工程の他に、半導体基板の表層に第 1不純物拡散領域から間隔 をお!/ヽて第 2不純物拡散領域を形成する工程を行ってもょ ヽ。
[0025] その場合は、第 1ホールを形成する工程において、第 2不純物拡散領域上の第 1絶 縁膜に第 2ホールを形成すると共に、第 1コンタクトプラグの形成工程と同じ工程を行 うことにより、第 2ホール内に第 1コンタクトプラグと同じ構造の第 2コンタクトプラグを形 成するのが好ましい。
[0026] これによれば、キャパシタの直下力 外れて形成される第 2コンタクトプラグ力 第 1 コンタクトプラグと同様に、非晶質の絶縁性材料よりなる上部充填体によって導電性 材料膜よりなる下部充填体が保護された構造となる。従って、酸化雰囲気から下部充 填体を保護するための酸ィ匕防止絶縁膜を第 1絶縁膜上に形成する必要が無くなり、 その酸ィ匕防止絶縁膜を形成する工程を削減することが可能となる。
図面の簡単な説明 [図 1]図 l (a)〜(c)は、仮想的な半導体装置の製造途中の断面図 (その 1)であり； [図 2]図 2 (a)〜 (c)は、仮想的な半導体装置の製造途中の断面図 (その 2)であり； [図 3]図 3 (a)、（b)は、仮想的な半導体装置の製造途中の断面図 (その 3)であり； [図 4]図 4 (a)、（b)は、仮想的な半導体装置の製造途中の断面図 (その 4)であり； [図 5]図 5 (a)、（b)は、仮想的な半導体装置の製造途中の断面図 (その 5)であり； [図 6]図 6は、仮想的な半導体装置の製造途中の断面図 (その 6)であり；
[図 7]図 7 (a)は、コンタクトプラグにおけるリセスの発生状況を調べるためにサンプル の断面を TEMで観察して得られた像であり、図 7 (b)は図 7 (a)の暗視野像であり、図 7 (c)は、図 7 (a)の点 W〜Zのそれぞれにおける電子線回折像であり；
[図 8]図 8 (a)、（b)は、本発明の第 1実施形態に係る半導体装置の製造途中の断面 図（その 1)であり；
[図 9]図 9 (a)、（b)は、本発明の第 1実施形態に係る半導体装置の製造途中の断面 図（その 2)であり；
[図 10]図 10 (a)、（b)は、本発明の第 1実施形態に係る半導体装置の製造途中の断 面図（その 3)であり；
[図 11]図 11 (a)、（b)は、本発明の第 1実施形態に係る半導体装置の製造途中の断 面図（その 4)であり；
[図 12]図 12 (a)、（b)は、本発明の第 1実施形態に係る半導体装置の製造途中の断 面図（その 5)であり；
[図 13]図 13 (a)、（b)は、本発明の第 1実施形態に係る半導体装置の製造途中の断 面図（その 6)であり；
[図 14]図 14は、本発明の第 2実施形態に係る半導体装置の製造途中の断面図であ り；
[図 15]図 15は、本発明の第 3実施形態に係る半導体装置の製造途中の断面図 (そ の 1)であり；
[図 16]図 16は、本発明の第 3実施形態に係る半導体装置の製造途中の断面図 (そ の 2)であり；
[図 17]図 17は、本発明の第 3実施形態に係る半導体装置の製造途中の断面図 (そ の 3)であり；
[図 18]図 18は、本発明の第 3実施形態に係る半導体装置の製造途中の断面図 (そ の 4)であり；
[図 19]図 19は、本発明の第 4実施形態に係る半導体装置の製造途中の断面図 (そ の 1)であり；
[図 20]図 20は、本発明の第 4実施形態に係る半導体装置の製造途中の断面図 (そ の 2)であり；
[図 21]図 21は、本発明の第 4実施形態に係る半導体装置の製造途中の断面図 (そ の 3)であり；
[図 22]図 22は、本発明の第 4実施形態に係る半導体装置の製造途中の断面図 (そ の 4)である。
発明を実施するための最良の形態
[0028] 以下に、本発明の実施の形態について、添付図面を参照しながら詳細に説明する
[0029] (1)予備的事項の説明
本実施形態の説明に先立ち、本発明の予備的事項について説明する。
[0030] 図 1〜図 6は、仮想的な半導体装置の製造途中の断面図である。この半導体装置 は、スタック型の FeRAMであり、以下のようにして作成される。
[0031] 最初に、図 1 (a)に示す断面構造を得るまでの工程について説明する。
[0032] まず、 n型又は p型のシリコン（半導体)基板 1表面に、トランジスタの活性領域を画 定する STI(Shallow Trench Isolation)用の溝を形成し、その中に酸化シリコン等の絶 縁膜を埋め込んで素子分離絶縁膜 2とする。なお、素子分離構造は STIに限られず、 LOCOS(Local Oxidation of Silicon)法で素子分離絶縁膜 2を形成してもよい。
[0033] 次いで、シリコン基板 1の活性領域に p型不純物を導入して pゥエル 3を形成した後、 その活性領域の表面を熱酸化することにより、ゲート絶縁膜 4となる熱酸化膜を形成 する。
[0034] 続いて、シリコン基板 1の上側全面に非晶質又は多結晶のシリコン膜を形成し、そ れをフォトリソグラフィによりパターユングして二つのゲート電極 5を形成する。 [0035] pゥエル 3上には、上記の 2つのゲート電極 5が間隔をおいてほぼ平行に配置され、 それらのゲート電極 5はワード線の一部を構成する。
[0036] 次いで、ゲート電極 5をマスクにするイオン注入により、ゲート電極 5の横のシリコン 基板 1に n型不純物を導入し、第 1、第 2ソース/ドレインエクステンション 6a 6bを形 成する。
[0037] その後に、シリコン基板 1の上側全面に絶縁膜を形成し、その絶縁膜をエッチバック してゲート電極 5の横に絶縁性サイドウォール 7として残す。その絶縁膜として、例え ば CVD法により酸ィ匕シリコン膜を形成する。
[0038] 続いて、絶縁性サイドウォール 7とゲート電極 5をマスクにしながら、シリコン基板 1に n型不純物を再びイオン注入することにより、二つのゲート電極 5の側方のシリコン基 板 1に互いに間隔がおかれた第 1、第 2ソース Zドレイン領域 (第 1、第 2不純物拡散 領域) 8a 8bを形成する。
[0039] ここまでの工程により、シリコン基板 1の活性領域には、ゲート絶縁膜 4、ゲート電極
5、及び第 1、第 2ソース/ドレイン領域 8a 8bによって構成される第 1、第 2MOSトラ ンジスタ TR TRが形成されたことになる。
1 2
[0040] 次に、シリコン基板 1の上側全面に、スパッタ法によりコバルト層等の高融点金属層 を形成した後、この高融点金属層を加熱してシリコンと反応させ、シリコン基板 1上に 高融点金属シリサイド層 9を形成する。その高融点金属シリサイド層 9はゲート電極 5 の表層部分にも形成され、それによりゲート電極 5が低抵抗化される。
[0041] その後、素子分離絶縁膜 2の上等で未反応となっている高融点金属層をウエットェ ツチングして除去する。
[0042] 続いて、プラズマ CVD法により、シリコン基板 1の上側全面に窒化シリコン (SiN)膜を 厚さ約 80 に形成し、それをカバー絶縁膜 10とする。次いで、このカバー絶縁膜 10 の上に、 TEOSガスを使用するプラズマ CVD法〖こより第 1絶縁膜 11として酸ィ匕シリコン 膜を厚さ約 l lOOOnmに形成する。
[0043] その後に、第 1絶縁膜 11の上面を CMP(Chemical Mechanical Polishing)法により研 磨して平坦化する。この CMPの結果、第 1絶縁膜 11の厚さは、シリコン基板 1の平坦 面上で約 800nmとなる。 [0044] 次に、図 1 (b)に示すように、フォトリソグラフィによりカバー絶縁膜 10と第 1絶縁膜 1 1とをパターユングして、二つのゲート電極 5の間の第 2ソース Zドレイン領域 8bの上 に第 2ホール 1 lbを形成する。
[0045] 続いて、図 1 (c)に示すように、第 1絶縁膜 11の上面と第 2ホール l ibの内面とに、 スパッタ法によりチタン膜と窒化チタン膜とをこの順に形成し、これらの積層膜を第 1 グルー膜 12とする。その第 1グルー膜 12を構成するチタン膜は、シリコン基板 1とォ 一ミックコンタクトを取る役割を担う。
[0046] 続いて、六フッ化タングステンガスを使用する CVD法により、この第 1グルー膜 12上 に第 1タングステン膜 13を形成し、この第 1タングステン膜 13で第 2ホール l ibを完 全に埋め込む。
[0047] ところで、この第 1タングステン膜 13は、他の膜に比べて応力が強いので、その膜 厚を厚くするとシリコン基板 10が反って膜剥がれが起きる恐れがある。そのため、この 例では、第 2ホール l ibの直径をなるベく小さぐ例えば 0. 25 mとすることにより、 第 2ホール l ibを埋め込むのに必要な第 1タングステン膜 13の最小膜厚を薄くして、 約 300nm程度の薄い厚さの第 1タングステン膜 13を形成し、この第 1タングステン膜 13の応力に起因する膜剥がれを防止する。
[0048] 次に、図 2 (a)に示すように、第 1絶縁膜 11上に形成されている余分な第 1グルー 膜 12と第 1タングステン膜 13とを CMP法により研磨して除去し、これらの膜を第 2ホー ル l ib内に第 2コンタクトプラグ 13bとして残す。この第 2コンタクトプラグ 13bは、第 2 ソース/ドレイン領域 8bと電気的に接続され、この第 2ソース/ドレイン領域 8bと共に ビット線の一部を構成する。
[0049] ここで、第 2コンタクトプラグ 13bは、上記のように第 1タングステン膜 13で主に構成 される力 タングステンは非常に酸ィ匕され易ぐプロセス中で酸ィ匕されるとコンタクト不 良を引き起こす。
[0050] そこで、次の工程では、図 2 (b)に示すように、第 2コンタクトプラグ 13bを酸ィ匕雰囲 気力も保護するための酸ィ匕防止絶縁膜 14として、プラズマ CVD法により酸窒化シリコ ン (SiON)膜を厚さ約 130nmに形成する。
[0051] その後に、プラズマ CVD法により酸ィ匕防止絶縁膜 14上に酸ィ匕シリコン膜を厚さ約 2 OOnmに形成し、その酸ィ匕シリコン膜を絶縁性密着膜 15とする。
[0052] 続、て、図 2 (c)に示すように、不図示のレジストパターンをマスクにするエッチング により、絶縁性密着膜 15からカバー絶縁膜 10までをエッチングし、酸化防止絶縁膜 14に第 1開口 14aを形成すると共に、その第 1開口 14aの下に第 1ホール 11aを形成 する。そのエッチングは、例えば RIE(Reactive Ion Etching)によって行われ、 C F
4 8、 Ar
、及び 0の混合ガスがエッチングガスとして使用される。
2
[0053] 次に、図 3 (a)に示すように、第 1開口 14aと第 1ホール 11aのそれぞれの中と絶縁 性密着膜 15の上面にスパッタ法により第 2グルー膜 17を形成した後、その上に CVD 法により第 2タングステン膜 18を形成して、この第 2タングステン膜 18で第 1ホール 11 aを完全に埋め込む。なお、第 2グルー膜 17は、第 1グルー膜 12と同様にチタン膜と 窒化チタン膜とをこの順に積層してなり、そのチタン膜によってシリコン基板 1とのォ 一ミックコンタクトが取られる。
[0054] また、図 1 (c)で説明した第 1タングステン膜 13と同様に、この第 2タングステン膜 18 も応力が強 、ので、第 1ホール 1 laの直径を小さくすることにより薄 、厚さの第 2タン ダステン膜 18でも第 1ホール 11aが埋め込まれるようにする。この例では、第 1ホール l ibの直径を約 0. 25 mと小さくし、第 2タングステン膜 18の厚さを約 300 mに薄 くすることで、応力によって膜剥がれが発生するのを防止する。なお、第 1ホール 11a を埋め込むのに必要な第 2タングステン膜 18の最小膜厚は、典型的には第 1ホール 11aの 1/2以上の膜厚となる。
[0055] 次いで、図 3 (b)に示すように、絶縁性密着膜 15の上面に形成されている余分な第 2グルー膜 17と第 2タングステン膜 18とを CMP法により研磨して除去し、これらの膜を 第 1ホール 11a内に第 1コンタクトプラグ 18aとして残す。
[0056] その CMPでは、絶縁性密着膜 15が研磨ストッパにされるので、第 2タングステン膜 1 8の研磨レートが絶縁性密着膜 15のそれよりも高くなる研磨条件で行われる。そのた め、 CMPを終了した時点では、絶縁性密着膜 15と第 2タングステン膜 18との研磨レ ートの違いに起因して、第 1コンタクトプラグ 18aの上面に図示のようなリセス（凹部） が形成される。
[0057] この後に、図 4 (a)に示すように、例えば窒化チタンアルミニウム (ΉΑ1Ν)等よりなる 導電性酸素ノリア膜 20を第 1コンタクトプラグ 18a上に形成し、更にその上に下部電 極 21a、キャパシタ誘電体膜 22a、及び上部電極 23aをこの順に積層してなるキャパ シタ Qを形成する。なお、下部電極 21aは、スパッタ法で形成された厚さが約 50〜20 Onmのイリジウム膜よりなり、キャパシタ誘電体膜 22aは、 MOCVD(Metal Organic CV D)法で形成された厚さ約 50〜150nmの PZT(Lead Zirconate Titanate: PbZrTiO )膜
3 よりなる。そして、上部電極 23aは、スパッタ法で形成された厚さが約 50〜200nmの 酸化イリジウム (IrO )膜よりなる。
2
[0058] 次いで、キャパシタ Qを形成する際のエッチングゃスパッタによってキャパシタ誘電 体膜 22aが受けたダメージを回復させるため、酸素雰囲気中でキャパシタ Qをァニー ルする。そのようなァニールは、回復ァニールとも呼ばれる。
[0059] キャパシタ直下の第 1コンタクトプラグ 18aは、その上の導電性酸素ノリア膜 20によ つて、この回復ァニール時に酸ィ匕されるのが防がれる。また、ビット線の一部を構成 する第 2コンタクトプラグ 13bは、酸ィ匕防止絶縁膜 14によって酸ィ匕が防止されている。
[0060] 次に、図 4 (b)に示す断面構造を得るまでの工程について説明する。
[0061] まず、水素等の還元性雰囲気力もキャパシタ誘電体膜 22aを保護するために、キヤ パシタ保護絶縁膜 41として水素ブロック性に優れたアルミナ膜をシリコン基板 1の上 側全面に約 50nmの厚さにスパッタ法で形成する。
[0062] 次に、キャパシタ保護絶縁膜 41上にプラズマ CVD法により第 2絶縁膜 41として酸 化シリコン膜を形成した後、 CMP法によりその第 2絶縁膜 41の上面を平坦ィ匕して、シ リコン基板 1の平坦面上での第 2絶縁膜 41の厚さを約 700應にする。
[0063] そして、この第 2絶縁膜 41の上に、第 1窓 43aを備えた第 1レジストパターン 43を形 成した後、第 1窓 43aを通じて第 2絶縁膜 41とキャパシタ保護絶縁膜 40とをエツチン グし、上部電極 23aの上に第 3ホール 41aを形成する。
[0064] このエッチングが終了後、第 1レジストパターン 43は除去される。
[0065] その後に、ここまでの工程でキャパシタ誘電体膜 22aが受けたダメージを回復させ るため、不図示のファーネス内にシリコン基板 1を入れ、酸素雰囲気中で基板温度を
550°Cとする二回目の回復ァニールを約 40分間行う。
[0066] 次に、図 5 (a)に示す断面構造を得るまでの工程について説明する。 [0067] まず、シリコン基板 1の上側全面にフォトレジストを塗布し、それを露光、現像するこ とにより、第 2コンタクトプラグ 13bの上に第 2窓 41bを備えた第 2レジストパターン 45 を形成する。
[0068] そして、この第 2レジストパターン 45の第 2窓 41bを通じて第 2絶縁膜 41から酸ィ匕防 止絶縁膜 14までをエッチングする。これにより、第 2コンタクトプラグ 13bの上にの第 2 絶縁膜 41に第 4コンタクトホール 41が形成されると共に、その第 4コンタクトホール 41 aの下の酸ィ匕防止絶縁膜 14に第 2開口 14bが形成される。
[0069] 次!、で、図 5 (b)に示すように、第 2レジストパターン 45を除去する。
[0070] 次に、図 6に示すように、タングステンを主に構成される第 3、第 4コンタクトプラグ 47 a、 47bをそれぞれ第 3、第 4ホール 41a、 41b内に形成する。
[0071] そして、第 2絶縁膜 41と第 3、第 4コンタクトプラグ 47a、 47bのそれぞれの上面に、 スパッタ法によりアルミニウム膜を主に構成される金属積層膜を形成した後、フォトリソ グラフィによりその金属積層膜をパターユングして、図示のような一層目金属配線 49 aとビット線用金属パッド 49bとを形成する。
[0072] 以上により、スタック型の FeRAMの基本構造が完成した。
[0073] 上記した例では、図 3 (b)で説明したように、 CMP法により第 1コンタクトプラグ 18aの 上面を研磨したことで、その上面にリセスが形成される。
[0074] 図 7 (a)は、このリセスの発生状況を調べるために、サンプルの断面を TEMで観察し て得られた像である。そのサンプルは、既述の第 1絶縁膜 11に第 1コンタクトプラグ 1 8aを埋め込んだ後に、導電性酸素ノ リア膜 20 (図 4 (a)参照）となる窒化チタンアルミ -ゥム (TiAIN)膜と、下部電極 21aとなるイリジウム (Ir)膜とをこの順に形成し、さらにそ の上に酸ィ匕防止絶縁膜 14を形成してなる。
[0075] 図 7 (a)に示されるように、 CMPに起因するリセスが第 1コンタクトプラグ 18aに実際 に発生しているのが分かる。また、このリセスによって、第 1コンタクトプラグ 18aの上の 窒化チタンアルミニウム膜とイリジウム膜にも図示のように凹部が発生する。
[0076] 図 7 (b)は、図 7 (a)の TEM像の暗視野像である。これに示されるように、凹部が発 生している部分の窒化チタンアルミニウム膜は、他の部分と比較して暗くなつており、 その結晶構造が他の部分と異なっていることが理解される。また、これと同様の傾向 力 Sイリジウム膜にも見られる。
[0077] 図 7 (c)は、図 7 (a)の点 W〜点 Zのそれぞれにおける電子線回折像である。
[0078] 図 7 (c)に示されるように、第 1絶縁膜 11の平坦面上にある点 Yでは、窒化チタンァ ルミニゥム膜とイリジウム膜のそれぞれの (111)方向に対応する回折線が強く現れてお り、点 Yにお 、てこれらの膜の配向が良好であることが分かる。
[0079] これに対し、第 1コンタクトプラグ 18aの上の点 W〜点 Zでは、上記のような強い回折 線が現れておらず、プラグ 18aのリセスによって窒化チタンアルミニウム膜とイリジウム 膜の配向が劣化している。
[0080] このように、イリジウム膜の配向が劣化すると、その上に形成されるキャパシタ誘電 体膜 22a (図 6参照）の配向が乱れ、キャパシタ誘電体膜 22aの強誘電体特性、例え ば残留分極電荷等が劣化してしまうので、好ましくな 、。
[0081] このようなリセスの問題の他に、上記した例では、図 3 (b)に示したように、ビット線を 構成する第 2コンタクトプラグ 13bの酸ィ匕を防止するために、キャパシタ直下の第 1コ ンタクトプラグ 18aとは別工程でその第 2コンタクトプラグ 13bを形成して、その上面を 酸ィ匕防止絶縁膜 14で覆う必要がある。
[0082] しかし、このように、第 1、第 2コンタクトプラグ 18a、 13bを別々に形成したり、その上 に酸ィ匕防止絶縁膜 14を形成したりするのでは、半導体装置の製造工程が増えてし まい、半導体装置の製造コストを上昇させてしまう。
[0083] 本願発明者は、このような問題に鑑み、以下に説明するような本発明の実施の形態 に想到した。
[0084] (2)第 1実施形態
図 8〜図 13は、本発明の第 1実施形態に係る半導体装置の製造途中の断面図で ある。
[0085] この半導体装置を製造するには、まず、既述の図 1 (a)〜図 3 (a)の工程を行う。
[0086] その後、図 8 (a)に示すように、絶縁性密着膜 15上、第 1開口 14a内、及び第 1ホー ル 1 la内に導電膜 24を形成する。
[0087] 導電膜 24は、後で行われる回復ァニール等の酸素雰囲気中での高温ァニールを 行っても導電性が失われ難い材料で構成される。そのような導電膜 24としては、例え ば、チタン膜、窒化チタン膜、窒化チタンアルミニウム膜、イリジウム膜、酸化イリジゥ ム (IrO )膜、プラチナ膜、及びルテニウム膜のいずれかの単層膜、或いはこれらの少
2
なくとも二つを積層した積層膜がある。これらの膜はスパッタ法で形成され得るが、窒 化チタン膜にっ 、ては CVD法で形成してもよ 、。
[0088] 更に、導電膜 24の厚さは、その下の第 1ソース/ドレイン領域 8aとのコンタクト抵抗 が設計値となるように設定され、本実施形態では例えば 20〜： L00應とする。
[0089] なお、本実施形態では、キャパシタの下部電極との密着性を高める絶縁性密着膜
15を形成しているが、これを形成しなくても下部電極の密着性が損なわれない場合 には、絶縁性密着膜 15を省略してもよい。その場合、上記の導電膜 24は、酸化防止 絶縁膜 14上に形成されることになる。
[0090] その後に、導電膜 24の上に、非晶質の絶縁性材料膜 25としてプラズマ CVD法によ り酸ィ匕シリコン膜を形成し、その絶縁性材料膜 25で第 1開口 14aと第 1ホール 11aと を埋める。そのプラズマ CVD法では、例えば、シラン (SiH )ガスが反応ガスとして使用
4
される。
[0091] 絶縁性材料膜 25は、非晶質の絶縁材料よりなる膜であれば酸ィ匕シリコン膜に限定 されない。酸ィ匕シリコン膜に代えて、窒化シリコン膜、酸窒化シリコン膜、及びアルミナ 膜の 、ずれかを絶縁性材料膜 25として形成してもよ 、。
[0092] 更に、その絶縁性材料膜 25の厚さは、第 1コンタクトホール 11aを完全に埋める厚 さであれば特に限定されず、本実施形態ではシリコン基板 1の平坦面上で約 300應 とする。
[0093] 次いで、図 8 (b)に示すように、絶縁性密着膜 15上の導電膜 24と絶縁性材料膜 25 とを CMP法により研磨して除去し、第 1開口 14aと第 1ホール 11a内に残る絶縁性材 料膜 25を充填体 25aとする。この CMP法で使用されるスラリー (研磨材）は絶縁膜用 のものであれば特に限定されない。本実施形態では、そのスラリーとして、例えば Cab ot Microelectronics corporation製のスフリ ~~ 使用する。
[0094] この CMPでは、絶縁性密着膜 15も研磨されてその膜厚が減少する力 上記のよう に絶縁膜用のスラリーを使用することで、絶縁性密着膜 15の研磨レートは絶縁性材 料膜 25のそれと実質的に同じになる。よって、 CMP時には絶縁性材料膜 25と絶縁 性密着膜 15のそれぞれの上面が略同じ速さで低下するので、 CMPを終了した後に 充填体 25aの上面にリセスは発生しない。
[0095] なお、絶縁性密着膜 15を省略する場合は、上記の CMPによって酸ィ匕防止絶縁膜 1 4が研磨されることになるが、酸ィ匕防止絶縁膜 14の研磨レートも絶縁性材料膜 25と 実質的に同じなので、上記のように充填体 25aの上面にリセスは発生しない。
[0096] 以上により、第 1ホール 11a内には、充填体 25aの側面と底面とを導電膜 24で覆つ てなる第 1コンタクトプラグ 26が、第 1ソース Zドレイン領域 8aと電気的に接続されるよ うに形成されたことになる。図示のように、その第 1コンタクトプラグ 26の上面の高さは 、酸ィ匕防止絶縁膜 14と絶縁性密着膜 15の厚さの分だけ、第 2コンタ外プラグ 13bの 上面の高さよりも高くなる。
[0097] その後に、充填体 25aと絶縁性密着膜 15のそれぞれの上面をアンモニア (NH )ガ
3 スのプラズマに曝してこれらの上面を改質する。以下、この処理のことをアンモニアプ ラズマ処理ともいう。
[0098] そのアンモニアプラズマ処理の条件は特に限定されな 、が、本実施形態では、処 理チャンバ内に導入されるアンモニアガスの流量を 350sccm、チャンバ内の圧力を 1 Torr、基板温度を 400°C、基板に印加される 13. 56MHzの高周波電源のパワーを 1 OOW、プラズマ発生領域に供給される 350kHzの高周波電源のパワーを 55W、電極 —第 1絶縁膜 11間の距離を 350mils、プラズマ照射時間を 60秒とする。
[0099] 次に、図 9 (a)に示す断面構造を得るまでの工程について説明する。
[0100] まず、絶縁性密着膜 15と第 1コンタクトプラグ 26のそれぞれの上面に、スパッタ法に より窒化チタンアルミニウム (TiAIN)膜を形成し、それを導電性酸素バリア膜 20とする 。その導電性酸素ノリア膜 20は、第 1コンタクトプラグ 26を構成する導電膜 24と接し ているので、第 1コンタクトプラグ 26を介して第 1ソース/ドレイン領域 8aと電気的に 接続される。
[0101] その後に、導電性酸素バリア膜 20の上に、下部電極用導電膜 21としてスパッタ法 によりイリジウム膜を約 50〜200nmの厚さ、より好ましくは lOOnmに形成する。ここで 、既述のように予め充填体 25aの上面をアンモニアプラズマ処理してあるので、その 充電体 25aの上方の下部電極用導電膜 21は (111)方向に配向し易くなる。このような 利点を効果的に得るには、充填体 25aを構成する絶縁性材料として、アンモニアブラ ズマの照射によって表面に N-H結合が形成され得る膜、例えば酸ィ匕シリコン等を採 用するのが好ましい。これについては、後述の各実施形態でも同様である。
[0102] 次に、 MOCVD(Metal Organic CVD)法により、下部電極用導電膜 21上に強誘電 体膜 22として PZT(Lead Zirconate Titanate: PbZrTiO )膜を厚さ約 50〜150nm、より
3
好ましくは 100應に形成する。なお、強誘電体膜 22の成膜方法としては、 MOCVD 法の他に、スパッタ法ゃゾル 'ゲル法もある。更に、強誘電体膜 22の材料は上記の P ZTに限定されず、 SrBi Ta O、 SrBi (Ta, Nb) O等の Bi層状構造化合物や、 PZTにラ
2 2 9 2 2 9
ンタンをドープした PLZT、或 、はその他の金属酸化物強誘電体で強誘電体膜 22を 構成してちょい。
[0103] その後、この強誘電体膜 22上にスパッタ法により酸化イリジウム（IrO )膜を 50〜20
2
0應、より好ましくは lOOnmの厚さに形成し、それを上部電極用導電膜 23とする。
[0104] ここで、導電性バリア膜 20の下の第 1コンタクトプラグ 26は、それを構成する充填体
25aが非晶質であるため、結晶性材料、例えばタングステンのように導電性酸素バリ ァ膜 20の配向を劣化させることが無い。従って、この導電性膜 20上の下部電極用導 電膜 21が (111)方向に自己配向し易くなり、この下部電極用導電膜 21の良好な配向 により強誘電体膜 22の配向が (111)方向に揃えられる。
[0105] し力も、充填体 25aの上面にリセスが発生していないので、充填体の上方において 強誘電体膜 22の配向を良好にすることができる。
[0106] 更に、既述のようなアンモニアプラズマ処理を充填体 25aに対して施すことで下部 電極用導電膜 21の配向が揃うので、それによつても強誘電体膜 22の配向が良好に なる。
[0107] なお、この例では、第 1コンタクトプラグ 26の酸ィ匕を防ぐための導電性酸素ノリア膜 20を形成しているが、本実施形態では酸ィ匕され易いタングステンをその第 1コンタク トプラグ 26に使用していないので、導電性酸素ノリア膜 20は省略してもよい。このよ うに導電性酸素バリア膜 20を省略しても、上記のように強誘電体膜 22の配向を高め ることがでさる。
[0108] 続 、て、図 9 (b)に示すように、上部電極用導電膜 23上に第 1ハードマスク 27として スパッタ法により窒化チタン膜を厚さ約 200nmに形成し、更にその上に CVD法により 酸ィ匕シリコン膜を約 600應の厚さに形成し、その酸ィ匕シリコン膜を第 2ハードマスク 2 8とする。その後に、フォトリソグラフィによりこれらのハードマスク 27、 28をキャパシタ 平面形状にパターニングする
続いて、図 10 (a)に示すように、ハロゲンガスを含むエッチングガスを用いて、第 1、 第 2ハードマスク 27、 28で覆われていない部分の第 1導電膜 21、強誘電体膜 22、及 び第 2導電膜 23を一括してドライエッチングする。これにより、絶縁性密着膜 15の上 には、第 1コンタクトプラグ 26の導電膜 24と電気的に接続された下部電極 21a、キヤ パシタ誘電体膜 22a、及び上部電極 23aを順に積層してなるキャパシタ Qが形成され たことになる。
[0109] なお、そのキャパシタ Qの下の導電性酸素ノ リア膜 20は、絶縁性密着膜 15によつ て膜剥がれが防止される。そして、この導電性酸素バリア膜 20を形成しない場合に は、キャパシタ Qを構成する下部電極 21aの膜剥がれが絶縁性密着膜 15によって防 止される。
[0110] その後に、ウエットエッチングとドライエッチングにより第 1、第 2ハードマスクを除去 する。
[0111] 次に、図 10 (b)に示すように、上記した図 10 (a)のエッチング工程等でキャパシタ 誘電体膜 22aが受けたダメージを回復させるため、不図示のファーネス内にシリコン 基板 1を入れ、酸素雰囲気中で基板温度を 550°Cとする一回目の回復ァニールを約 40分間行う。
[0112] ここで、キャパシタ Qの直下の第 1コンタクトプラグ 26は、絶縁性材料よりなる充填体 25aと、ァニールをしても導電性が失われにく 、窒化チタン膜等の導電膜 24とで構 成される。従って、上記のように酸素雰囲気中で回復ァニールを行っても、第 1コンタ タトプラグ 26が酸ィ匕するのを抑えることができ、該プラグ 26と第 1ソース/ドレイン領 域 8aとのコンタクト抵抗が上昇するのが防止され、そのコンタクト抵抗を設計値通りに 低く抑えることが可能となる。
[0113] 次に、図 11 (a)に示す断面構造を得るまでの工程について説明する。
[0114] まず、水素等の還元性雰囲気力もキャパシタ誘電体膜 22aを保護するために、キヤ パシタ保護絶縁膜 40として水素ブロック性に優れたアルミナ膜をシリコン基板 1の上 側全面に約 50nmの厚さに形成する。
[0115] そのキャパシタ保護絶縁膜 40の成膜方法は特に限定されない。但し、カバレッジ 特性に優れた ALD(Atomic Layer Deposition)法でキャパシタ保護絶縁膜 40を形成 すれば、キャパシタ Qの側面にキャパシタ保護絶縁膜 40をカバレッジ良く形成するこ とができるので、隣接するキャパシタ Qの間隔を狭めることができ、 FeRAMの微細化を 推し進めることがでさる。
[0116] 次!、で、シランを反応ガスとして使用する HDPCVD(High Density Plasma CVD)法を 用いて、キャパシタ保護絶縁膜 40上に第 2絶縁膜 41を形成し、隣接する二つのキヤ パシタ Qの間の空間をその第 2絶縁膜 41で完全に埋め込む。その第 2絶縁膜 41の 厚さは特に限定されないが、本実施形態ではシリコン基板 1の平坦面上で約 700 とする。
[0117] その後に、 TEOSガスを用いるプラズマ CVD法により、第 2絶縁膜 41上に犠牲絶縁 膜 42として酸ィ匕シリコン膜を形成する。この第 2絶縁膜 42の厚さは、シリコン基板 1の 平坦面上で例えば約 800nmである。
[0118] そして、図 11 (b)に示すように、上記の犠牲絶縁膜 42を CMP法により研磨すること により第 2絶縁膜 41の上面を平坦ィ匕し、シリコン基板 1の平坦面上での第 2絶縁膜 4
1の厚さを約 700nmにする。
[0119] 次に、図 12 (a)に示す断面構造を得るまでの工程について説明する。
[0120] まず、第 2絶縁膜 41上にフォトレジストを塗布し、それを露光、現像することにより、 上部電極 23a上にホール形状の第 1窓 43aを備えた第 1レジストパターン 43を形成 する。
[0121] そして、上記の第 1窓 43aを通じて第 2絶縁膜 41とキャパシタ保護絶縁膜 40とをェ ツチングして、これらの絶縁膜 40 41に上部電極 23aに至る深さの第 3ホール 41aを 形成する。このエッチングは、 C F Ar、及び 0の混合ガスをエッチングガスとして使
4 8 2
用する平行平板型プラズマエッチングチャンバ内で行われ、エッチング時の圧力は 2 7Paとされる。また、周波数が 13. 56MHzでパワーが 1 2. 5kWの高周波電力が そのエッチングチャンバの上部電極に印加され、それにより上記のエッチングガスが プラズマ化される。
[0122] このエッチングを終了後、第 1レジストパターン 43は除去される。
[0123] そして、ここまでの工程でキャパシタ誘電体膜 22aが受けたダメージを回復させるた め、不図示のファーネス内にシリコン基板 1を入れ、酸素雰囲気中で基板温度を 550
°Cとする二回目の回復ァニールを約 40分間行う。
[0124] 次いで、図 12 (b)に示すように、第 2絶縁膜 41上にフォトレジストを再び塗布して、 そのフォトレジストを露光、現像し、第 2レジストパターン 45を形成する。その現像によ り、第 2コンタクトプラグ 13b上の第 5レジストパターン 45には、ホール形状の第 2窓 45 aが形成される。
[0125] その後に、この第 2窓 45aを通じて第 2絶縁膜 41から酸ィ匕防止絶縁膜 14までをエツ チングすることにより、第 2絶縁膜 41に第 4ホール 41bを形成すると共に、酸化防止 絶縁膜 14に第 2開口 14bを形成する。このようなエッチングは、例えば C F、 Ar、 0、
4 8 2 及び COの混合ガスをエッチングガスとする平行平板プラズマエッチング装置で行わ れる。
[0126] 次に、図 13 (a)に示すように、上記の第 2レジストパターン 45を除去する。
[0127] 上記のように、上部電極 23a上の浅い第 3ホール 41aとは別に、第 2ソース Zドレイ ン領域 8b上の深い第 4ホール 41bを形成することで、浅い第 3ホール 41aの下の上 部電極 23aがエッチング雰囲気に長時間曝されるのを防ぐことができ、その下のキヤ パシタ誘電体膜 22aが劣化するのを抑制することが可能となる。
[0128] 更に、第 2ソース/ドレイン領域 8b上の第 2コンタクトプラグ 13bは、本工程が終了 するまで、酸ィ匕防止絶縁膜 14によって覆われているので、第 2コンタクトプラグ 13bを 構成するタングステンが酸ィ匕してコンタクト不良を起こすのが防止される。
[0129] 次に、図 13 (b)に示す断面構造を得るまでの工程について説明する。
[0130] まず、第 2絶縁膜 41の上面と、第 3、第 4ホール 41a、 41bのそれぞれの内面に、ス ノ ッタ法によりバリアメタル膜として窒化チタン膜を約 50應の厚さに形成する。そして 、このバリアメタル膜の上に、第 3、第 4ホール 41a、 41bを埋め込むのに十分な厚さ、 例えば第 2絶縁膜 41の平坦面上での厚さが 300應となるタングステン膜を形成する [0131] その後に、第 2絶縁膜 41上の余分なノ リアメタル膜とタングステン膜とを CMP法によ り研磨して除去し、これらの膜を第 3、第 4ホール 41a、 41b内にそれぞれ第 3、第 4コ ンタクトプラグ 47a、 47bとして残す。
[0132] これらのコンタクトプラグのうち、第 3コンタクトプラグ 47aは上部電極 23aと電気的に 接続される。そして、第 4コンタクトプラグ 47bは、第 2コンタクトプラグ 13bと電気的に 接続され、その第 2コンタクトプラグ 13bと共にビット線の一部を構成する。
[0133] その後に、第 2絶縁膜 41の上にスパッタ法により金属積層膜を形成し、それをバタ 一ユングして一層目金属配線 49aとビット線用金属パッド 49bとを形成する。その金 属積層膜は、例えば、厚さ約 50應の窒化チタン膜、厚さ約 360應のアルミニウム膜 、及び厚さ約 70應の窒化チタン膜をこの順に積層してなる。
[0134] ここまでの工程により、本実施形態に係る半導体装置の基本構造が完成した。
[0135] その半導体装置では、ビット線の一部を構成する第 2コンタクトプラグ 13bと第 4コン タクトプラグ 471)とが^&- -^&構造となってぃる。キャパシタ Qの他にシリコン基板 1に ロジック回路を形成してロジック混載 FeRAMを製造する場合は、そのロジック回路に おける MOSトランジスタのソース Zドレイン領域と一層目金属配線との電気的接続も この via-to-via構造によって行われる。
[0136] 以上説明した本実施形態では、図 13 (b)に示したように、キャパシタ Qの直下の第 1コンタクトプラグ 26が、非晶質の充填体 25aの側面と底面とを導電膜 24で覆ってな る。このように充填体 25aが非晶質なので、その充填体と接触する導電性酸素バリア 膜 20や下部電極 21aの配向は、充填体 25aによって影響されず、キャパシタ誘電体 膜 22aの残留分極電荷を増大させるのに好ま 、(111)方向に揃えられる。その結果 、下部電極 21aの作用によってキャパシタ誘電体膜 22aの配向も (111)方向に揃えら れ、キャパシタ誘電体膜 22aの残留分極電荷が増大し、キャパシタ Qへの情報の書き 込みと読み出しが容易に行えるようになる。
[0137] 更に、図 8 (b)で説明したように、絶縁性密着膜 15と絶縁性材料膜 25の CMPの研 磨レートが実質的に同じなので、この CMPによるリセスが充填体 25aに発生しない。 従って、そのリセスに起因するキャパシタ誘電体膜 22aの配向の低下も抑制すること ができ、キャパシタ誘電体膜 22aの強誘電体特性、例えば残留分極電荷等をより一 層高めることが可能となる。既述のように、絶縁性材料膜 15を形成しない場合でも、 酸ィ匕防止絶縁膜 14と絶縁性材料膜 25との研磨レートが略同じなので、上記と同様 にして充填体 25aにリセスが発生するのを防止できる。
[0138] しカゝも、上記の充填体 25aが絶縁性材料よりなり、且つそれを覆う導電膜 24が酸化 され難 、窒化チタン膜等で構成されるので、図 10 (b)や図 12 (b)の工程にぉ 、て酸 素雰囲気中で回復ァニールを行っても、キャパシタ Qの直下の第 1コンタクトプラグ 2 6が酸ィ匕され 1 、その第 1コンタクトプラグ 26と第 1ソース/ドレイン領域 8aとのコン タクト抵抗を低 ヽままに抑えることが可能となる。
[0139] (3)第 2実施形態
図 14は、本発明の第 2実施形態に係る半導体装置の断面図である。なお、図 14で は、第 1実施形態で説明した要素には第 1実施形態と同じ符号を付し、以下ではそ の説明を省略する。
[0140] 本実施形態では、図 14に示されるように、第 1コンタクトプラグ 26の直径を第 2コン タクトプラグ 13bのそれよりも大きくする。これ以外の構成については、本実施形態は 第 1実施形態と同じである。
[0141] 図 3 (a)で説明したように、第 1ホール 11aを第 2タングステン膜 18で埋め込む場合 には、タングステンの強い応力によって膜剥がれが発生するのを防止するために、第 1ホール 11aの直径を小さくし、薄い厚さの第 2タングステン膜 18で第 1ホール 11aを 形成する必要があった。
[0142] これに対し、第 1実施形態では、図 8 (a)で説明したように、第 1ホール 11aを絶縁性 材料膜 25で埋め込むので、タングステン膜に見られるような応力に起因する膜剥が れを気にする必要がなぐ第 1ホール 11aの直径に制約が無い。
[0143] このような第 1ホール 11aの設計自由度を十分に活かすベぐ本実施形態では、図 14に示すように、この第 1ホール 11aの直径を第 2ホール l ibよりも大きくする。このと き、導電膜 24が下部電極 21aと電気的に接続される限り、図示のように第 1ホール 11 aがキャパシタ Qからはみ出しても構わな 、。
[0144] これによれば、第 1ホール 11aのアスペクト比が小さくなるので、第 1ホール 11a内に 形成される導電膜 24に高 ヽステップカバレッジ (段差被覆性)を要求する必要が無!ヽ 。そのため、ステップカバレッジが比較的悪い安価なスパッタ法で導電膜 24を形成し ても、その導電膜 24にボイドが発生し難くなり、第 1コンタクトプラグ 26がコンタクト不 良を起こすのを抑制することが可能となる。
[0145] (4)第 3実施形態
図 15〜図 18は、本発明の第 3実施形態に係る半導体装置の製造途中の断面図で ある。なお、これらの図において、第 1、第 2実施形態で説明した要素にはこれらの実 施形態と同じ符号を付し、以下ではその説明を省略する。
[0146] その半導体装置を製造するには、まず、既述の図 1 (a)の断面構造を得る。その後 に、図 15 (a)に示すように、第 1絶縁膜 11上にフォトレジストを塗布し、それを露光、 現像することにより、第 1、第 2ソース Zドレイン領域 8a、 8b上にそれぞれ第 1、第 2窓
30a、 30bを備えた第 1レジストパターン 30を形成する。
[0147] その後に、上記の第 1、第 2窓 30a、 30bを通じて第 1絶縁膜 11とカバー絶縁膜 10 とをエッチングすることにより、第 1絶縁膜 11に第 1、第 2コンタクトホール l la、 l ibを 形成する。そのエッチングは RIEにより行われる。そして、この RIEでは、 C F、 Ar、及
4 8 び 0の混合ガスがエッチングガスとして採用される。
2
[0148] このエッチングが終了後、第 1レジストパターン 30は除去される。
[0149] 次に、図 15 (b)に示すように、第 1、第 2コンタクトホール l la、 l ibの内面と第 1絶 縁膜 11の上面とに、スパッタ法により窒化チタン膜を形成しそれを導電膜 16とする。 その導電膜 16は、回復ァニール等の酸素雰囲気中での高温ァニールでも導電性が 失われ難い膜であれば窒化チタン膜に限定されない。そのような膜としては、チタン 膜、窒化チタン膜、窒化チタンアルミニウム膜、イリジウム膜、酸化イリジウム (IrO )膜、
2 プラチナ膜、及びルテニウム膜のいずれかの単層膜、或いはこれらの少なくとも二つ を積層した積層膜がある。
[0150] なお、上記した窒化チタン膜にっ 、ては、スパッタ法ではなぐ CVD法で形成しても よい。
[0151] 更に、導電膜 16の厚さは、その下の第 1、第 2ソース Zドレイン領域 8a、 8bとのコン タクト抵抗が設計値となるように設定され、本実施形態では例えば 20〜： LOOnmとする [0152] その後に、六フッ化タングステンガスを使用する CVD法を用いて、この導電膜 16の 上に導電性材料膜 19としてタングステン膜を形成し、その導電性材料膜 19で第 1、 第 2ホール l la、 l ibを完全に埋め込む。
[0153] 次いで、図 16 (a)に示すように、第 1導電膜 11上に形成された余分な導電膜 16と 導電性材料膜 19とを CMP法により研磨して除去し、導電性材料膜 19を第 1、第 2ホ ール l la、 l ib内に下部充填体 19aとして残す。これ〖こより、各ホール l la、 l ib内に は、下部充填体 19aと、その側面と底面とを覆う導電性材料膜 16とで構成される下段 プラグ 31が形成されたことになる。
[0154] 次に、図 16 (b)に示すように、下段プラグ 31が酸化されるのを防ぐ酸ィ匕防止絶縁 膜 14として、プラズマ CVD法により酸窒化シリコン膜を厚さ約 130應に形成する。
[0155] その後に、プラズマ CVD法により酸ィ匕防止絶縁膜 14上に酸ィ匕シリコン膜を厚さ約 2 00應に形成し、その酸ィ匕シリコン膜を絶縁性密着膜 15とする。この絶縁性密着膜 1 5は、キャパシタの下部電極との密着強度を向上させる役割を担うが、絶縁性密着膜 15を形成しなくてもその密着強度が確保されるなら、絶縁性密着膜 15を省いてよい
[0156] 次に、図 17 (a)に示す断面構造を得るまでの工程について説明する。
[0157] まず、絶縁性密着膜 15上にフォトレジストを塗布し、それを露光、現像することによ り、第 1ホール 11a上に第 3窓 34aを備えた第 2レジストパターン 34を形成する。そし て、上記の第 3窓 34aを通じて絶縁性密着膜 15と酸ィ匕防止絶縁膜 14とをエッチング することにより、第 1ソース Zドレイン領域 8a上の酸ィ匕防止絶縁膜 14に第 1開口 14a を形成する。なお、このエッチングは例えば RIEにより行われ、絶縁性密着膜 15と酸 化防止絶縁膜 14のそれぞれに対するエッチングガスとして、 C F、 CF、 Ar、及び CO
4 8 4
の混合ガスを使用する。
[0158] その後に、第 2レジストパターン 34は除去される。
[0159] 続いて、図 17 (b)に示すように、第 1開口 14aの内面と絶縁性密着膜 15の上面とに 、スパッタ法によりチタン膜を厚さ約 50應に形成し、それを上部導電膜 36とする。こ の上部導電膜 36としては、タングステンで主に構成される下段プラグ 31の酸ィ匕を防 ぐために、酸素ノ リア性の高い膜を採用するのが好ましい。そのような膜としては、チ タン膜、窒化チタン膜、窒化チタンアルミニウム膜、イリジウム膜、酸化イリジウム (IrO )
2 膜、プラチナ膜、及びルテニウム膜のいずれかの単層膜、或いはこれらの少なくとも 二つを積層した積層膜がある。
[0160] また、その上部導電膜 36は、図示のように下段プラグ 31の導電膜 16と接しており、 それにより導電膜 16と電気的に接続される。
[0161] その後に、シランガスを使用するプラズマ CVD法により、上部導電膜 36の上に非晶 質の絶縁性材料膜 37として酸ィ匕シリコン膜を形成し、その絶縁性材料膜 37で第 1開 口 14aを完全に埋め込む。非晶質の絶縁性材料膜 37は、上部導電膜 36と同様に、 下段プラグ 31の酸ィ匕を防ぐことが可能な酸素ノリア性の高い膜であるのが好ましい。 そのような膜としては、酸ィ匕シリコン膜、窒化シリコン膜、酸窒化シリコン膜、及びアル ミナ膜がある。
[0162] 次に、図 18 (a)に示すように、絶縁性密着膜 15上の余分な上部導電膜 36と絶縁 性材料膜 37とを CMP法により研磨して除去し、第 1開口 14a内にのみ絶縁性材料膜 を上部充填体 37aとして残す。この CMP法では、絶縁膜用のスラリー、例えば Cabot Microelectronics corporation製のスラリーが使用される。その絶縁膜用のスラリーに 対し、絶縁性材料膜 37と絶縁性密着膜 15は実質的に同じ研磨レートを有するので、 研磨を終了した後でも上部充填体 37aの上面にリセスは発生しない。なお、絶縁性 密着膜 15を形成しない場合でも、酸ィ匕防止絶縁膜 14の研磨レートが絶縁性材料膜 37のそれと略同じなので、上記と同じ理由によって上部充填体 37aの上面にはリセ スが発生しない。
[0163] 以上により、第 1開口 14a内には、上部充填体 37aと、該上部充填体 37aの側面と 底面とを覆う上部導電膜 36とで構成される上段プラグ 38が形成されたことになる。更 に、この上段プラグ 38は、その下の下段プラグ 31と電気的に接続され、この下段ブラ グ 31と共に第 1コンタクトプラグ 39を構成する。
[0164] なお、上記のように上段プラグ 38を形成した後に、第 1実施形態で説明した条件で 上部充填体 37aに対してアンモニアプラズマ処理を行 ヽ、次の工程で形成される下 部電極 21aが (111)方向に配向し易くなるようにしてもよい。
[0165] この後は、第 1実施形態で説明した図 9 (a)〜図 13 (b)の工程を行うことにより、図 1 8 (b)に示すように、第 1コンタクトプラグ 39と電気的に接続されるキャパシタ Qを形成 する。同図に示されるように、ビット線を構成する第 4コンタクトプラグ 47bはその下の 下段プラグ 31と共に via-to-via構造となる。第 1実施形態と同様に、ロジック混載 FeR AMを製造する場合には、ロジック回路における MOSトランジスタのソース Zドレイン 領域と一層目金属配線との電気的接続もこの via-to-via構造によって行われる。
[0166] 以上により、本実施形態に係る半導体装置の基本構造が完成したことになる。
[0167] この半導体装置によれば、図 18 (b)に示されるように、キャパシタ Qの直下の第 1コ ンタクトプラグ 39が下段プラグ 31と上段プラグ 38とで構成される。このうち、上段ブラ グ 38は、ゲート電極 5の上方に形成される酸ィ匕防止絶縁膜 14内に形成される。従つ て、上段プラグ 38が横方向に位置ずれしても、上段プラグ 38とゲート電極 5とが接触 したり極端に近接したりするのを防止でき、上段プラグ 38の設計マージンやプロセス マージンを広めることが可能となる。
[0168] 更に、上段プラグ 38を構成する上部充填体 37aが非晶質なので、下部電極 21aの 配向が上段プラグ 38によって低下せず、下部電極 21aの配向によってキャパシタ誘 電体膜 22aの配向を良好にすることができ、キャパシタ誘電体膜 22aの誘電体特性 を高めることができる。
[0169] し力も、図 18 (a)を参照して説明したように、 CMP法による研磨で第 1開口 14a内に 上部充填体 37aを形成する工程では、絶縁性材料膜 37と絶縁性密着膜 15との研磨 レートが略同じであるため、上部充填体 37aの上面にリセスが発生しない。従って、 凹凸が殆ど無い平坦面上にキャパシタ Qの下部電極 21aを形成することができるの で、下地の凹凸に起因してキャパシタ誘電体膜 22aの配向が低下するのを防止でき る。
[0170] (5)第 4実施形態
図 19〜図 22は、本発明の第 4実施形態に係る半導体装置の製造途中の断面図で ある。なお、これらの図において、第 1〜第 3実施形態で説明した要素にはこれらの 実施形態と同じ符号を付し、以下ではその説明を省略する。
[0171] 本実施形態に係る半導体装置を製造するには、まず、第 3実施形態の図 15 (a)で 説明したように、第 1絶縁膜 11に第 1、第 2コンタクトホール l la、 l ibを形成する。そ して、第 1レジストパターン 30を除去した後に、図 19 (a)に示すように、第 1、第 2コン タクトホール l la、 l ibの内面と第 1絶縁膜 11の上面とに、スパッタ法で導電膜 50を 形成する。この導電膜 50を構成する膜の種類は特に限定されないが、本実施形態 では、チタン膜、窒化チタン膜、窒化チタンアルミニウム膜、イリジウム膜、酸化イリジ ゥム膜、プラチナ膜、及びルテニウム膜のいずれかの単層膜、或いはこれらの少なく とも二つを積層した積層膜をその導電膜 50として採用する。
[0172] また、導電膜 50の厚さは第 1ソース/ドレイン領域 8aとのコンタクト抵抗が設計値と なるように設定され、本実施形態では例えば 20〜70nm程度の厚さとする。
[0173] 次に、導電膜 50の上に、 CVD法により導電性材料膜 51としてタングステン膜を形 成し、その導電性材料膜 51で第 1、第 2コンタクトホール l la、 l ibを完全に埋め込 む。
[0174] 続いて、不図示の平行平板型プラズマエッチングチャンバ内にシリコン基板 1を入 れ、基板温度を約 30°Cに安定させた後、 400ml/分の流量の SFと 200ml/分の流量
6
の酸素とをエッチングガスとしてエッチング装置に供給する。そして、チャンバ内の上 部電極にパワーが 300Wの高周波電力を印加し、圧力 60Paの条件で導電性材料膜
51を選択的にエッチバックする。
[0175] これにより、第 1絶縁膜 11の上面に導電膜 50を残しながら導電性材料膜 51の厚さ を減少させることができ、この導電性材料膜 51で構成される下部充填体 51aが第 1、 第 2コンタクトホール l la、 l ibの途中の深さまで形成される。
[0176] また、上記のエッチバックにおけるエッチング量は特に限定されないが、本実施形 態では、下部充填体 51aの上面が第 1絶縁膜 11の上面力も約 50〜： LOOnm程度低く なるようにエッチング量が設定される。
[0177] 次に、図 19 (b)に示すように、上記の下部充填体 51aと導電膜 50のそれぞれの上 に、プラズマ CVD法により非晶質の絶縁性材料膜 52として酸窒化シリコン膜を形成し
、その絶縁性材料膜 52で第 1、第 2コンタクトホール l la、 l ibを完全に埋める。
[0178] この絶縁性材料膜 52は、下部充填体 51aの酸ィ匕を防ぐために、酸素バリア性に優 れた非晶質絶縁膜で構成されるのが好ましい。そのような性質を持った膜は、酸窒化 シリコン膜の他に、窒化シリコン膜、及びアルミナ膜もあり、これらの単層膜或いは二 層以上積層した積層膜で絶縁性材料膜 52を構成してもよい。
[0179] 次に、図 20 (a)に示すように、 CMP法で絶縁性材料膜 52と導電膜 50とを研磨する ことにより、第 1絶縁膜 11の上の余分なこれらの膜を除去し、第 1、第 2コンタクトホー ル l la、 l ib内に絶縁性材料膜 52を上部充填体 52aとして残す。
[0180] この CMPで使用されるスラリーは絶縁膜用のものであれば特に限定されないが、本 実施开態では、 Cabot Microelectronics corporation製のスラリーを使用する。
[0181] このような絶縁膜用のスラリーに対し、第 1絶縁膜 11と絶縁性材料膜 52は略同じ研 磨レートを有するので、 CMP終了後の上部充填体 52aの上面にはリセスが発生しな い。
[0182] また、上部充填体 52aは、その下の下部充填体 51aと共に充填体 53を構成する。
これにより、第 1、第 2コンタクトホール l la、 l ib内には、充填体 53の側面と底面とを 導電膜 50で覆ってなる第 1、第 2コンタクトプラグ 54a、 54bが、それぞれ第 1、第 2ソ ース Zドレイン領域 8a、 8bと電気的に接続されるように形成されたことになる。
[0183] 更に、既述の図 19 (a)の工程において、下部充填体 51aの上面が第 1絶縁膜 11の 上面力も約 50〜： LOOnm程度低くなるように導電性材料膜 51をエッチバックしたので 、上部充填体 52aの厚みが下部充填体 5 laの酸化を防ぐのに十分な約 50〜100nm 程度となり、酸素雰囲気中で回復ァニール等を行っても下部充填体 51aが酸ィ匕して コンタクト不良を起こすのを防止できる。
[0184] なお、上部充填体 52aを形成した後に、第 1実施形態で説明した条件のアンモニア プラズマ処理を上部充填体 52aに対して行 、、上部充填体 52aの上に後で形成され る下部電極 21aが (111)方向に配向し易くなるようにしてもよい。
[0185] その後に、既述の図 9 (a)〜図 10 (b)の工程を行うことにより、図 20 (b)に示すよう に、第 1コンタクトプラグ 54aと電気的に接続されるキャパシタ Qを形成する。
[0186] なお、本実施形態では、図 20 (b)に示されるように、タングステンで構成される下部 充填体 51aの酸ィ匕を防止するために、下部電極 21aと第 1コンタクトプラグ 54aとの間 に窒化チタンアルミニウム等よりなる導電性酸素ノリア膜 20を形成している。但し、こ の導電性酸素バリア膜 20は必須ではなぐ酸素バリア性を有する上部充填体 52aの みで下部充填体 52aの酸化を防げるなら、酸素ノリア膜 20を省 、てもよ 、。 [0187] 続いて、記述の図 11 (a)〜図 12 (a)の工程を行う。これにより、図 21 (a)に示すよう に、第 1レジストパターン 43をマスクにするエッチングでキャパシタ Qの上の第 2絶縁 膜 41に第 3ホール 41aが形成される。
[0188] そして、第 1レジストパターン 43を除去した後に、ここまでの工程でキャパシタ誘電 体膜 22aが受けたダメージを回復させるため、不図示のファーネス内にシリコン基板 1を入れ、酸素雰囲気中で基板温度を 550°Cとする回復ァニールを約 40分間行う。
[0189] 次に、図 21 (b)に示す断面構造を得るまでの工程について説明する。まず、第 2絶 縁膜 41上にフォトレジストを塗布し、それを露光、現像することにより、第 2コンタクトプ ラグ 54bの上に第 2窓 45aを備えた第 2レジストパターン 45を形成する。
[0190] 続いて、例えば平行平板型プラズマエッチングチャンバにエッチングガスとして C F
4 8
、 Ar、 0、及び COの混合ガスを供給することで、上記の第 2窓 45aを通じて第 2絶縁
2
膜 41とキャパシタ保護絶縁膜 40とをエッチングし、第 2絶縁膜 41に第 4ホール 4 lbを 形成する。
[0191] ここで、上記のエッチングガスは、第 4ホール 41bの下の酸窒化シリコンよりなる上 部充填体 52a (図 21 (a)参照)もエッチングする作用を有する。そのため、このエッチ ングでは、第 4ホール 41b下の上部充填体 52aがエッチングされ、その下の下部充填 体 51aの上面が露出することになる。
[0192] この後に、第 2レジストパターン 45は除去される。
[0193] 次に、第 1実施形態で説明した図 13 (b)の工程を行うことにより、図 22に示すように 、第 3、第 4ホール l la、 l ib内にそれぞれ第 3、第 4コンタクトプラグ 47a、 47bを形成 する。これらのコンタクトプラグのうち、第 4コンタクトプラグ 47bは、第 2ホール l ib内 の下部充填体 51aに直接接続され、その下部充填体 51aを介して第 2ソース Zドレイ ン領域 8bと電気的に接続される。
[0194] また、ビット線の一部を構成する第 4コンタクトプラグ 47bとその下の下部充填体 51a は via-to-via構造となる力 ロジック混載 FeRAMを製造する場合には、その via-to-via 構造により、ロジック回路における MOSトランジスタのソース Zドレイン領域と一層目 金属配線とが電気的に接続される。
[0195] 以上により、本実施形態に係る半導体装置の基本構造が完成した。 [0196] この半導体装置によれば、図 20 (a)で説明したように、ビット線用の第 2コンタクトプ ラグ 54bにおいて、酸ィ匕され易いタングステンよりなる下部充填体 51aが上部充填体 52aで覆われており、この上部充填体 52aによって下部充填体 5 laの酸ィ匕が防止さ れる。従って、第 1実施形態のように第 2コンタクトプラグ 13b (図 8 (b)参照）の酸ィ匕を 防止するための酸ィ匕防止絶縁膜 15が不要となり、その分だけ製造工程が簡略化さ れる。
[0197] 更に、図 19 (a)〜図 20 (b)で説明したように、このように酸ィ匕防止絶縁膜 15を形成 しないことで、キャパシタ Qの直下の第 1コンタクトプラグ 54aと、ビット線用の第 2コン タクトプラグ 54bとを同じプロセスによって形成することができる。そのため、これらのコ ンタクトプラグを別々に形成する第 1〜第 3実施形態と比較して、本実施形態では Fe RAMの製造工程を単純ィ匕させることが可能となる。
[0198] また、本実施形態では、図 22に示したように、キャパシタ Qの直下の第 1コンタクトプ ラグ 54aの上面が、非晶質の絶縁性材料よりなる上部充電体 52aで構成される。これ により、第 1コンタクトプラグ 54aの結晶性によって下部電極 21aの配向性が低下する のが抑えられ、下部電極 21aの配向を高めることができる。その結果、下部電極 21a の配向の作用によりキャパシタ誘電体膜 22aの配向も高められ、強誘電体特性に優 れたキャパシタ誘電体膜 22aを形成することができ、高品位なキャパシタ Qを備えた F eRAMを提供することができる。
[0199] し力も、図 20 (a)で説明したように、 CMP法で絶縁性材料膜 52を研磨して上部充 填体 52aにする工程では、絶縁性材料膜 52と第 1絶縁膜 11のそれぞれの研磨レー トが実質的に同じなので、研磨を終了した後に上部充填体 52aにリセスは発生しない 。その結果、第 1コンタクトプラグ 54と第 1絶縁膜 11の上面の平坦性が高められ、これ らの上に形成される下部電極 21aとキャパシタ誘電体膜 22aの配向性が向上し、キヤ パシタ Qの品質を更に高めることが可能となる。

Claims

請求の範囲
[1] 半導体基板と、
前記半導体基板の表層に形成された第 1不純物拡散領域と、
前記第 1不純物拡散領域の上に第 1ホールを備えた第 1絶縁膜と、
前記第 1ホールの内面に形成され、前記第 1不純物拡散領域と電気的に接続され た導電膜と、
前記導電膜上に前記第 1ホールを埋める厚さに形成され、該導電膜と共に第 1コン タ外プラグを構成し、少なくとも上面が非晶質の絶縁性材料で構成された充填体と、 前記第 1コンタクトプラグ上に形成され、前記導電膜と電気的に接続された下部電 極、強誘電体材料で構成されるキャパシタ誘電体膜、及び上部電極を備えたキャパ シタと、
を有することを特徴とする半導体装置。
[2] 前記充填体の上面が平坦化されて 、ることを特徴とする請求項 1に記載の半導体 装置。
[3] 前記充填体の全ての部分が前記絶縁性材料で構成されることを特徴とする請求項
1に記載の半導体装置。
[4] 前記第 1絶縁膜に、前記第 1ホールから間隔をおいて第 2ホールが形成されると共 に、
前記第 2ホールの下の前記半導体基板の表層に形成された第 2不純物拡散領域と 前記第 2ホール内に形成され、上面の高さが前記第 1コンタクトプラグよりも低ぐ且 つ前記第 2不純物拡散領域と電気的に接続された第 2コンタクトプラグと、
前記第 1絶縁膜上に形成され、前記第 1コンタクトプラグが形成される第 1開口を前 記第 1ホールの上に有し、且つ前記第 2ホールの上に第 2開口を有する酸ィ匕防止絶 縁膜と、
前記キャパシタを覆い、前記上部電極と前記第 2開口のそれぞれの上に第 3、第 4 ホールを有する第 2絶縁膜と、
前記第 3ホール内に形成され、前記上部電極と電気的に接続された第 3コンタクト プラグと、
前記第 4ホール内と前記第 2開口内に形成され、前記第 2コンタクトプラグと電気的 に接続された第 4コンタクトプラグとを有することを特徴とする請求項 3に記載の半導 体装置。
[5] 前記第 1コンタクトプラグの直径は、前記第 2コンタクトプラグの直径よりも大きいこと を特徴とする請求項 4に記載の半導体装置。
[6] 前記第 1ホールの上に第 1開口を備えた酸化防止絶縁膜を前記第 1絶縁膜上に有 し、
前記第 1コンタクトプラグが、前記第 1ホール内に形成された下段プラグと、前記第 1 開口内に形成された上段プラグとで構成されたことを特徴とする請求項 1に記載の半 導体装置。
[7] 前記下段プラグは、前記導電膜と、導電性材料よりなる下部充填体とを有し、
前記上段プラグは、前記絶縁性材料よりなる上部充填体と、該上部充填体の側面 と底面とを覆い、前記導電膜と電気的に接続された上部導電膜とを有することを特徴 とする請求項 6に記載の半導体装置。
[8] 前記充填体は、前記第 1ホールの途中の深さまでを埋める導電性材料よりなる下部 充填体と、該下部充填体の上に形成され、前記絶縁性材料よりなる上部充填体とを 有することを特徴とする請求項 1に記載の半導体装置。
[9] 前記導電膜は、チタン膜、窒化チタン膜、窒化チタンアルミニウム膜、イリジウム膜、 酸化イリジウム膜、プラチナ膜、及びルテニウム膜のいずれかの単層膜、又はこれら の少なくとも二つを積層した積層膜であることを特徴とする請求項 1に記載の半導体 装置。
[10] 前記非晶質の絶縁性材料は、酸ィ匕シリコン、窒化シリコン、酸窒化シリコン、及びァ ルミナの 、ずれかであることを特徴とする請求項 1に記載の半導体装置。
[11] 半導体基板の表層に第 1不純物拡散領域を形成する工程と、
前記半導体基板上に第 1絶縁膜を形成する工程と、
前記第 1絶縁膜をパターニングして、前記第 1不純物拡散領域上の前記第 1絶縁 膜に第 1ホールを形成する工程と、 前記第 1ホールの内面に導電膜を形成する工程と、
少なくとも上面が非晶質の絶縁性材料で構成され、且つ前記第 1ホールを埋める 厚さを有する充填体を前記導電膜上に形成して、該充填体と前記導電膜とを第 1コ ンタクトプラグとする工程と、
前記第 1コンタクトプラグの上に、前記導電膜と電気的に接続された下部電極、強 誘電体材料で構成されるキャパシタ誘電体膜、及び上部電極を順に積層してキャパ シタを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
[12] 前記半導体基板の表層に、前記第 1不純物拡散領域力 間隔をおいて第 2不純物 拡散領域を形成する工程と、
前記第 1絶縁膜をパターニングして、前記第 2不純物拡散領域上の前記第 1絶縁 膜に第 2ホールを形成する工程と、
前記第 2ホール内に、前記第 2不純物拡散領域と電気的に接続される第 2コンタクト プラグを形成する工程と、
前記第 1ホールを形成する工程の前に、前記第 1絶縁膜と前記第 2コンタクトプラグ のそれぞれの上に酸ィ匕防止絶縁膜を形成する工程とを有し、
前記第 1ホールを形成する工程において、該第 1ホールの上の前記酸ィ匕防止絶縁 膜に第 1開口を形成することを特徴とする請求項 11に記載の半導体装置の製造方 法。
[13] 前記導電膜を形成する工程にお!ヽて、前記酸化防止絶縁膜上にも該導電膜を形 成すると共に、
前記第 1コンタクトプラグを形成する工程が、前記導電膜上に非晶質の絶縁性材料 膜を形成し、該絶縁性材料膜で前記第 1開口と第 1ホールとを埋める工程と、前記酸 化防止絶縁膜上の前記導電膜と前記絶縁性材料膜とを研磨して除去し、前記第 1開 口と第 1ホール内に残る前記絶縁性材料膜を前記充填体とする工程とを有することを 特徴とする請求項 12に記載の半導体装置の製造方法。
[14] 前記第 1コンタクトプラグを形成する工程は、
前記第 1ホール内に下段プラグを形成する工程と、 前記第 1開口内に、前記下段プラグと電気的に接続され、該下段プラグと共に前記 第 1コンタクトプラグを構成する上段プラグを形成する工程とを有することを特徴とす る請求項 12に記載の半導体装置の製造方法。
[15] 前記下段プラグを形成する工程は、前記導電膜上に導電性材料膜を形成するェ 程と、前記導電性材料膜を研磨することにより、前記第 1ホール内にのみ該導電性材 料膜を下部充填体として残し、該下部充填体と前記導電膜とを前記下段プラグとす る工程とを有し、
前記上段プラグを形成する工程は、前記第 1開口の内面と前記酸化防止絶縁膜の 上面とに上部導電膜を形成する工程と、該上部導電膜の上に、前記第 1開口を埋め る厚さの非晶質の絶縁性材料膜を形成する工程と、前記上部導電膜と前記絶縁性 材料膜とを研磨して前記酸化防止絶縁膜の上面から除去すると共に、前記第 1開口 内に前記絶縁性材料膜を上部充填体として残し、該上部充填体と前記上部導電膜 とを前記上段プラグとする工程とを有することを特徴とする請求項 14に記載の半導体 装置の製造方法。
[16] 前記下段プラグは、前記第 2コンタクトプラグと同時に形成されることを特徴とする請 求項 14に記載の半導体装置の製造方法。
[17] 前記キャパシタを覆う第 2絶縁膜を形成する工程と、
前記上部電極の上の前記第 2絶縁膜に第 3ホールを形成する工程と、 前記第 2ホールの上の前記第 2絶縁膜に第 4ホールを形成すると共に、該第 4ホー ルの下の前記酸ィ匕防止絶縁膜に第 2開口を形成する工程と、
前記第 3ホールに、前記上部電極と電気的に接続された第 3コンタクトプラグを形成 する工程と、
前記第 4ホールと前記第 2開口に、前記第 2コンタクトプラグと電気的に接続された 第 4コンタクトプラグを形成する工程とを有することを特徴とする請求項 12に記載の半 導体装置の製造方法。
[18] 前記導電膜として、チタン膜、窒化チタン膜、窒化チタンアルミニウム膜、イリジウム 膜、酸化イリジウム膜、プラチナ膜、及びルテニウム膜のいずれかの単層膜、又はこ れらの少なくとも二つを積層した積層膜を形成し、 前記非晶質の絶縁性材料として、酸ィ匕シリコン、窒化シリコン、酸窒化シリコン、及 びアルミナの!/、ずれかを使用することを特徴とする請求項 11に記載の半導体装置の 製造方法。
[19] 半導体基板の表層に第 1不純物拡散領域を形成する工程と、
前記半導体基板上に第 1絶縁膜を形成する工程と、
前記第 1絶縁膜をパターニングして、前記第 1不純物拡散領域上の前記第 1絶縁 膜に第 1ホールを形成する工程と、
前記第 1絶縁膜の上面と前記第 1ホールの内面とに導電膜を形成する工程と、 前記導電膜上に、前記第 1ホールを埋める厚さの導電性材料膜を形成する工程と 前記導電性材料膜の厚さを減少させることにより、該導電性材料膜で構成される下 部充填体を前記第 1ホールの途中の深さまで形成する工程と、
前記下部充填体上と前記導電膜上とに、非晶質の絶縁性材料膜を形成する工程 と、
前記導電膜と前記絶縁性材料膜のそれぞれを研磨して前記第 1絶縁膜上力ゝら除 去することにより、前記第 1ホール内に前記絶縁性材料膜を上部充填体として残し、 該上部充填体、前記下部充填体、及び前記導電膜を第 1コンタ外プラグとする工程 と、
前記第 1コンタクトプラグの上に、前記導電膜と電気的に接続された下部電極、強 誘電体材料で構成されるキャパシタ誘電体膜、及び上部電極を順に積層してキャパ シタを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
[20] 前記半導体基板の表層に、前記第 1不純物拡散領域力 間隔をおいて第 2不純物 拡散領域を形成する工程を有し、
前記第 1ホールを形成する工程において、前記第 2不純物拡散領域上の前記第 1 絶縁膜に第 2ホールを形成すると共に、
前記第 1コンタクトプラグの形成工程と同じ工程を行うことにより、前記第 2ホール内 に前記第 1コンタクトプラグと同じ構造の第 2コンタクトプラグを形成することを特徴と する請求項 19に記載の半導体装置の製造方法。
PCT/JP2005/014930 2005-08-15 2005-08-15 半導体装置とその製造方法 WO2007020686A1 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020087003473A KR100965502B1 (ko) 2005-08-15 2005-08-15 반도체 장치와 그 제조 방법
CN2005800513196A CN101238573B (zh) 2005-08-15 2005-08-15 半导体器件及其制造方法
PCT/JP2005/014930 WO2007020686A1 (ja) 2005-08-15 2005-08-15 半導体装置とその製造方法
JP2007530870A JP4809354B2 (ja) 2005-08-15 2005-08-15 半導体装置とその製造方法
US12/031,193 US8044447B2 (en) 2005-08-15 2008-02-14 Semiconductor device and method for manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2005/014930 WO2007020686A1 (ja) 2005-08-15 2005-08-15 半導体装置とその製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US12/031,193 Continuation US8044447B2 (en) 2005-08-15 2008-02-14 Semiconductor device and method for manufacturing the same

Publications (1)

Publication Number Publication Date
WO2007020686A1 true WO2007020686A1 (ja) 2007-02-22

Family

ID=37757358

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2005/014930 WO2007020686A1 (ja) 2005-08-15 2005-08-15 半導体装置とその製造方法

Country Status (5)

Country Link
US (1) US8044447B2 (ja)
JP (1) JP4809354B2 (ja)
KR (1) KR100965502B1 (ja)
CN (1) CN101238573B (ja)
WO (1) WO2007020686A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007201042A (ja) * 2006-01-25 2007-08-09 Seiko Epson Corp 半導体装置

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8329533B2 (en) * 2010-05-17 2012-12-11 Chingis Technology Corporation Stacked capacitor for double-poly flash memory
US9786550B2 (en) * 2015-06-25 2017-10-10 International Business Machines Corporation Low resistance metal contacts to interconnects
KR20200093110A (ko) 2019-01-25 2020-08-05 삼성전자주식회사 반도체 장치 및 그 제조 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003258203A (ja) * 2002-02-28 2003-09-12 Fujitsu Ltd 半導体装置の製造方法
JP2004193430A (ja) * 2002-12-12 2004-07-08 Fujitsu Ltd 半導体装置及びその製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1997033316A1 (fr) 1996-03-08 1997-09-12 Hitachi, Ltd. Composant a semi-conducteur et sa fabrication
JP2001345432A (ja) 2000-06-02 2001-12-14 Fujitsu Ltd 誘電体キャパシタを備えた固体電子装置
KR20030002863A (ko) 2001-06-30 2003-01-09 주식회사 하이닉스반도체 코어를 가진 플러그 구조 상의 강유전체 메모리소자 및 그제조방법
KR20030023143A (ko) * 2001-09-12 2003-03-19 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
KR100418573B1 (ko) * 2001-09-14 2004-02-11 주식회사 하이닉스반도체 반도체소자의 제조 방법
JP3961399B2 (ja) 2002-10-30 2007-08-22 富士通株式会社 半導体装置の製造方法
US7268472B2 (en) * 2002-11-11 2007-09-11 Seiko Epson Corporation Piezoelectric device, liquid jetting head, ferroelectric device, electronic device and methods for manufacturing these devices
JP4507564B2 (ja) 2002-12-09 2010-07-21 セイコーエプソン株式会社 圧電体デバイスの製造方法と液体吐出ヘッドの製造方法と液体吐出装置の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003258203A (ja) * 2002-02-28 2003-09-12 Fujitsu Ltd 半導体装置の製造方法
JP2004193430A (ja) * 2002-12-12 2004-07-08 Fujitsu Ltd 半導体装置及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007201042A (ja) * 2006-01-25 2007-08-09 Seiko Epson Corp 半導体装置

Also Published As

Publication number Publication date
JP4809354B2 (ja) 2011-11-09
CN101238573B (zh) 2012-05-30
CN101238573A (zh) 2008-08-06
US20080142865A1 (en) 2008-06-19
US8044447B2 (en) 2011-10-25
KR100965502B1 (ko) 2010-06-24
KR20080026214A (ko) 2008-03-24
JPWO2007020686A1 (ja) 2009-02-19

Similar Documents

Publication Publication Date Title
US7781284B2 (en) Semiconductor device and method of manufacturing the same
KR100727448B1 (ko) 반도체 장치와 그 제조 방법
JP5109341B2 (ja) 半導体装置とその製造方法
KR100774898B1 (ko) 반도체 장치의 제조 방법
US8349679B2 (en) Semiconductor device and method of manufacturing the same
US8183109B2 (en) Semiconductor device and method of manufacturing the same
JP4690234B2 (ja) 半導体装置及びその製造方法
JP2008060126A (ja) 半導体装置及びその製造方法
JP2004087807A (ja) 半導体装置及びその製造方法
JP4809354B2 (ja) 半導体装置とその製造方法
KR100960284B1 (ko) 반도체 장치와 그 제조 방법
WO2007063602A1 (ja) 半導体装置とその製造方法
JP2010153897A (ja) 半導体装置の製造方法
JP5304810B2 (ja) 半導体装置の製造方法
JP2010087350A (ja) 半導体装置とその製造方法
JP2006279083A (ja) 半導体装置の製造方法
WO2008023409A1 (fr) Procédé de fabrication d'un dispositif à semi-conducteur

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application
WWE Wipo information: entry into national phase

Ref document number: 2007530870

Country of ref document: JP

WWE Wipo information: entry into national phase

Ref document number: 1020087003473

Country of ref document: KR

WWE Wipo information: entry into national phase

Ref document number: 200580051319.6

Country of ref document: CN

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 05780228

Country of ref document: EP

Kind code of ref document: A1