JPH1117124A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH1117124A
JPH1117124A JP9166750A JP16675097A JPH1117124A JP H1117124 A JPH1117124 A JP H1117124A JP 9166750 A JP9166750 A JP 9166750A JP 16675097 A JP16675097 A JP 16675097A JP H1117124 A JPH1117124 A JP H1117124A
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capacitor
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Osamu Hidaka
修 日高
Sumihito Otsuki
純人 大槻
Hiroshi Mochizuki
博 望月
Hiroyuki Kanetani
宏行 金谷
Hisami Okuwada
久美 奥和田
Tomio Katada
富夫 堅田
Norihisa Arai
範久 新井
Hiroyuki Takenaka
博幸 竹中
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Toshiba Electronic Device Solutions Corp
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Toshiba Corp
Toshiba Microelectronics Corp
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Abstract

(57)【要約】 【課題】強・高誘電体膜に水素や水分が及ぼすダメージ
から保護し得る構造を有する半導体装置およびその製造
方法を提供する。 【解決手段】半導体基板の表層部に形成されたＭＯＳト
ランジスタ上に形成された第１の絶縁膜201 と、第１の
絶縁膜の上層側に形成され、下部電極401 、強誘電体ま
たは高誘電体を用いた電極間絶縁膜402 および上部電極
403 を有する強・高誘電体キャパシタと、電極間絶縁膜
が形成される前に電極間絶縁膜の側面を包むように予め
形成され、電極間絶縁膜の側面を保護する絶縁性膜204
と、ＭＯＳトランジスタのドレイン領域・ソース領域の
うちの一方の領域と強・高誘電体キャパシタの下部電極
あるいは上部電極との間を接続する電極配線301 と、半
導体基板上に形成された配線302 とを具備する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、情報記憶用キャパ
シタの絶縁膜に複合酸化物膜を用いたメモリセルのアレ
イを有する半導体装置およびその製造方法に係り、特に
キャパシタ絶縁膜に強誘電体を用いた強誘電体メモリセ
ルのアレイを有する強誘電体メモリ（ＦＲＡＭ）あるい
はキャパシタ絶縁膜に高誘電率誘電体を用いたダイナミ
ック型メモリセルのアレイを有するダイナミック型ラン
ダムアクセスメモリ（ＤＲＡＭ）におけるにおけるキャ
パシタ絶縁膜と配線の保護構造およびその形成方法に関
するもので、ＦＲＡＭあるいはＤＲＡＭを含む半導体集
積回路に適用されるものである。
【０００２】
【従来の技術】近年、情報記憶用キャパシタの電極間絶
縁膜としてペロブスカイト構造あるいは層状ペロブスカ
イト構造の物質からなる強誘電体薄膜を用いた不揮発性
強誘電体メモリセル（ＦＲＡＭセル）およびそのアレイ
を有するＦＲＡＭが注目を集めている。
【０００３】強誘電体膜は、電界が印加された時に一旦
発生した電気分極は上記電界が印加されなくなっても残
留し、上記電界とは反対方向の向きにある程度以上の強
さの電界が印加された時に分極の向きが反転する特性を
有している。
【０００４】この誘電体の分極の向きが反転する分極特
性に着目し、メモリセルの情報記憶用のキャパシタの絶
縁膜に強誘電体を用いてＦＲＡＭセルを実現する技術が
開発されている。
【０００５】このＦＲＡＭセルは、ＤＲＡＭセルのキャ
パシタを強誘電体キャパシタに置き換えた構成になって
おり、スイッチ用のＭＯＳトランジスタを介して強誘電
体キャパシタから分極反転あるいは非反転の際の電荷を
取りだす方式（データ破壊読み出し）を用いており、動
作電源をオフ状態にしてもメモリセルに書かれている記
憶データは失われない特徴がある。
【０００６】ＦＲＡＭは、大容量メモリの代表であるＤ
ＲＡＭと比較すると、不揮発性であるためにデータ保持
にリフレッシュ動作が不要であって待機時の消費電力が
不要であるという特徴を持つ。また、他の不揮発性メモ
リであるフラッシュメモリと比較すると、データ書換え
回数が多く、かつデータ書き換え速度が著しく速いとい
う特徴を持つ。また、メモリーカード等に使用される電
池バックアップ可能なＳＲＡＭと比較しても、消費電力
が小さく、セル面積を大幅に小さくできるという特徴を
持つ。
【０００７】上記のような特徴を持つＦＲＡＭは、既存
のＤＲＡＭ、フラッシュメモリ、ＳＲＡＭとの置き換
え、ロジック混載デバイスへの適用等、その期待は大変
大きい。また、ＦＲＡＭは、バッテリーレスで高速動作
が可能であるので、（ＲＦ−ＩＤ：Radio Frequency-Id
entification）などの非接触カードへの展開が始まりつ
つある。
【０００８】前記したようにＦＲＡＭセルは高速・低消
費電力動作が可能であり、高集積化の実現が期待されて
おり、メモリセル面積の縮小や強誘電体の劣化の少ない
製造プロセスの検討が必要となっている。また、既存の
ＦＲＡＭデバイスを他のデバイスと混載する場合や高集
積化に不可欠となる多層配線技術は未だ確立していない
状況である。
【０００９】ＦＲＡＭデバイスを搭載した半導体集積回
路の多層配線化が難しい原因は、強誘電体材料が還元雰
囲気（特に水素雰囲気）に大変弱いことにある。既存の
ＬＳＩ工程では、水素が混入するプロセスが殆んどであ
り、ＦＲＡＭの製造上大きな問題となる。
【００１０】即ち、従来のＦＲＡＭセルの形成に際して
は、例えば図３５に示すように、シリコン基板101 に素
子分離領域102 を形成した後、ゲート絶縁膜103 を形成
し、ゲート電極104 、ゲート保護絶縁膜105 、ドレイン
・ソース領域（拡散層領域）106 、107 を順次形成する
ことによりパストランジスタ（スイッチ用のＭＯＳトラ
ンジスタ）を形成する。この後、BPSG膜201 等を堆積し
て平坦化し、その上層に下部電極401 ／強誘電体膜402
／上部電極403 を順に堆積し、それぞれパターニングを
行って強誘電体キャパシタを配置し、その上層に絶縁膜
（例えばプラズマTEOS）207 を堆積し、この絶縁膜207
と前記BPSG膜201 に開けたコンタクトホールを介して局
所配線301 を施し、さらにその上層に絶縁膜203 を堆積
し、この絶縁膜203 等に開けたコンタクトホールを介し
て金属配線302 、303 を施した後、パッシベーション膜
で保護する。
【００１１】ここで、ＦＲＡＭセルキャパシタの強誘電
体としては、ＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 、チタン
酸ジルコン酸鉛）、ＳＢＴ（ＳｒＢｉ2 Ｔａ2 Ｏ9 、ス
トロンチウム・ビスマス・タンタル）、ＢＩＴ（Ｂｉ4
Ｔｉ3 Ｏ12）等のペロブスカイト構造を含む酸化物ある
いはそれらの一部を置換元素に置換した酸化物が用いら
れる。
【００１２】また、一般に、強誘電体材料としてＰＺＴ
やＢＳＴを用いた場合、強誘電体キャパシタの電極材料
としてＰｔ（プラチナ）、Ｉｒ、Ｉｒ酸化物（Ｉｒ
Ｏ2 ）、Ｒｕ、Ｒｕ酸化物（ＲｕＯ2 ）、ＬＳＣＯなど
の貴金属あるいは導電性酸化物が用いられる。
【００１３】前記したように強誘電体キャパシタを形成
する際、通常はＰｔを用いて強誘電体キャパシタの下部
電極を形成した後に強誘電体薄膜を成膜するが、上記強
誘電体薄膜を成膜して結晶化を行う際、高温の酸素アニ
ールが必要となる。
【００１４】ここで、強誘電体材料としてＰＺＴを使用
する場合、酸化が不十分な場合にＰＺＴ中のＰｂが拡散
することに起因する欠陥の発生によってキャパシタ特性
の劣化が起きる。これを避けるために十分な酸化を行う
ために必要な酸素アニール温度は通常は６００℃〜７０
０℃である。
【００１５】また、強誘電体材料としてＳＢＴ等のビス
マス層状化合物を使用する場合には、必要な酸素アニー
ル温度は通常は〜８００℃の高温である。
【００１６】しかし、強誘電体キャパシタの下部電極
（例えばＰｔ）とパストランジスタとをポリシリコンプ
ラグで接続する構造の場合には、前記したような高温の
酸素アニール時に、前記Ｐｔを用いた下部電極がポリシ
リコンプラグと反応してシリサイド化する、あるいは、
ポリシリコンプラグが酸化するといった問題が生じる。
【００１７】一方、強誘電体キャパシタの上部電極とパ
ストランジスタを埋め込み配線からなる局所電極配線で
直接に接続する構造の場合は、微細化に伴うアスペクト
比やステップカバレージの点で上部電極とパストランジ
スタとを直接に接続するための局所電極配線を形成する
ことは困難になる。
【００１８】また、強誘電体材料としてＰＺＴやＢＳＴ
を用いた場合、強誘電体薄膜成膜後における電極配線形
成の際に行う諸々のＣＶＤ（化学気相成長）工程での還
元性雰囲気が問題となり、強誘電体材料が還元反応によ
って特性劣化を生じるという問題がある。
【００１９】つまり、上部電極とパストランジスタとを
接続するための局所電極配線を形成する際に、ＤＲＡＭ
で用いられているようなメタルＣＶＤ装置を用いた強い
還元性雰囲気（水素系のガス）中でのＷ（タングステ
ン）成膜によるＷプラグの埋め込みを行おうとすると、
強誘電体キャパシタの特性（残留分極量等の電気的特
性）の劣化を引き起こすので、使用できない。
【００２０】これに対して、上部電極とパストランジス
タとを接続するための局所電極配線を形成する際に、Ｍ
Ｏ（Metal Organic ）ＣＶＤを用いてアルミ配線膜の成
膜を行うとしても、還元性雰囲気が皆無とはいえない
（ソース物質を含め水素基成分を完全には除去できな
い）ので、やはり強誘電体キャパシタの特性劣化を引き
起こす。
【００２１】即ち、従来のSi半導体プロセスでは、絶縁
膜を堆積する工程や、コンタクトのAlとSiの接点を安定
化させる必要から水素雰囲気を要するプロセスを必須と
してきた。しかし、前述したように強誘電体膜は水素雰
囲気や水分に弱いという弱点がある。その理由は、水素
ガスや水分が強誘電体に達すると酸化物である強誘電体
の結晶構造に酸素の空孔が発生するためであり、水素や
水分を発生するような工程はキャパシタ形成後は排除す
る必要がある。なお、キャパシタ上の絶縁膜として前記
したようなプラズマTEOSを堆積させる工程は、この工程
で発生する水素が強誘電体にあたえるダメージは水分よ
りも比較的小さいことで止むなく採用している。
【００２２】一方、ＤＲＡＭにおいても、近年、ペロブ
スカイト構造あるいは層状ペロブスカイト構造の高誘電
体材料をキャパシタ絶縁膜に用いることが試みられてい
るが、こうしたＤＲＡＭにおける高誘電体材料はやはり
還元反応によって特性劣化を生じるという問題がある。
【００２３】即ち、ＤＲＡＭの集積度は年々向上してい
るが、寸法は小さくなっても電荷を蓄積する誘電体キャ
パシタの電気容量は約３０ｆＦ以上に保たなければなら
ない。そのためには、キャパシタの有効面積を大きくす
るか、誘電体膜の厚さを薄くするか、誘電体材料の誘電
率を大きくするかしなければならない。これまでの技術
では、主に前二者の改良により、キャパシタの立体化と
薄膜化が検討されてきたが、従来からのＳｉＯ2 系の誘
電体膜では、その立体化と薄膜化が限界に達しつつあ
る。そこで、比誘電率が５０以上程度と大きな高誘電率
誘電体、例えばＢＳＴ（（Ｂａ，Ｓｒ）ＴｉＯ3 ）等の
薄膜に対する期待が高まっているが、こうした薄膜につ
いても前述した強誘電体膜の場合と全く同様に、水素や
水分を発生するような後工程は望ましくは排除すること
が求められる。
【００２４】さらに、上記したＦＲＡＭ、ＤＲＡＭのよ
うな強・高誘電体材料を用いた半導体装置を形成する際
は、強・高誘電体膜の堆積またはエッチングを行った後
に、堆積時の応力の解放やエッチング時のダメージによ
る特性変化（強・高誘電体膜の特性劣化）の回復を目的
として、酸素雰囲気中でのアニーリング（酸化工程）が
必要とされている。
【００２５】これまでは、この酸素雰囲気でのアニーリ
ングにより、既に形成した配線および配線電極が酸化さ
れ高抵抗になったり、異常酸化のために形状異常にな
り、クラックの原因などになることを恐れ、一般に強・
高誘電体膜の両面に電極を具備するキャパシタ構造を形
成し、酸素雰囲気でアニーリングした後にキャパシタ電
極と既に半導体基板上に形成した拡散層間の配線層・配
線コンタクトを形成していた。
【００２６】上記配線コンタクトの形成は、集積度が低
くデバイスのチップサイズが比較的大きいうちは容易で
あったが、集積度が高くなるにつれてデバイスの縦方向
も高密度となり、径の非常に小さいコンタクト配線層を
形成し、素子の上にさらに素子をのせる様な構成が要求
される。その場合、必然的に高・強誘電体素子を形成す
る前に配線層を形成しなくてはならない。
【００２７】しかし、高・強誘電体素子の形成以前に配
線層を形成した場合、高・強誘電体素子の形成時におけ
る酸素雰囲気でのアニールにより、配線層が酸化し、高
抵抗となり、十分に低い配線抵抗を得ることができなか
った。
【００２８】また、一般に酸化に強いとされている金属
配線材料を使用して配線層を高・強誘電体素子形成より
先に形成しても、異常酸化を起こし、クラックの原因と
なるなど様々な問題があり、低い配線抵抗を実現できな
かった。
【００２９】さらに、ＭＯＳＦＥＴ活性層とコンタクト
配線層とのコンタクト抵抗を下げるために通常の半導体
デバイスの工程で行われている水素、窒素の混合ガスを
用いた４５０℃のシンター工程は、高・強誘電体膜を水
素が還元してしまい、高・強誘電体素子の特性を劣化さ
せてしまうために採用し難く、ＭＯＳＦＥＴやコンタク
トの特性を制御するのが非常に困難であった。
【００３０】
【発明が解決しようとする課題】上記したように従来の
強誘電体メモリは、強誘電体キャパシタの特性劣化を防
止し、かつ、プロセスをインテグレーションすることが
困難であった。
【００３１】本発明は上記の問題点を解決すべくなされ
たもので、強・高誘電体膜に水素や水分が及ぼすダメー
ジから保護し得る構造を有する半導体装置およびその製
造方法を提供することを目的とする。
【００３２】また、本発明は、強誘電体膜の残留分極量
の劣化を低く押さえることが可能な半導体装置およびそ
の製造方法を提供することを目的とする。
【００３３】また、本発明は、還元性雰囲気による強・
高誘電体膜の特性の劣化を防ぐことが可能な半導体装置
およびその製造方法を提供することを目的とする。
【００３４】さらに、本発明は、強・高誘電体膜の形成
前に既に形成した配線層および素子を酸化から保護し、
配線層および素子の良好な導電性および形状を維持、供
給することが可能な半導体装置およびその製造方法を提
供することを目的とする。
【００３５】また、本発明は、強誘電体メモリセルを製
造する際に、強誘電体キャパシタの特性劣化を防止し、
かつ、プロセスインテグレーションを可能とする半導体
装置およびその製造方法を提供することを目的とする。
【００３６】また、本発明の他の目的は、少なくとも２
層以上の多層配線構造を有する強誘電体メモリを製造す
る際に、セルに接続されるビット線を多層配線で形成す
ることが可能になり、高集積化および他のデバイスとの
混載が容易になる半導体装置およびその製造方法を提供
する。
【００３７】
【課題を解決するための手段】第１の発明に係る半導体
装置は、半導体基板の表層部に形成された不純物拡散領
域からなるドレイン領域・ソース領域を有するスイッチ
用のトランジスタと、前記トランジスタを含む半導体基
板上に形成された第１の絶縁膜と、前記第１の絶縁膜の
上層側に形成され、下部電極、強誘電体または高誘電体
を用いた電極間絶縁膜および上部電極を有するキャパシ
タと、前記電極間絶縁膜が形成される前に前記電極間絶
縁膜の側面部を包むように予め形成され、前記電極間絶
縁膜の側面を保護する第２の絶縁膜と、前記ドレイン領
域・ソース領域のうちの一方の領域と前記キャパシタの
上部電極あるいは下部電極との間を接続する電極配線
と、前記半導体基板上に形成され、前記ドレイン領域・
ソース領域のうちの他方の領域に接続された配線とを具
備することを特徴とする。
【００３８】なお、第１の発明の半導体装置において、
前記第２の絶縁膜は窒化シリコン膜または酸化チタン膜
であることが望ましい。
【００３９】第２の発明に係る半導体装置は、半導体基
板の表層部に形成された不純物拡散領域からなるドレイ
ン領域・ソース領域を有するスイッチ用のトランジスタ
と、前記トランジスタを含む半導体基板上に形成された
第１の絶縁膜と、前記第１の絶縁膜の上層側に形成さ
れ、下部電極、強誘電体または高誘電体を用いた電極間
絶縁膜および上部電極を有するキャパシタと、前記キャ
パシタに対して、前記下部電極と上部電極との間で露出
した前記電極間絶縁膜の側面に接するように予め形成さ
れた窒化シリコン膜または酸化チタン膜と、前記ドレイ
ン領域・ソース領域のうちの一方の領域と前記キャパシ
タの上部電極あるいは下部電極との間を接続する電極配
線と、前記半導体基板上に形成され、前記ドレイン領域
・ソース領域のうちの他方の領域に接続された配線とを
具備することを特徴とする。
【００４０】第３の発明に係る半導体装置は、半導体基
板上に形成された第１の拡散層と、前記第１の拡散層上
に形成された第１の絶縁膜と、前記第１の絶縁膜上に形
成された第１の導電膜と、前記第１の絶縁膜に開口され
た第１のコンタクトホールに埋め込まれ、前記第１の拡
散層および前記第１の導電膜を接続する第１の金属配線
と、前記第１の導電膜および前記第１の金属配線の少な
くとも一方の上面を覆うように形成された窒化物系の膜
または酸化チタン膜で形成された第１の配線層保護膜と
を具備することを特徴とする。
【００４１】第４の発明に係る半導体装置は、半導体基
板上に形成された第１の拡散層と、前記第１の拡散層上
に形成された第１の絶縁膜と、前記第１の絶縁膜に開口
された第１のコンタクトホールに埋め込まれた金属配線
材料からなる第１のコンタクト配線層と、前記第１のコ
ンタクト配線層の上面の少なくとも一部を覆うように形
成された第１の配線層保護膜と、前記第１の配線層保護
膜上および第１の絶縁膜上に形成された第２の絶縁膜
と、前記第２の絶縁膜上に形成された第１の電極配線層
と、前記第１の電極配線層上に高誘電体膜もしくは強誘
電体膜で形成された第３の絶縁膜と、前記第３の絶縁膜
上に形成された第２の電極配線層と、前記第２の電極配
線層上に形成された第４の絶縁膜と、前記第４の絶縁膜
および第２の絶縁膜の前記第１のコンタクト配線層上に
開口された第２のコンタクトホールに埋め込まれ、前記
第２の電極配線層と第１のコンタクト配線層とを接続す
る第２のコンタクト配線層とを具備することを特徴とす
る。
【００４２】第５の発明に係る半導体装置は、半導体基
板の表層部に形成された不純物拡散領域からなるドレイ
ン領域・ソース領域を有するスイッチ用のトランジスタ
と、前記トランジスタを含む半導体基板上に形成された
第１の絶縁膜と、前記第１の絶縁膜内に埋め込み形成さ
れ、前記ドレイン領域・ソース領域のうちの一方の領域
に下端部がコンタクトしたキャパシタコンタクトプラグ
と、前記第１の絶縁膜上に形成された窒化物系の膜また
は酸化チタン膜からなる第２の絶縁膜と、前記第２の絶
縁膜上に形成され、下部電極、強誘電体または高誘電体
を用いた電極間絶縁膜および上部電極を有するキャパシ
タと、前記キャパシタの上部電極と前記キャパシタコン
タクトプラグの上端との間を接続する電極配線と、前記
半導体基板上に形成され、前記ドレイン領域・ソース領
域のうちの他方の領域に接続された配線とを具備するこ
とを特徴とする。
【００４３】第６の本発明に係る半導体装置の製造方法
は、半導体基板の表層部に不純物拡散領域からなるドレ
イン領域・ソース領域を有するスイッチ用のトランジス
タを形成する工程と、この後、前記半導体基板上に第１
の絶縁膜を形成する工程と、前記第１の絶縁膜上に下部
電極用の第１の導電膜を形成する工程と、前記第１の導
電膜上に第２の絶縁膜を形成する工程と、前記第２の絶
縁膜に誘電体膜埋め込み用の開口を選択的に形成する工
程と、前記第２の絶縁膜を含む半導体基板上に強誘電体
または高誘電体を用いた電極間絶縁膜となる誘電体膜を
形成する工程と、前記誘電体膜のうちで前記誘電体膜埋
め込み用の開口部に埋め込まれている電荷蓄積キャパシ
タ用誘電体膜部分以外の前記第２の絶縁膜上の誘電体膜
を除去する工程と、この後、前記第２の絶縁膜上および
前記誘電体膜上に上部電極用の第２の導電膜を形成する
工程と、前記第２の導電膜、第２の絶縁膜および第１の
導電膜を順にパターニング加工することにより、電荷蓄
積キャパシタを形成する工程とを具備することを特徴と
する。
【００４４】第７の発明に係る半導体装置の製造方法
は、半導体基板の表層部に不純物拡散領域からなるドレ
イン領域・ソース領域を有するスイッチ用のトランジス
タを形成する工程と、この後、前記半導体基板上に第１
の絶縁膜を形成する工程と、前記第１の絶縁膜上に下部
電極用の第１の導電膜を形成する工程と、前記第１の導
電膜上に第２の絶縁膜を形成する工程と、前記第２の絶
縁膜に誘電体膜埋め込み用の開口を選択的に形成する工
程と、前記第２の絶縁膜を含む半導体基板上に強誘電体
または高誘電体を用いた電極間絶縁膜となる誘電体膜を
形成する工程と、前記誘電体膜のうちで前記誘電体膜埋
め込み用の開口部に埋め込まれている電荷蓄積キャパシ
タ用誘電体膜部分およびそれに連なる前記開口周縁部近
傍の第２の絶縁膜上の誘電体膜部分を残し、それ以外の
前記第２の絶縁膜上の誘電体膜を除去する工程と、この
後、前記第２の絶縁膜上および前記誘電体膜上に上部電
極用の第２の導電膜を形成する工程と、前記第２の導電
膜、第２の絶縁膜および第１の導電膜を順にパターニン
グ加工することにより、電荷蓄積キャパシタを形成する
工程とを具備することを特徴とする。
【００４５】なお、第６の発明および第７の発明に係る
半導体装置の製造方法において、前記第２の絶縁膜とし
て窒化シリコン膜または酸化チタン膜を堆積することが
望ましい。
【００４６】第８の発明に係る半導体装置の製造方法
は、半導体基板の表層部に不純物拡散領域からなるドレ
イン領域・ソース領域を有するトランジスタを形成する
工程と、この後、前記半導体基板上の全面に第１の絶縁
膜を形成する工程と、前記第１の絶縁膜に選択的にコン
タクトホールを開口し、前記トランジスタの一端側領域
に下端部がコンタクトするビット線を第１の絶縁膜上に
形成するとともに前記トランジスタの他端側領域に下端
部がコンタクトするキャパシタコンタクトプラグを埋め
込み形成する工程と、前記半導体基板上で前記ビット線
の上面および前記キャパシタコンタクトプラグの上面を
覆う窒化シリコン膜または酸化チタン膜からなる第２の
絶縁膜を形成する工程と、この後、前記半導体基板上の
全面に第３の絶縁膜を堆積する工程と、前記第３の絶縁
膜上に下部電極、強誘電体物質を用いた電極間絶縁膜お
よび上部電極を有する強誘電体キャパシタを形成する工
程と、この後、前記半導体基板上の全面に第４の絶縁膜
を堆積する工程と、前記第４の絶縁膜、第３の絶縁膜お
よび第２の絶縁膜の前記キャパシタコンタクトプラグ上
に対応する部分に選択的に第１のコンタクトホールを開
口し、さらに前記第４の絶縁膜の前記強誘電体キャパシ
タの上部電極上に対応する部分に選択的に第２のコンタ
クトホールを開口する工程と、前記強誘電体キャパシタ
の上部電極と前記キャパシタコンタクトプラグの上端面
との間を接続する電極配線を形成する工程とを具備する
ことを特徴とする。
【００４７】
【発明の実施の態様】以下、図面を参照しながら本発明
の半導体装置とその製造方法について説明する。
【００４８】（実施例１）（図１〜図３） 実施例１は、強誘電体膜の側壁に対向する部分に予め
（強誘電体膜の形成前に）絶縁性膜を形成しておくこと
を特徴とするものである。
【００４９】まず、図１（ａ）に示すように、[001] の
方位を持つＰ型シリコン基板上101に素子分離領域102
を形成する。図１（ａ）では、素子分離領域102 とし
て、シリコン基板に溝を形成した後にその溝を絶縁物で
埋め戻すＳＴＩ（Shallow Trench Isolation）構造を示
したが、ＬＯＣＯＳ法による酸化膜構造も可能である。
なお、素子の特性の要求よりシリコン基板にＮ型を用い
ることも可能である。
【００５０】次いで、チャネル部分に閾値調整のための
イオン注入を行った後、ゲート酸化膜103 を形成し、Ｎ
型のポリシリコンを堆積し、さらにＷＳｉなどのシリサ
イド金属を堆積してゲート材とする。なお、素子の特性
の要求によっては、Ｐ型のポリシリコンを堆積し、ある
いは、シリサイドの堆積工程を省くことも可能である。
【００５１】次に、フォトリソグラフィー工程によって
ゲート（ワード線）をパターニングし、異方性エッチン
グによりゲート104 を形成する。次に、ゲートのポリシ
リコンやシリサイドの表面を酸化させて保護膜105 を形
成するが、必要に応じて堆積工程も行う。その後、ゲー
ト104 をマスクとして、ソース領域106 およびドレイン
領域107 としてＮ型あるいはＰ型不純物をシリコン基板
にイオン注入し、第１の層間絶縁膜201 を堆積する。
【００５２】次に、図１（ｂ）に示すように、強誘電体
の下部電極401 を堆積する。この下部電極401 としては
例えばＰｔやＩｒが有効であるが、Ｐｔを堆積させる際
には、直前にＴｉおよびＴｉＮを堆積させることが好ま
しい。これは、酸化膜上に下部電極としてＰｔを直ちに
堆積させた場合には、密着性が悪く、膜の剥離等の現象
を起こすので、それを防ぐために行うものである。その
後、絶縁性膜204 を堆積する。この絶縁性膜204 として
は、還元性雰囲気を使用せずに緻密な膜質を形成可能な
ものとして、例えばＣＶＤ法あるいはスパッタ法による
ＳｉｘＮｙ（ｘ、ｙは原子組成比を表わす任意の整数）
またはＴｉＯ2 が有効である。
【００５３】続いて、リソグラフィー工程により、絶縁
性膜に強誘電体領域をパターニングし、異方性エッチン
グにより除去する。この際、下部電極401 は残す。
【００５４】次に、図１（ｃ）に示すように、強誘電体
膜402 をスパッタにより堆積する。この強誘電体膜402
としてはPZT やストロンチウムビスマスタンタレイト酸
化物（以下、ＳＢＴ）などが有効である。
【００５５】この後、図１（ｄ）に示すように、化学機
械研磨（ＣＭＰ）により強誘電体膜を研磨する。この
際、絶縁性膜204 をマスクとして行うことにより、絶縁
性膜のエッチングされた孔にだけ強誘電体膜402 が残さ
れることになる。
【００５６】次に、図２（ａ）に示すように、上部電極
403 を堆積させる。この上部電極403 としては下部電極
401 と同じ材料を用いる。
【００５７】次いで、上部電極403 をフォトリソグラフ
ィー工程によりパターニングし、異方性エッチングによ
りエッチングする。続けて、強誘電体を内部に納めるよ
うに絶縁性膜204 をフォトリソグラフィー工程によりパ
ターニングし、異方性エッチングによりエッチングす
る。
【００５８】次に、図２（ｂ）に示すように、下部電極
401 をフォトリソグラフィー工程によりパターニング
し、異方性エッチングによりエッチングする。これによ
り、強誘電体膜402 が接するのは上下の電極と側壁の絶
縁性膜204 になり、外部からの雰囲気に侵される部分が
なくなる。なお、絶縁性膜402 のエッチングは、上部電
極403 のエッチングの際にセルフアラインで同時に行う
ことも可能である。
【００５９】次に、図２（ｃ）に示すように、第２の層
間絶縁膜202 を堆積し、ソース・ドレイン部分と上部電
極403 へのコンタクト用の開口をフォトリソグラフィー
工程によりパターニングし、異方性エッチングによりエ
ッチングする。その後、トランジスタのドレインとキャ
パシタ間の局所配線材（例えばＴｉ／ＴｉＮ) を堆積す
る。次いで、フォトリソグラフィー工程により局所配線
をパターニングし、異方性エッチングによりエッチング
する。なお、図２（ｃ）では、ドレインへ局所配線301
をコンタクトさせているが、回路の要求によっては、ソ
ースへのコンタクトも可能である。
【００６０】次に、図２（ｄ）に示すように、第３の層
間絶縁膜203 を堆積し、ソース・ドレイン部分と下部電
極401 へのコンタクトを開口する。さらに、配線材（例
えばＡｌＳｉＣｕ）をスパッタ法により堆積し、フォト
リソグラフィー工程によりパターニングしてメタル配線
を異方性エッチングし、トランジスタへのコンタクトお
よび配線層302 およびキャパシタのコンタクトおよび配
線層303 を形成する。なお、図２（ｄ）には示されてい
ないが、セル外の部分ではゲートへのコンタクトも同時
に形成する。
【００６１】即ち、上記実施例１の製造工程によれば、
強誘電体膜を電極で挟むキャパシタを形成する際、下部
電極膜上に強誘電体膜を堆積する以前にＳｉｘＮｙまた
はＴｉＯ2 を用いた絶縁性物質を堆積し、この絶縁性物
質に強誘電体膜の埋め込みを必要とする行う部分だけを
エッチングによって開口しておく。その後、強誘電体膜
を堆積して不要な強誘電体を除去すると強誘電体側面に
絶縁性膜の壁が形成されることになる。
【００６２】つまり、強誘電体の側面が暴露された形に
ならず、強誘電体を劣化させる水素、水分などの物質が
強誘電体の側面から浸透するおそれがなくなり、水素、
水分などの物質に脆弱な強誘電体膜の特性、特に残留分
極量の劣化を防ぐことができる。
【００６３】なお、上記実施例１では、キャパシタの形
成後にトランジスタとキャパシタ間の局所配線を形成す
る工程を示したが、この工程ではセルの面積の縮小に限
界がある。しかし、図３に示すように、トランジスタの
形成後に、予めトランジスタとキャパシタ間の局所配線
を形成する埋め込みコンタクト304 を形成しておく工程
を用いることにより、例えばトランジスタの直上にキャ
パシタを形成することが可能になり、セル面積の縮小化
に有効となる。
【００６４】（実施例２）（図４〜図６） まず、実施例１と同様の工程により、図４（ａ）〜図４
（ｃ）に示すように、シリコン基板101 にトランジスタ
を形成した後、ＳｉｘＮｙまたはＴｉＯ2 を用いた絶縁
性膜204 の堆積まで行い，フォトリソグラフィーにより
パターニングし、エッチングする。
【００６５】次に、図４（ｄ）に示すように、フォトリ
ソグラフィーにより強誘電体膜402をパターニングし、
エッチングする。このパターニングでは、強誘電体が絶
縁性膜204 の孔の外部にまで出た状態にする。
【００６６】次に、図５（ａ）に示すように、下部電極
401 と同じ材料を用いて上部電極403 を堆積させる。こ
の後、図５（ｂ）に示すように、上部電極403 をフォト
リソグラフィー工程によりパターニングし、異方性エッ
チングによりエッチングする。続けて、強誘電体を内部
に納めるように絶縁性膜204 をフォトリソグラフィー工
程によりパターニングし、異方性エッチングによりエッ
チングする。
【００６７】さらに、下部電極401 をフォトリソグラフ
ィー工程によりパターニングし、異方性エッチングによ
りエッチングする。これにより、強誘電体膜402 が接す
るのは上下の電極と側壁の絶縁性膜204 になり、外部か
らの雰囲気に侵される部分がなくなる。なお、絶縁性膜
204 のエッチングは、上部電極403 のエッチングの際に
セルフアラインで同時に行うことも可能である。
【００６８】以下、実施例１と同様の工程により、図５
（ｃ）〜図５（ｄ）に示すように、第２の層間膜202 の
堆積から配線の形成までを行う。
【００６９】上記実施例２の強誘電体メモリセルの形成
工程によれば、実施例１に示した形成工程とほぼ同様の
効果が得られる。また、実施例１の変形例（図３）と同
様に、図６に示すように、トランジスタの形成後に、予
めトランジスタとキャパシタ間の局所配線を形成する埋
め込みコンタクト304 を形成することにより、セル面積
の縮小化に有効となる。
【００７０】（実施例３）（図７〜図８） 実施例３は、強誘電体キャパシタの直上にＳｉｘＮｙま
たはＴｉＯ2 を用いた絶縁性膜を堆積することを特徴と
するものである。
【００７１】まず、図７（ａ）に示すように、[001] の
方位を持つＰ型シリコン基板上101に酸化膜による素子
分離領域102 を形成する。この際、STI による素子分離
構造でもLOCOS 法による素子分離構造でもよく、シリコ
ン基板101 は素子の特性の要求よりＮ型を用いることも
可能である。
【００７２】次に、チャネル部分に閾値調整のためのイ
オン注入を行った後、ゲート酸化膜103 を形成し、Ｎ型
のポリシリコンを堆積し，さらに，WSi などのシリサイ
ド金属を堆積してゲート材を形成する。素子の特性の要
求によってはＰ型のポリシリコンを堆積し、あるいはシ
リサイドの堆積工程を省くことも可能である。
【００７３】次いで、フォトリソグラフィー工程によっ
てゲート（ワード線）をパターニングし、異方性エッチ
ングによりゲート104 を形成する。続いて、ゲートのポ
リシリコンやシリサイドの表面を酸化させて保護膜105
を形成するが、必要に応じて堆積工程も行う。その後、
ゲート104 をマスクとして、ソース領域106 およびドレ
イン領域107 としてＮ型あるいはＰ型不純物をシリコン
基板101 にイオン注入し、第１の層間絶縁膜201 を堆積
する。
【００７４】次に、図７（ｂ）に示すように、強誘電体
の下部電極401 を堆積する。この下部電極401 としては
例えばＰｔやＩｒが有効であるが、Ｐｔを堆積させる際
には、ＴｉおよびＴｉＮを直前に堆積させることが好ま
しい。これは、酸化膜上に下部電極としてＰｔを直に堆
積させた場合、密着性が悪く、膜剥がれなどの現象を起
こすので、それを防止するために行う。その後、強誘電
体膜402 をスパッタ法により堆積する。この際、ＰＺＴ
やＳＢＴなどが有効である。次に、下部電極401 と同じ
材料を用いて上部電極403 を堆積させる。
【００７５】次いで、図７（ｃ）に示すように、上部電
極403 をフォトリソグラフィー工程によりパターニング
し、異方性エッチングによりエッチングする。続けて、
強誘電体をフォトリソグラフィー工程によりパターニン
グし、異方性エッチングによりエッチングする。さら
に、下部電極401 をフォトリソグラフィー工程によりパ
ターニングし、異方性エッチングによりエッチングす
る。なお、強誘電体のエッチングは、上部電極403 のエ
ッチングの際にセルフアラインにより同時に行うことも
可能である。
【００７６】次に、図８（ａ）に示すように、第２の層
間絶縁膜205 として、シリコン窒化膜（特にスパッタに
よるＳｉｘＮｙ）または酸化チタン膜（ＴｉＯ2 ）を堆
積する。
【００７７】この工程によって、これまで例えばプラズ
マＴＥＯＳによるシリコン酸化膜を堆積していた従来の
強誘電体キャパシタでは残留分極量がメモリを作る工程
を終了するまでにキャパシタ形成直後の値の１割にまで
低下していたものが、キャパシタ形成直後の値の３割に
まで改善できることが実験によって明らかにされてい
る。
【００７８】次に、図８（ｂ）に示すように、ソース・
ドレイン部分と上部電極403 へのコンタクト用の開口部
をフォトリソグラフィー工程によりパターニングし、異
方性エッチングによりエッチングする。その後、トラン
ジスタとキャパシタ間の局所配線材（例えばＴｉ／Ｔｉ
Ｎ) を堆積する。次いで、フォトリソグラフィー工程に
より局所配線をパターニングし、異方性エッチングによ
り局所配線301 を形成する。
【００７９】次に、図８（ｃ）に示すように、第３の層
間絶縁膜203 を堆積し、ソース・ドレイン部分と下部電
極401 へのコンタクトを開口する。さらに、配線材（例
えばAlSiCu) をスパッタにより堆積し、フォトリソグラ
フィー工程によりパターニングし、メタル配線を異方性
エッチングし、トランジスタへのコンタクトおよび配線
層302 およびキャパシタのコンタクトおよび配線層303
を形成する。また、図８（ｃ）には示されていないが、
セル以外の部分ではゲートへのコンタクトも同時に形成
する。
【００８０】上記実施例３の強誘電体メモリセルの形成
工程によれば、実施例１、２に示した形成工程とほぼ同
様の効果が得られるほか、強誘電体キャパシタの上面に
ＳｉｘＮｙまたはＴｉＯ2 を用いた絶縁性膜の壁が形成
されるので、強誘電体を劣化させる水素、水分などの物
質が強誘電体の上面から浸透するおそれがなくなり、水
素、水分などの物質に脆弱な強誘電体膜の特性、特に残
留分極量の劣化を防ぐことができる。
【００８１】なお、前記各実施例１〜３において、強誘
電体膜に代えて比誘電率が５０以上程度の高誘電率誘電
体膜、具体的には、チタン酸ストロンチウム（ＳｒＴｉ
Ｏ3）、ＢＳＴ（（Ｂａ，Ｓｒ）ＴｉＯ3 ）等のペロブ
スカイト構造あるいは層状ペロブスカイト構造の物質か
らなる高誘電率誘電体膜を用いる場合にも、本発明は有
効である。
【００８２】（実施例４）（図９〜図１３） まず、図９（ａ）に示すように、例えばＰ型Ｓｉ基板２
０１上に素子分離酸化膜２０３を４００ｎｍ程度形成す
る。その後、イオン注入により素子分離領域（チャネル
ストッパ）２０２を形成する。その後、熱酸化によりゲ
ート絶縁膜２０５を１４ｎｍ程度形成する。
【００８３】次に、ゲート配線層２０６となるタングス
テンシリサイド（ＷＳｉ）を２００ｎｍ程度堆積し、そ
の後、ゲート電極保護膜２０７となるＳｉｘＮｙを２０
０ｎｍ程度堆積し、その後、フォトリソグラフィ法およ
び異方性エッチングによりゲート配線層２０６およびゲ
ート配線層保護膜２０７を形成する。この時、ゲート電
極保護膜２０７は、前記ＳｉｘＮｙのような窒化膜系の
緻密な膜を材料を用いた方が後工程の熱酸化の影響を受
けず、ゲート配線層２０６の配線としての特性を損なわ
ない。その後、イオン注入により拡散層２１０を形成す
る。次いで、熱酸化によりゲート側壁保護酸化膜２０８
を形成する。さらに、ゲート側壁保護膜２０９となるＳ
ｉｘＮｙを５０ｎｍ程度堆積し、異方性エッチングによ
りゲート側壁保護膜２０９を形成する。この時、ゲート
側壁保護膜２０９は、前記ＳｉｘＮｙのような窒化膜系
の緻密な膜を材料を用いた方が後工程の熱酸化の影響を
受けず、ゲート配線層２０６の配線としての特性を損な
わない。その後、イオン注入により拡散層２０４を形成
する。
【００８４】次に、図９（ｂ）に示すように、層間絶縁
膜２１１となる酸化膜を４００ｎｍ程度堆積する。その
後、配線層となる溝をフォトリソグラフィ法および異方
性エッチングにより形成する。さらに、層間絶縁膜２１
１に拡散層２０４とつながるようにコンタクトホール２
１２を開口する。
【００８５】次いで、図９（ｃ）に示すように、コンタ
クト配線層および配線層となる配線層２１３としてＴｉ
Ｎを２０ｎｍ程堆積し、続いて、コンタクト配線層およ
び配線層となる配線層２１４としてタングステン（Ｗ）
を４００ｎｍ程度堆積する。その後、フォトリソグラフ
ィ法および異方性エッチングにより埋めこみ配線層２１
３および埋めこみ配線層２１４を形成する。
【００８６】なお、本例では、前記配線層２１３とし
て、後工程での熱酸化によるＷ配線層２１４の異常酸化
の防止およびコンタクト埋めこみ配線層の密着性向上の
ためにＴｉＮを使用しているが、後工程での熱酸化によ
るＷ配線層２１４の異常酸化の防止のみに注目した場合
は、ＴｉＮのかわりに窒化膜（例えばＳｉｘＮｙ）、酸
化チタン膜等の緻密で酸素を透過しづらい絶縁膜を酸素
バリア膜として代用することができる。この場合は、拡
散層２０４と配線層２１４の電気的接続を図るために異
方性エッチングによりコンタクト底部のみ絶縁膜である
酸素バリア膜を除去する必要があるが、後述する配線層
214 上の保護膜と同種材料を用いているので、これらの
整合は良好なものとなる。
【００８７】次に、図９（ｄ）に示すように、ＣＭＰに
より層間絶縁膜２１１が露出するまで研磨し、コンタク
トプラグ（配線層）および配線層（例えばビット線Ｂ
Ｌ）を形成する。なお、図９〜図１３では、ビット線Ｂ
Ｌはコンタクトホール内の部分のみ実線で示され、図示
される断面の後方に位置している絶縁膜211 上の部分に
ついては図示を省略している。
【００８８】その後、図１０（ａ）に示すように、コン
タクトプラグや配線層の保護膜２１５となるＳｉＮを１
００ｎｍ程度堆積する。上記コンタクト・配線層保護膜
２１５は絶縁性、導電性を問わず、後工程の熱酸化時に
酸素を透過しづらい緻密な材料であればよく、本例では
絶縁性の材料である。
【００８９】次に、図１０（ｂ）に示すように、コンタ
クトプラグ・配線層保護膜２１５をフォトリソグラフィ
法および異方性エッチングにより、コンタクトプラグお
よび配線層を完全に覆うようにパターニングする。
【００９０】このパターニング形状の例を図１０（ｃ）
に示しており、図中のＡＡ線に沿う断面構造を図１０
（ｂ）に示している。ここで、215 はコンタクトプラグ
およびビット線を覆うようにパターニングされた保護膜
であり、図１０（ｃ）中の点線で示す方形状の領域はコ
ンタクトプラグ、207 は下層のワード線（ＷＬ）であ
る。
【００９１】なお、基板上に形成した素子の特性回復の
ためのシンター工程を後工程で行わないならば、コンタ
クトプラグ・配線層保護膜２１５をパターニングしなく
ともよい。
【００９２】次に、図１０（ｃ）に示すように、層間絶
縁膜２１６となる酸化膜を３００ｎｍ程度堆積する。そ
の後、Ｓｉ基板上に形成した素子の特性を良好にするた
めにシンタリングを行う。この際、フォーミングガス
は、パターニングされたコンタクト・配線層保護膜215
の間を抜けて基板界面に到達する。なお、この後にシン
タリングを行うことは、強誘電体膜を劣化させてしまう
ので実施できない。
【００９３】続いて、図１０（ｄ）に示すように、キャ
パシタ電極２１７となるＰｔ膜を２００ｎｍ程度堆積
し、さらにキャパシタ絶縁膜２１８となるＰＺＴ膜を３
００ｎｍ程度堆積する。その後、良好な強誘電体特性が
得られるように酸化雰囲気中で８５０℃、３０分程度熱
酸化を行う。この時、コンタクト・配線層保護膜２１３
および２１５が存在することによって配線層２１４は異
常酸化されずに特性を保つことができる。その後、キャ
パシタ電極２１９となるＰｔ膜を２００ｎｍ程度堆積す
る。
【００９４】次いで、図１１（ａ）に示すように、フォ
トリソグラフィ法および異方性エッチングによってキャ
パシタ電極２１９をパターニングする。その後、図１１
（ｂ）に示すように、フォトリソグラフィ法および異方
性エッチングによってキャパシタ絶縁膜２１８をパター
ニングする。さらに、図１１（ｃ）に示すように、フォ
トリソグラフィ法および異方性エッチングによってキャ
パシタ電極２１７をパターニングする。
【００９５】その後、前記異方性エッチング時に発生し
たダメージを回復し、良好な強誘電体特性が得られるよ
うに、酸化雰囲気中で８５０℃、３０分程度熱酸化を行
う。この時、コンタクト・配線層保護膜２１３および２
１５が存在することによって配線層２１４は異常酸化さ
れずに特性を保つことができる。次いで、図１１（ｄ）
に示すように、層間絶縁膜２２０となる酸化膜を４００
ｎｍ程度堆積する。
【００９６】その後、図１２（ａ）に示すように、フォ
トリソグラフィ法および異方性エッチングにより、層間
絶縁膜２２０および層間絶縁膜２１６およびコンタクト
・配線層保護膜２１５にコンタクト配線層２１４の界面
の少なくとも中央部が露出するように、コンタクトホー
ル２２１を開口する。これにより、保護膜２１５はコン
タクト配線層２１４の上面の少なくとも一部（周辺部）
を覆う状態になる。
【００９７】一方、図１２（ｂ）に示すように、フォト
リソグラフィ法により、キャパシタ電極２１９のコンタ
クト部の直上にコンタクトホール２２２を開口する。そ
の後、図１２（ｃ）に示すように、配線層２２３となる
ＴｉＮを２０ｎｍ程度堆積し、さらに、配線層２２４と
なるＡｌを３００ｎｍ程度堆積する。これによって、コ
ンタクトホール２２１は完全に導電性材料で埋めこまれ
たコンタクト配線層になる。その後、図１２（ｄ）に示
すように、フォトリソグラフィ法および異方性エッチン
グにより配線層２２３および配線層２２４をパターニン
グする。
【００９８】その後、図１３（ａ）に示すように、層間
絶縁膜２２６となる酸化膜を４００ｎｍ程度堆積する。
さらに、図１３（ｂ）に示すように、最終保護膜２２７
となるＳｉｘＮｙを１５０ｎｍ程度堆積する。その後、
フォトリソグラフィ法および異方性エッチングによりパ
ッド部を開口する。
【００９９】（実施例５）（図１４〜図１８） まず、図１４（ａ）に示すように、例えばＰ型Ｓｉ基板
２０１上に素子分離酸化膜２０３を４００ｎｍ程度形成
する。その後、イオン注入により素子分離領域（チャネ
ルストッパ）２０２を形成する。次いで、熱酸化によ
り、ゲート絶縁膜２０５を１４ｎｍ程度形成する。その
後、ゲート配線層２０６となるＷＳｉを２００ｎｍ程度
堆積し、さらに、ゲート電極保護膜２０７となるＳｉｘ
Ｎｙを２００ｎｍ程度堆積する。
【０１００】次に、フォトリソグラフィ法および異方性
エッチングにより、ゲート配線層２０６およびゲート配
線層保護膜２０７を形成する。この時、ゲート電極保護
膜２０７は、前記ＳｉｘＮｙのような窒化膜系の緻密な
膜を材料を用いた方が後工程の熱酸化の影響を受けず、
ゲート配線層２０６の配線としての特性を損なわない。
【０１０１】その後、イオン注入により拡散層２１０を
形成する。次いで、熱酸化により、ゲート側壁保護酸化
膜２０８を形成する。さらに、ゲート側壁保護膜２０９
となるＳｉｘＮｙを５０ｎｍ程度堆積し、異方性エッチ
ングによりゲート側壁保護膜２０９を形成する。この
時、ゲート側壁保護膜２０９は、前記ＳｉｘＮｙのよう
な窒化膜系の緻密な膜を材料とした方が後工程の熱酸化
の影響を受けず、ゲート配線層２０６の配線としての特
性を損なわない。
【０１０２】次に、イオン注入により拡散層２０４を形
成する。その後、図１４（ｂ）に示すように、層間絶縁
膜２１１となる酸化膜を４００ｎｍ程度堆積する。続い
て、フォトリソグラフィ法および異方性エッチングによ
り配線層となる溝を形成する。さらに、層間絶縁膜２１
１に拡散層２０４とつながるようにコンタクトホール２
１２を開口する。
【０１０３】次いで、図１４（ｃ）に示すように、コン
タクト配線層および配線層となる配線層２１３としてＴ
ｉＮを２０ｎｍ程度堆積し、続いて、コンタクト配線層
および配線層となる配線層２１４としてＷを４００ｎｍ
程度堆積する。その後、フォトリソグラフィ法および異
方性エッチングにより埋め込み配線層２１３および埋め
込み配線層２１４を形成する。
【０１０４】この時、配線層２１３は、後工程での熱酸
化によるＷ配線層２１４の異常酸化の防止およびコンタ
クト埋め込み配線層の密着性の向上を図るためにＴｉＮ
を使用しているが、後工程での熱酸化によるＷ配線層２
１４の異常酸化の防止のみに注目した場合には、ＴｉＮ
の代わりに窒化膜（例えばＳｉｘＮｙ）、酸化チタン膜
（ＴｉＯ2 ）等の緻密で酸素を透過しづらい絶縁膜を酸
素バリア膜として代用することができる。この場合は、
拡散層２０４および配線層２１４の電気的接続を図るた
めに、異方性エッチングによりコンタクト底部のみ絶縁
膜である酸素バリア膜を除去する必要があるが、後述す
る配線層214 上の保護膜と同種材料を用いているので、
これらの整合は良好なものとなる。
【０１０５】次に、図１４（ｄ）に示すように、ＣＭＰ
法により層間絶縁膜２１１が露出するまで研磨し、コン
タクト配線層および配線層を形成する。
【０１０６】その後、図１５（ａ）に示すように、コン
タクト配線層および配線層の保護膜となるＳｉｘＮｙを
１００ｎｍ程度堆積する。上記コンタクト配線層・配線
層保護膜２１５は絶縁性、導電性を問わず後工程の熱酸
化時の酸素を透過しづらい緻密な材料でよい。
【０１０７】さらに、図１５（ｂ）に示すように、フォ
トリソグラフィ法および異方性エッチングにより、コン
タクト配線層および配線層を完全に覆うようにコンタク
ト配線層・配線層保護膜２１５をパターニングする。
【０１０８】このパターニング形状の例を図１５（ｃ）
に示しており、図中のＡＡ線に沿う断面構造を図１５
（ｂ）に示している。ここで、215 はコンタクトプラグ
およびビット線を覆うようにパターニングされた保護膜
であり、点線で示す方形状の領域はコンタクトプラグ、
領域207 は下層のワード線（ＷＬ）である。
【０１０９】次に、図１５（ｃ）に示すように、層間絶
縁膜２１６となる酸化膜を３００ｎｍ程度堆積する。そ
の後、図１５（ｄ）に示すように、キャパシタ電極２１
７となるＰｔ膜を２００ｎｍ程度堆積し、さらに、キャ
パシタ絶縁膜２１８となるＰＺＴ膜を３００ｎｍ程度堆
積する。
【０１１０】その後、良好な強誘電体特性を得るため
に、酸化雰囲気中で８５０℃、３０分程度熱酸化を行
う。この時、コンタクト配線層・配線層保護膜２１３お
よび２１５が存在することによって、配線層２１４は異
常酸化されずに特性を保つことができる。その後、キャ
パシタ電極２１９となるＰｔ膜を２００ｎｍ程度堆積す
る。
【０１１１】次いで、図１６（ａ）に示すように、フォ
トリソグラフィ法および異方性エッチングによりキャパ
シタ電極２１９をパターニングする。その後、図１６
（ｂ）に示すように、フォトリソグラフィ法および異方
性エッチングによりキャパシタ絶縁膜２１８をパターニ
ングする。
【０１１２】続いて、図１６（ｃ）に示すように、フォ
トリソグラフィ法および異方性エッチングによりキャパ
シタ電極２１７をパターニングする。その後、異方性エ
ッチングのダメージを回復し、良好な強誘電体特性が得
られるように酸化雰囲気中で８５０℃、３０分程度熱酸
化を行う。この時、コンタクト配線層・配線層保護膜２
１３および２１５があることによって配線層２１４は異
常酸化されずに特性を保つことができる。
【０１１３】その後、スパッタ法により、キャパシタ保
護膜２２５としてＳｉｘＮｙを１００ｎｍ程度堆積す
る。この理由は、シンタリングを後の工程で行う際にＰ
ＺＴ膜が還元されないように保護するためであり、実施
例３に示したＴｉＯ2 も同様に用いることができる。な
お、スパッタ法以外の成膜方法でＳｉｘＮｙを堆積する
と、膜形成時のガスに水素が多分に含まれていてＰＺＴ
を還元してしまう恐れがある。
【０１１４】次に、図１６（ｄ）に示すように、フォト
リソグラフィ法および異方性エッチングにより、キャパ
シタ部以外の余分なＳｉｘＮｙをエッチングして除去す
る。その後、層間絶縁膜２２０となる酸化膜を４００ｎ
ｍ程度堆積する。
【０１１５】続いて、図１７（ａ）に示すように、層間
絶縁膜２２０および層間絶縁膜２１６およびコンタクト
配線層・配線層保護膜２１５に、コンタクト配線層２１
４の界面が露出するようにコンタクトホール２２１をフ
ォトリソグラフィ法および異方性エッチングにより開口
する。
【０１１６】一方、図１７（ｂ）に示すように、キャパ
シタ電極２１９のコンタクト部の直上にコンタクトホー
ル２２２をフォトリソグラフィ法により開口する。
【０１１７】その後、図１７（ｃ）に示すように、配線
層２２３となるＴｉＮを２０ｎｍ程度堆積し、さらに、
配線層２２４となるＡｌを３００ｎｍ程度堆積する。こ
れによって、コンタクトホール２２１は完全に導電性材
料で埋めこまれたコンタクト配線層になる。
【０１１８】次いで、図１７（ｄ）に示すように、フォ
トリソグラフィ法および異方性エッチングにより配線層
２２３および配線層２２４をパターニングする。その
後、Ｓｉ基板上に形成した素子の特性を良好にするため
にシンタリングを行う。この際、フォーミングガスは、
パターニングされたコンタクト配線層・配線層保護膜21
5 の間を抜けて、基板界面に到達する。
【０１１９】次に、図１８（ａ）に示すように、層間絶
縁膜２２６となる酸化膜を４００ｎｍ程度堆積する。さ
らに、図１８（ｂ）に示すように、スパッタリングによ
り、最終保護膜２２７となるＳｉｘＮｙを１５０ｎｍ程
度堆積する。このＳｉｘＮｙを堆積する際のガスがＰＺ
Ｔ膜を還元してしまう恐れがあるので、ＳｉｘＮｙはス
パッタリングにより成膜することが望ましい。その後、
フォトリソグラフィ法および異方性エッチングによりパ
ッド部（図示せず）を開口する。
【０１２０】なお、上記実施例４または実施例５におい
て、強誘電体膜に代えて比誘電率が５０以上程度の高誘
電率誘電体膜、具体的には、チタン酸ストロンチウム
（ＳｒＴｉＯ3 ）、ＢＳＴ（（Ｂａ，Ｓｒ）ＴｉＯ3 ）
等のペロブスカイト構造あるいは層状ペロブスカイト構
造の物質からなる高誘電率誘電体膜を用いる場合にも、
本発明は有効である。
【０１２１】即ち、前記実施例４または実施例５によれ
ば、構造あるいは製造工程またはそれらの部分的な変更
に応じて次に述べるような効果が得られる。
【０１２２】（１）コンタクト側壁を窒化化合物系また
はＴｉＯ2 の膜で覆うことによって、側壁からのコンタ
クトへの酸素の侵入を防ぎコンタクト抵抗が上昇した
り、コンタクト配線が異常酸化されてデバイスにクラッ
クが入ることを防ぐことができる。
【０１２３】（２）コンタクト上面および配線層を窒化
化合物系またはＴｉＯ2 の膜で覆うことによって、上方
向からのコンタクトおよび配線層への酸素の侵入を防ぎ
コンタクト抵抗や配線抵抗が上昇したり、コンタクト配
線および配線層が異常酸化されてデバイスにクラックが
入ることを防ぐことができる。
【０１２４】（３）コンタクト窓が開口される層間絶縁
膜の上面をＣＭＰ法により平坦化し、さらに、コンタク
ト上面および配線層を窒化化合物系またはＴｉＯ2 の膜
で覆うことによって、コンタクト窓が開口される層間絶
縁膜と窒化化合物系の膜の密着性が向上し、上方向から
のコンタクトおよび配線層への酸素の侵入を防ぎコンタ
クト抵抗や配線抵抗が上昇したり、コンタクト配線およ
び配線層が異常酸化されてデバイスにクラックが入るこ
とを防ぐことができる。
【０１２５】（４）コンタクト上面および配線層を窒化
化合物系またはＴｉＯ2 の膜で覆い、その窒化化合物系
またはＴｉＯ2 の膜をコンタクト上面および配線層の上
面と側壁を覆うように残してパターニングすることによ
って、上方向からのコンタクトおよび配線層への酸素の
侵入を防ぎコンタクト抵抗や配線抵抗が上昇したり、コ
ンタクト配線および配線層が異常酸化されてデバイスに
クラックが入ることを防ぐことができる。さらに、窒化
化合物系またはＴｉＯ2 の配線保護膜に、後工程での熱
による膜の変形に基づく応力に起因したクラックを入り
づらくすることができる。また、後のシンター工程での
フォーミングガスがパターニングされた配線保護膜の間
を通り基板に到達し、十分な効果を発揮できる。
【０１２６】（５）コンタクト上面およびコンタクト側
壁と配線層側壁および配線層上面を窒化化合物系または
ＴｉＯ2 の膜で覆うことによって、上方向および横方向
からのコンタクトおよび配線層への酸素の侵入を防ぎ、
高温かつ長時間の熱酸化によるコンタクト抵抗や配線抵
抗の上昇や、コンタクト配線および配線層が異常酸化さ
れてデバイスにクラックが入ることを防ぐことができ
る。
【０１２７】（６）コンタクト上面および配線層を窒化
化合物系またはＴｉＯ2 の膜で覆い、その後、高・強誘
電体膜を成膜し、その後に多層配線とのコンタクト接続
を行うことによって、高・強誘電体膜成膜時の熱酸化工
程の酸素による上方向からのコンタクトおよび配線層へ
の酸素の侵入を防ぎコンタクト抵抗や配線抵抗が上昇し
たり、コンタクト配線および配線層が異常酸化されてデ
バイスにクラックが入ることを防ぐことができる。さら
に、多層配線とのコンタクト接続が容易になる。
【０１２８】（７）コンタクト上面および配線層を窒化
化合物系またはＴｉＯ2 の膜で覆い配線保護膜を形成
し、さらにその配線保護膜をパターニングし、その後、
高・強誘電体膜を成膜し、その後に多層配線とのコンタ
クト接続を行うことによって、高・強誘電体膜成膜時の
熱酸化工程の酸素による上方向からのコンタクトおよび
配線層への酸素の侵入を防ぎコンタクト抵抗や配線抵抗
が上昇したり、コンタクト配線および配線層が異常酸化
されてデバイスにクラックが入ることを防ぐことができ
る。また、高・強誘電体膜形成直前のシンター工程での
フォーミングガスがパターニングされた配線保護膜の間
を通り基板に到達し、シンターの効果を十分に発揮でき
る。
【０１２９】（８）高・強誘電体キャパシタを形成後
に、高・強誘電体キャパシタを窒化膜系またはＴｉＯ2
を用いた配線層保護膜で覆うことによって、後のシンタ
ー工程でのフォーミングガスがパターニングされた配線
保護膜の間を通り基板に到達し十分に効果が発揮でき、
かつ、高・強誘電体キャパシタを還元性雰囲気にさらす
ことがないので、キャパシタ特性を劣化させることなく
シンターが可能になる。
【０１３０】上述した実施例４、実施例５の効果を要約
すると、 （１）強・高誘電体膜を形成する以前に、高融点金属を
用いた配線層を高抵抗にならずに形成することができ
る。
【０１３１】（２）高アスペクト比のコンタクトを形成
するに当って、強・高誘電体膜の形成前に基板からコン
タクトを引き出すことができる。
【０１３２】（３）現状では、積み上げ式のセル構造に
ならざるを得ない強・高誘電体膜を用いた半導体記憶装
置での配線加工が容易になる。
【０１３３】（４）窒化膜系またはＴｉＯ2 の緻密な膜
をコンタクトおよび配線層および高・強誘電体膜の保護
材料として使うことにより、酸素やその他の汚染が配線
層から伝わり、基板上やその周辺の素子に与える影響か
ら保護できる。
【０１３４】（５）窒化膜系またはＴｉＯ2 の配線層保
護膜をパターニングすることで強・高誘電体膜の形成寸
前でシンターができ、半導体基板上の素子特性を良好に
保つことができる。
【０１３５】（６）強・高誘電体キャパシタを窒化膜系
またはＴｉＯ2 の配線層保護膜で覆うことにより、強・
高誘電体キャパシタの形成後にシンターが可能になり、
半導体基板上の素子特性を良好に保つことができる。
【０１３６】（実施例６）（図１９〜図２２） 実施例６では、実施例４または実施例５とほぼ同様であ
るが、強誘電体セルのアレイの一例を詳細に説明する。
【０１３７】図１９は、電荷転送用の１個のＭＯＳトラ
ンジスタ（パストランジスタ）と情報記憶用の１個の強
誘電体キャパシタとが直列接続された構成を単位セルと
し、単位セルが行列状に配列されてメモリセルアレイを
構成してなるＦＲＡＭのセルアレイの一部の断面構造を
示す。
【０１３８】図２０〜図２２は、上記ＦＲＡＭのセルア
レイの製造工程順に平面パターンの一部の一例を概略的
に示すものであり、図２２中のＡＡ線に沿う断面構造を
図１９に示す。なお、説明の簡単化のため、各ワード線
をＷＬ、各ビット線をＢＬ、各プレート線をＰＬで表示
する。
【０１３９】図１９〜図２２において、シリコン基板20
1 の表層部に、複数個の素子領域（活性化領域）ＳＤＧ
がそれぞれワード線ＷＬ形成方向に直交する方向（ビッ
ト線ＢＬ形成方向に平行な方向）にほぼ直線状に形成さ
れるとともに平面的にみて行列状の配置で形成されてお
り、各素子領域ＳＤＧ間には素子間分離領域用の酸化膜
202 が形成されている。
【０１４０】ここで、各列の素子領域ＳＤＧは、１列毎
に素子領域ＳＤＧの１つ分の長さ（１ピッチ）ずつ位置
が偏移しており、各素子領域ＳＤＧは全体として市松状
の配置（正格子に対してジグザグ状の配置）で形成され
ている。
【０１４１】上記各素子領域ＳＤＧは、中央部から一端
側の領域に第１のＭＯＳトランジスタを構成する第１の
ドレイン・チャネル・ソース領域が直線状に形成されて
おり、上記中央部から他端側の領域に第２のＭＯＳトラ
ンジスタを構成する第２のドレイン・チャネル・ソース
領域が直線状に形成されており、上記中央部は上記第
１、第２のＭＯＳトランジスタに共通のドレイン領域Ｄ
となっている。
【０１４２】上記ＭＯＳトランジスタのチャネル領域上
にゲート酸化膜205 を介してゲート電極部Ｇが形成さ
れ、同一行の複数個のＭＯＳトランジスタのゲート電極
部Ｇは連続的に連なってワード線ＷＬとして形成され、
ワード線ＷＬ群は互いに平行に形成されている。
【０１４３】この場合、各ワード線ＷＬ（ゲート電極部
Ｇ、206 ）は、例えばＰドープ・ポリシリコンおよびＷ
Ｓｉの２層構造になっており、表面絶縁膜207 および側
壁絶縁膜により保護されている。
【０１４４】さらに、上記表面絶縁膜207 、側壁絶縁膜
上に平坦化用の層間絶縁膜211 が形成されており、この
層間絶縁膜211 上にワード線ＷＬ群の形成方向とそれぞ
れ直交する方向にビット線ＢＬ群が形成されている。
【０１４５】この場合、層間絶縁膜211 には、素子領域
ＳＤＧの各中央部の第２導電型（本例ではｎ型）の不純
物拡散領域（ドレイン領域）Ｄ上に対応してコンタクト
ホールが開口されており、前記層間絶縁膜211 上で上記
コンタクトホールから少しずれた位置にバリアメタル膜
213 および導電膜214 からなるビット線ＢＬが形成され
ており、各ビット線ＢＬは上記コンタクトホール内でそ
れぞれ同一列の複数個の素子領域ＳＤＧの各ドレイン領
域Ｄにコンタクトしている。
【０１４６】また、層間絶縁膜211 には、素子領域ＳＤ
Ｇの各一端部の第２導電型（本例ではｎ型）の不純物拡
散領域（ソース領域）Ｓ上に対応してコンタクトホール
が開口されており、前記層間絶縁膜211 の上記コンタク
トホール内にバリアメタル膜213 および導電膜214 から
なるキャパシタコンタクトプラグが形成されている。
【０１４７】そして、前記ビット線ＢＬの上面および前
記キャパシタコンタクトプラグの上面の一部には、窒化
シリコン膜（または酸化チタン膜）215 が形成されてい
る。さらに、窒化シリコン膜（または酸化チタン膜）21
5 を含む基板上には平坦化用の層間絶縁膜216 が形成さ
れており、層間絶縁膜216 上には単位セル毎にスタック
構造の強誘電体キャパシタ（下部電極217 、強誘電体絶
縁膜218 、上部電極219 ）が形成されている。さらに、
その上にキャパシタ保護絶縁膜225 として窒化シリコン
膜（または酸化チタン膜）225 が形成され、その上に層
間絶縁膜220 が形成されてパッシベーション膜227 が形
成されている。
【０１４８】この場合、同一行の複数個の強誘電体キャ
パシタの各下部電極217 は、対応するＭＯＳトランジス
タを含むＳＤＧ領域の中央部あるいは隣接する素子間分
離酸化膜202 の上方を覆うように、かつ、前記ワード線
ＷＬ群の形成方向と平行な方向に（つまり、ビット線Ｂ
Ｌに直交する方向に）連続的に形成され、キャパシタプ
レート線ＰＬとなっている。
【０１４９】また、単位セル毎の強誘電体キャパシタの
上部電極219 は、対応する下部電極217 領域上に強誘電
体絶縁膜218 を介して例えば方形状に形成されている。
【０１５０】そして、強誘電体キャパシタの上部電極21
9 は、対応するＭＯＳトランジスタの一端部の第２導電
型（本例ではｎ型）の不純物拡散領域（ソース領域）Ｓ
にコンタクトしているキャパシタコンタクトプラグに局
所接続用の電極配線224 を介して接続されている。
【０１５１】（実施例７）（図２３〜図２５） 図２３および図２４は、他のＦＲＡＭにおけるＦＲＡＭ
セルおよび素子の製造工程順における断面構造の一部を
概略的に示している。
【０１５２】実施例７の製造工程は、二層配線構造にお
ける第２層配線（ビット線あるいは他の配線）の接続を
行うためのビアホールを埋めるために、Ａｌ、ＡｌＣ
ｕ、ＡｌＣｕＳｉ、ＷＳｉ2 、Ｃｕの少なくとも一つの
材料（本例ではアルミニウム）がリフローされている点
が特徴的である。
【０１５３】図２５は、上記ＦＲＡＭセルのアレイの一
部の平面パターンの一例を概略的に示している。
【０１５４】図２３および図２４において、半導体基板
１上にはメモリセルのスイッチ用ＭＯＳトランジスタ３
１およびメモリセル以外の混載デバイス用の他のＭＯＳ
トランジスタ３２が形成されている。
【０１５５】前記各トランジスタ上を覆い、表面が平坦
化された（つまり、下地段差を平坦化した）第１の絶縁
層１０内には、前記スイッチ用トランジスタ３１のドレ
イン領域Ｄ、ソース領域Ｓに接続されたビット線コンタ
クトプラグ３３およびキャパシタコンタクトプラグ３
４、混載デバイス用の他のＭＯＳトランジスタ３２のゲ
ートに接続されたコンタクトプラグ３５が埋め込み形成
されている。さらに、前記第１の絶縁層１０上に第１の
ＳｉｘＮｙ膜（またはＴｉＯ2 膜）５１が形成されてい
る。
【０１５６】そして、前記第１のＳｉｘＮｙ膜（または
ＴｉＯ2 膜）５１上に順に下部電極１７、強誘電体膜１
８および上部電極１９が形成されており、それらを含む
基板上を覆うように第２のＳｉｘＮｙ膜（またはＴｉＯ
2 膜）５２が形成されており、さらに、その上に第２の
絶縁層１３が形成されている。
【０１５７】また、前記第２の絶縁層１３および第２の
ＳｉｘＮｙ膜（またはＴｉＯ2 膜）５２／第１のＳｉｘ
Ｎｙ膜（またはＴｉＯ2 膜）５１には、前記ビット線コ
ンタクトプラグ３３、キャパシタコンタクトプラグ３
４、混載デバイス用のコンタクトプラグ３５の上方に対
応して選択的にホールが形成されており、前記第２の絶
縁層１３および第２のＳｉｘＮｙ膜（またはＴｉＯ
2 膜）５２には、上部電極１９の上方に対応して選択的
にホールが形成されている。
【０１５８】そして、上記ホール部を介して前記ビット
線コンタクトプラグ３３に接続されたビット線埋め込み
プラグ接続配線（ビット線接続用コンタクトパターン）
３６、キャパシタコンタクトプラグ３４および上部電極
１９に接続された上部電極取り出し配線（キャパシタ電
極配線）２２、混載デバイス用のコンタクトプラグ３５
に接続された第１層配線３７が形成されている。
【０１５９】なお、前記上部電極取り出し配線２２およ
びビット線埋め込みプラグ接続配線３６は、Ａｌ、Ａｌ
ＣｕＳｉ、ＡｌＣｕ、Ｗメタル、ＴｉＮメタル、Ｔｉメ
タルの少なくとも一つの材料を有するものであり、前記
第１層配線３７と同一配線層で形成されている。また、
上部電極取り出し配線２２、ビット線埋め込みプラグ接
続配線３６および第１層配線３７の上面側には、選択的
にＷメタル、ＴｉＮメタル、Ｔｉメタルのいずれかから
なるメタル層１１´が形成されており、これらは前記強
誘電体膜１８にダメージを与えない高周波マグネトロン
スパッタ法あるいはＭＯＣＶＤ法によって形成され得
る。
【０１６０】前記各配線を含む基板上面を覆い、表面が
平坦化された第３の絶縁層３０には、前記ビット線埋め
込みプラグ接続配線３６および第１層配線３７の上方に
対応して選択的にビアホールが形成されている。そし
て、上記ビアホール内を埋めるようにＡｌ、ＡｌＣｕ、
ＡｌＣｕＳｉ、ＷＳｉ2 、Ｃｕの少なくとも一つの材料
（本例ではアルミニウム）がリフローされてなり、前記
ビアホール部を介して前記ビット線埋め込みプラグ接続
配線３６に接続されたビット線ＢＬおよび前記ビアホー
ル部を介して前記第１層配線３７に接続された第２層配
線３８が形成されている。さらに、パッシベーション膜
３９が形成され、パッド部にホールが開口されている。
【０１６１】上記したようなペロブスカイトないしは層
状ペロブスカイト構造の物質からなる強誘電体膜を用い
た情報記憶用のキャパシタとスイッチ用トランジスタと
を有するメモリセルおよび少なくとも二層以上の多層配
線構造を有する強誘電体メモリの製造に際しては、ビッ
ト線形成工程で前記多層配線構造におけるビアホールを
埋めるためにＡｌ、ＡｌＣｕ、ＡｌＣｕＳｉ、ＷＳ
ｉ2 、Ｃｕの少なくとも一つの材料（本例ではアルミニ
ウム）をリフローする工程を用いる。
【０１６２】この際、Ａｌリフローに際して、下地配線
がＡｌ系の場合には、スパッタ堆積時の温度によりＡｌ
系配線の溶融、ボイドの発生が生ずるおそれがある。こ
のため、ビアメタルと直接接触する下地としては、Ｗメ
タル、ＴｉＮメタル、Ｔｉメタル層のいずれかを高周波
マグネトロンスパッタあるいはＭＯＣＶＤ法により堆積
して、多層配線のビア部となる領域の直下に選択的に上
記メタル層１１´を形成し、溶融ボイド防止膜として用
いる。
【０１６３】次に、図２３乃至図２５に示す断面図およ
び平面パターンを参照しながら工程順に詳細に説明す
る。
【０１６４】まず、図２３に示すように、通常のＣＭＯ
Ｓ型ＤＲＡＭセルの形成工程と同様な工程により、シリ
コン基板１上にメモリセルトランジスタ３１および他の
デバイス用のトランジスタ３２を形成する。
【０１６５】ここで、２は基板表層部に選択的に形成さ
れた素子分離領域、Ｄ、Ｓは基板表層部の素子形成領域
に選択的に形成された基板とは逆導電型の不純物拡散層
からなるドレイン・ソース領域、３は基板表面に形成さ
れたＭＯＳトランジスタ用のゲート酸化膜、Ｇはゲート
酸化膜３上に形成されたＭＯＳトランジスタ用のゲート
電極部（ワード線ＷＬの一部）であり、ゲート電極部は
例えばポリシリコン層４およびＷＳｉ層５の２層構造と
なっている。
【０１６６】なお、素子分離領域２は、ＬＯＣＯＳ膜
（選択酸化膜）、ＳＴＩ（Shallow Trench Isolation）
など、任意の構造を採用してよい。
【０１６７】次に、ゲート電極部Ｇ上を含む基板上に平
坦化用の第１の層間絶縁膜（例えばＢＰＳＧ膜）１０を
堆積した後、ＣＭＰにより表面を平坦化する。
【０１６８】次に、第１の層間絶縁膜１０に選択的にコ
ンタクトホールを形成する。具体的には、ドレイン領域
Ｄ上に対応する部分にビット線コンタクトホール、ソー
ス領域Ｓ上に対応する部分にキャパシタプラグ用のコン
タクトホールおよびその他の配線用のコンタクトホール
を形成する。
【０１６９】さらに、スパッタ法を用いてバリアメタル
膜（Ｔｉ、ＴｉＮ）１１を前記コンタクトホールの内部
および第１の層間絶縁膜１０上に蒸着した後、ＣＶＤ法
を用いてＷ膜を堆積し、前記コンタクトホールの内部に
コンタクトプラグ３３、３４、３５を形成する。
【０１７０】次に、エッチバックあるいはＣＭＰを行
い、第１の層間絶縁膜１０の表面を露出させる。この
後、スパッタ法により第１の層間絶縁膜１０上の全面に
第１のＳｉｘＮｙ膜（またはＴｉＯ2 膜）５１を堆積さ
せる。
【０１７１】次に、図２４に示すように、前記各コンタ
クトプラグ３３、３４、３５を含む第１の層間絶縁膜１
０上に、キャパシタ下部電極１７（キャパシタプレート
線ＰＬ）用の導電膜として、Ｐｔ／Ｔｉ／ＴｉＮをスパ
ッタ蒸着する。さらに、キャパシタ絶縁膜用の強誘電体
膜１８としてＰＺＴ膜を形成する。さらに、キャパシタ
上部電極１９としてＰｔを形成する。そして、ＲＩＥを
用いて、前記キャパシタ上部電極１９、強誘電体膜１８
および下部電極１７の順にパターニング加工を行って強
誘電体キャパシタを形成する。この際、強誘電体膜１８
にダメージが入った場合は、〜５００℃の酸素雰囲気で
の熱処理により回復させることができる。
【０１７２】この後、スパッタ法により全面に第２のＳ
ｉｘＮｙ膜（またはＴｉＯ2 膜）５２を１００ｎｍ程度
堆積させる。
【０１７３】次に、プラズマＣＶＤにより第２のＳｉｘ
Ｎｙ膜（またはＴｉＯ2 膜）５２上に第２の層間絶縁膜
１３を堆積し、化学ドライエッチング（ＣＤＥ）および
ＲＩＥを用いて第２の層間絶縁膜１３および下層の第２
のＳｉｘＮｙ膜（またはＴｉＯ2 膜）５２または第２の
ＳｉｘＮｙ膜（またはＴｉＯ2 膜）５２／第１のＳｉｘ
Ｎｙ膜（またはＴｉＯ2 膜）５１に前記各コンタクトプ
ラグ３３、３４、３５および上部電極１９との接続用の
コンタクトホールを選択的に形成する。
【０１７４】そして、スパッタ法を用いてＡｌ、Ｗを順
に堆積し、キャパシタコンタクトプラグ３４とキャパシ
タ上部電極１９との接続を行うためのキャパシタ電極配
線２２を形成すると同時に、ビット線接続用コンタクト
パターン３６およびメモリセル以外の混載デバイス用の
第１層配線３７を形成する。なお、上記Ａｌ膜上に堆積
したＷ膜は、後工程のビア埋め込みの際のコンタクト表
面の酸化を抑制するために用いられる。
【０１７５】さらに、第３の層間絶縁膜３０を形成し、
その表面をＣＭＰにより平坦化した後、前記ビット線接
続用コンタクトパターン３６との接続を行うためのビア
ホールおよびメモリセル以外の混載デバイスの第１層配
線３７との接続を行うためのビアホールを形成し、Ａｒ
雰囲気で基板温度４００〜４７０℃とした高周波マグネ
トロンスパッタ法（Ａｌを高温で溶解し泳動的にビアホ
ールを埋め込むＡｌリフロー法）により前記ビアホール
内を埋め込むように第２配線層を堆積した後、第２配線
層をパターニングしてビット線ＢＬおよび混載デバイス
用の第２層配線３８を形成する。
【０１７６】これにより、ビット線ＢＬは、ビアホール
部・ビット線接続用コンタクトパターン３６およびビッ
ト線コンタクトプラグ３３を介してメモリセルのスイッ
チ用ＭＯＳトランジスタ３１のドレイン領域Ｄに接続さ
れることになり、混載デバイス用の第２層配線３８は第
１層配線３７およびコンタクトプラグ３５を介してメモ
リセル以外の混載デバイス用ＭＯＳトランジスタ３２に
接続される。
【０１７７】なお、第２層配線３８は、Ａｌリフロ−で
堆積された膜をそのまま用いてパターニングしてもよい
が、ビア部以外のＡｌ系メタルをメタルＣＭＰにて研
磨、除去、平坦化し、再び第２層配線３８となるメタル
を堆積し、パターニングしてもよい。
【０１７８】この後、二層配線構造の半導体集積回路の
場合は、トップパッシベーション絶縁膜３９を堆積し、
パッド部を開口する。三層、四層配線以上の配線構造の
半導体集積回路の場合は、前記したような層間絶縁膜３
０を形成した後にＡｌリフロー法による配線層を堆積
し、パターニングを行う工程を必要回数繰り返し、この
後にトップパッシベーション絶縁膜３９を堆積し、パッ
ド部を開口する。
【０１７９】なお、本実施の形態においては、前記第１
層配線３７を形成した際の第１配線層の一部をパッド部
として用いてもよい。
【０１８０】さらに、図２４には、第３の層間絶縁膜３
０におけるビット線コンタクトプラグ３３の上方に対応
して選択的にホールを開口し、ビット線をビット線接続
用コンタクトパターン３６とコンタクトさせた場合を示
したが、ビット線接続用コンタクトパターン３６を第１
の絶縁層１０上で適宜引き回すことにより、これとは異
なる位置でビット線をコンタクトさせることも可能であ
る。従って、プロセスマージンを増大させることがで
き、特にセルアレイの設計の自由度を向上させる上で有
利である。
【０１８１】図２３および図２４に示したように強誘電
体キャパシタの上層側にビット線ＢＬを配置した構造と
し、ビット線ＢＬを第２配線層で形成した場合には、メ
モリセル部の設計の自由度が大幅に増大し、これにより
セル面積の縮小化が可能になり、ビット線幅の制限が少
なくなる。
【０１８２】ここで、図２５に示した平面パターンを参
照して説明する。
【０１８３】図２５に示した構造は、ビット線ＢＬがワ
ード線ＷＬの上方でワード線ＷＬに直交する方向に一定
幅で形成されており、ビット線ＢＬの配置、幅、コンタ
クト部などが図１９〜２２に示したＦＯＢ（Ferroelect
ric Capacitor on Bitline）構造の平面パターンと異な
り、その他は同じである。
【０１８４】即ち、図２５において、４１はビット線Ｂ
Ｌがその下層部のビット線接続用コンタクトパターン
（図２４中の３６）に接続されているコンタクト部、４
２は単位セル毎に形成されたスタック構造のキャパシタ
の上部電極（図２４中の１９）およびキャパシタコンタ
クトプラグ（図２４中の３４）に対して、ワード線ＷＬ
とビット線ＢＬとの間の中間層に形成された局所接続用
の電極配線（図２４中の２２）が接続されているコンタ
クト部である。ＰＬはキャパシタの下部電極（図２４中
の１７）が連続するように形成されたキャパシタプレー
ト線である。
【０１８５】つまり、図２３および図２４に示したよう
な強誘電体キャパシタの上層側にビット線を配置した構
造を採用すれば、図２５に示すようにセルアレイを形成
することが可能になり、前記ＦＣＯＢ構造に比べてビッ
ト線ＢＬの幅を広くとることができ、ビット線抵抗を低
くできるので、メモリ動作上、極めて有利となる。
【０１８６】従って、ＦＲＡＭメモリと他のＬＳＩを混
載する場合には、ビット線ＢＬを強誘電体キャパシタよ
り下方または第１層に配線するＦＣＯＢ構造よりも第２
配線層以降に形成する方が有利である。
【０１８７】また、実施例７のＦＲＡＭセルの製造工程
によれば、上記したようにスパッタ法により形成された
ＳｉｘＮｙ膜（またはＴｉＯ2 膜）５１、５２は、水素
基を含まず、また、水素基を通し難い。即ち、この後の
工程で、仮に水素基が強誘電体キャパシタ付近まで到達
したとしても直接には強誘電体キャパシタには到達しな
いので、強誘電体特性（分極量）の劣化を最小限に抑制
することができる。
【０１８８】しかも、強誘電体キャパシタの形成に当っ
て、強誘電体膜１８を成膜あるいはアニールする際の酸
素雰囲気下では、コンタクトプラグ３３、３４、３５の
上面がいずれもＳｉｘＮｙ膜（またはＴｉＯ2 膜）５１
で覆われているので、コンタクト配線における熱酸化に
よる抵抗上昇や異常酸化を有効に防止し得る。
【０１８９】なお、従来のコンタクト配線技術では、接
続する配線層と配線層との高さが大きく、かつ、狭い間
口のコンタクトを必要とされる半導体装置では、アスペ
クト比が２程度のコンタクト配線層を供給することしか
できず、多層化を実現する上でしばしば障害となること
があった。
【０１９０】また、幾つかのコンタクト配線層を積み重
ねて高アスペクトのコンタクト配線層に匹敵する配線層
を形成しようとすると、コンタクト配線層同士のつなぎ
部分の合せずれが懸念され、つなぎのためだけの配線層
を形成するなど、デバイス縮小および工程簡略の上で不
利になることが多かった。
【０１９１】このような問題点を解決するために、テー
パーをつけたコンタクトホール形成技術として様々なも
のが提案されている。例えば特開平６ー２１２３８号公
報には、テーパーのないコンタクトとテーパーのあるコ
ンタクトを導通させ、さらに配線層とテーパーのないコ
ンタクトを用いて導通させる手法が開示されている。
【０１９２】しかし、上記手法は、複雑な工程を経るの
で、パターンの合せずれが発生し、コンタクト抵抗が上
がり、良好なコンタクト配線層として機能しなくなる恐
れがある。さらに、アスペクト比が３〜４程度までのコ
ンタクト配線は実現できるが、今後、ますます微細化が
進む中でアスペクト比が４以上に高くなればなるほど工
程が複雑化し、埋め込みコンタクト配線層を実現するの
は複雑かつ困難である。
【０１９３】これに対して、以下の実施例８、実施例９
に述べるように、多段に積み上げるコンタクトホールの
形状をコンタクト底部より開口部の方が広い形状、ある
いは下段コンタクトより上段コンタクトの方が径の大き
い形状にし、これを多段に積み上げることにより導通し
た１つのコンタクト配線層を形成すると、現在の技術レ
ベルで形成できる高アスペクト比のコンタクト配線層よ
りも遥かにアスペクト比の高いコンタクトに匹敵するコ
ンタクト配線層を安定して提供することが可能になり、
特に高融点金属を用いたコンタクト配線層を実現する際
に有効である。 （実施例８）（図２６〜図２８） 例えば、図２６（ａ）に示すように、ＰタイプのＳｉ基
板５０１上に、素子分離反転防止領域（チャネルストッ
パ）５０２として例えばボロンを加速エネルギー３０Ｋ
ｅｖ、密度（ドーズ量）１×１０11程度でイオン注入し
て形成する。その後、例えば熱酸化工程により素子分離
領域５０３を形成する。次いで、薄い拡散層領域５１０
として例えばリンを加速エネルギー３０Ｋｅｖ、密度１
×１０13程度でイオン注入して形成した後、トランジス
タのゲート酸化膜１０５を例えば１２ｎｍ程度の膜厚で
形成する。
【０１９４】次に、トランジスタのゲート電極５０６と
して例えばタングステンシリサイドを２００ｎｍ程度の
膜厚で形成し、ゲート電極保護材５０７として例えばシ
リコンナイトライドを５０ｎｍ程度の膜厚で形成した
後、濃度が高い拡散層領域５０４を例えば加速エネルギ
ー３０ｋｅｖ、密度１×１０17程度でイオン注入して形
成する。
【０１９５】その後、図２６（ｂ）に示すように、層間
絶縁膜５０８を例えば１０００ｎｍ堆積した後、ＣＭＰ
法により層間絶縁膜１０８の表面が平坦かつその膜厚が
５００ｎｍ程度になるように研磨した後、層間絶縁膜５
０８に第１のコンタクトホール５０９を底部より開口部
の方が広いテーパーがつくように、例えば酸素添加条件
の異方性エッチングにより開口する。この時、コンタク
トの径は、開口部が８００ｎｍ、コンタクト底部が６０
０ｎｍである。
【０１９６】続いて、図２６（ｃ）に示すように、配線
層５１１として例えばチタンナイトライドを２０ｎｍ程
度堆積後、配線層５１２として例えばタングステンを３
００ｎｍ程度堆積し、配線層５１１および配線層５１２
を同時に異方性エッチングにより所望の配線形状に加工
する。
【０１９７】その後、層間絶縁膜５１３として例えばＢ
ＰＳＧを２００ｎｍ、層間絶縁膜５１４として例えばプ
ラズマＴＥＯＳを１００ｎｍ、層間絶縁膜５１５として
例えばＴＥＯＳを１００ｎｍ、層間絶縁膜５１６として
例えばプラズマＴＥＯＳを１０００ｎｍ堆積する。その
後、ＣＭＰ法により層間絶縁膜５１６を平坦かつ膜厚３
５０ｎｍ程度になるまで研磨を行う。
【０１９８】次に、図２７（ａ）に示すように、層間絶
縁膜５１３〜５１６に第２のコンタクトホール５２９を
底部より開口部の方が広くなるように開口する。この
時、第２のコンタクトホール５２９は、開口部の径が８
００ｎｍ、コンタクト底部が６００ｎｍであり、既に開
口されて配線層５１２および配線層５１１で埋め込まれ
ている第１のコンタクトホール５０９の直上に合うよう
に、第１のコンタクトホール５０９を開口する際に使用
したフォトリソグラフィ用マスクを使用して開口する。
【０１９９】なお、上記第２のコンタクトホール５２９
の開口には、前記第１のコンタクトホール５０９を開口
した際と同じフォトリソグラフィ用マスクでなくても構
わないが、所望の第１のコンタクトホール５０９上に第
２のコンタクトホール５２９が合せずれを起こさないよ
うにフォトリソグラフィおよび異方性エッチングで開口
する。
【０２００】その後、配線層５１７を例えばチタンナイ
トライド２０ｎｍ程度堆積後、配線層５１８を例えばタ
ングステン５００ｎｍ程度堆積し、前記第２のコンタク
トホール５２９を完全に埋め込む。その後、配線層５１
８および配線層５１７をＣＭＰにより層間絶縁膜５１６
の表面が露出するまで研磨を行う。
【０２０１】続いて、図２７（ｂ）に示すように、層間
絶縁膜５１９を例えばプラズマＴＥＯＳ膜２００ｎｍ程
度堆積した後、電極配線層５２０として例えばＰｔ膜２
０ｎｍ程度堆積し、キャパシタ絶縁膜５２１として例え
ばＰＺＴを２００ｎｍ程度堆積し、電極配線層５２２と
して例えばＰｔ膜を２００ｎｍ程度堆積する。
【０２０２】次いで、フォトリソグラフィおよび異方性
エッチングにより電極配線層５２２を任意の形状にパタ
ーニングを行う。さらに、フォトリソグラフィおよび異
方性エッチングによりキャパシタ絶縁膜５２１を任意の
形状にパターニングを行う。
【０２０３】次に、フォトリソグラフィおよび異方性エ
ッチングにより電極配線層５２０を任意の形状にパター
ニングを行う。その後、層間絶縁膜５２３として例えば
プラズマＴＥＯＳを３００ｎｍ程度堆積する。
【０２０４】さらに、層間絶縁膜５２３のうちの電極配
線層５２２上に第３のコンタクトホール５２４を開口す
る。一方、図２８に示すように、層間絶縁膜５２３およ
び層間絶縁膜５１９のうちの前記第２のコンタクトホー
ル５２９上に第４のコンタクトホール５２５を開口す
る。この時、第４のコンタクトホール５２５の開口部の
径は８００ｎｍ、コンタクト底部の径は６００ｎｍであ
る。
【０２０５】その後、配線層５２６を例えば２０ｎｍ程
度堆積した後、配線層５２７を例えば４００ｎｍ程度堆
積する。そして、フォトリソグラフィおよび異方性エッ
チングにより配線層５２７および配線層５２６を任意の
配線形状にパターニングする。最後に、最終保護用絶縁
膜５２８を例えば１０００ｎｍ程度堆積する。
【０２０６】上述した実施例８の製造方法においては、
開口部８００ｎｍ、接続部（コンタクト底部）６００ｎ
ｍの第１のコンタクトホール５０９は、コンタクト底部
の径が６００ｎｍ、コンタクト高さ７１２ｎｍのアスペ
クト比約１．１９のコンタクトとなる。
【０２０７】また、開口部８００ｎｍ、接続部（コンタ
クト底部）６００ｎｍの第２のコンタクトホール５２９
は、コンタクト底部の径が６００ｎｍ、コンタクト高さ
１０５０ｎｍのアスペクト比約１．７５のコンタクトと
なる。また、開口部８００ｎｍ、接続部（コンタクト底
部）６００ｎｍの第４のコンタクトホール５２５は、コ
ンタクト底部の径が６００ｎｍ、コンタクト高さ１１０
０ｎｍのアスペクト比約１．８３のコンタクトとなる。
【０２０８】前記第１、第２、第４のコンタクトホール
５０９、５２９、５２５の接続部はそれぞれコンタクト
上面がコンタクト底部より小さいのでコンタクト同士の
接続時の左右の合せずれに対して余裕がある。
【０２０９】さらに、前記第１、第２、第４のコンタク
トホール５０９、５２９、５２５は１つのコンタクト配
線層として機能していることで、アスペクト比４．７７
の垂直に配線されたコンタクトホールと等価であり、微
細化に非常に有効である。
【０２１０】また、コンタクト底部のデザインルールの
きついパーツの集まる場所を、コンタクト径６００ｎｍ
程度に微細加工することができる。
【０２１１】上記実施例８により、以下に述べるような
構成１〜７の半導体装置を実現するものである。
【０２１２】( 構成１) 半導体基板上に形成された第
１の拡散層と、前記第１の拡散層上に形成された第１の
絶縁膜と、前記第１の絶縁膜上に形成された第１の導電
膜と、前記第１の絶縁膜に開口された開口部が底部より
広くなるように一度の異方性エッチングで形成された第
１のコンタクトホールに埋め込まれ、前記第１の拡散層
および前記第１の導電膜を接続する金属配線とを具備す
ることを特徴とする半導体装置。
【０２１３】( 構成２) 半導体基板上に形成された第
１の拡散層と、前記第１の拡散層上に形成された第１の
絶縁膜と、前記第１の絶縁膜上に形成された第１の導電
膜と、前記第１の絶縁膜に開口された開口部が底部より
広く形成された第１のコンタクトホールに埋め込まれ、
その少なくとも一部が前記第１の拡散層および前記第１
の導電膜を接続する第１の金属配線と、前記第１の導電
膜上に形成された第２の絶縁膜と、前記第２の絶縁膜上
に形成された第２の導電膜と、前記第１のコンタクトホ
ールに連なるように前記第２の絶縁膜に開口された開口
部が底部より広く形成された第２のコンタクトホールに
埋め込まれ、第１の金属配線の少なくとも一部および前
記第２の導電膜を接続する第２の金属配線とを具備する
ことを特徴とする半導体装置。
【０２１４】( 構成３) 構成２の半導体装置におい
て、前記第１のコンタクトホールに埋め込まれた第１の
金属配線の少なくとも一部と前記第２のコンタクトホー
ルに埋め込まれた第２の金属配線が、少なくともコンタ
クトホールを埋め込むための金属配線形成工程以外の工
程によって形成された導電膜を介さずに直接接続するこ
とを特徴とする半導体装置。
【０２１５】( 構成４)半導体基板上に形成された第１
の拡散層と、前記第１の拡散層上に形成された第１の絶
縁膜と、前記第１の絶縁膜に開口された開口部が底部よ
り広く形成された第１のコンタクトホールに埋め込まれ
た第１の金属配線と、前記第１の絶縁膜上に形成された
第２の絶縁膜と、前記第１のコンタクトホールに連なる
ように前記第２の絶縁膜に開口された開口部が底部より
広く形成された第２のコンタクトホールに埋め込まれた
第２の金属配線とを具備し、前記金属配線の埋め込み工
程を少なくとも２回以上繰り返して多段にコンタクトを
積み上げることにより１つのコンタクト配線層が形成さ
れていることを特徴とする半導体装置。
【０２１６】( 構成５) 構成１乃至４のいずれかの半
導体装置において、コンタクト配線層は、少なくとも２
種類以上のコンタクトホール埋め込み材料を用いて形成
されることを特徴とする半導体装置。
【０２１７】( 構成６) 構成１乃至４のいずれかの半
導体装置において、少なくとも２回以上のコンタクトホ
ール埋め込み工程によりコンタクト配線層が形成される
ことを特徴とする半導体装置。
【０２１８】( 構成７) 構成２乃至６のいずれか１項
に記載の半導体装置において、前記コンタクトホールの
底部の径と高さの比が１：１以上であることを特徴とす
る半導体装置。
【０２１９】即ち、上記実施例８によれば、以下に述べ
るような効果が得られる。
【０２２０】（１）コンタクトの開口部の面積よりコン
タクト底部の面積の方が小さく形成されるので、デザイ
ンルール最小のパーツの集まるコンタクトの底部、つま
り接続部付近は高アスペクト比のコンタクトにも拘ら
ず、微細加工が可能になる。
【０２２１】（２）コンタクト開口部の面積よりコンタ
クト底部の面積の小さいコンタクトの開口部に、コンタ
クト開口部の面積よりコンタクト底部の面積の小さいコ
ンタクトの底部を接続することにより、コンタクト同士
の接続のためにデザインを緩くすることなく合せずれに
対してマージンをとることが可能になる。
【０２２２】（３）コンタクト同士を接続する際に、接
続されるコンタクトとコンタクトの間にコンタクト配線
をつなぐための配線層が不要となり、コンタクト接続に
起因するデバイス面積の増加を抑制することができる。
【０２２３】（４）垂直に配線された非常に高アスペク
ト比のコンタクトを形成することができ、かつ、コンタ
クトの形成に必要な面積はコンタクト開口部の径で規定
することが可能になる。
【０２２４】（５）２種類以上のコンタクト配線埋め込
み材料を使用することにより、コンタクト配線形成後の
工程によるコンタクト配線の特性劣化の防止や、コンタ
クト同士を接続する際の密着性の向上を図ることが可能
になる。
【０２２５】（６）２回以上のコンタクト埋め込み工程
を行うことにより、コンタクト配線層の被覆性の向上を
図ることが可能になる。
【０２２６】（７）コンタクトの開口部がコンタクト底
部より大きく、かつ、アスペクト比の大きいコンタクト
をほぼ垂直多段に積み上げて１つのコンタクト配線層を
形成することにより、多層化によるコンタクト接続の増
大によるチップサイズの増加を抑制することができる。
【０２２７】（実施例９）（図２９〜図３４） まず、図２９（ａ）に示すように、例えばＰタイプのＳ
ｉ基板６０１上に例えば熱酸化工程により素子分離領域
６０２を形成する。その後、トランジスタのゲート酸化
膜６０４を例えば１２ｎｍ程度の膜厚で形成した後、ト
ランジスタのゲート電極６０５となる例えばタングステ
ンシリサイドを２００ｎｍ程度の膜厚で形成する。
【０２２８】次いで、トランジスタのゲート保護膜６０
６を形成し、拡散層領域６０３を例えば加速エネルギー
３０ｋｅｖ、密度１×１０17程度のイオン注入により形
成した後、ゲート電極保護材６０７となる例えばシリコ
ンナイトライドを５０ｎｍ程度の膜厚で形成する。
【０２２９】次に、図２９（ｂ）に示すように、層間絶
縁膜６０８として例えばＴＥＯＳを１０００ｎｍ堆積し
た後、ＣＭＰにより層間絶縁膜６０８をその表面が平坦
かつ膜厚が５００ｎｍ程度になるように研磨した後、異
方性エッチングにより層間絶縁膜６０８に第１のコンタ
クトホール６０９を開口する。この時、コンタクト径は
例えば６００ｎｍとする。
【０２３０】続いて、図２９（ｃ）に示すように、配線
層６１０として例えばチタンナイトライドを２０ｎｍ程
度堆積した後、配線層６１１として例えばタングステン
を３００ｎｍ程度堆積し、異方性エッチングにより配線
層６１０および配線層６１１を同時に所望の配線形状に
加工する。
【０２３１】その後、図３０（ａ）に示すように、前記
層間絶縁膜６０８に対して異方性エッチングの選択比を
十分にとれる層間絶縁膜６１２として例えばＳｉＮを８
００ｎｍ程度堆積した後、ＣＭＰにより、前記層間絶縁
膜６１２を平坦に、かつ、例えば膜厚３５０ｎｍ程度に
なるまで平坦に研磨を行う。
【０２３２】次に、図３０（ｂ）に示すように、前記第
１のコンタクトホール６０９に連なるように、かつ、そ
れより大きな径で第２のコンタクトホール６１３を層間
絶縁膜６１２に開口する。この時、第２のコンタクトホ
ール６１３の径は例えば８００ｎｍであり、既に第１の
コンタクトホール６０９内に埋め込まれている配線層６
１１の一部の直上に合うように開口する。
【０２３３】その後、図３０（ｃ）に示すように、配線
層６１４として例えばタングステンを５００ｎｍ程度堆
積し、前記第２のコンタクトホール６１３を完全に埋め
込む。この時、配線層６１４を埋め込む前に導電性材料
として例えばＴｉＮ等を２０ｎｍ程度埋め込み、コンタ
クト同士の密着性の向上を図ってもよい。
【０２３４】さらに、図３１（ａ）に示すように、層間
絶縁膜６１２の表面が露出するまで配線層６１４をＣＭ
Ｐにより研磨する。その後、層間絶縁膜６１５として例
えばプラズマＴＥＯＳ膜を８００ｎｍ程度堆積後、ＣＭ
Ｐにより層間絶縁膜６１５を平坦に、かつ、例えば膜厚
５００ｎｍ程度になるまで研磨を行う。
【０２３５】次いで、図３１（ｂ）に示すように、既に
第２のコンタクトホール６１３内に埋め込まれている配
線層６１４の直上に連なるように第３のコンタクトホー
ル６１６を層間絶縁膜６１５に開口する。この時、第３
のコンタクトホールの径は例えば６００ｎｍとする。
【０２３６】その後、図３１（ｃ）に示すように、配線
層６１７として例えばＴｉＮを２０ｎｍ程度、配線層６
１８として例えばタングステンを５００ｎｍ程度、コン
タクトホール６１６を完全に埋め込むように順次堆積す
る。
【０２３７】そして、図３２（ａ）に示すように、層間
絶縁膜６１５の表面が露出するまで配線層６１８および
配線層６１７をＣＭＰにより研磨する。その後、図３２
（ｂ）に示すように、層間絶縁膜６１９として、層間絶
縁膜６１５に対して異方性エッチングの選択比が十分と
れる材料（例えばＳｉｘＮｙ）を８００ｎｍ程度堆積す
る。さらに、ＣＭＰにより層間絶縁膜６１９を平坦に、
かつ、例えば膜厚４００ｎｍ程度になるように研磨す
る。
【０２３８】次に、図３３（ａ）に示すように、既に第
３のコンタクトホール６１６内に埋め込まれている配線
層６１８の直上に連なるように、かつ、第３のコンタク
トホール６１６より大きな径になるように、層間絶縁膜
６１９に第４のコンタクトホール６２０を開口する。こ
の時、第４のコンタクトホール６２０の径は例えば８０
０ｎｍとする。
【０２３９】その後、図３３（ｂ）に示すように、配線
層６２１として例えばＴｉＮを２０ｎｍ程度堆積する。
さらに、コンタクトホール６２０を完全に埋め込むよう
に配線層６２２を例えばＡｌを５００ｎｍ程度堆積す
る。
【０２４０】続いて、図３４（ａ）に示すように、異方
性エッチングにより配線層６２２および配線層６２１を
所望の配線形状に同時に加工する。その後、図３４
（ｂ）に示すように、最終絶縁膜６２３を堆積する。な
お、電荷蓄積キャパシタ（図示せず）は、その上部電極
あるいは下部電極が配線層６２２と接続されるように適
宜形成されている。
【０２４１】上記実施例９のように径の小さいコンタク
トホール６０９と径の大きいコンタクトホール６１３と
径の小さいコンタクトホール６１６と径の大きいコンタ
クトホール６２０をほぼ垂直に接続することにより、コ
ンタクト径を６００ｎｍとした時、アスペクト比約３．
８２のコンタクト配線層を実現できる。
【０２４２】上記プロセスにより形成した多段コンタク
トを構成する径が８００ｎｍの太いコンタクト部分は、
平面方向に配線の密集しない部分に形成されるので、デ
バイスの平面方向の寸法の増加には影響しない。
【０２４３】また、接続されるコンタクトのコンタクト
ホールが形成される層間絶縁膜としては、既に形成され
ているコンタクトのコンタクトホールが形成されている
層間絶縁膜とエッチング時の選択比が十分にとれる絶縁
材料を使用することにより、コンタクトホール開口時の
過度のエッチングによって層間絶縁膜が深くエッチング
されて他の配線に到達し、その後の配線層埋め込み工程
によりショートしてしまうということを回避できる。
【０２４４】また、多段に形成されるコンタクト配線層
を構成しているコンタクトは、コンタクト径の小さいも
のの上にコンタクト径の大きなものを接続するという手
法で形成することにより、コンタクト同士を接続する時
の平面方向における合せずれに対してマージンを確保す
ることができる。
【０２４５】即ち、上記実施例９により、以下に述べる
ような構成８〜１３の半導体装置を実現するものであ
る。
【０２４６】( 構成８) 半導体基板上に形成された第
１の拡散層と、前記第１の拡散層上に形成された第１の
絶縁膜と、前記第１の絶縁膜上に形成された第１の導電
膜と、前記第１の絶縁膜に開口された第１のコンタクト
ホールに埋め込まれ、その少なくとも一部が前記第１の
拡散層と前記第１の導電膜とを接続する第１の金属配線
と、前記第１の導電膜上に形成された第２の絶縁膜と、
前記第２の絶縁膜上に形成された第２の導電膜と、前記
第１のコンタクトホールに連なるように前記第２の絶縁
膜に開口された前記第１のコンタクトホールより径が広
い第２のコンタクトホールに埋め込まれ、前記第１の金
属配線の少なくとも一部および前記第２の導電膜を接続
する第２の金属配線とを具備することを特徴とする半導
体装置。
【０２４７】( 構成９) 構成８の半導体装置におい
て、前記第１のコンタクトホールに埋め込まれた第１の
金属配線の少なくとも一部と第２のコンタクトホールに
埋め込まれた第２の金属配線が、少なくともコンタクト
ホールを埋め込むための金属配線形成工程以外の工程に
よって形成された導電膜を介さずに直接接続されること
を特徴とする半導体装置。
【０２４８】( 構成１０) 半導体基板上に形成された
第１の拡散層と、前記第１の拡散層上に形成された第１
の絶縁膜と、前記第１の絶縁膜に開口された第１のコン
タクトホールに埋め込まれた第１の金属配線と、前記第
１の絶縁膜上に形成された第２の絶縁膜と、前記第１の
コンタクトホールに連なるように前記第２の絶縁膜に開
口された前記第１のコンタクトホールより径が広い第２
のコンタクトホールに埋め込まれた第２の金属配線と、
前記第２の絶縁膜上に形成された第３の絶縁膜と、前記
第２のコンタクトホールに連なるように前記第３の絶縁
膜に開口された前記第２のコンタクトホールより径が小
さい第３のコンタクトホールに埋め込まれた第３の金属
配線とを具備し、径が広いコンタクトホールに埋め込ま
れた金属配線と径が小さいコンタクトホールに埋め込ま
れた金属配線とを繰り返して多段にコンタクトを積み上
げることにより１つのコンタクト配線層が形成されてい
ることを特徴とする半導体装置。 ( 構成１１) 構成８乃至１０のいずれかの半導体装置
において、少なくとも２種類以上のコンタクトホール埋
め込み材料を用いてコンタクト配線層が形成されること
を特徴とする半導体装置。
【０２４９】( 構成１２) 構成８乃至１０のいずれか
の半導体装置において、少なくとも２回以上のコンタク
トホール埋め込み工程によりコンタクト配線層が形成さ
れることを特徴とする半導体装置。
【０２５０】( 構成１３) 構成９乃至１２のいずれか
の半導体装置において、多段に形成されたコンタクトホ
ールの最小底部径と多段に形成されたコンタクトホール
の高さの総和との比が少なくとも１：２以上であること
を特徴とする半導体装置。
【０２５１】即ち、上記実施例９によれば、以下に述べ
るような効果が得られる。
【０２５２】（８）デザインルール最小のパーツの集ま
る基板表面や配線層と同一階層部分は、コンタクト径の
小さい高アスペクト比のコンタクトを意図的に使えるの
で、微細加工が可能になる。
【０２５３】（９）コンタクト同士を接続する際に、接
続されるコンタクトとコンタクトの間にコンタクト配線
をつなぐための配線層が不要となり、コンタクト接続に
起因するデバイス面積の増加を抑制し、かつ工程の簡略
化を図ることが可能になる。
【０２５４】（１０）小さい径のコンタクト上に、それ
よりも大きな径のコンタクトを接続することにより、コ
ンタクト接続による合せずれのマージンを大きくとるこ
とが可能になる。また、こうしたコンタクトホールを開
口する上下の層間絶縁膜のエッチング時の選択比を十分
にとることにより、過度のエッチングによる他の配線層
とのショートを回避することが可能になる。
【０２５５】（１１）２種類以上のコンタクト配線埋め
込み材料を使用することにより、コンタクト配線形成後
の工程によるコンタクト配線の特性劣化の防止や、コン
タクト同士の接続の際の密着性の向上を図ることが可能
になる。
【０２５６】（１２）２回以上のコンタクト埋め込み工
程を行うことで、コンタクト配線層の被覆性の向上を図
ることが可能になる。
【０２５７】（１３）アスペクト比の大きいコンタクト
をほぼ垂直多段に積み上げ１つのコンタクト配線層を形
成することによって、多層化によるコンタクト接続の増
大によるチップサイズの増加を抑制することが可能にな
る。
【０２５８】
【発明の効果】上述したように本発明によれば、強誘電
体メモリセルを製造する際に、強誘電体キャパシタの特
性劣化を防止し、かつ、プロセスインテグレーションを
可能とする半導体装置およびその製造方法を提供するこ
とができる。
【０２５９】また、本発明によれば、強誘電体膜に水素
や水分が及ぼすダメージから保護し得る構造を有する半
導体装置およびその製造方法を提供することができる。
【０２６０】また、本発明によれば、強誘電体膜の残留
分極量の劣化を低く押さえることが可能な半導体装置お
よびその製造方法を提供することができる。
【０２６１】また、本発明によれば、還元性雰囲気によ
る高・強誘電体膜の特性の劣化を防ぐことが可能な半導
体装置およびその製造方法を提供することができる。
【０２６２】さらに、本発明によれば、高・強誘電体膜
形成前に既に形成した配線層および素子を酸化から保護
し、配線層および素子の良好な導電性および形状を維
持、供給することが可能な半導体装置およびその製造方
法を提供することができる。
【０２６３】また、本発明によれば、少なくとも２層以
上の多層配線構造を有する強誘電体メモリを製造する際
に、セルに接続されるビット線を多層配線で形成するこ
とが可能になり、高集積化および他のデバイスとの混載
が容易になる半導体装置およびその製造方法を提供する
ことができる。
【図面の簡単な説明】
【図１】本発明の半導体装置の製造方法に係る実施例１
の工程の一部を示す断面図。
【図２】図１の工程に続く工程を示す断面図。
【図３】図１の工程の変形例の要部を示す断面図。
【図４】本発明の半導体装置の製造方法に係る実施例２
の工程の一部を示す断面図。
【図５】図４の工程に続く工程を示す断面図。
【図６】図４の工程の変形例の要部を示す断面図。
【図７】本発明の半導体装置の製造方法に係る実施例３
の工程の一部を示す断面図。
【図８】図７の工程に続く工程を示す断面図。
【図９】本発明の半導体装置の製造方法に係る実施例４
の工程の一部を示す断面図。
【図１０】図９の工程に続く工程を示す断面図。
【図１１】図１０の工程に続く工程を示す断面図。
【図１２】図１１の工程に続く工程を示す断面図。
【図１３】図１２の工程に続く工程を示す断面図。
【図１４】本発明の半導体装置の製造方法に係る実施例
５の工程の一部を示す断面図。
【図１５】図１４の工程に続く工程を示す断面図。
【図１６】図１５の工程に続く工程を示す断面図。
【図１７】図１６の工程に続く工程を示す断面図。
【図１８】図１７の工程に続く工程を示す断面図。
【図１９】本発明の半導体装置の製造方法に係る実施例
６のＦＲＡＭのセルアレイの一部を示す断面図。
【図２０】図１９のＦＲＡＭのセルアレイの製造工程の
一部に対応する平面パターンを示す図。
【図２１】図２０の工程に続く工程に対応する平面パタ
ーンを示す図。
【図２２】図２１の工程に続く工程に対応する平面パタ
ーンを示す図。
【図２３】本発明の半導体装置の製造方法に係る実施例
７の工程の一部を示す断面図。
【図２４】図２４の工程に続く工程を示す断面図。
【図２５】図２４に対応する平面パターンを示す図。
【図２６】本発明の半導体装置の製造方法に係る実施例
８の工程の一部を示す断面図。
【図２７】図２６の工程に続く工程を示す断面図。
【図２８】図２７の工程に続く工程を示す断面図。
【図２９】本発明の半導体装置の製造方法に係る実施例
９の工程の一部を示す断面図。
【図３０】図２９の工程に続く工程を示す断面図。
【図３１】図３０の工程に続く工程を示す断面図。
【図３２】図３１の工程に続く工程を示す断面図。
【図３３】図３２の工程に続く工程を示す断面図。
【図３４】図３３の工程に続く工程を示す断面図。
【図３５】従来技術による高・強誘電体膜を用いたメモ
リデバイスの製造工程の一部を示す断面図。
【符号の説明】
101 …シリコン基板、 102 …素子分離を形成するシリコン酸化膜、 103 …ゲート酸化膜、 104 …ゲート、 105 …ゲート保護膜、 106 …ソース領域、 107 …ドレイン領域、 201 …第１層間絶縁膜、 202 …第２層間絶縁膜、 203 …第３層間絶縁膜、 204 …強誘電体側壁部分をなす絶縁性膜、 301 …トランジスタとキャパシタ間の局所配線、 302 …トランジスタへのコンタクトおよび配線層、 303 …キャパシタのコンタクトおよび配線層、 304 …トランジスタとキャパシタ間の局所配線を形成す
る埋め込みコンタクト、 401 …キャパシタの下部電極、 402 …強誘電体、 403 …キャパシタの上部電極。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/8247 29/788 29/792 (72)発明者 望月 博 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 金谷 宏行 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 奥和田 久美 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 堅田 富夫 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 新井 範久 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会社内 (72)発明者 竹中 博幸 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会社内

Claims (40)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板の表層部に形成された不純物
    拡散領域からなるドレイン領域・ソース領域を有するス
    イッチ用のトランジスタと、 前記トランジスタを含む半導体基板上に形成された第１
    の絶縁膜と、 前記第１の絶縁膜の上層側に形成され、下部電極、強誘
    電体または高誘電体を用いた電極間絶縁膜および上部電
    極を有するキャパシタと、 前記電極間絶縁膜が形成される前に前記電極間絶縁膜の
    側面部を包むように予め形成され、前記電極間絶縁膜の
    側面を保護する第２の絶縁膜と、 前記ドレイン領域・ソース領域のうちの一方の領域と前
    記キャパシタの上部電極あるいは下部電極との間を接続
    する電極配線と、 前記半導体基板上に形成され、前記ドレイン領域・ソー
    ス領域のうちの他方の領域に接続された配線とを具備す
    ることを特徴とする半導体装置。
  2. 【請求項２】 請求項１記載の半導体装置において、 前記第２の絶縁膜は窒化シリコン膜または酸化チタン膜
    であることを特徴とする半導体装置。
  3. 【請求項３】 半導体基板の表層部に形成された不純物
    拡散領域からなるドレイン領域・ソース領域を有するス
    イッチ用のトランジスタと、 前記トランジスタを含む半導体基板上に形成された第１
    の絶縁膜と、 前記第１の絶縁膜の上層側に形成され、下部電極、強誘
    電体または高誘電体を用いた電極間絶縁膜および上部電
    極を有するキャパシタと、 前記キャパシタに対して、前記下部電極と上部電極との
    間で露出した前記電極間絶縁膜の側面に接するように予
    め形成された窒化シリコン膜または酸化チタン膜と、 前記ドレイン領域・ソース領域のうちの一方の領域と前
    記キャパシタの上部電極あるいは下部電極との間を接続
    する電極配線と、 前記半導体基板上に形成され、前記ドレイン領域・ソー
    ス領域のうちの他方の領域に接続された配線とを具備す
    ることを特徴とする半導体装置。
  4. 【請求項４】 半導体基板の表層部に不純物拡散領域か
    らなるドレイン領域・ソース領域を有するスイッチ用の
    トランジスタを形成する工程と、 この後、前記半導体基板上に第１の絶縁膜を形成する工
    程と、 前記第１の絶縁膜上に下部電極用の第１の導電膜を形成
    する工程と、 前記第１の導電膜上に第２の絶縁膜を形成する工程と、 前記第２の絶縁膜に誘電体膜埋め込み用の開口を選択的
    に形成する工程と、 前記第２の絶縁膜を含む半導体基板上に強誘電体または
    高誘電体を用いた電極間絶縁膜となる誘電体膜を形成す
    る工程と、 前記誘電体膜のうちで前記誘電体膜埋め込み用の開口部
    に埋め込まれている電荷蓄積キャパシタ用誘電体膜部分
    以外の前記第２の絶縁膜上の誘電体膜を除去する工程
    と、 この後、前記第２の絶縁膜上および前記誘電体膜上に上
    部電極用の第２の導電膜を形成する工程と、 前記第２の導電膜、第２の絶縁膜および第１の導電膜を
    順にパターニング加工することにより、電荷蓄積キャパ
    シタを形成する工程とを具備することを特徴とする半導
    体装置の製造方法。
  5. 【請求項５】 半導体基板の表層部に不純物拡散領域か
    らなるドレイン領域・ソース領域を有するスイッチ用の
    トランジスタを形成する工程と、 この後、前記半導体基板上に第１の絶縁膜を形成する工
    程と、 前記第１の絶縁膜上に下部電極用の第１の導電膜を形成
    する工程と、 前記第１の導電膜上に第２の絶縁膜を形成する工程と、 前記第２の絶縁膜に誘電体膜埋め込み用の開口を選択的
    に形成する工程と、 前記第２の絶縁膜を含む半導体基板上に強誘電体または
    高誘電体を用いた電極間絶縁膜となる誘電体膜を形成す
    る工程と、 前記誘電体膜のうちで前記誘電体膜埋め込み用の開口部
    に埋め込まれている電荷蓄積キャパシタ用誘電体膜部分
    およびそれに連なる前記開口周縁部近傍の第２の絶縁膜
    上の誘電体膜部分を残し、それ以外の前記第２の絶縁膜
    上の誘電体膜を除去する工程と、 この後、前記第２の絶縁膜上および前記誘電体膜上に上
    部電極用の第２の導電膜を形成する工程と、 前記第２の導電膜、第２の絶縁膜および第１の導電膜を
    順にパターニング加工することにより、電荷蓄積キャパ
    シタを形成する工程とを具備することを特徴とする半導
    体装置の製造方法。
  6. 【請求項６】 請求項４または５記載の半導体装置の製
    造方法において、 前記第２の絶縁膜として窒化シリコン膜または酸化チタ
    ン膜を堆積することを特徴とする半導体装置の製造方
    法。
  7. 【請求項７】 半導体基板上に形成された第１の拡散層
    と、 前記第１の拡散層上に形成された第１の絶縁膜と、 前記第１の絶縁膜上に形成された第１の導電膜と、 前記第１の絶縁膜に開口された第１のコンタクトホール
    に埋め込まれ、前記第１の拡散層および前記第１の導電
    膜を接続する第１の金属配線と、 前記第１の導電膜および前記第１の金属配線の少なくと
    も一方の上面を覆うように形成された窒化物系の膜また
    は酸化チタン膜で形成された第１の配線層保護膜とを具
    備することを特徴とする半導体装置。
  8. 【請求項８】 請求項７記載の半導体装置において、さ
    らに、 前記第１の金属配線と前記第１のコンタクトホールの側
    壁との間に形成された導電性または絶縁性のバリア膜を
    具備することを特徴とする半導体装置。
  9. 【請求項９】 請求項８記載の半導体装置において、 前記バリア膜は窒化シリコン膜または酸化チタン膜であ
    ることを特徴とする半導体装置。
  10. 【請求項１０】 請求項７乃至９のいずれか１項に記載
    の半導体装置において、前記第１の配線層保護膜は、窒
    化シリコン膜または酸化チタン膜であることを特徴とす
    る半導体装置。
  11. 【請求項１１】 請求項７乃至９のいずれか１項に記載
    の半導体装置において、前記第１の配線層保護膜は、前
    記第１の導電膜および前記第１の金属配線の上面を選択
    的に覆うようにパターニング加工されていることを特徴
    とする半導体装置。
  12. 【請求項１２】 請求項７乃至１１のいずれか１項に記
    載の半導体装置において、 前記第１の絶縁膜は、その表面が平坦化されており、 前記第１の導電膜は、前記第１の絶縁膜に掘られた溝に
    埋め込み形成されていることを特徴とする半導体装置。
  13. 【請求項１３】 半導体基板上に形成された第１の拡散
    層と、 前記第１の拡散層上に形成された第１の絶縁膜と、 前記第１の絶縁膜に開口された第１のコンタクトホール
    に埋め込まれた金属配線材料からなる第１のコンタクト
    配線層と、 前記第１のコンタクト配線層の上面の少なくとも一部を
    覆うように形成された第１の配線層保護膜と、 前記第１の配線層保護膜上および第１の絶縁膜上に形成
    された第２の絶縁膜と、 前記第２の絶縁膜上に形成された第１の電極配線層と、 前記第１の電極配線層上に高誘電体膜もしくは強誘電体
    膜で形成された第３の絶縁膜と、 前記第３の絶縁膜上に形成された第２の電極配線層と、 前記第２の電極配線層上に形成された第４の絶縁膜と、 前記第４の絶縁膜および第２の絶縁膜の前記第１のコン
    タクト配線層上に開口された第２のコンタクトホールに
    埋め込まれ、前記第２の電極配線層と第１のコンタクト
    配線層とを接続する第２のコンタクト配線層とを具備す
    ることを特徴とする半導体装置。
  14. 【請求項１４】 請求項１３記載の半導体装置におい
    て、さらに、 前記第１のコンタクト配線層と前記第１のコンタクトホ
    ールの側壁との間に形成された導電性または絶縁性のバ
    リア膜を具備することを特徴とする半導体装置。
  15. 【請求項１５】 請求項１４記載の半導体装置におい
    て、 前記バリア膜は窒化シリコン膜または酸化チタン膜であ
    ることを特徴とする半導体装置。
  16. 【請求項１６】 請求項１３乃至１５のいずれか１項に
    記載の半導体装置において、前記第１の配線層保護膜
    は、窒化物系の膜または酸化チタン膜であることを特徴
    とする半導体装置。
  17. 【請求項１７】 請求項１３乃至１５のいずれか１項に
    記載の半導体装置において、前記第１の配線層保護膜
    は、前記コンタクト配線層の上面を選択的に覆うように
    パターニング加工されていることを特徴とする半導体装
    置。
  18. 【請求項１８】 請求項１３乃至１７のいずれか１項に
    記載の半導体装置において、前記第１の電極配線層、前
    記第３の絶縁膜および前記第２の電極配線層で形成され
    たキャパシタを少なくとも覆うように形成された窒化シ
    リコン膜または酸化チタン膜からなる第２の配線層保護
    膜をさらに具備することを特徴とする半導体装置。
  19. 【請求項１９】 半導体基板上に形成された第１の拡散
    層と、 前記第１の拡散層上に形成された第１の絶縁膜と、 前記第１の絶縁膜上に形成された第１の導電膜と、 前記第１の絶縁膜に開口された複数個の第１のコンタク
    トホールの一部に埋め込まれ、前記第１の拡散層および
    前記第１の導電膜を接続する第１の金属配線と、 前記複数個の第１のコンタクトホールの一部に埋め込ま
    れた金属配線材料からなる第１のコンタクト配線層と、 前記第１の導電膜の上面、前記第１の金属配線の上面お
    よび前記第１のコンタクト配線層の上面の少なくとも一
    部を覆うように形成された第１の配線層保護膜と、 前記第１の配線層保護膜上および第１の絶縁膜上に形成
    された第２の絶縁膜と、 前記第２の絶縁膜上に形成された第１の電極配線層と、 前記第１の電極配線層上に高誘電体膜もしくは強誘電体
    膜で形成された第３の絶縁膜と、 前記第３の絶縁膜上に形成された第２の電極配線層と、 前記第２の電極配線層上に形成された第４の絶縁膜と、 前記第４の絶縁膜および第２の絶縁膜の前記第１のコン
    タクト配線層上に開口された第２のコンタクトホールに
    埋め込まれ、前記第２の電極配線層と第１のコンタクト
    配線層とを接続する第２のコンタクト配線層とを具備す
    ることを特徴とする半導体装置。
  20. 【請求項２０】 請求項１９記載の半導体装置におい
    て、さらに、 前記第１の金属配線と前記第１のコンタクトホールの側
    壁との間および前記第１のコンタクト配線層と前記第１
    のコンタクトホールの側壁との間に形成された導電性ま
    たは絶縁性のバリア膜を具備することを特徴とする半導
    体装置。
  21. 【請求項２１】 請求項２０記載の半導体装置におい
    て、 前記バリア膜は窒化シリコン膜または酸化チタン膜であ
    ることを特徴とする半導体装置。
  22. 【請求項２２】 請求項１９乃至２１のいずれか１項に
    記載の半導体装置において、前記第１の配線層保護膜
    は、窒化物系の膜または酸化チタン膜であることを特徴
    とする半導体装置。
  23. 【請求項２３】 請求項１９乃至２１のいずれか１項に
    記載の半導体装置において、前記第１の配線層保護膜
    は、前記第１の導電膜、前記第１の金属配線および前記
    第１のコンタクト配線層の上面を選択的に覆うようにパ
    ターニング加工されていることを特徴とする半導体装
    置。
  24. 【請求項２４】 請求項１９乃至２３のいずれか１項に
    記載の半導体装置において、前記第１の電極配線層、前
    記第３の絶縁膜および前記第２の電極配線層で形成され
    たキャパシタを少なくとも覆うように形成された窒化シ
    リコン膜または酸化チタン膜からなる第２の配線層保護
    膜をさらに具備することを特徴とする半導体装置。
  25. 【請求項２５】 半導体基板の表層部に不純物拡散領域
    からなるドレイン領域・ソース領域を有するトランジス
    タを形成する工程と、 この後、前記半導体基板上の全面に第１の絶縁膜を形成
    する工程と、 前記第１の絶縁膜に選択的にコンタクトホールを開口
    し、前記トランジスタの一端側領域に下端部がコンタク
    トするビット線を第１の絶縁膜上に形成するとともに前
    記トランジスタの他端側領域に下端部がコンタクトする
    キャパシタコンタクトプラグを埋め込み形成する工程
    と、 前記半導体基板上で前記ビット線の上面および前記キャ
    パシタコンタクトプラグの上面を覆う窒化シリコン膜ま
    たは酸化チタン膜からなる第２の絶縁膜を形成する工程
    と、 この後、前記半導体基板上の全面に第３の絶縁膜を堆積
    する工程と、 前記第３の絶縁膜上に下部電極、強誘電体物質を用いた
    電極間絶縁膜および上部電極を有する強誘電体キャパシ
    タを形成する工程と、 この後、前記半導体基板上の全面に第４の絶縁膜を堆積
    する工程と、 前記第４の絶縁膜、第３の絶縁膜および第２の絶縁膜の
    前記キャパシタコンタクトプラグ上に対応する部分に選
    択的に第１のコンタクトホールを開口し、さらに前記第
    ４の絶縁膜の前記強誘電体キャパシタの上部電極上に対
    応する部分に選択的に第２のコンタクトホールを開口す
    る工程と、 前記強誘電体キャパシタの上部電極と前記キャパシタコ
    ンタクトプラグの上端面との間を接続する電極配線を形
    成する工程とを具備することを特徴とする半導体装置の
    製造方法。
  26. 【請求項２６】 請求項２５に記載の半導体装置の製造
    方法において、 さらに、前記強誘電体キャパシタの形成後にその上面を
    覆うように窒化シリコン膜または酸化チタン膜からなる
    第５の絶縁膜を形成する工程を具備し、前記コンタクト
    ホールを開口する工程で前記第５の絶縁膜にも前記第１
    のコンタクトホールに連なるホールおよび前記第２のコ
    ンタクトホールに連なるホールを開口することを特徴と
    する半導体装置の製造方法。
  27. 【請求項２７】 それぞれ電極間絶縁膜に強誘電体物質
    を用いた情報記憶用の強誘電体キャパシタおよび電荷転
    送用のＭＯＳトランジスタを備えた複数のメモリセル
    と、それぞれ同一行の前記メモリセルのＭＯＳトランジ
    スタのゲートに共通に接続された複数本のワード線と、
    それぞれ同一行の前記メモリセルの強誘電体キャパシタ
    に共通に接続された複数本のキャパシタプレート線と、
    それぞれ同一列の前記メモリセルのＭＯＳトランジスタ
    の一端側に共通に接続された複数本のビット線とを有す
    る強誘電体メモリを製造する方法であって、 半導体基板の表層部の所定位置でビット線方向に対して
    略平行な方向にそれぞれＭＯＳトランジスタを構成する
    ２個のドレイン・チャネル・ソース領域を中央部でドレ
    イン領域を共有しながら直線状に形成し、この際、複数
    個のドレイン・チャネル・ソース領域を全体として市松
    状に規則的に配置させることでセルアレイ領域を画定す
    る工程と、 前記セルアレイ領域のそれぞれ同一行の複数個のドレイ
    ン・チャネル・ソース領域における各ＭＯＳトランジス
    タのチャネル領域上にゲート絶縁膜を介して積層された
    ゲート電極部を有する複数本のワード線を互いに略平行
    な方向に形成する工程と、 前記ワード線上に第１の絶縁膜を形成する工程と、 前記セルアレイ領域のそれぞれ同一列の複数個のドレイ
    ン・チャネル・ソース領域における共通のドレイン領域
    にコンタクトする複数本のビット線を前記第１の絶縁膜
    上で互いに略平行な方向、かつ、前記複数本のワード線
    に略直交する方向に形成する工程と、 前記ドレイン・チャネル・ソース領域におけるソース領
    域に下端部がコンタクトするキャパシタコンタクトプラ
    グを前記第１の絶縁膜に埋め込み形成する工程と、 前記ビット線上およびキャパシタコンタクトプラグ上を
    覆う窒化シリコン膜または酸化チタン膜からなる第２の
    絶縁膜を形成する工程と、 この後、前記半導体基板上の全面に第３の絶縁膜を堆積
    する工程と、 前記第３の絶縁膜上にそれぞれ同一行の複数個のメモリ
    セルにおける強誘電体キャパシタで共有される下部電極
    となる複数本のキャパシタプレート線を前記ワード線に
    略平行な方向に形成するとともに、前記セルアレイ領域
    の単位セル毎に対応して前記下部電極、強誘電体物質を
    用いた電極間絶縁膜および上部電極を有する複数個の強
    誘電体キャパシタを形成する工程と、 前記強誘電体キャパシタの表面を覆う第４の絶縁膜を形
    成する工程と、 前記第４の絶縁膜、第３の絶縁膜および第２の絶縁膜の
    前記キャパシタコンタクトプラグ上に対応する部分に選
    択的に第１のコンタクトホールを開口し、さらに前記第
    ４の絶縁膜の前記強誘電体キャパシタの上部電極上に対
    応する部分に選択的に第２のコンタクトホールを開口す
    る工程と、 前記第４の絶縁膜上に電極配線材料を堆積し、前記単位
    セル毎に強誘電体キャパシタの上部電極とキャパシタコ
    ンタクトプラグの上端面との間を接続する電極配線をパ
    ターニング形成する工程とを具備することを特徴とする
    半導体装置の製造方法。
  28. 【請求項２８】 請求項２７に記載の半導体装置の製造
    方法において、 さらに、前記強誘電体キャパシタの形成後にその上面を
    覆うように窒化シリコン膜または酸化チタン膜からなる
    第５の絶縁膜を形成する工程を具備し、前記コンタクト
    ホールを開口する工程で前記第５の絶縁膜にも前記第１
    のコンタクトホールに連なるホールおよび前記第２のコ
    ンタクトホールに連なるホールを開口することを特徴と
    する半導体装置の製造方法。
  29. 【請求項２９】 半導体基板の表層部に形成された不純
    物拡散領域からなるドレイン領域・ソース領域を有する
    スイッチ用のトランジスタと、 前記トランジスタを含む半導体基板上に形成された第１
    の絶縁膜と、 前記第１の絶縁膜内に埋め込み形成されたコンタクトプ
    ラグを介して前記ドレイン領域・ソース領域のうちの一
    方の領域に接続され、前記第１の絶縁膜上に形成された
    配線と、 前記第１の絶縁膜内に埋め込み形成され、前記ドレイン
    領域・ソース領域のうちの他方の領域に下端部がコンタ
    クトしたキャパシタコンタクトプラグと、 前記配線を含む前記第１の絶縁膜上に形成された窒化物
    系の膜または酸化チタン膜からなる第２の絶縁膜と、 前記第２の絶縁膜を含む半導体基板上に形成された第３
    の絶縁膜と、 前記第３の絶縁膜上に形成され、下部電極、強誘電体ま
    たは高誘電体を用いた電極間絶縁膜および上部電極を有
    するキャパシタと、 前記キャパシタの上部電極と前記キャパシタコンタクト
    プラグの上端との間を接続する電極配線とを具備するこ
    とを特徴とする半導体装置。
  30. 【請求項３０】 請求項２９記載の半導体装置におい
    て、 さらに、前記キャパシタの上面を覆うように形成された
    窒化シリコン膜または酸化チタン膜からなる第４の絶縁
    膜を具備することを特徴とする半導体装置。
  31. 【請求項３１】 請求項２９または３０に記載の半導体
    装置において、 中央部でドレイン領域を共有する２個のドレイン・チャ
    ネル・ソース領域がそれぞれ前記トランジスタを構成し
    ながら前記半導体基板の表層部で複数個市松状に規則的
    に配置され、これらのドレイン・チャネル・ソース領域
    の上方および最近接する２個のドレイン・チャネル・ソ
    ース領域間の上方にそれぞれ前記キャパシタが配置され
    てセルアレイ領域が形成されていることを特徴とする半
    導体装置。
  32. 【請求項３２】 請求項２９乃至３１のいずれか１項に
    記載の半導体装置は、 それぞれ電極間絶縁膜に強誘電体物質を用いた情報記憶
    用の強誘電体キャパシタおよび電荷転送用のＭＯＳトラ
    ンジスタを備えた複数のメモリセルと、それぞれ同一行
    の前記メモリセルのＭＯＳトランジスタのゲートに共通
    に接続された複数本のワード線と、それぞれ同一行の前
    記メモリセルの強誘電体キャパシタに共通に接続された
    複数本のキャパシタプレート線と、それぞれ同一列の前
    記メモリセルのＭＯＳトランジスタの一端側に共通に接
    続された複数本のビット線とを有する強誘電体メモリで
    あることを特徴とする半導体装置。
  33. 【請求項３３】 半導体基板の表層部に形成された不純
    物拡散領域からなるドレイン領域・ソース領域を有する
    スイッチ用のトランジスタと、 前記トランジスタを含む半導体基板上に形成された第１
    の絶縁膜と、 前記第１の絶縁膜内に埋め込み形成され、前記ドレイン
    領域・ソース領域のうちの一方の領域に下端部がコンタ
    クトしたキャパシタコンタクトプラグと、 前記第１の絶縁膜上に形成された窒化物系の膜または酸
    化チタン膜からなる第２の絶縁膜と、 前記第２の絶縁膜上に形成され、下部電極、強誘電体ま
    たは高誘電体を用いた電極間絶縁膜および上部電極を有
    するキャパシタと、 前記キャパシタの上部電極と前記キャパシタコンタクト
    プラグの上端との間を接続する電極配線と、 前記半導体基板上に形成され、前記ドレイン領域・ソー
    ス領域のうちの他方の領域に接続された配線とを具備す
    ることを特徴とする半導体装置。
  34. 【請求項３４】 請求項３３に記載の半導体装置におい
    て、 さらに、前記第１の絶縁膜内に埋め込み形成された前記
    配線用のコンタクトプラグを具備することを特徴とする
    半導体装置。
  35. 【請求項３５】 請求項３３または３４に記載の半導体
    装置において、 さらに、前記キャパシタの上面を覆うように形成された
    窒化シリコン膜または酸化チタン膜からなる第３の絶縁
    膜を具備することを特徴とする半導体装置。
  36. 【請求項３６】 半導体基板上の絶縁層上に形成され、
    下部電極、強誘電体または高誘電体を用いた電極間絶縁
    膜および上部電極を有するキャパシタと、 前記キャパシタの直上に形成された窒化シリコン膜また
    は酸化チタン膜とを具備することを特徴とする半導体装
    置。
  37. 【請求項３７】 半導体基板の表層部に形成された不純
    物拡散領域からなるドレイン領域・ソース領域を有する
    スイッチ用のトランジスタと、 前記トランジスタを含む半導体基板上に形成された第１
    の絶縁膜と、 前記第１の絶縁膜の上層側に形成され、下部電極、強誘
    電体または高誘電体を用いた電極間絶縁膜および上部電
    極を有するキャパシタと、 前記キャパシタの直上に形成された窒化シリコン膜また
    は酸化チタン膜と、 前記ドレイン領域・ソース領域のうちの一方の領域と前
    記キャパシタの上部電極あるいは下部電極との間を接続
    する電極配線と、 前記半導体基板上に形成され、前記ドレイン領域・ソー
    ス領域のうちの他方の領域に接続された配線とを具備す
    ることを特徴とする半導体装置。
  38. 【請求項３８】 請求項３６または３７に記載の半導体
    装置において、 さらに、前記キャパシタの直下に形成された窒化シリコ
    ン膜または酸化チタン膜を具備することを特徴とする半
    導体装置。
  39. 【請求項３９】 請求項１乃至３および請求項２９乃至
    ３８のいずれか１項に記載の半導体装置において、 前記強誘電体を用いた電極間絶縁膜は、ペロブスカイト
    構造あるいは層状ペロブスカイト構造の物質からなる強
    誘電体膜であることを特徴とする半導体装置。
  40. 【請求項４０】 請求項１乃至３、請求項２９乃至３１
    および請求項３３乃至３８のいずれか１項に記載の半導
    体装置において、 前記高誘電体を用いた電極間絶縁膜は、比誘電率が５０
    以上の高誘電率誘電体膜であることを特徴とする半導体
    装置。
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