JP2006332538A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】 水素によるキャパシタ誘電体膜の劣化を防止することが可能な半導体装置の製造方法を提供すること。
【解決手段】 シリコン（半導体）基板１の上に下地絶縁膜１０を形成する工程と、下地絶縁膜１０の上に、下部電極１１ａ、キャパシタ誘電体膜１２ａ、及び上部電極１３ａを順に形成してなるキャパシタQを形成する工程と、キャパシタQを覆う第１層間絶縁膜１５を形成する工程と、第１層間絶縁膜１５の上に、シリコン基板１にバイアス電圧を印加しないプラズマCVD法により第１保護絶縁膜１６を形成する工程と、を有することを特徴とする半導体装置の製造方法による。
【選択図】 図８

Description

本発明は、半導体装置の製造方法に関する。
電源を切っても情報を記憶することができる不揮発性メモリとして、フラッシュメモリや強誘電体メモリが知られている。
このうち、フラッシュメモリは、絶縁ゲート型電界効果トランジスタ（IGFET）のゲート絶縁膜中に埋め込んだフローティングゲートを有し、記憶情報を表す電荷をこのフローティングゲートに蓄積することによって情報を記憶する。しかし、このようなフラッシュメモリでは、情報の書き込みや消去の際に、ゲート絶縁膜にトンネル電流を流す必要があり、比較的高い電圧が必要であるという欠点がある。
これに対し、強誘電体メモリは、FeRAM(Ferroelectric Random Access Memory)とも呼ばれ、強誘電体キャパシタが備える強誘電体膜のヒステリシス特性を利用して情報を記憶する。その強誘電体膜は、キャパシタの上部電極と下部電極の間に印加される電圧に応じて分極を生じ、その電圧を取り去っても自発分極が残留する。印加電圧の極性を反転すると、この自発分極も反転し、その自発分極の向きを「１」と「０」に対応させることで、強誘電体膜に情報が書き込まれる。この書き込みに必要な電圧はフラッシュメモリにおけるよりも低く、また、フラッシュメモリよりも高速で書き込みができるという利点がFeARMにはある。
ところで、このFeRAMでは、通常の半導体装置と同様に微細化が進んでおり、キャパシタを覆う層間絶縁膜上の配線間隔が次第に狭くなりつつある。配線の間を埋め込む（Gap-filling）絶縁膜としては、例えばTEOSを反応ガスとするプラズマCVD法で形成された酸化シリコン（SiO2）膜がある。しかし、これにより形成された酸化シリコン膜は埋め込み性が悪く、上記のように狭い配線の間にボイドが発生する恐れがある。
そこで、このようなプラズマCVD法に代わる埋め込み性の良いシリコン酸化膜の成膜方法として、近年HDPCVD(High Density Plasma CVD)法が採用され始めている。そのHDPCVD法では、シラン(SiH4)、酸素、及びアルゴンの混合ガスを反応ガスとして使用し、基板載置台に高周波電力を印加することで、半導体基板に酸素イオンやアルゴンイオンを引き込む。そして、これらのイオンで酸化シリコン膜をスパッタエッチして、その酸化シリコン膜の埋め込み性を高めている。
このように酸化シリコン膜を形成する際には、上記したスパッタ性の酸素イオンやアルゴンイオンの他に、水素イオンや水素ラジカル等の還元性イオンも半導体基板に引き付けられる。ところが、水素は、キャパシタ誘電体膜を還元してその強誘電体特性を劣化させる作用があるため、HDPCVD法で層間絶縁膜を形成する場合には、水素がキャパシタに到達するのを防ぐための水素拡散防止膜が必要となる。
そのような水素拡散防止膜としては例えばアルミナ膜がある。アルミナ膜は、水素をブロックする機能に優れているものの、エッチングするのが困難なため、その膜厚を薄くするか、或いはアルミナ膜に代わる水素拡散防止膜を形成してアルミナ膜を採用しないのが好ましい。
本発明の目的は、水素によるキャパシタ誘電体膜の劣化を防止することが可能な半導体装置の製造方法を提供することにある。
本発明の一観点によれば、半導体基板の上に下地絶縁膜を形成する工程と、前記下地絶縁膜の上に、下部電極、キャパシタ誘電体膜、及び上部電極を順に形成してなるキャパシタを形成する工程と、前記キャパシタを覆う第１層間絶縁膜を形成する工程と、前記第１層間絶縁膜の上に、前記半導体基板にバイアス電圧を印加しないプラズマCVD法により第１保護絶縁膜を形成する工程と、を有する半導体装置の製造方法が提供される。
本発明によれば、バイアス電圧を印加しないプラズマCVD法で第１保護絶縁膜を形成する。これにより得られた第１保護絶縁膜は、HDPCVD法で形成する場合と比較して膜中に多くの水酸基を含む。この水酸基は、外部の水素と結合する傾向が強いため、水素が第１保護絶縁膜を透過し難くなり、キャパシタが第１保護絶縁膜によって水素から保護されることになる。その結果、キャパシタ誘電体膜が水素で還元されるのが防止され、水素に起因するキャパシタの劣化を抑制することが可能となる。
また、その第１保護絶縁膜を形成する前に、第１層間絶縁膜の上面を平坦化しておくことで、優れた埋め込み性が第１保護絶縁膜に要求されず、HDPCVDのようにバイアス電圧を半導体基板に印加して第１保護絶縁膜を形成する必要が無くなり、上記のようにバイアス電圧を印加しないプラズマCVD法で第１保護絶縁膜を形成しても、下地の起伏に起因するボイド等が第１保護絶縁膜に発生しなくなる。
また、上記の第１保護絶縁膜を形成した後に、第１層間絶縁膜と前記保護絶縁膜とに第１ホールを形成してもよい。バイアス電圧を印加しないプラズマCVD法で形成された第１保護絶縁膜は、アルミナ膜と比較してエッチングするのが容易である。そのため、このように第１ホールを形成する場合でも、エッチングで第１保護絶縁膜を容易に開口でき、第１ホールの直径が細くなるという不都合を招くことなく、第１ホールを綺麗に形成することが可能となる。
また、このようにして形成された第１保護絶縁膜は、バイアス電圧を印加して形成された膜と比較して膜厚の面内均一性が良いので、上記した第１ホールを形成する際、第１保護絶縁膜の膜厚変動に伴うエッチング深さの変動が低減され、エッチング不足によって第１ホールが未開口となったり、エッチング過多によって第１ホール下の膜を過剰にエッチングしたりする不都合を招くことが無い。
そして、第１保護絶縁膜の上又は下に水素拡散防止膜を形成してもよい。その水素拡散防止膜によって、第１保護絶縁膜を単独で形成する場合よりも水素を効果的にブロックすることが可能となる。
しかも、このように第１保護絶縁膜と水素拡散防止膜の両方に水素をブロックする役割を分担させることで、水素拡散防止膜の厚さをそれ単体で用いる場合よりも薄くすることができる。その結果、エッチングし難いアルミナ膜を水素拡散防止膜として使用しても、第１ホールを形成する際のアルミナ膜のエッチング量を低減できるので、アルミナ膜のエッチングを容易に行うことが可能となり、第１ホールの直径が細くなるのを防ぐことができるようになる。
また、第１保護絶縁膜の上に、金属配線と、該金属配線の間を埋める第２層間絶縁膜とを形成する工程を行ってもよい。
このとき、金属配線の間の狭い空間を埋めるため、埋め込み性に優れたHDPCVD法でその第２層間絶縁膜を形成するのが好ましい。この場合、成膜雰囲気中の水素イオンが、HDPCVD法のバイアス電圧によってシリコン基板に引き付けられるが、第２層間絶縁膜の下の第１保護絶縁膜がその水素イオンをブロックするので、水素によるキャパシタの劣化を防ぐことができる。
更に、第１保護絶縁膜を形成する工程の後に、半導体基板にバイアス電圧を印加しないプラズマCVD法で最終保護絶縁膜を形成する工程と、該最終保護絶縁膜の上にパッシベーション膜として窒化シリコン膜を形成する工程を行ってもよい。
パッシベーション膜を構成する窒化シリコン膜は、例えばアンモニアを含んだ反応ガスを用いるプラズマCVD法により形成され、そのアンモニアに起因して成膜雰囲気中に多くの水素が含まれる。しかし、そのパッシベーション膜の下の最終保護絶縁膜を、第１保護絶縁膜と同様にバイアス電圧を印加しないプラズマCVD法で形成することで、上記の水素が最終保護絶縁膜によってブロックされ、キャパシタに水素が到達するのを防ぐことができる。
本発明によれば、半導体基板にバイアス電圧を印加しないプラズマCVD法で第１保護絶縁膜を形成するので、第１保護絶縁膜に多くの水酸基が含まれ、その水酸基によって外部の水素をブロックすることができ、水素に起因してキャパシタが劣化するのを防ぐことが可能となる。
（１）第１実施形態
図１〜図１５は、本発明の第１実施形態に係る半導体装置の製造途中の断面図である。
まず、図１に示す断面構造を得るまでの工程を説明する。
図１に示すように、n型又はp型のシリコン（半導体）基板１表面に、素子分離絶縁膜２をLOCOS(Local Oxidation of Silicon)法により形成する。素子分離絶縁膜２の形成方法としてはLOCOS法の他、STI(Shallow Trench Isolation)法を採用してもよい。
そのような素子分離絶縁膜２を形成した後に、シリコン基板１のメモリセル領域Aと周辺回路領域Bにおける所定の活性領域（トランジスタ形成領域）にp型不純物及びn型不純物を選択的に導入して、pウェル３ａ及びnウェル３ｂを形成する。なお、図１には示していないが、周辺回路領域BではCMOSを形成するためにpウェル（不図示）も形成される。
その後、シリコン基板１の活性領域表面を熱酸化して、ゲート絶縁膜４としてシリコン酸化膜を形成する。
次に、シリコン基板１の上側全面に非晶質又は多結晶のシリコン膜を形成し、pウェル３ａ上ではn型不純物、n型ウェル３ｂ上ではp型不純物をシリコン膜内にイオン注入してシリコン膜を低抵抗化する。その後に、シリコン膜をフォトリソグラフィ法により所定の形状にパターニングして、ゲート電極５ａ〜５ｃを形成する。
メモリセル領域Aにおける１つのpウェル３ａ上には２つのゲート電極５ａ、５ｂがほぼ平行に配置され、それらのゲート電極５ａ、５ｂはワード線WLの一部を構成している。
次に、メモリセル領域Aにおいて、ゲート電極５ａ、５ｂの両側のpウェル３ａ内にn型不純物をイオン注入して、nチャネルMOSトランジスタのn型ソース／ドレインエクステンション６ａを形成する。これと同時に、周辺回路領域Bのpウェル（不図示）にもn型ソース／ドレインエクステンションを形成する。続いて、周辺回路領域Bにおいて、ゲート電極５ｃの両側のnウェル３ｂにp型不純物をイオン注入して、pチャネルMOSトランジスタのp型ソース／ドレインエクステンション６ｃを形成する。
続いて、シリコン基板１の全面に絶縁膜を形成した後、その絶縁膜をエッチバックしてゲート電極５ａ〜５ｃの両側部分にのみ絶縁性サイドウォール７として残す。その絶縁膜として、例えばCVD法により酸化シリコン(SiO2)を形成する。
さらに、ゲート電極５ａ〜５ｃと絶縁性サイドウォール７をマスクに使用して、pウェル３ａ内に再びn型不純物イオンを注入することにより、nチャネルMOSトランジスタのn型ソース／ドレイン領域６ｂを形成する。さらに、nウェル３ｂ内に再びp型不純物イオンを注入することにより、pチャネルMOSトランジスタのp型ソース／ドレイン領域６ｄを形成する。
なお、n型不純物とp型不純物の打ち分けは、不図示のレジストパターンを使用して行われる。
以上のように、メモリセル領域Aでは、pウェル３ａとゲート電極５ａ、５ｂとその両側のn型ソース／ドレイン領域６ｂ等によってn型MOSFETが構成され、また、周辺回路領域Bでは、nウェル３ｂとゲート電極５ｃとその両側のp型ソース／ドレイン領域６ｄ等によってp型MOSFETが構成される。
次に、全面に高融点金属膜、例えば、チタン膜を形成した後に、この高融点金属膜を加熱してn型ソース／ドレイン領域６ｂとp型ソース／ドレイン領域６ｄの表面にそれぞれ高融点金属シリサイド層８ａ、８ｂを形成する。その後、ウエットエッチングにより未反応の高融点金属膜を除去する。
次に、プラズマCVD法により、シリコン基板１の全面にカバー膜９として酸窒化シリコン（SiON）膜を約２００ｎｍの厚さに形成する。さらに、TEOSガスを用いるプラズマCVD法により、下地絶縁膜１０として二酸化シリコンをカバー膜９上に約１．０μｍの厚さに成長する。
その後に、下地絶縁膜１０をCMP(Chemical Mechanical Polishing)法により研磨してその表面を平坦化する。
次に、図２に示す構造を形成するまでの工程を説明する。
まず、DCスパッタ法によりチタン膜とプラチナ膜とをこの順に形成し、これらの積層膜を第１導電膜１１とする。その第１導電膜１１の厚さは特に限定されないが、本実施形態では約２００nmに形成する。また、第１導電膜１１の最下層のチタン膜は、第１導電膜１１が下地絶縁膜１０から剥がれるのを防止する密着層として機能すると共に、その上のプラチナ膜の配向を揃える役割も有する。
続いて、スパッタ法により、PZT(Lead Zirconate Titanate: Pb(Zr,Ti)O3)を第1導電膜１１の上に１００〜３００nmの厚さ、例えば２４０nmに形成し、これを強誘電体膜１２とする。なお、PZTに代えて、PLZT(lead lanthanum zirconate titanate; (Pb,La)(Zr,Ti)O3)、(Sr,Ti)O3、(Ba,Sr)TiO3等の材料や、Bi4Ti2O12等のBi層状構造化合物で強誘電体膜１２を構成してもよい。更に、強誘電体膜１２の形成方法としては、上記したスパッタ法の他にスピンオン法、ゾル−ゲル法、MOD(Metal Organic Deposition)法、MOCVD法もある。
続いて、アルゴンと酸素との混合ガス雰囲気中にシリコン基板１を置き、６００℃以上の温度、例えば７２５℃で２０秒間、昇温速度１２５℃／secの条件で、強誘電体膜１２を構成するPZT膜をRTA(Rapid Thermal Annealing)処理することにより、PZT膜の結晶化処理を行う。
そのような強誘電体膜１２を形成した後に、その上に第２導電膜１３として酸化イリジウム(IrO2)膜をスパッタリング法により１００〜３００nmの厚さ、例えば２００nmの厚さに形成する。なお、第２導電膜１３として、プラチナ膜又は酸化ルテニウムストロンチウム(SRO)膜をスパッタ法により形成してもよい。
次に、図３に示す構造を得るまでの工程を説明する。
まず、上部電極形状のレジストパターン（不図示）を第２導電膜１３上に形成した後に、そのレジストパターンをマスクに使用して第２導電膜１３をエッチングし、これにより残った第２導電膜１３をキャパシタの上部電極１３ａとする。
そして、そのレジストパターンを除去した後に、温度６５０℃、６０分間の条件で、強誘電体膜１２を酸素雰囲気中でアニールする。このアニールは、スパッタリング及びエッチングの際に強誘電体膜１２に入ったダメージを回復させるために行われる。
続いて、メモリセル領域Aにおいて、キャパシタ上部電極１３ａ及びその周辺にレジストパターン（不図示）を形成した状態で強誘電体膜１２をエッチングし、これにより残った強誘電体膜１２をキャパシタ誘電体膜１２ａとする。そして、そのレジストパターンを除去した後に、温度６５０℃、６０分間でキャパシタ誘電体膜１２ａを酸素雰囲気中でアニールする。このアニールは、キャパシタ誘電体膜１２ａの下の膜に吸収された水分等を脱ガスするために行われる。
次に、図４に示す断面構造を得るまでの工程について説明する。
まず、図２６に示すHDPCVD(High Density Plasma CVD)装置のチャンバ７０内にシリコン基板１を入れ、基板載置台７１上にシリコン基板１を載置する。そして、SiH4、O2、及びArよりなる反応ガスをチャンバ７０内に供給すると共に、不図示の排気ポンプでチャンバ内を排気してチャンバ内を例えば１５mTorr程度に減圧する。この状態で、アンテナ用高周波電源７３から発生した周波数１３．５６MHz、パワー３．５kWの高周波電力（交流電力）を、チャンバ７０の上方に設けられたコイル７２に供給し、そのコイル７２を介して反応ガスに交流電圧を供給して、チャンバ７０内にプラズマを発生させる。
なお、基板載置台７１には、周波数が２MHzの高周波電力を発生するバイアス用高周波電源７４が接続されるが、この段階ではその高周波（交流）電力を基板載置台７１に供給しない。
そして、このような状態を所定の時間だけ維持し、シリコン基板１の上側全面に酸化シリコン膜を堆積することにより、図４に示すように、その酸化シリコン膜よりなるエンキャップ層１４を形成する。
その後に、酸素雰囲気中で、７００℃、６０秒間、昇温速度１２５℃／secの条件で、エンキャップ層１４の下のキャパシタ誘電体膜１２ａを急速熱処理してその膜質を改善する。
次に、図５に示すように、エンキャップ層１４の上に不図示のレジストを塗布し、これを露光、現像して上部電極１３ａ及びキャパシタ誘電体膜１２ａの上とその周辺にレジストパターンとして残す。そして、このレジストパターンをマスクに使用して、エンキャップ層１４、第１導電膜１１をエッチングし、これにより残った第１導電膜１１をキャパシタの下部電極１１ａとする。エンキャップ層１４、第１導電膜１１のエッチングは、塩素を用いたドライエッチングにより行われる。
そのレジストパターンを除去した後に、酸素雰囲気中で温度６５０℃、６０分間の条件で、キャパシタ誘電体膜１２をアニールしてダメージから回復させる。
これにより、図５に示すように、下地絶縁膜１０の上には、下部電極１１ａ、キャパシタ誘電体膜１２ａ、及び上部電極１３ａからなるキャパシタQが形成されたことになる。
次に、図６に示す断面構造を得るまでの工程について説明する。
まず、図２６で説明したHDPCVD装置のチャンバ７０内にシリコン基板１を入れ、そのシリコン基板１を基板載置台７１上に置く。
次いで、SiH4、O2、及びArをチャンバ７０内に供給すると共に、不図示の排気ポンプでチャンバ内を排気してチャンバ７０内を例えば１５mTorr程度に減圧して、周波数が１３．５６MHzでパワーが３．５kWの高周波電力をコイル７２からチャンバ７０に供給する。また、これと共に、バイアス用電源７４から周波数が２MHzでパワーが２．４kWのバイアス電圧をシリコン基板１に印加して、チャンバ７０内に高密度のプラズマを発生させる。
このように、シリコン基板１にバイアス電圧を印加するプラズマCVD法はHDPCVD法と呼ばれる。そのHDPCVD法では、上記のバイアス電圧により、酸素イオンやアルゴンイオンがシリコン基板１に引き込まれ、これらのイオンによるスパッタエッチが酸化シリコン膜の成長と同時に進行する。そのスパッタエッチは、キャパシタQの角に形成される酸化シリコン膜を削るように作用するため、その角に酸化シリコン膜が厚く形成されるのが防止され、狭いスペースにボイドが発生するのが抑えられたGap-fillingに優れた酸化シリコン膜を形成することが可能となる。
本実施形態では、このようなHDPCVD法により形成された厚さ約１０００nm以上の酸化シリコン膜でキャパシタQを覆い、その酸化シリコン膜を第１層間絶縁膜１５とする。
HDPCVD法で形成された第１層間絶縁膜１５は、既述のように埋め込み性が良いため、その上面に下地を反映した凹凸が明瞭に現れる。
そこで、次の工程では、図７に示すように、凹凸が形成された第１層間絶縁膜１５の上面をCMP法により研磨して平坦化する。
次に、図８に示す断面構造を得るまでの工程について説明する。
まず、図２６で説明したHDPCVD装置のチャンバ７０内にシリコン基板１を入れ、そのシリコン基板１を７１上に置き、基板温度を２５０℃〜４００℃程度の低温、より好ましくは１７５℃〜３５０℃程度の低温に安定させる。
次に、流量が約５００sccmの酸素（O2）と流量が約４００sccmのアルゴン（Ar）をチャンバ７０に導入しながら、更にこれらの混合ガスにシラン（SiH4）を約１００sccmの流量で添加する。そして、これら酸素、アルゴン、及びシランの混合ガスよりなる反応ガスをチャンバ７０に供給しつつ、不図示の排気ポンプでチャンバ７０内の圧力を約１５mTorr程度に減圧する。これと共に、周波数が１３．５６MHzでパワーが３．５kWの高周波電力をコイル７２に供給し、チャンバ７０内にプラズマを発生させる。
但し、この段階では、第１層間絶縁膜１５の上面が既に平坦化してあるため、この上に形成される膜に高い埋め込み性は要求されず、HDPCVD法でシリコン基板１にイオンを引き付ける必要は無い。従って、第１層間絶縁膜１５を形成した時とは異なり、図２６の基板載置台７１にはバイアス電圧は印加しない。
そして、このような状態を所定の時間、例えば２〜２０秒間だけ維持することにより、第１層間絶縁膜１５上に酸化シリコン膜を厚さ約５０〜５００nmに形成し、その酸化シリコン膜を第１保護絶縁膜１６とする。このようにバイアス電圧を印加しないプラズマCVD法で形成された第１保護絶縁膜１６は、HDPCVD法で形成された膜と比較して、膜中に水酸基を多く含む。その水酸基は、水素と結合して水となる傾向が強いため、第１保護絶縁膜１６は水素を吸収してその下に通さない機能を備える。従って、キャパシタ誘電体膜１２ａを還元する水素を含んだ雰囲気に第１保護絶縁膜１６が曝されても、第１保護絶縁膜１６を通り抜ける水素を大幅に低減することが可能となり、キャパシタQが水素によって劣化するのを防ぐことが可能となる。
また、この第１保護絶縁膜１６を形成する前に、その下の第１層間絶縁膜１５の上面を平坦化してあるので、上記のようにバイアス電圧を印加しないプラズマCVD法で第１絶縁膜１６を形成しても、その第１絶縁膜１６の膜中にボイド等は発生しない。
しかも、HDPCVD法のチャンバ内でバイアス電圧を印加しないで形成された第１保護絶縁膜１６は、バイアス電圧を印加して形成された膜と比較して膜厚の面内均一性が良いので、その第１保護絶縁膜１６を平坦化するための工程は不要である。
そして、その第１保護絶縁膜１６の成膜温度を既述のように２５０℃〜４００℃程度の低温としたので、サーマルバジェッドを低減できるという利点も得られる。
更に、第１保護絶縁膜１６を成膜する際、O2の流量をSiH4のそれよりも多く、例えば５倍以上とすることで、酸素ラジカルが水素と反応し、成膜時にキャパシタQに到達する水素の量を減らすことができ、水素によるキャパシタQの劣化を防止できる。
その後に、基板温度を約２００℃〜４５０℃、より好ましくは約４００℃とするN2プラズマ処理を第１保護絶縁膜１６に対して行い、第１保護絶縁膜１６の脱水処理を行う。この場合、N2プラズマ処理に代えてN2Oプラズマ処理を行ってもよい。
続いて、図９に示すように、カバー膜９、下地絶縁膜１０、第１層間絶縁膜１５、及び第１保護絶縁膜１６をフォトリソグラフィによりパターニングして、これらの膜に図示のような複数の第１ホール１８ａを形成する。このフォトリソグラフィでは、C2F6系のガス、例えばC2F6、CO、Ar、及びO2の混合ガスがエッチングガスとして使用される。或いは、C4F8系のガス、例えばC4F8、CO、Ar、及びO2の混合ガスをそのエッチングガスとして使用してもよい。
このエッチングの際、第１保護絶縁膜１６とその下の第１層間絶縁膜１５はいずれも酸化シリコンを主体に構成されるため、それらのエッチング速度は実質的に同じであり、第１保護絶縁膜１６をエッチングするのに困難は無い。従って、例えば第１保護絶縁膜１６としてエッチングし難いアルミナ膜を形成する場合のように、第１ホール１８ａが細くなるという不都合は発生せず、直径の安定した第１ホール１８ａを綺麗に形成することが可能となる。
そのような第１ホール１８ａは、キャパシタQの上では二つ形成され、そのうちの一方が上部電極１３ａに至る深さを有し、他方が下部電極１１ａに至る深さを有する。
また、n型ソース／ドレイン領域６ｂとp型ソース／ドレイン領域６ｄのそれの上にも第１ホール１８ａが形成され、その第１ホール１８ａの下に高融点金属シリサイド層８ａ、８ｂが露出する。
既述のように、バイアス電圧を印加しないで形成された第１保護絶縁膜１６の膜厚の面内均一性が良好であり、且つそのエッチレートが下層膜と同等なため、上記の第１ホール１８ａを形成する際、第１保護絶縁膜１６の膜厚変動に伴うエッチング深さの変動が低減されと同時に、下層膜とのエッチレートの差が生じない。そのため、第１ホール１８ａが未開口となったり、或いは第１ホール１８ａ下の高融点シリサイド層８ａ、８ｂ、上部電極１３ａ、及び下部電極１１ａが過剰にエッチングされるといった不都合を回避することが可能となる。
その後に、第１保護絶縁膜１６の上と第１ホール１８ａの内面とにスパッタ法によりチタン膜を約２０nm、窒化チタン（TiN）膜を約５０nmの厚さに形成し、それらをグルー膜とする。更に、フッ化タングステンガス(WF6)、アルゴン、及び水素の混合ガスを使用するCVD法により、グルー膜の上にタングステン膜を形成して、そのタングステン膜で第１ホール１８ａを完全に埋め込む。
そして、第１保護絶縁膜１６の上に形成された余分なグルー膜とタングステン膜とをCMP法により除去し、それらを第１ホール１８ａの中に第１導電性プラグ１９ａとして残す。
キャパシタQの上の二つの第１導電性プラグ１９ａは、それぞれ下部電極１１ａと上部電極１３ａに電気的に接続される。また、n型ソース／ドレイン領域６ｂとp型ソース／ドレイン領域６ｄのそれぞれの上の第１導電性プラグ１９ａは、これらのソース／ドレイン領域６ｂ、６ｄと電気的に接続される。
次に、図１０に示すように、第１保護絶縁膜１６と第１導電性プラグ１９ａのそれぞれの上に、アルミニウム膜を含む４層構造の金属積層膜をスパッタ法により形成する。その金属積層膜は、下から順に、膜厚５０ｎｍの窒化チタン膜、膜厚５００ｎｍの銅含有（０．５％）アルミニウム膜、膜厚５ｎｍのチタン膜、膜厚１００ｎｍの窒化チタン膜である。
そして、その金属積層膜をフォトリソグラフィによりパターニングして、図１０に示すような一層目金属配線２０を形成する。
この一層目金属配線２０同士の間隔は、FeRAMの微細化によって狭くなっており、バイアス電圧を印加しない通常のCVD法で形成された絶縁膜により一層目金属配線２０の間を埋めるのは困難である。
そこで、本実施形態では、図２６で説明したHDPCVD法を採用して、図１１のように、一層目金属配線２０と第１保護絶縁膜１６の上に第２層間絶縁膜２１として酸化シリコン膜を形成し、この第２層間絶縁膜２１で一層目金属配線２０の間を完全に埋める。
このCVD法では、既述のように、シリコン基板１にバイアス電圧が印加され、それにより成膜雰囲気中のイオンがシリコン基板１側に引き込まれる。そのようなイオンには、キャパシタ誘電体膜１２ａを還元して劣化させる水素も含まれている。しかし、本実施形態では、バイアス電圧を印加しないCVD法により水酸基を多く含んだ酸化シリコン膜を第１保護絶縁膜１６として既に形成してあるので、上記のように水素が引き付けられても、膜中の水酸基が水素と結びついて水素がキャパシタ誘電体膜１２ａにまで到達し難くなるため、第２層間絶縁膜２０の形成時にキャパシタ誘電体膜１２ａが水素で劣化するのを効果的に抑止することが可能となる。
次いで、図１２に示すように、CMP法により上記の第２層間絶縁膜２１の上面を研磨して平坦化する。
そして、平坦化された第２層間絶縁膜２１の上に、図２６のHDPCVD装置の基板載置台７１にバイアス電圧を印加しない状態で、厚さ約５０〜５００nmの酸化シリコン膜を形成し、それを第２保護絶縁膜２２とする。
この第２保護絶縁膜２２は、第２層間絶縁膜２１の平坦化された上面上に形成されるため、HDPCVD法のような優れた埋め込み性を有する成膜方法で形成する必要が無く、上記のようなバイアス電圧を印加しないプラズマCVD法で形成し得る。更に、このようにバイアス電圧を印加しないことで、第１保護絶縁膜１６と同様に、第２保護絶縁膜２２の膜中には多くの水酸基が含まれる。そして、外部の水素がその水酸基と結合するため、第２保護絶縁膜２２は水素を吸収してその下に通さない機能を有し、これによりキャパシタQが水素に劣化するのが防止される。
その後に、再びHDPCVD法を採用して、第２保護絶縁膜２２の上に酸化シリコン膜を厚さ約３００nmに形成し、それを第３層間絶縁膜２４とする。
次に、図１３に示す断面構造を得るまでの構成について説明する。
まず、第３層間絶縁膜２４、第２保護絶縁膜２２、及び第２層間絶縁膜２１をフォトリソグラフィによりパターニングして、一層目金属配線２０に至る深さの第２ホール２６を形成する。このフォトリソグラフィでは、第１ホール１８ａを形成したときと同様に、C2F6、CO、Ar、及びO2の混合ガス等のC2F6系のガスがエッチングガスとして使用される。そして、第３層間絶縁膜２４、第２保護絶縁膜２２、及び第２層間絶縁膜２１のいずれもが酸化シリコンを主体に形成されるので、これらの膜２１、２２、２４においてエッチング速度の違いが殆ど無く、第２ホール２６を綺麗に形成することができる。
次に、第３層間絶縁膜２４の上面と第２ホール２６の内面に、RF前処理エッチングを行った後、膜厚９０nm〜１５０nmの窒化チタン(TiN)よりなるグルー膜をスパッタ法により形成し、その後、第２ホール２６を埋め込むようにブランケットタングステン膜をCVD法により例えば８００nmの厚さに形成する。
そして、そのブランケットタングステン膜をエッチバックして第２ホール２６の中にのみ残す。このようにして残されたブランケットタングステン膜は、一層目金属配線２０と電気的に接続された第２導電性プラグ２８として使用される。また、上記のエッチバックでは、ブランケットタングステン膜のみがエッチングされ、グルー膜は第３層間絶縁膜２４上に残った状態となる。
その後に、残存するグルー膜の上に、３層構造の金属積層膜をスパッタ法により形成する。その金属積層膜は、下から順に、膜厚５００nmの銅含有（０．５%）アルミニウム膜、膜厚５nmのチタン膜、及び膜厚１００nmの窒化チタン膜である。
そして、この金属積層膜とその下のグルー膜とをフォトリソグラフィによりパターニングして最終金属配線３０とする。
次に、図１４に示す断面構造を得るまでの工程について説明する。
まず、第１、第２保護絶縁膜１６、２２と同様に、水酸基を多く含んで水素を吸収し易い第３保護絶縁膜３２として、バイアス電圧を印加しないプラズマCVD法で酸化シリコン膜を厚さ約５０nmに形成し、その第３保護絶縁膜３２で第３層間絶縁膜２４と最終金属配線３０とを覆う。
その後に、その最終金属配線３０の間を絶縁膜で埋めるために、図２６で説明した埋め込み性のよいHDPCVD法で第３保護絶縁膜３２上に酸化シリコン膜を厚さ約７００nmに形成し、それを第４層間絶縁膜３４とする。
その第４層間絶縁膜３４の上には配線を形成しないので、第４層間絶縁膜３４の上面を平坦化する必要は無い。
次に、図１５に示すように、第４層間絶縁膜３４の上に最終保護絶縁膜３６を形成する。その最終保護絶縁膜３６は、第１〜第３保護絶縁膜１６、２２、３２と同様に、バイアス電圧を印加しないプラズマCVD法により形成され、膜中に多くの水酸基を含む。そして、その水酸基が外部の水素と結合することにより、外部の水素がキャパシタQに至るのが防止される。
その後に、アンモニア(NH3)とシラン(SiH4)とを反応ガスにするプラズマCVD法により、パッシベーション膜３８として窒化シリコン(SiN)膜を厚さ約１００nmに形成する。その窒化シリコン膜は、様々な膜の中でも特に水分防止性に優れているため、外気に曝されるパッシベーション膜３８として使用するのが好適である。
また、このパッシベーション膜３８を形成するのに使用されるアンモニアに起因して、パッシベーション膜３８の成膜時には多くの水素イオンが発生する。但し、このように水素イオンが発生しても、水酸基を多く含む最終保護絶縁膜３６をパッシベーション膜３８の下に予め形成してあるため、その水素イオンの大部分は最終保護絶縁膜３６によってブロックされ、キャパシタQが水素によって劣化するのが防止される。
以上により、FeRAMの基本構造が完成したことになる。
上記したFeRAMの製造方法によれば、図８に示したように、平坦化されて高い埋め込み性が要求されない第１層間絶縁膜１５の上に、バイアス電圧を印加しないプラズマCVD法により酸化シリコン膜を形成してそれを第１保護絶縁膜１６とした。
バイアス電圧を印加しないことで、第１保護絶縁膜１６には多くの水酸基が含まれることになり、外部雰囲気中の水素はその水酸基に結合してキャパシタQまで到達し難くなる。このように、第１保護絶縁膜１６は水素からキャパシタQを保護するように機能するので、第１保護絶縁膜１６を形成した後に、雰囲気中に水素を多く含む工程を行っても、その水素からキャパシタQを保護できるようになる。
例えば、例えば図１１で説明したように、HDPCVD法で一層目金属配線２０の間を第２層間絶縁膜２１で埋め込む工程を行う場合は、バイアス電圧によって多量の水素イオンが基板１側に引き込まれるが、その水素イオンの大部分が第１保護絶縁膜１６によってブロックされるため、上記の工程中にキャパシタQにダメージが入り難くなる。
しかも、その第１保護絶縁膜１６は、その下の第１層間絶縁膜１５と同様に酸化シリコンを主体に構成されるため、これらの膜にエッチングにより第１ホール１８ａを形成する際、各膜１５、１６にエッチング速度が殆ど同じとなる。そのため、第１層間絶縁膜１５よりもエッチング速度が遅い膜、例えばアルミナ膜を第１保護絶縁膜１６として形成する場合と比較して、第１ホール１８ａを形成するのが容易となり、第１ホール１８ａを綺麗に形成することが可能となる。
（２）第２実施形態
本実施形態では、銅配線を形成するのに好適なダマシンプロセスに、バイアス電圧を印加しないプラズマCVDで形成した保護絶縁膜を適用する。
図１６〜図２１は、本実施形態に係る半導体装置の製造途中の断面図である。なお、これらの図において、第１実施形態で説明した要素には第１実施形態と同じ符号を付し、以下ではその説明を省略する。
最初に、図１６に示す断面構造を得るまでの工程について説明する。
まず、第１実施形態で説明した図１〜図９の工程を行った後、図１６に示すように、第１導電性プラグ１９ａと第１保護絶縁膜１６の上に、プラズマCVD法により第１エッチングストッパ膜４０として窒化シリコン膜を厚さ約１００nmに形成する。
次に、シランを反応ガスとするプラズマCVD法で酸化シリコン膜を厚さ約８００nmに形成し、それを第２層間絶縁膜４１とする。
そして、例えばC4F8をエッチングガスとして使用して、フォトリソグラフィによりこの第２層間絶縁膜４１をパターニングして第１配線溝４１ａを形成する。その後に、エッチングガスをCHF3に変えて、第１配線溝４１ａの下の第１エッチングストッパ膜４０をエッチングすることにより、第１配線溝４１ａの下に第１導電性プラグ１９ａの上面を露出させる。
次いで、上記の第１配線溝４１ａの内面と第２層間絶縁膜４１の上面に、銅の拡散を防止する第１拡散防止膜４２として例えばTaN膜をスパッタ法で厚さ約２５nmに形成した後、上記の第１配線溝４１ａを完全に埋める厚さの第１銅膜４３を電解めっきにより第１拡散防止膜４２の上に形成する。その電解めっき法では、硫酸銅の他に、第１銅膜４３の埋め込み性を良くするための有機物がめっき液中に添加される。
その後に、第２層間絶縁膜４１の上面の余分な第１銅拡散防止膜４２と第１銅膜４３とをCMP法により除去し、これらの膜を第１配線溝４１ａの中に一層目金属配線４４として残す。
続いて、図１７に示すように、一層目金属配線４４と第２層間絶縁膜４１のそれぞれの上にプラズマCVD法で窒化シリコン膜を形成してそれを第２エッチングストッパ膜４６とする。そして、この第２エッチングストッパ膜よりもエッチング速度が速い膜、例えば酸化シリコン膜をプラズマCVD法により形成してそれを第３層間絶縁膜４７とする。
次に、この第３層間絶縁膜４７を構成する酸化シリコン（誘電率：約４）よりも低誘電率の第１低誘電率絶縁膜４８を第３層間絶縁膜４７の上に厚さ約３００nmに形成する。そのような第１低誘電率絶縁膜４８としては、例えば誘電率が約２．８のBN(Boron Nitride)膜や、誘電率が約３．０〜３．２のSiOF膜がある。そのうち、BN膜は、第１実施形態で図２６を参照して説明したHDPCVD法で形成することができ、例えばB2H6とN2との混合ガスがそのHDPCVD法における反応ガスとして使用される。また、SiOF膜は、上記のHDPCVD法において、SiF4、O2、及びArを反応ガスにして形成され得る。
その後に、第１実施形態で説明した図２６のチャンバ７０内にシリコン基板１を入れ、基板載置台７１の上にシリコン基板１を載置する。そして、その基板載置台７１の上でシリコン基板１を２５０℃〜４００℃程度の比較的低温に維持して、SiH4、O2、及びArをチャンバ７０に導入する。続いて、チャンバ７０内の圧力を約１５mTorrとする条件下で、周波数が１３．５６MHzでパワーが３．５kWの高周波電力をコイル７２に供給し、チャンバ７０内にプラズマを発生させる。
このとき、一層目金属配線４４の上面をCMP法で平坦化してあるので、その一層目金属配線４４の上方に形成されている第１低誘電率絶縁膜４８の上面も実質的に平坦である。従って、この第１低誘電率絶縁膜４８上に形成される膜に高い埋め込み性は要求されず、その膜をHDPCVD法で形成する必要は無い。
そこで、本実施形態では、図２６の基板載置台７１にはバイアス電圧を印加せず、コイル７２からの高周波電力によってのみチャンバ７０内にプラズマを発生させ、通常の単周波のプラズマCVD法により、第１低誘電率絶縁膜４８の上に酸化シリコン膜を約２００nmの厚さに形成し、その酸化シリコン膜を第２保護絶縁膜４９とする。その第２保護絶縁膜４９は、誘電率が約４．０であり、これよりも誘電率が低い第１低誘電率絶縁膜４８と共に第４層間絶縁膜４５を構成する。
第１実施形態で説明したように、HDPCVD装置内においてバイアス電圧を印加せずに形成した第２保護絶縁膜４９は、HDPCVD法で形成した酸化シリコン膜と比較して水酸基を多く含み、その水酸基と外部の水素とが結合することによって水素を吸収し、膜の下方に水素を透過させない機能に富む。これにより、第２保護絶縁膜４９の上方に、雰囲気中に水素を多く含む成膜プロセスやエッチングプロセスを行っても、その水素がキャパシタQに到達するのが防止され、外部からの水素によるキャパシタQの劣化を防ぐことが可能となる。
次に、図１８に示すように、第４層間絶縁膜４５の上にフォトレジストを塗布し、それを露光、現像することにより、一層目金属配線４４の上にホール形状の第１窓５０ａを備えた第１レジストパターン５０を形成する。
そして、第２エッチングストッパ膜４６をエッチングのストッパにしながら、第１窓５０ａを通じて各絶縁膜４７〜４９をドライエッチングすることにより、一層目金属配線４４の上方に第２ホール５１を形成する。なお、このドライエッチングにおいて、酸化シリコンで構成される第３層間絶縁膜４７と第２保護絶縁膜４９のエッチングには、C4F8と不活性ガスとの混合ガスがエッチングガスとして使用される。また、第１低誘電率絶縁膜４８としてBN膜を形成する場合には、上記のガスの混合比率を変えて第１低誘電率絶縁膜４８をエッチングする。
この後に、第１レジストパターン５０は除去される。
次に、図１９に示す断面構造を得るまでの工程について説明する。
まず、シリコン基板１の上側全面にフォトレジストを塗布し、それを露光、現像することにより、第２ホール５１の上に第２窓５２ａを備えた第２レジストパターン５２を形成する。
そして、この第２窓５２ａを通じて第２保護絶縁膜４９と第１低誘電率絶縁膜４８とをドライエッチングしてこれらの膜に第２配線溝５３を形成する。このとき、第２保護絶縁膜４９のエッチングガスとしては、C4F8と不活性ガスとの混合ガスが使用され、第１低誘電率絶縁膜４８のエッチングガスとしては、上記のガスの混合比率を変えたものが使用される。また、このようなエッチングガスに対して第２エッチングストッパ膜４６はエッチングされないので、上記のエッチングは第２エッチングストッパ膜４６の上で自動的に停止する。
その後に、第２ホール５１下の第２エッチングストッパ膜４６をエッチングして第１開口４６ａを形成し、一層目金属配線４４の上面をその第１開口４６ａから露出させる。
このエッチングが終了した後に、第２レジストパターン５２は除去される。
次に、図２０に示す断面構造を得るまでの工程について説明する。
まず、第４層間絶縁膜４５の上面、及び第２配線溝５３と第２ホール５１のそれぞれの内面に、スパッタ法でTaN膜を厚さ約２５nmに形成して、そのTaN膜を銅の拡散を防止する第２拡散防止膜５４とする。更に、その第２拡散防止膜５４の上に、電解めっきにより第２銅膜５５を形成し、この第２銅膜５５で第２配線溝５３と第２ホール５１とを完全に埋め込む。
その後に、第４層間絶縁膜４５の上面の余分な第２拡散防止膜５４と第２銅膜５５とをCMP法により研磨して除去し、第２配線溝５３と第２ホール５１の中にこれらの膜を中間金属配線５６として残す。
そして、上記した中間金属配線５６の形成プロセスをもう一度行うことにより、図２１に示すような断面構造を得る。
この例では、図示のように、第２保護絶縁膜４９の上に窒化シリコンよりなる第３エッチングストッパ膜５７を形成する。その第３エッチングストッパ膜５７は、例えばシランとアンモニアとを反応ガスとするプラズマCVD法により形成され、アンモニアに起因する水素がその成膜雰囲気中に多量に含まれる。その水素がキャパシタQにまで到達するとキャパシタQが劣化することになるが、本実施形態では予め第２保護絶縁膜４９を形成してあるので、水素が第２保護絶縁膜４９によってブロックされ、上記のように水素でキャパシタQが劣化するのが防止される。
その後に、酸化シリコンよりなる第５層間絶縁膜５８、BN(Boron Nitride)よりなる第２低誘電率絶縁膜５９、及び酸化シリコンよりなるカバー絶縁膜６０が第３エッチングストッパ膜５７上にこの順に形成される。そして、これらの絶縁膜のうち、第２低誘電率絶縁膜５９とカバー絶縁膜６０とが第６層間絶縁膜６７を構成する。
次に、フォトリソグラフィによりこれらの絶縁膜をパターニングして、中間金属配線５６の上に第３ホール６１と第３配線溝６２とを形成する。次いで、全面に第３拡散防止膜６３としてTaN膜を形成した後、その上に第３銅膜６４を電解めっきにより形成した後、第６層間絶縁膜６７の上の余分な第３拡散防止膜６３と第３銅膜６４をCMP法で研磨して除去し、研磨されずに残ったこれらの膜を最終金属配線６５とする。
その後に、最終金属配線６５と第６層間絶縁膜６７のそれぞれの上面にパッシベーション膜６６として窒化シリコン膜をプラズマCVD法により形成する。
以上により、本実施形態に係る半導体装置の基本構造が完成したことになる。
本実施形態によれば、図１７で説明したように、第４層間絶縁膜４５を構成する第２保護絶縁膜４９を、バイアス電圧を印加しないプラズマCVD法で形成したので、その第２保護絶縁膜４９の膜中に水酸基が多く含まれ、それにより第２保護絶縁膜４９が外部の水素をブロックするようになる。その結果、第２保護絶縁膜４９を形成した後に、雰囲気中に多くの水素を含むプロセスを行ったり、或いは実使用下において上記の半導体装置が水素含有雰囲気に曝されたりしても、水素がキャパシタQに到達し難くなり、水素によるキャパシタQの劣化を効果的に防止することが可能となる。
しかも、本実施形態では、そのような第２保護絶縁膜４９と、酸化シリコンよりも低い誘電率を有する第１低誘電率絶縁膜４８とで第４層間絶縁膜４５を構成したので、その第４層間絶縁膜４５に埋め込まれた中間金属配線５６の信号遅延を防止することが可能となり、高速動作が可能なFeRAMを提供できる。
（３）第３実施形態
既述の第１、第２実施形態では、バイアス電圧を印加しないプラズマCVD法で形成された単層の酸化シリコン膜で保護絶縁膜を構成した。これに対し、本実施形態では、その保護絶縁膜とは別に水素拡散防止膜も形成し、水素に対するバリア性を高める
図２２、図２３は、本実施形態に係る半導体装置の製造途中の断面図である。
最初に、図２２に示す断面構造を得るまでの工程について説明する。
まず、第１実施形態で説明した図１〜図１１の工程を行った後、図２２に示すように、第２層間絶縁膜２１の上面をCMP法で研磨して平坦化する。
次いで、その第２層間絶縁膜２１の上面に、スパッタ法によりアルミナ(Al2O3)膜を厚さ約２０nm〜１００nm、より好ましくはこの範囲で最も薄い２０nmに形成し、それを水素拡散防止膜８０とする。なお、水素拡散防止膜８０はアルミナ膜に限定されず、金属酸化物や金属窒化物よりなる膜を水素拡散防止膜８０としてよい。そのような膜としては、例えば、窒化アルミニウム膜、酸化タンタル膜、窒化タンタル膜、酸化チタン膜、及び酸化ジルコニウム膜等がある。
続いて、バイアス電圧を印加しないプラズマCVD法により酸化シリコン膜を厚さ約３０nm〜５００nm、より好ましくは約３０nmに形成し、それを第２保護絶縁膜２２とする。
その後に、第１実施形態と同様にして、第２保護絶縁膜２２の上に第３層間絶縁膜２４として酸化シリコン膜を形成する。
ここまでの工程により、第２保護絶縁膜２２よりも水素ブロック性に優れた金属酸化物や金属窒化物よりなる水素拡散防止膜８０が第２保護絶縁膜２２と積層された構造が得られたことになる。
このように、第２保護絶縁膜２２と共に水素拡散防止膜８０を形成することで、第１実施形態や第２実施形態のように第２保護絶縁膜２２を単独で使用する場合と比較して、水素をブロックする効果が高まり、外部の水素がキャパシタQに至るのをより一層効果的に防止することが可能となる。
次に、図２３に示す断面構造を得るまでの工程について説明する。
まず、フォトリソグラフィにより、第３層間絶縁膜２４、第２保護絶縁膜２２、水素拡散防止膜８０、及び第２層間絶縁膜２１をパターニングして、一層目金属配線２０の上のこれらの膜に第２ホール２６を形成し、その第２ホール２６から一層目金属配線２０を露出させる。
このフォトリソグラフィにおいては、エッチングされる膜の全てに対し同一のエッチングガス、例えばC4F8が用いられる。
その後、第１実施形態と同様にして、第２ホール２６内に第２導電性プラグ２８を形成した後、その第２導電性プラグ２８と電気的に接続される二層目金属配線３０を第３層間絶縁膜２４の上に形成する。
この後は、第１実施形態で説明した図１４〜図１５の工程を行うことにより、FeRAMの基本構造を完成させる。
以上説明した本実施形態によれば、第２保護絶縁膜２２だけでなく、水素拡散防止膜８０を第２保護絶縁膜２２と共に形成したので、これらの膜によって外部の水素が確実にブロックされ、水素によるキャパシタQの劣化をより一層確実に防ぐことが可能となる。
しかも、第２保護絶縁膜２２と共に水素拡散防止膜８０を形成するので、第２保護絶縁膜２２よりもエッチングレートが遅い水素拡散防止膜８０の厚さを極力薄くすることが可能となる。そのため、第２ホール２６をエッチングで形成するときに、水素拡散防止膜８０のエッチング量を最小限に留めることができ、水素拡散防止膜８０と第２保護絶縁膜２２とのエッチレートの差によって第２ホール２６の直径が細くなるのを防止でき、第２ホール２６を綺麗に形成することが可能となる。
ところで、第２保護絶縁膜２２を形成せずに、水素をブロックする機能に優れた水素拡散防止膜８０のみを単独で形成することも考えられる。しかし、このようにすると、水素が拡散するのを確実に防止するために、水素拡散防止膜８０を上記の２０nmよりも厚く形成する必要がある。しかし、水素拡散防止膜８０を構成する金属酸化物や金属窒化物、特にアルミナは、エッチングを行うのが困難な材料であるため、このように水素拡散防止膜８０を厚く形成すると、下地の一層目金属配線２０とのコンタクト用の第２ホール２６を水素拡散防止膜８０に形成するのが難しくなり、第２ホール２６の直径が細くなるという不都合が新たに発生する。
これに対し、上記した実施形態では、第２保護絶縁膜２２と水素拡散防止膜８０とが協同して水素をブロックするので、水素拡散防止膜８０を単独で形成する場合と比較してその水素拡散防止膜８０の厚さを薄くすることが可能となる。その結果、第２ホール２６を形成する際の水素拡散防止膜８０のエッチング量を少なくすることができるので、エッチングによる第２ホール２６の形成が容易となって、第２ホール２６の直径が細くなるという不都合を回避することが可能となる。
また、本実施形態では、水素拡散防止膜８０の下ではなく、その上に第２保護絶縁膜２２を形成した。これによれば、バイアス電圧を印加しないで形成されて水分を比較的多く含む第２保護絶縁膜２２に対し、配線形成工程等で熱が加わっても、膜中で気化した水分が上方に逃げることができると共に、水素拡散防止膜８０によってその水分がキャパシタQに浸入するのを防ぐことができ、水分によるキャパシタQの劣化を防止することが可能となる。
これに対し、水素拡散防止膜８０の下に第２保護絶縁膜２２を形成すると、第２保護絶縁膜２２から発生した水分が水素拡散防止膜８０によってその逃げ道が断たれ、キャパシタQが水分によって蒸し焼きの状態になるので、水分によるキャパシタQの劣化を防ぐという観点からは好ましくない。
なお、上記では、第２保護絶縁膜２２と共に水素拡散防止膜８０を形成したが、第１実施形態で説明した第１保護絶縁膜１６や第３保護絶縁膜３２と共に水素拡散防止膜８０を形成してもよい。更に、第２実施形態のダマシンプロセスで形成した第２保護絶縁膜４９と共に上記の水素拡散防止膜８０を形成してもよい。
（４）第４実施形態
既述の第１実施形態では、図６〜図８で説明したように、HDPCVD法で第１層間絶縁膜１５を形成し、その上面を平坦化した後で、第１層間絶縁膜１５の上に第１保護絶縁膜１６を形成した。
これに対し、本実施形態では、以下で説明するように、第１層間絶縁膜１５を平坦化せずにその上に第１保護絶縁膜１６を形成する。
図２４、図２５は、本実施形態に係る半導体装置の製造途中の断面図である。なお、これらの図において、第１実施形態で説明した要素には第１実施形態と同じ符号を付し、以下ではその説明を省略する。
最初に、図２４に示す断面構造を得るまでの工程について説明する。
まず、第１実施形態の図１〜図６の工程を行い、図示のようにシリコン基板１の上側全面にHDPCVD法で酸化シリコン膜を厚さ約１０００nm以上に形成し、それを第１層間絶縁膜１５とする。その第１層間絶縁膜１５は、例えば図２６で説明したHDPCVD装置のチャンバ７０内で形成され、成膜を終了した後に、基板載置台７１へのバイアス電圧の印加を停止する。
次に、第１実施形態とは異なり、その第１層間絶縁膜１５を平坦化せずに、シリコン基板１を上記のチャンバ７０に入れたままの状態にする。そして、そのチャンバ７０内において、基板載置台７１にバイアス電圧が印加されていない状態で、コイル７２からの高周波電力のみでチャンバ７０内の反応ガスをプラズマ化し、第１実施形態と同じ成膜条件を採用するプラズマCVD法で酸化シリコン膜を約７５０nmの厚さに形成し、その酸化シリコン膜を第１保護絶縁膜１６とする。
この第１保護絶縁膜１６には、下地の第１層間絶縁膜１５の起伏に起因した凹凸が形成される。
そこで、次の工程では、図２５に示すように、第１保護絶縁膜１６の上面をCMP法により研磨して平坦化する。
この後は、第１実施形態で説明した図９〜図１５の工程を行うことにより、FeRAMの基本構造を完成させる。
以上説明した本実施形態では、HDPCVD法で第１層間絶縁膜１５を形成した後に、図２６のHDPCVD法のチャンバ７０からシリコン基板１を取り出さずに、そのチャンバ７０の中で引き続いて第１保護絶縁膜１６を形成する。これによれば、第１層間絶縁膜１５と第１保護絶縁膜１６とを同じ装置内で連続的に形成することができるので、第１実施形態と比較してFeRAMの製造工程のスループットを高めることができ、半導体装置の製造時間を短縮することができる。
以下に、本発明の特徴を付記する。
（付記１） 半導体基板の上に下地絶縁膜を形成する工程と、
前記下地絶縁膜の上に、下部電極、キャパシタ誘電体膜、及び上部電極を順に形成してなるキャパシタを形成する工程と、
前記キャパシタを覆う第１層間絶縁膜を形成する工程と、
前記第１層間絶縁膜の上に、前記半導体基板にバイアス電圧を印加しないプラズマCVD法により第１保護絶縁膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記２） 前記第１保護絶縁膜を形成する工程は、HDPCVD(High Density Plasma CVD)用のチャンバ内の基板載置台上に前記半導体基板を載置した状態で、該基板載置台に前記バイアス電圧を印加せずに前記チャンバ内に反応ガスを導入し、前記チャンバの上方から前記反応ガスに交流電力を供給して行われることを特徴とする付記１に記載の半導体装置の製造方法。
（付記３） 前記反応ガスとして酸素とシランを含むガスを使用し、該酸素の流量を前記シランの流量よりも多くすることを特徴とする付記２に記載の半導体装置の製造方法。
（付記４） 前記第１保護絶縁膜を形成する工程において、基板温度を２５０℃以上４００℃以下とすることを特徴とする付記２に記載の半導体装置の製造方法。
（付記５） 前記第１層間絶縁膜を形成した後に、該第１層間絶縁膜の上面を平坦化する工程を有し、
平坦化された後の前記第１層間絶縁膜の上に前記第１保護絶縁膜を形成することを特徴とする付記１に記載の半導体装置の製造方法。
（付記６） 前記層間絶縁膜を形成した後に、該層間絶縁膜を形成したチャンバ内から前記半導体基板を取り出さずに、前記チャンバ内で引き続いて前記第１保護絶縁膜を形成することを特徴とする付記１に記載の半導体装置の製造方法。
（付記７） 前記第１保護絶縁膜を形成した後に、該第１保護絶縁膜の上面を平坦化する工程を有することを特徴とする付記６に記載の半導体装置の製造方法。
（付記８） 前記第１保護絶縁膜を形成する工程の後に、前記第１層間絶縁膜と前記第１保護絶縁膜とに第１ホールを形成する工程と、該第１ホールの中に第１導電性プラグを形成する工程とを有することを特徴とする付記１に記載の半導体装置の製造方法。
（付記９） 前記第１保護絶縁膜の上又は下に水素拡散防止膜を形成する工程を有することを特徴とする付記８に記載の半導体装置の製造方法。
（付記１０） 前記水素拡散防止膜として、金属酸化物又は金属窒化物よりなる膜を形成することを特徴とする付記９に記載の半導体装置の製造方法。
（付記１１） 前記水素拡散防止膜としてアルミナ膜を形成することを特徴とする付記９に記載の半導体装置の製造方法。
（付記１２） 前記第１保護絶縁膜の上に、金属配線と、該金属配線の間を埋める第２層間絶縁膜とを形成する工程を有することを特徴とする付記１に記載の半導体装置の製造方法。
（付記１３） 前記金属配線と前記第２層間絶縁膜とを形成する工程は、前記第１保護絶縁膜の上に前記金属配線を形成した後、HDPCVD法により前記第２層間絶縁膜を形成して行われることを特徴とする付記１２に記載の半導体装置の製造方法。
（付記１４） 前記第２層間絶縁膜を形成する工程の後に、前記半導体基板にバイアス電圧を印加しないプラズマCVD法により前記第２層間絶縁膜の上に第２保護絶縁膜を形成する工程を有することを特徴とする付記１３に記載の半導体装置の製造方法。
（付記１５） 前記第２保護絶縁膜を形成する工程の後に、該第２保護絶縁膜、及び前記第２層間絶縁膜に、前記金属配線に至る深さの第２ホールを形成する工程と、
前記第２ホールに第２導電性プラグを形成し、該第２導電性プラグと前記金属配線とを電気的に接続する工程とを有することを特徴とする付記１４に記載の半導体装置の製造方法。
（付記１６） 前記金属配線を形成する工程の後に、該金属配線の上方に最終金属配線を形成する工程と、
前記半導体基板にバイアス電圧を印加しないプラズマCVD法により、前記最終金属配線の上に第３保護絶縁膜を形成する工程とを有することを特徴とする付記１３に記載の半導体装置の製造方法。
（付記１７） 前記第１保護絶縁膜を形成する工程の後に、該第１保護絶縁膜の上方に、前記半導体基板にバイアス電圧を印加しないプラズマCVD法により最終保護絶縁膜を形成する工程と、該最終保護絶縁膜の上に、パッシベーション膜として窒化シリコン膜を形成する工程とを有することを特徴とする付記１に記載の半導体装置の製造方法。
（付記１８） 前記金属配線と前記第２層間絶縁膜とを形成する工程は、前記第１保護絶縁膜の上に前記第２層間絶縁膜を形成した後、該第２層間絶縁膜に配線溝を形成し、該配線溝の中に前記金属配線を形成して行われることを特徴とする付記１２に記載の半導体装置の製造方法。
（付記１９） 前記金属配線の上方に第３層間絶縁膜を形成する工程と、
前記第３層間絶縁膜上に、前記半導体基板にバイアス電圧を印加しないプラズマCVD法で形成された第３保護絶縁膜を含む第４層間絶縁膜を形成する工程と、
前記第３絶縁膜に配線溝を形成する工程と、
前記配線溝に中間金属配線を形成する工程とを有することを特徴とする付記１８に記載の半導体装置の製造方法。
（付記２０） 前記第４層間絶縁膜を形成する工程において、前記第３保護絶縁膜よりも誘電率が低い低誘電率絶縁膜を形成し、該低誘電率絶縁膜と前記第３保護絶縁膜とを前記第４層間絶縁膜とすることを特徴とする付記１９に記載の半導体装置の製造方法。
図１は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１）である。 図２は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その２）である。 図３は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その３）である。 図４は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その４）である。 図５は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その５）である。 図６は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その６）である。 図７は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その７）である。 図８は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その８）である。 図９は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その９）である。 図１０は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１０）である。 図１１は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１１）である。 図１２は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１２）である。 図１３は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１３）である。 図１４は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１４）である。 図１５は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１５）である。 図１６は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その１）である。 図１７は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その２）である。 図１８は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その３）である。 図１９は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その４）である。 図２０は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その５）である。 図２１は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その６）である。 図２２は、本発明の第３実施形態に係る半導体装置の製造途中の断面図（その１）である。 図２３は、本発明の第３実施形態に係る半導体装置の製造途中の断面図（その２）である。 図２４は、本発明の第４実施形態に係る半導体装置の製造途中の断面図（その１）である。 図２５は、本発明の第４実施形態に係る半導体装置の製造途中の断面図（その２）である。 図２６は、本発明の第１〜第４実施形態で使用されるHDPCVD装置の構成図である。
符号の説明
１…シリコン基板、２…素子分離絶縁膜、３ａ…pウェル、３b…nウェル、４…ゲート絶縁膜、５ａ〜５ｃ…ゲート電極、６ａ…n型ソース／ドレインエクステンション、６ｂ…n型ソース／ドレイン領域、６ｃ…p型ソース／ドレインエクステンション、６ｄ…p型ソース／ドレイン領域、７…絶縁性サイドウォール、８ａ、８ｂ…高融点金属シリサイド層、９…カバー膜、１０…下地絶縁膜、１１…第１導電膜、１１ａ…下部電極、１２…強誘電体膜、１２ａ…キャパシタ上部電極、１３…第２導電膜、１３ａ…上部電極、１４…エンキャップ層、１５…第１層間絶縁膜、１６…第１保護絶縁膜、１８ａ…第１ホール、１９…第１導電性プラグ、２０…一層目金属配線、２１…第２層間絶縁膜、２２…第２保護絶縁膜、２４…第３層間絶縁膜、２６…第２ホール、２８…第２導電性プラグ、３０…最終金属配線、３２…第３層間絶縁膜、３４…第４層間絶縁膜、３６…最終保護絶縁膜、３８…パッシベーション膜、４０…第１エッチングストッパ膜、４１…第２層間絶縁膜、４１ａ…第１配線溝、４２…第１拡散防止膜、４３…第１銅膜、４４…一層目金属配線、４５…第４層間絶縁膜、４６…第２エッチングストッパ膜、４７…第３層間絶縁膜、４８…第１低誘電率絶縁膜、４９…第２保護絶縁膜、５０…第１レジストパターン、５０ａ…第１窓、５１…第２ホール、５２…第２レジストパターン、５２ａ…第２窓、５３…第２配線溝、５４…第２拡散防止膜、５５…第２銅膜、５６…中間金属配線、５７…第３エッチングストッパ膜、５８…第５層間絶縁膜、５９…第２低誘電率絶縁膜、６０…カバー絶縁膜、６１…第３ホール、６２…第３配線溝、６３…第３拡散防止膜、６４…第３銅膜、６５…最終金属配線、６６…パッシベーション膜、６７…第６層間絶縁膜、７０…チャンバ、７１…基板載置台、７２…コイル、７３…アンテナ用高周波電源、７４…バイアス用高周波電源、８０…水素拡散防止膜。

Claims (5)

  1. 半導体基板の上に下地絶縁膜を形成する工程と、
    前記下地絶縁膜の上に、下部電極、キャパシタ誘電体膜、及び上部電極を順に形成してなるキャパシタを形成する工程と、
    前記キャパシタを覆う第１層間絶縁膜を形成する工程と、
    前記第１層間絶縁膜の上に、前記半導体基板にバイアス電圧を印加しないプラズマCVD法により第１保護絶縁膜を形成する工程と、
    を有することを特徴とする半導体装置の製造方法。
  2. 前記第１層間絶縁膜を形成した後に、該第１層間絶縁膜の上面を平坦化する工程を有し、
    平坦化された後の前記第１層間絶縁膜の上に前記第１保護絶縁膜を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記第１保護絶縁膜を形成する工程の後に、前記第１層間絶縁膜と前記第１保護絶縁膜とに第１ホールを形成する工程と、該第１ホールの中に第１導電性プラグを形成する工程とを有することを特徴とする請求項１に記載の半導体装置の製造方法。
  4. 前記第１保護絶縁膜の上又は下に水素拡散防止膜を形成する工程を有することを特徴とする請求項３に記載の半導体装置の製造方法。
  5. 前記第１保護絶縁膜を形成する工程の後に、該第１保護絶縁膜の上方に、前記半導体基板にバイアス電圧を印加しないプラズマCVD法により最終保護絶縁膜を形成する工程と、該最終保護絶縁膜の上に、パッシベーション膜として窒化シリコン膜を形成する工程とを有することを特徴とする請求項１に記載の半導体装置の製造方法。
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