JP3165093B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Classifications
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- H—ELECTRICITY
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳ半導体素子
と、高誘電体または強誘電体を容量膜とする容量素子と
を有する半導体装置に関するものである。
と、高誘電体または強誘電体を容量膜とする容量素子と
を有する半導体装置に関するものである。
【０００２】
【従来の技術】以下、従来の半導体装置およびその製造
方法について説明する。
方法について説明する。
【０００３】図５は、従来の半導体装置の断面図であ
る。図５において、シリコン基板１上には、ソース・ド
レーン２、ソース・ドレーン３、ゲート４を備えたＣＭ
ＯＳトランジスタ５が形成されている。ソース・ドレー
ン２、ソース・ドレーン３、ゲート４はそれぞれシリコ
ンで構成されている。シリコン基板１上の酸化膜６およ
びＣＭＯＳトランジスタ５上には、シリコン酸化膜およ
びシリコン窒化膜からなる第１の保護絶縁膜７が形成さ
れている。また、この第１の保護絶縁膜７上には、それ
ぞれ白金膜からなる下部電極８および上部電極９と、こ
れらの間に配された絶縁性金属酸化物からなる容量膜１
０とを有する容量素子１１が形成されている。下部電極
８および上部電極９の材料として白金を用いているの
は、白金は、熱処理時においても容量膜１１に含まれる
金属酸化物と反応せず、また、耐熱性に優れているため
である。
る。図５において、シリコン基板１上には、ソース・ド
レーン２、ソース・ドレーン３、ゲート４を備えたＣＭ
ＯＳトランジスタ５が形成されている。ソース・ドレー
ン２、ソース・ドレーン３、ゲート４はそれぞれシリコ
ンで構成されている。シリコン基板１上の酸化膜６およ
びＣＭＯＳトランジスタ５上には、シリコン酸化膜およ
びシリコン窒化膜からなる第１の保護絶縁膜７が形成さ
れている。また、この第１の保護絶縁膜７上には、それ
ぞれ白金膜からなる下部電極８および上部電極９と、こ
れらの間に配された絶縁性金属酸化物からなる容量膜１
０とを有する容量素子１１が形成されている。下部電極
８および上部電極９の材料として白金を用いているの
は、白金は、熱処理時においても容量膜１１に含まれる
金属酸化物と反応せず、また、耐熱性に優れているため
である。
【０００４】さらに、第１の保護絶縁膜７および容量素
子１１上には、シリコン酸化膜からなる第２の保護絶縁
膜１２が形成されている。この、第２の保護絶縁膜１２
には、下部電極８および上部電極９に通じるコンタクト
ホール１３が設けられている。また、第１の保護絶縁膜
７および第２の保護絶縁膜１２には、ソース・ドレーン
２、３に通じるコンタクトホール１４が設けられてい
る。
子１１上には、シリコン酸化膜からなる第２の保護絶縁
膜１２が形成されている。この、第２の保護絶縁膜１２
には、下部電極８および上部電極９に通じるコンタクト
ホール１３が設けられている。また、第１の保護絶縁膜
７および第２の保護絶縁膜１２には、ソース・ドレーン
２、３に通じるコンタクトホール１４が設けられてい
る。
【０００５】シリコン基板１上のＣＭＯＳトランジスタ
５と、容量素子１１とは、配線層１５により互いに接続
されている。なお、この配線層１５は、シリコン基板側
から順に、チタン層、窒化チタン層、アルミニウム層、
窒化チタン層からなる多層膜である。この配線層のシリ
コン基板１側すなわち、ＣＭＯＳトランジスタ５に接す
る側にチタン層を配するのは、ＣＭＯＳトランジスタ５
のソース・ドレーン２、３、ゲート４の表面にチタンが
拡散し、低抵抗のシリサイドが形成できるためである。
５と、容量素子１１とは、配線層１５により互いに接続
されている。なお、この配線層１５は、シリコン基板側
から順に、チタン層、窒化チタン層、アルミニウム層、
窒化チタン層からなる多層膜である。この配線層のシリ
コン基板１側すなわち、ＣＭＯＳトランジスタ５に接す
る側にチタン層を配するのは、ＣＭＯＳトランジスタ５
のソース・ドレーン２、３、ゲート４の表面にチタンが
拡散し、低抵抗のシリサイドが形成できるためである。
【０００６】次に、従来の半導体装置の製造方法につい
て説明する。図６は、従来の半導体装置の製造工程を示
すものである。まず、図６（ａ）に示すように、シリコ
ン基板上１に、それぞれシリコンで構成されるソース・
ドレーン２、３、ゲート４を備えたＣＭＯＳトランジス
タ５を形成する。次に、図６（ｂ）に示すように、ＣＭ
ＯＳトランジスタ５およびシリコン基板１上に形成され
た酸化膜６上に、第１の保護絶縁膜７を形成し、さらに
その上に第１の白金層８ａ、強誘電体膜１０ａ、第２の
白金層９ａを順次形成する。次に、第１の白金層８ａ、
強誘電体膜１０ａ、および第２の白金層９ａを順次選択
的にエッチングすることにより、図６（ｃ）に示すよう
に、下部電極８、容量膜１０、上部電極９を備えた容量
素子１１を形成する。
て説明する。図６は、従来の半導体装置の製造工程を示
すものである。まず、図６（ａ）に示すように、シリコ
ン基板上１に、それぞれシリコンで構成されるソース・
ドレーン２、３、ゲート４を備えたＣＭＯＳトランジス
タ５を形成する。次に、図６（ｂ）に示すように、ＣＭ
ＯＳトランジスタ５およびシリコン基板１上に形成され
た酸化膜６上に、第１の保護絶縁膜７を形成し、さらに
その上に第１の白金層８ａ、強誘電体膜１０ａ、第２の
白金層９ａを順次形成する。次に、第１の白金層８ａ、
強誘電体膜１０ａ、および第２の白金層９ａを順次選択
的にエッチングすることにより、図６（ｃ）に示すよう
に、下部電極８、容量膜１０、上部電極９を備えた容量
素子１１を形成する。
【０００７】次に、図６（ｄ）に示すように、第１の保
護絶縁膜７および容量素子１１を覆うように第２の保護
絶縁膜１２を形成し、この第２の保護絶縁膜１２に下部
電極８、上部電極９に達するコンタクトホール１３を形
成する。さらに、第２の保護絶縁膜１２および第１の保
護絶縁膜７にＣＭＯＳトランジスタ５のソース・ドレー
ン２、３に達するコンタクトホール１４を形成する。
護絶縁膜７および容量素子１１を覆うように第２の保護
絶縁膜１２を形成し、この第２の保護絶縁膜１２に下部
電極８、上部電極９に達するコンタクトホール１３を形
成する。さらに、第２の保護絶縁膜１２および第１の保
護絶縁膜７にＣＭＯＳトランジスタ５のソース・ドレー
ン２、３に達するコンタクトホール１４を形成する。
【０００８】最後に、図６（ｅ）に示すように、ＣＭＯ
Ｓトランジスタ５、容量素子１１、およびその他の半導
体素子（図示せず）とを互いに電気的に接続するため
に、チタン膜、窒化チタン膜、アルミニウム膜、窒化チ
タン膜を順次、基板全体に形成した後、この４層構造の
膜を選択エッチングすることにより、配線層１５を形成
し、以下、通常の方法により、半導体装置を完成する。
Ｓトランジスタ５、容量素子１１、およびその他の半導
体素子（図示せず）とを互いに電気的に接続するため
に、チタン膜、窒化チタン膜、アルミニウム膜、窒化チ
タン膜を順次、基板全体に形成した後、この４層構造の
膜を選択エッチングすることにより、配線層１５を形成
し、以下、通常の方法により、半導体装置を完成する。
【０００９】
【発明が解決しようとする課題】上記従来の半導体装置
の、白金膜で形成された上部電極は、通常スパッタで形
成されるため、柱状の結晶構造を有する。
の、白金膜で形成された上部電極は、通常スパッタで形
成されるため、柱状の結晶構造を有する。
【００１０】ところが、容量素子の特性を向上し、ＣＭ
ＯＳトランジスタと配線層との良好な接触抵抗を得る目
的で、配線層の形成後に半導体装置の熱処理を行うが、
この熱処理により配線層のチタンが、柱状の結晶構造と
なった白金膜の結晶粒界を通して容量膜中に拡散し、容
量膜と反応して容量素子の特性を劣化してしまうことを
新たに見いだした。
ＯＳトランジスタと配線層との良好な接触抵抗を得る目
的で、配線層の形成後に半導体装置の熱処理を行うが、
この熱処理により配線層のチタンが、柱状の結晶構造と
なった白金膜の結晶粒界を通して容量膜中に拡散し、容
量膜と反応して容量素子の特性を劣化してしまうことを
新たに見いだした。
【００１１】本発明は、容量素子の特性劣化を防止でき
る半導体装置を提供することを目的とする。
る半導体装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に本発明の請求項１記載の半導体装置は、シリコン基板
上に形成され、ソース、ドレイン全面に自己整合的に形
成されたシリサイド領域を有するＭＯＳ半導体素子と、
このＭＯＳ半導体素子を覆う第１の保護絶縁膜と、この
第１の保護絶縁膜上に形成され、かつ下部電極と白金層
を備えた上部電極との間に配された強誘電体で構成され
る容量膜とを有する容量素子と、前記第１の保護絶縁膜
および前記容量素子を覆う第２の保護絶縁膜と、前記Ｍ
ＯＳ半導体素子および前記容量素子上の前記第１の保護
絶縁膜および前記第２の保護絶縁膜に形成されたコンタ
クトホールと、前記第２の保護絶縁膜上に、前記ＭＯＳ
半導体素子および前記容量素子とを電気的に接続するた
めの配線層とを有し、この配線層の最下面がチタンを除
く導電体で構成されることを特徴とするものである。ま
た、本発明の請求項２記載の半導体装置は、請求項１記
載の半導体装置において、前記シリサイド領域が、チタ
ンシリサイド、またはコバルトシリサイド、またはクロ
ムシリサイド、またはモリブデンシリサイド、またはタ
ングステンシリサイド、またはタンタルシリサイド、ま
たはパラジウムシリサイド、または白金シリサイド、ま
たはバナジウムシリサイド、またはジルコニウムシリサ
イドで構成されることを特徴とする。また、本発明の請
求項３記載の半導体装置は、請求項１または請求項２に
記載の半導体装置において、前記配線層が、前記シリコ
ン基板側から順に窒化チタン層、アルミニウム層、窒化
チタン層、または窒化タングステン層、アルミニウム
層、窒化チタン層、または窒化タンタル層、アルミニウ
ム層、窒化チタン層、または窒化タングステン層、アル
ミニウム層、窒化チタン層を積層してなる多層膜で構成
されることを特徴とする。また、本発明の請求項４記載
の半導体装置は、請求項１ないし請求項３のいずれかに
記載の半導体装置において、前記上部電極が酸化イリジ
ウム層を含むことを特徴とする。また、本発明の請求項
５記載の半導体装置の製造方法は、シリコン基板上に形
成され、シリサイド領域を有するMOS半導体素子を形成
する工程と、このMOS半導体素子を覆う第1の保護絶縁膜
を形成する工程と、この第1の保護絶縁膜上に形成さ
れ、かつ下部電極と白金層を備えた上部電極との間に配
された強誘電体で構成される 容量膜とを有する容量素子
を形成する工程と、前記第1の保護絶縁膜および前記容
量素子を覆う第2の保護絶縁膜を形成する工程と、前記M
OS半導体素子および前記容量素子上の前記第1の保護絶
縁膜および前記第2の保護絶縁膜に形成されたコンタク
トホールを形成する工程と、前記第2の保護絶縁膜上
に、前記MOS半導体素子および前記容量素子とを電気的
に接続するための、最下面がチタンを除く導電体である
配線層を形成する工程とを有することを特徴とするもの
である。
に本発明の請求項１記載の半導体装置は、シリコン基板
上に形成され、ソース、ドレイン全面に自己整合的に形
成されたシリサイド領域を有するＭＯＳ半導体素子と、
このＭＯＳ半導体素子を覆う第１の保護絶縁膜と、この
第１の保護絶縁膜上に形成され、かつ下部電極と白金層
を備えた上部電極との間に配された強誘電体で構成され
る容量膜とを有する容量素子と、前記第１の保護絶縁膜
および前記容量素子を覆う第２の保護絶縁膜と、前記Ｍ
ＯＳ半導体素子および前記容量素子上の前記第１の保護
絶縁膜および前記第２の保護絶縁膜に形成されたコンタ
クトホールと、前記第２の保護絶縁膜上に、前記ＭＯＳ
半導体素子および前記容量素子とを電気的に接続するた
めの配線層とを有し、この配線層の最下面がチタンを除
く導電体で構成されることを特徴とするものである。ま
た、本発明の請求項２記載の半導体装置は、請求項１記
載の半導体装置において、前記シリサイド領域が、チタ
ンシリサイド、またはコバルトシリサイド、またはクロ
ムシリサイド、またはモリブデンシリサイド、またはタ
ングステンシリサイド、またはタンタルシリサイド、ま
たはパラジウムシリサイド、または白金シリサイド、ま
たはバナジウムシリサイド、またはジルコニウムシリサ
イドで構成されることを特徴とする。また、本発明の請
求項３記載の半導体装置は、請求項１または請求項２に
記載の半導体装置において、前記配線層が、前記シリコ
ン基板側から順に窒化チタン層、アルミニウム層、窒化
チタン層、または窒化タングステン層、アルミニウム
層、窒化チタン層、または窒化タンタル層、アルミニウ
ム層、窒化チタン層、または窒化タングステン層、アル
ミニウム層、窒化チタン層を積層してなる多層膜で構成
されることを特徴とする。また、本発明の請求項４記載
の半導体装置は、請求項１ないし請求項３のいずれかに
記載の半導体装置において、前記上部電極が酸化イリジ
ウム層を含むことを特徴とする。また、本発明の請求項
５記載の半導体装置の製造方法は、シリコン基板上に形
成され、シリサイド領域を有するMOS半導体素子を形成
する工程と、このMOS半導体素子を覆う第1の保護絶縁膜
を形成する工程と、この第1の保護絶縁膜上に形成さ
れ、かつ下部電極と白金層を備えた上部電極との間に配
された強誘電体で構成される 容量膜とを有する容量素子
を形成する工程と、前記第1の保護絶縁膜および前記容
量素子を覆う第2の保護絶縁膜を形成する工程と、前記M
OS半導体素子および前記容量素子上の前記第1の保護絶
縁膜および前記第2の保護絶縁膜に形成されたコンタク
トホールを形成する工程と、前記第2の保護絶縁膜上
に、前記MOS半導体素子および前記容量素子とを電気的
に接続するための、最下面がチタンを除く導電体である
配線層を形成する工程とを有することを特徴とするもの
である。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図１〜図４を用いて説明する。
て、図１〜図４を用いて説明する。
【００１４】図１は、本発明の実施の形態１における半
導体装置の断面を示すものである。図１において、シリ
コン基板１上には、ソース・ドレーン２、ソース・ドレ
ーン３、ゲート４を備えたＣＭＯＳトランジスタ５が形
成されている。ソース・ドレーン２、３の表面には、従
来の半導体装置のＣＭＯＳトランジスタ５とは異なり、
自己整合的に形成されたシリサイド領域である低抵抗の
チタンシリサイド領域２ａ、３ａがそれぞれ形成されて
いる。また、ゲート４の表面にもシリサイド領域を形成
してもよい。
導体装置の断面を示すものである。図１において、シリ
コン基板１上には、ソース・ドレーン２、ソース・ドレ
ーン３、ゲート４を備えたＣＭＯＳトランジスタ５が形
成されている。ソース・ドレーン２、３の表面には、従
来の半導体装置のＣＭＯＳトランジスタ５とは異なり、
自己整合的に形成されたシリサイド領域である低抵抗の
チタンシリサイド領域２ａ、３ａがそれぞれ形成されて
いる。また、ゲート４の表面にもシリサイド領域を形成
してもよい。
【００１５】シリコン基板１上の酸化膜６およびＣＭＯ
Ｓトランジスタ５上には、シリコン酸化膜およびシリコ
ン窒化膜からなる第１の保護絶縁膜７が形成されてい
る。また、この第１の保護絶縁膜７上には、それぞれ白
金膜からなる下部電極８および上部電極９と、これらの
間に配された絶縁性金属酸化物からなる容量膜１０とを
有する容量素子１１が形成されている。下部電極８およ
び上部電極９の材料として白金を用いるのは、白金は、
熱処理時においても容量膜１０に含まれる金属酸化物と
反応せず、また、耐熱性に優れているためである。
Ｓトランジスタ５上には、シリコン酸化膜およびシリコ
ン窒化膜からなる第１の保護絶縁膜７が形成されてい
る。また、この第１の保護絶縁膜７上には、それぞれ白
金膜からなる下部電極８および上部電極９と、これらの
間に配された絶縁性金属酸化物からなる容量膜１０とを
有する容量素子１１が形成されている。下部電極８およ
び上部電極９の材料として白金を用いるのは、白金は、
熱処理時においても容量膜１０に含まれる金属酸化物と
反応せず、また、耐熱性に優れているためである。
【００１６】容量膜１０を構成する強誘電体としては、
例えばビスマス層状ペロブスカイト構造の絶縁性金属酸
化物が用いられる。一般に強誘電体としては、チタン酸
ジルコン酸鉛やチタン酸バリウムが用いられるが、ビス
マス層状ペロブスカイト構造の強誘電体は、他のものに
比べ、電荷保持能力および分極反転特性に非常に優れて
いるため、これを用いることにより高性能の記憶素子を
製造できる。
例えばビスマス層状ペロブスカイト構造の絶縁性金属酸
化物が用いられる。一般に強誘電体としては、チタン酸
ジルコン酸鉛やチタン酸バリウムが用いられるが、ビス
マス層状ペロブスカイト構造の強誘電体は、他のものに
比べ、電荷保持能力および分極反転特性に非常に優れて
いるため、これを用いることにより高性能の記憶素子を
製造できる。
【００１７】第１の保護絶縁膜７および容量素子１１上
には、シリコン酸化膜からなる第２の保護絶縁膜１２が
形成されている。この、第２の保護絶縁膜１２には、下
部電極８および上部電極９に通じるコンタクトホール１
３が設けられている。また、第１の保護絶縁膜７および
第２の保護絶縁膜１２には、ソース・ドレーン２、３に
通じるコンタクトホール１４が設けられている。
には、シリコン酸化膜からなる第２の保護絶縁膜１２が
形成されている。この、第２の保護絶縁膜１２には、下
部電極８および上部電極９に通じるコンタクトホール１
３が設けられている。また、第１の保護絶縁膜７および
第２の保護絶縁膜１２には、ソース・ドレーン２、３に
通じるコンタクトホール１４が設けられている。
【００１８】シリコン基板１上のＣＭＯＳトランジスタ
５と、容量素子１１とは、配線層１５により互いに接続
されている。なお、この配線層１５は、シリコン基板側
から順に、窒化チタン層、アルミニウム層、窒化チタン
層を積層してなる多層膜である。
５と、容量素子１１とは、配線層１５により互いに接続
されている。なお、この配線層１５は、シリコン基板側
から順に、窒化チタン層、アルミニウム層、窒化チタン
層を積層してなる多層膜である。
【００１９】以上のように、ＣＭＯＳトランジスタ５
の、ソース・ドレーン２、３の最表面がシリサイドで形
成されているため、配線層１５の最下層にチタンを用い
なくても、配線層１５とＣＭＯＳトランジスタとの電気
的接触性は良好であり、また、配線層の最下層にチタン
を用いていないため、チタンが上部電極９を通して容量
膜１０に拡散することによる容量膜の特性劣化を防止す
ることができる。
の、ソース・ドレーン２、３の最表面がシリサイドで形
成されているため、配線層１５の最下層にチタンを用い
なくても、配線層１５とＣＭＯＳトランジスタとの電気
的接触性は良好であり、また、配線層の最下層にチタン
を用いていないため、チタンが上部電極９を通して容量
膜１０に拡散することによる容量膜の特性劣化を防止す
ることができる。
【００２０】図２は、従来の半導体装置の絶縁耐圧と、
実施の形態１における半導体装置の絶縁耐圧とをそれぞ
れ示すものである。図２から明らかなように、本発明に
より、半導体装置の絶縁耐圧が約２０Ｖから約４０Ｖ
（約２倍）に向上する。
実施の形態１における半導体装置の絶縁耐圧とをそれぞ
れ示すものである。図２から明らかなように、本発明に
より、半導体装置の絶縁耐圧が約２０Ｖから約４０Ｖ
（約２倍）に向上する。
【００２１】また、図３は、従来の半導体装置のデータ
保持時間と、実施の形態１における半導体装置のデータ
保持時間とをそれぞれ示すものである。図３から明らか
なように、本発明により、半導体装置のデータ保持時間
が約１年から約１０年（約１０倍）に向上する。
保持時間と、実施の形態１における半導体装置のデータ
保持時間とをそれぞれ示すものである。図３から明らか
なように、本発明により、半導体装置のデータ保持時間
が約１年から約１０年（約１０倍）に向上する。
【００２２】次に、本発明の実施の形態における半導体
装置の製造方法について説明する。図４は、本発明の実
施の形態における半導体装置の製造工程を示すものであ
る。まず、図４（ａ）に示すように、シリコン基板１上
に、それぞれ最表面がシリコンであるソース・ドレイン
２、３、ゲート４を備えたＣＭＯＳトランジスタ５を形
成し、ソース・ドレイン２、３の全体に自己整合的に低
抵抗のチタンシリサイド領域２ａ、３ａをそれぞれ形成
する。
装置の製造方法について説明する。図４は、本発明の実
施の形態における半導体装置の製造工程を示すものであ
る。まず、図４（ａ）に示すように、シリコン基板１上
に、それぞれ最表面がシリコンであるソース・ドレイン
２、３、ゲート４を備えたＣＭＯＳトランジスタ５を形
成し、ソース・ドレイン２、３の全体に自己整合的に低
抵抗のチタンシリサイド領域２ａ、３ａをそれぞれ形成
する。
【００２３】次に、図４（ｂ）に示すように、ＣＭＯＳ
トランジスタ５およびシリコン基板１上に形成された酸
化膜６上に、第１の保護絶縁膜７を形成し、さらにその
上に第１の白金層８ａ、強誘電体膜１０ａ、第２の白金
層９ａを順次形成する。次に、第１の白金層８ａ、強誘
電体膜１０ａ、および第２の白金層９ａを順次選択的に
エッチングすることにより、図４（ｃ）に示すように、
下部電極８、容量膜１０、上部電極９を備えた容量素子
１１を形成する。
トランジスタ５およびシリコン基板１上に形成された酸
化膜６上に、第１の保護絶縁膜７を形成し、さらにその
上に第１の白金層８ａ、強誘電体膜１０ａ、第２の白金
層９ａを順次形成する。次に、第１の白金層８ａ、強誘
電体膜１０ａ、および第２の白金層９ａを順次選択的に
エッチングすることにより、図４（ｃ）に示すように、
下部電極８、容量膜１０、上部電極９を備えた容量素子
１１を形成する。
【００２４】次に、図４（ｄ）に示すように、第１の保
護絶縁膜７および容量素子１１を覆うように第２の保護
絶縁膜１２を形成し、この第２の保護絶縁膜１２に下部
電極８、上部電極９に達するコンタクトホール１３を形
成する。さらに、第２の保護絶縁膜１２および第１の保
護絶縁膜７にＣＭＯＳトランジスタのソース・ドレーン
２、３に達するコンタクトホール１４を形成する。
護絶縁膜７および容量素子１１を覆うように第２の保護
絶縁膜１２を形成し、この第２の保護絶縁膜１２に下部
電極８、上部電極９に達するコンタクトホール１３を形
成する。さらに、第２の保護絶縁膜１２および第１の保
護絶縁膜７にＣＭＯＳトランジスタのソース・ドレーン
２、３に達するコンタクトホール１４を形成する。
【００２５】最後に、図４（ｅ）に示すように、ＣＭＯ
Ｓトランジスタ５、容量素子１１、およびその他の半導
体素子（図示せず）とを互いに電気的に接続するため
に、シリコン基板１側から窒化チタン膜、アルミニウム
膜、窒化チタン膜を順次、基板全体に形成した後、この
３層構造の膜を選択エッチングすることにより、配線層
１５を形成し、以下、通常の方法により、半導体装置を
完成する。
Ｓトランジスタ５、容量素子１１、およびその他の半導
体素子（図示せず）とを互いに電気的に接続するため
に、シリコン基板１側から窒化チタン膜、アルミニウム
膜、窒化チタン膜を順次、基板全体に形成した後、この
３層構造の膜を選択エッチングすることにより、配線層
１５を形成し、以下、通常の方法により、半導体装置を
完成する。
【００２６】なお、配線層１５として、シリコン基板１
側から順に、窒化タングステン層、アルミニウム層、窒
化チタン層、または窒化タンタル層、アルミニウム層、
窒化チタン層、または窒化タングステン層、アルミニウ
ム層、窒化チタン層を積層してなる多層膜を用いてもよ
い。
側から順に、窒化タングステン層、アルミニウム層、窒
化チタン層、または窒化タンタル層、アルミニウム層、
窒化チタン層、または窒化タングステン層、アルミニウ
ム層、窒化チタン層を積層してなる多層膜を用いてもよ
い。
【００２７】また、チタンシリサイド領域２ａ、３ａ
を、コバルトシリサイド、またはクロムシリサイド、ま
たはモリブデンシリサイド、またはタングステンシリサ
イド、またはタンタルシリサイド、またはパラジウムシ
リサイド、または白金シリサイド、またはバナジウムシ
リサイド、またはジルコニウムシリサイドで形成して
も、本発明は、同様に実施できる。
を、コバルトシリサイド、またはクロムシリサイド、ま
たはモリブデンシリサイド、またはタングステンシリサ
イド、またはタンタルシリサイド、またはパラジウムシ
リサイド、または白金シリサイド、またはバナジウムシ
リサイド、またはジルコニウムシリサイドで形成して
も、本発明は、同様に実施できる。
【００２８】さらに、発明の実施の形態においては、Ｃ
ＭＯＳトランジスタを備えた半導体装置について説明し
たが、通常のＭＯＳトランジスタを用いた場合であって
も、本発明は、同様に実施できることは言うまでもな
い。
ＭＯＳトランジスタを備えた半導体装置について説明し
たが、通常のＭＯＳトランジスタを用いた場合であって
も、本発明は、同様に実施できることは言うまでもな
い。
【００２９】
【発明の効果】以上のように、本発明の半導体装置は、
配線層の最下層にチタンを有しないため、容量膜へのチ
タン拡散による容量膜の特性劣化を防止することができ
るものである。これにより、優れた特性の容量素子を有
する半導体装置を得ることができる。
配線層の最下層にチタンを有しないため、容量膜へのチ
タン拡散による容量膜の特性劣化を防止することができ
るものである。これにより、優れた特性の容量素子を有
する半導体装置を得ることができる。
【図１】本発明の実施の形態における半導体装置の断面
図
図
【図２】従来の半導体装置と本発明の実施の形態におけ
る半導体装置との絶縁耐圧を示す図
る半導体装置との絶縁耐圧を示す図
【図３】従来の半導体装置と本発明の実施の形態におけ
る半導体装置とのデータ保持期間を示す図
る半導体装置とのデータ保持期間を示す図
【図４】同半導体装置の製造工程図
【図５】従来の半導体装置の断面図
【図６】従来の半導体装置の製造工程図
１ シリコン基板 ２、３ ソース・ドレーン ２ａ、３ａ チタンシリサイド領域 ４ ゲート ５ ＣＭＯＳトランジスタ ６ 酸化膜 ７ 第１の保護絶縁膜 ８ 下部電極 ８ａ 第１の白金層 ９ 上部電極 ９ａ 第２の白金層 １０ 容量膜 １０ａ 強誘電体膜 １１ 容量素子 １２ 第２の保護絶縁膜 １３、１４ コンタクトホール １５ 配線層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 吾妻 正道 大阪府高槻市幸町１番１号 松下電子工 業株式会社内 (72)発明者 藤井 英治 大阪府高槻市幸町１番１号 松下電子工 業株式会社内 (56)参考文献 特開 平９−148535（ＪＰ，Ａ) 特開 平９−199679（ＪＰ，Ａ) 特開 平９−142844（ＪＰ，Ａ) 米国特許5475248（ＵＳ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/105 H01L 21/28
Claims (5)
- 【請求項１】 シリコン基板上に形成され、ソース、ド
レイン全面に自己整合的に形成されたシリサイド領域を
有するＭＯＳ半導体素子と、このＭＯＳ半導体素子を覆
う第１の保護絶縁膜と、この第１の保護絶縁膜上に形成
され、かつ下部電極と白金層を備えた上部電極との間に
配された強誘電体で構成される容量膜とを有する容量素
子と、前記第１の保護絶縁膜および前記容量素子を覆う
第２の保護絶縁膜と、前記ＭＯＳ半導体素子および前記
容量素子上の前記第１の保護絶縁膜および前記第２の保
護絶縁膜に形成されたコンタクトホールと、前記第２の
保護絶縁膜上に、前記ＭＯＳ半導体素子および前記容量
素子とを電気的に接続するための配線層とを有し、この
配線層の最下面がチタンを除く導電体で構成されること
を特徴とする半導体装置。 - 【請求項２】 前記シリサイド領域が、チタンシリサイ
ド、またはコバルトシリサイド、またはクロムシリサイ
ド、またはモリブデンシリサイド、またはタングステン
シリサイド、またはタンタルシリサイド、またはパラジ
ウムシリサイド、または白金シリサイド、またはバナジ
ウムシリサイド、またはジルコニウムシリサイドで構成
されることを特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記配線層が、前記シリコン基板側から
順に窒化チタン層、アルミニウム層、窒化チタン層、ま
たは窒化タングステン層、アルミニウム層、窒化チタン
層、または窒化タンタル層、アルミニウム層、窒化チタ
ン層、または窒化タングステン層、アルミニウム層、窒
化チタン層を積層してなる多層膜で構成されることを特
徴とする請求項１または請求項２に記載の半導体装置。 - 【請求項４】 前記上部電極が酸化イリジウム層を含む
ことを特徴とする請求項１ないし請求項３のいずれかに
記載の半導体装置。 - 【請求項５】 シリコン基板上に形成され、シリサイド
領域を有するMOS半導体素子を形成する工程と、このMOS
半導体素子を覆う第1の保護絶縁膜を形成する工程と、
この第1の保護絶縁膜上に形成され、かつ下部電極と白
金層を備えた上部電極との間に配された強誘電体で構成
される容量膜とを有する容量素子を形成する工程と、前
記第1の保護絶縁膜および前記容量素子を覆う第2の保護
絶縁膜を形成する工程と、前記MOS半導体素子および前
記容量素子上の前記第1の保護絶縁 膜および前記第2の保
護絶縁膜に形成されたコンタクトホールを形成する工程
と、前記第2の保護絶縁膜上に、前記MOS半導体素子およ
び前記容量素子とを電気的に接続するための、最下面が
チタンを除く導電体である配線層を形成する工程とを有
する半導体装置の製造方法。
Priority Applications (8)
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|---|---|---|---|
| JP31174597A JP3165093B2 (ja) | 1997-11-13 | 1997-11-13 | 半導体装置およびその製造方法 |
| DE69836947T DE69836947T2 (de) | 1997-11-13 | 1998-11-11 | Verbindung zwischen MOS-Transistor und Kapazität |
| TW087118791A TW434883B (en) | 1997-11-13 | 1998-11-11 | Semiconductor device |
| EP98121156A EP0917204B1 (en) | 1997-11-13 | 1998-11-11 | Interconnection between MOS transistor and capacitor |
| US09/190,906 US20020000589A1 (en) | 1997-11-13 | 1998-11-12 | Semiconductor device with capacitor elements substantially free of titanium |
| KR10-1998-0048522A KR100392155B1 (ko) | 1997-11-13 | 1998-11-13 | 반도체장치의제조방법 |
| CNB981249086A CN1187829C (zh) | 1997-11-13 | 1998-11-13 | 制造半导体器件的方法 |
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|---|---|---|---|
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|---|---|
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|---|---|---|---|
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| CN (1) | CN1187829C (ja) |
| DE (1) | DE69836947T2 (ja) |
| TW (1) | TW434883B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7211850B2 (en) | 2003-10-07 | 2007-05-01 | Fujitsu Limited | Semiconductor device with specifically shaped contact holes |
| US8658493B2 (en) | 2007-03-20 | 2014-02-25 | Fujitsu Semiconductor Limited | Manufacturing method of semiconductor device |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6174735B1 (en) * | 1998-10-23 | 2001-01-16 | Ramtron International Corporation | Method of manufacturing ferroelectric memory device useful for preventing hydrogen line degradation |
| JP2001135798A (ja) | 1999-11-10 | 2001-05-18 | Nec Corp | 強誘電体メモリおよび強誘電体メモリ製造方法 |
| JP3907921B2 (ja) * | 2000-06-19 | 2007-04-18 | 富士通株式会社 | 半導体装置の製造方法 |
| CN100583436C (zh) | 2003-09-05 | 2010-01-20 | 富士通微电子株式会社 | 半导体装置及其制造方法 |
| US20050212022A1 (en) * | 2004-03-24 | 2005-09-29 | Greer Edward C | Memory cell having an electric field programmable storage element, and method of operating same |
| US7115522B2 (en) * | 2004-07-09 | 2006-10-03 | Kabushiki Kaisha Toshiba | Method for manufacturing semiconductor device |
| JP4935192B2 (ja) * | 2006-05-31 | 2012-05-23 | 三菱電機株式会社 | 半導体装置 |
| US8723654B2 (en) | 2010-07-09 | 2014-05-13 | Cypress Semiconductor Corporation | Interrupt generation and acknowledgment for RFID |
| US9846664B2 (en) | 2010-07-09 | 2017-12-19 | Cypress Semiconductor Corporation | RFID interface and interrupt |
| US9092582B2 (en) | 2010-07-09 | 2015-07-28 | Cypress Semiconductor Corporation | Low power, low pin count interface for an RFID transponder |
| KR101711191B1 (ko) * | 2010-10-28 | 2017-03-02 | 삼성디스플레이 주식회사 | 유기 발광 표시 장치 및 그 제조방법 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59175763A (ja) * | 1983-03-25 | 1984-10-04 | Fujitsu Ltd | 半導体装置 |
| US5027185A (en) | 1988-06-06 | 1991-06-25 | Industrial Technology Research Institute | Polycide gate FET with salicide |
| US5053917A (en) | 1989-08-30 | 1991-10-01 | Nec Corporation | Thin film capacitor and manufacturing method thereof |
| DE69132627T2 (de) | 1990-09-28 | 2001-10-11 | Ramtron Int Corp | Halbleiter-bauteil |
| KR950005259B1 (ko) * | 1991-11-27 | 1995-05-22 | 삼성전자주식회사 | 반도체 장치의 제조방법 |
| KR950012123B1 (ko) | 1993-08-11 | 1995-10-14 | 대우전자주식회사 | 로울러식 저면 흡입구를 갖는 진공청소기 |
| JP3045928B2 (ja) * | 1994-06-28 | 2000-05-29 | 松下電子工業株式会社 | 半導体装置およびその製造方法 |
| US5566045A (en) | 1994-08-01 | 1996-10-15 | Texas Instruments, Inc. | High-dielectric-constant material electrodes comprising thin platinum layers |
| US5489548A (en) * | 1994-08-01 | 1996-02-06 | Texas Instruments Incorporated | Method of forming high-dielectric-constant material electrodes comprising sidewall spacers |
| JPH08148561A (ja) | 1994-11-16 | 1996-06-07 | Mitsubishi Electric Corp | 半導体装置とその製造方法 |
| KR960026249A (ko) * | 1994-12-12 | 1996-07-22 | 윌리엄 이. 힐러 | 고압, 저온 반도체 갭 충진 프로세스 |
| US5648673A (en) | 1994-12-28 | 1997-07-15 | Nippon Steel Corporation | Semiconductor device having metal silicide film on impurity diffused layer or conductive layer |
| CN1075243C (zh) * | 1994-12-28 | 2001-11-21 | 松下电器产业株式会社 | 集成电路用电容元件及其制造方法 |
| US5625233A (en) * | 1995-01-13 | 1997-04-29 | Ibm Corporation | Thin film multi-layer oxygen diffusion barrier consisting of refractory metal, refractory metal aluminide, and aluminum oxide |
| US5976769A (en) * | 1995-07-14 | 1999-11-02 | Texas Instruments Incorporated | Intermediate layer lithography |
-
1997
- 1997-11-13 JP JP31174597A patent/JP3165093B2/ja not_active Expired - Fee Related
-
1998
- 1998-11-11 TW TW087118791A patent/TW434883B/zh not_active IP Right Cessation
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- 1998-11-13 KR KR10-1998-0048522A patent/KR100392155B1/ko not_active IP Right Cessation
- 1998-11-13 CN CNB981249086A patent/CN1187829C/zh not_active Expired - Fee Related
-
2002
- 2002-06-20 US US10/177,781 patent/US6573111B2/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7211850B2 (en) | 2003-10-07 | 2007-05-01 | Fujitsu Limited | Semiconductor device with specifically shaped contact holes |
| US8658493B2 (en) | 2007-03-20 | 2014-02-25 | Fujitsu Semiconductor Limited | Manufacturing method of semiconductor device |
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| EP0917204A1 (en) | 1999-05-19 |
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