JP2001345690A - パワーオンリセット回路 - Google Patents
パワーオンリセット回路Info
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- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356008—Bistable circuits ensuring a predetermined initial state when the supply voltage has been applied; storing the actual state when the supply voltage fails
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
- H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
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Abstract
(57)【要約】
【課題】 低消費電力・低電源電圧の半導体装置でも使
用可能なパワーオンリセット回路を提供する。 【解決手段】 ＰＯＲ回路１において、電源が投入され
ると、インバータ３５の出力信号が「Ｈ」レベルになっ
てＮチャネルＭＯＳトランジスタ３が導通し、ノードＮ
１の電位Ｖ１はＰチャネルＭＯＳトランジスタ２の導通
抵抗値Ｒ２とＮチャネルＭＯＳトランジスタ３の導通抵
抗値Ｒ３で電源電圧ＶＤＤを分圧した電位になる。信号
ＰＯＲ♯が反転するときの電源電圧ＶＤＤ＝Ｖｒｅｓ
は、インバータ１５のしきい値電圧を０．８Ｖとし、Ｒ
２：Ｒ３＝２：３とすると、Ｖｒｅｓ＝１．３３Ｖとな
る。したがって、このＰＯＲ回路１は、ＭＯＳトランジ
スタのしきい値電圧が０．８Ｖの１．５Ｖ品でも十分使
用可能である。
用可能なパワーオンリセット回路を提供する。 【解決手段】 ＰＯＲ回路１において、電源が投入され
ると、インバータ３５の出力信号が「Ｈ」レベルになっ
てＮチャネルＭＯＳトランジスタ３が導通し、ノードＮ
１の電位Ｖ１はＰチャネルＭＯＳトランジスタ２の導通
抵抗値Ｒ２とＮチャネルＭＯＳトランジスタ３の導通抵
抗値Ｒ３で電源電圧ＶＤＤを分圧した電位になる。信号
ＰＯＲ♯が反転するときの電源電圧ＶＤＤ＝Ｖｒｅｓ
は、インバータ１５のしきい値電圧を０．８Ｖとし、Ｒ
２：Ｒ３＝２：３とすると、Ｖｒｅｓ＝１．３３Ｖとな
る。したがって、このＰＯＲ回路１は、ＭＯＳトランジ
スタのしきい値電圧が０．８Ｖの１．５Ｖ品でも十分使
用可能である。
Description
【０００１】
【発明の属する技術分野】この発明はパワーオンリセッ
ト回路に関し、特に、半導体装置に内蔵され、電源投入
時に半導体装置をリセットするためのリセット信号を生
成するパワーオンリセット回路に関する。
ト回路に関し、特に、半導体装置に内蔵され、電源投入
時に半導体装置をリセットするためのリセット信号を生
成するパワーオンリセット回路に関する。
【０００２】
【従来の技術】従来より、半導体集積回路装置（たとえ
ばＤＲＡＭ、ＳＲＡＭ）には、外部電源電圧ＶＤＤの投
入時に内部回路をリセットするためのパワーオンリセッ
ト回路（以下、ＰＯＲ回路と称す）が設けられている。
ばＤＲＡＭ、ＳＲＡＭ）には、外部電源電圧ＶＤＤの投
入時に内部回路をリセットするためのパワーオンリセッ
ト回路（以下、ＰＯＲ回路と称す）が設けられている。
【０００３】ＰＯＲ回路の出力信号ＰＯＲ♯は、外部電
源電圧ＶＤＤが０Ｖから所定の電圧Ｖｒｅｓになるまで
は「Ｌ」レベルであり、外部電源電圧ＶＤＤがＶｒｅｓ
を越えると「Ｈ」レベルになる。電圧Ｖｒｅｓは、製品
が正常に動作する電源電圧の保証範囲よりも低く設定さ
れる。たとえば製品が３．３Ｖ品であれば、電源電圧の
保証範囲は通常３．０〜３．６Ｖであるので、Ｖｒｅｓ
は２．５Ｖ程度に設定される。電源電圧ＶＤＤがＶｒｅ
ｓ以下で信号ＰＯＲ♯が「Ｌ」レベルの期間に、半導体
集積回路装置の内部回路、具体的にはメモリデバイスの
冗長回路、各種レジスタあるいは各種ステートマシンの
初期化が行なわれる。
源電圧ＶＤＤが０Ｖから所定の電圧Ｖｒｅｓになるまで
は「Ｌ」レベルであり、外部電源電圧ＶＤＤがＶｒｅｓ
を越えると「Ｈ」レベルになる。電圧Ｖｒｅｓは、製品
が正常に動作する電源電圧の保証範囲よりも低く設定さ
れる。たとえば製品が３．３Ｖ品であれば、電源電圧の
保証範囲は通常３．０〜３．６Ｖであるので、Ｖｒｅｓ
は２．５Ｖ程度に設定される。電源電圧ＶＤＤがＶｒｅ
ｓ以下で信号ＰＯＲ♯が「Ｌ」レベルの期間に、半導体
集積回路装置の内部回路、具体的にはメモリデバイスの
冗長回路、各種レジスタあるいは各種ステートマシンの
初期化が行なわれる。
【０００４】一方、半導体集積回路装置においては、Ｍ
ＯＳトランジスタの微細化に伴って電源電圧もスケーリ
ングされ、当初は５Ｖであった電源電圧が３．３Ｖある
いは２．５Ｖにスケーリングされ、さらには１．８Ｖあ
るいは１．５Ｖにスケーリングされつつある。これに伴
い、ＰＯＲ回路のＶｒｅｓもスケーリングされている。
ＯＳトランジスタの微細化に伴って電源電圧もスケーリ
ングされ、当初は５Ｖであった電源電圧が３．３Ｖある
いは２．５Ｖにスケーリングされ、さらには１．８Ｖあ
るいは１．５Ｖにスケーリングされつつある。これに伴
い、ＰＯＲ回路のＶｒｅｓもスケーリングされている。
【０００５】図９は、そのようなＰＯＲ回路３０の構成
を示す回路図である。このようなＰＯＲ回路３０は、た
とえば米国特許５，７０３，５１０号に開示されてい
る。
を示す回路図である。このようなＰＯＲ回路３０は、た
とえば米国特許５，７０３，５１０号に開示されてい
る。
【０００６】図９において、このＰＯＲ回路３０は、Ｐ
チャネルＭＯＳトランジスタ３１、ＮチャネルＭＯＳト
ランジスタ３２、キャパシタ３３，３４、およびＣＭＯ
Ｓインバータ３５〜３７を含む。ＰチャネルＭＯＳトラ
ンジスタ３１は、電源電位ＶＤＤのラインとノードＮ１
との間に接続され、そのゲートはノードＮ１に接続され
ている。ＰチャネルＭＯＳトランジスタ３１は、ダイオ
ード素子を構成する。ＮチャネルＭＯＳトランジスタ３
２は、ノードＮ１と接地電位ＧＮＤのラインとの間に接
続され、そのゲートは電源電位ＶＤＤのラインに接続さ
れる。ＮチャネルＭＯＳトランジスタ３２は、高い抵抗
値を有する抵抗素子を構成する。キャパシタ３３は、ノ
ードＮ１と接地電位ＧＮＤのラインとの間に接続され
る。
チャネルＭＯＳトランジスタ３１、ＮチャネルＭＯＳト
ランジスタ３２、キャパシタ３３，３４、およびＣＭＯ
Ｓインバータ３５〜３７を含む。ＰチャネルＭＯＳトラ
ンジスタ３１は、電源電位ＶＤＤのラインとノードＮ１
との間に接続され、そのゲートはノードＮ１に接続され
ている。ＰチャネルＭＯＳトランジスタ３１は、ダイオ
ード素子を構成する。ＮチャネルＭＯＳトランジスタ３
２は、ノードＮ１と接地電位ＧＮＤのラインとの間に接
続され、そのゲートは電源電位ＶＤＤのラインに接続さ
れる。ＮチャネルＭＯＳトランジスタ３２は、高い抵抗
値を有する抵抗素子を構成する。キャパシタ３３は、ノ
ードＮ１と接地電位ＧＮＤのラインとの間に接続され
る。
【０００７】インバータ３５は、ＰチャネルＭＯＳトラ
ンジスタ３８およびＮチャネルＭＯＳトランジスタ３９
を含む。ＰチャネルＭＯＳトランジスタ３８は、電源電
位ＶＤＤのラインとノードＮ２との間に接続され、その
ゲートはノードＮ１に接続される。ＮチャネルＭＯＳト
ランジスタ３９は、ノードＮ２と接地電位ＧＮＤのライ
ンとの間に接続され、そのゲートはノードＮ１に接続さ
れる。
ンジスタ３８およびＮチャネルＭＯＳトランジスタ３９
を含む。ＰチャネルＭＯＳトランジスタ３８は、電源電
位ＶＤＤのラインとノードＮ２との間に接続され、その
ゲートはノードＮ１に接続される。ＮチャネルＭＯＳト
ランジスタ３９は、ノードＮ２と接地電位ＧＮＤのライ
ンとの間に接続され、そのゲートはノードＮ１に接続さ
れる。
【０００８】インバータ３６は、ＰチャネルＭＯＳトラ
ンジスタ４０およびＮチャネルＭＯＳトランジスタ４１
を含む。ＰチャネルＭＯＳトランジスタ４０は、電源電
位ＶＤＤのラインとノードＮ１との間に接続され、その
ゲートはノードＮ２に接続される。ＮチャネルＭＯＳト
ランジスタ４１は、ノードＮ１と接地電位ＧＮＤのライ
ンとの間に接続され、そのゲートはノードＮ２に接続さ
れる。インバータ３５と３６は、ラッチ回路を構成す
る。
ンジスタ４０およびＮチャネルＭＯＳトランジスタ４１
を含む。ＰチャネルＭＯＳトランジスタ４０は、電源電
位ＶＤＤのラインとノードＮ１との間に接続され、その
ゲートはノードＮ２に接続される。ＮチャネルＭＯＳト
ランジスタ４１は、ノードＮ１と接地電位ＧＮＤのライ
ンとの間に接続され、そのゲートはノードＮ２に接続さ
れる。インバータ３５と３６は、ラッチ回路を構成す
る。
【０００９】キャパシタ３４は、電源電位ＶＤＤのライ
ンとノードＮ２との間に接続される。ノードＮ２は、イ
ンバータ３７の入力ノードに接続される。インバータ３
７の出力信号が信号ＰＯＲ♯となる。
ンとノードＮ２との間に接続される。ノードＮ２は、イ
ンバータ３７の入力ノードに接続される。インバータ３
７の出力信号が信号ＰＯＲ♯となる。
【００１０】ここで、このＰＯＲ回路３０のＶｒｅｓに
ついて説明する。このＰＯＲ回路３０では、上記米国特
許５，７０３，５１０号のＰＯＲ回路よりも低いＶｒｅ
ｓを得るため、電源電位ＶＤＤのラインとノードＮ１と
の間に接続されるダイオード素子（ＰチャネルＭＯＳト
ランジスタ３１）を２段から１段に減らすとともに、イ
ンバータ３５のしきい値電圧ＶＴＣをＮチャネルＭＯＳ
トランジスタ３９のしきい値電圧ＶＴＮまで下げてい
る。
ついて説明する。このＰＯＲ回路３０では、上記米国特
許５，７０３，５１０号のＰＯＲ回路よりも低いＶｒｅ
ｓを得るため、電源電位ＶＤＤのラインとノードＮ１と
の間に接続されるダイオード素子（ＰチャネルＭＯＳト
ランジスタ３１）を２段から１段に減らすとともに、イ
ンバータ３５のしきい値電圧ＶＴＣをＮチャネルＭＯＳ
トランジスタ３９のしきい値電圧ＶＴＮまで下げてい
る。
【００１１】すなわち、ＣＭＯＳインバータ３５のしき
い値電圧ＶＴＣは、次式で表わされる。
い値電圧ＶＴＣは、次式で表わされる。
【００１２】
【数１】
【００１３】但し、ＶＴＰはＰチャネルＭＯＳトランジ
スタ３８のしきい値電圧であり、β RはＮチャネルＭＯ
Ｓトランジスタ３９のβNとＰチャネルＭＯＳトランジ
スタ３８のβPの比βN／βPである。また、βNはＮチャ
ネルＭＯＳトランジスタ３９のゲート幅ＷNとゲート長
ＬNの比ＷN／ＬN、βPはＰチャネルＭＯＳトランジスタ
３８のゲート幅ＷPとゲート長ＬPの比ＷP／ＬPである。
したがって、βN＝ＷN／ＬNおよびβP＝ＷP／ＬPを調整
することにより、βR＝βN／βPを１よりも十分に大き
くすることができ、ＶＴＣ≒ＶＴＮとすることができ
る。
スタ３８のしきい値電圧であり、β RはＮチャネルＭＯ
Ｓトランジスタ３９のβNとＰチャネルＭＯＳトランジ
スタ３８のβPの比βN／βPである。また、βNはＮチャ
ネルＭＯＳトランジスタ３９のゲート幅ＷNとゲート長
ＬNの比ＷN／ＬN、βPはＰチャネルＭＯＳトランジスタ
３８のゲート幅ＷPとゲート長ＬPの比ＷP／ＬPである。
したがって、βN＝ＷN／ＬNおよびβP＝ＷP／ＬPを調整
することにより、βR＝βN／βPを１よりも十分に大き
くすることができ、ＶＴＣ≒ＶＴＮとすることができ
る。
【００１４】一方、ノードＮ１が「Ｌ」レベルのとき、
インバータ３６のＰチャネルＭＯＳトランジスタ４０が
非導通になり、ＮチャネルＭＯＳトランジスタ４１は導
通している。ＮチャネルＭＯＳトランジスタ４１のβN
を十分に小さくしておくと、ノードＮ１の電位Ｖ１は、
Ｖ１≒ＶＤＤ−ＶＴＰとなる。但し、ＶＴＰは、Ｐチャ
ネルＭＯＳトランジスタ４１のしきい値電圧である。
インバータ３６のＰチャネルＭＯＳトランジスタ４０が
非導通になり、ＮチャネルＭＯＳトランジスタ４１は導
通している。ＮチャネルＭＯＳトランジスタ４１のβN
を十分に小さくしておくと、ノードＮ１の電位Ｖ１は、
Ｖ１≒ＶＤＤ−ＶＴＰとなる。但し、ＶＴＰは、Ｐチャ
ネルＭＯＳトランジスタ４１のしきい値電圧である。
【００１５】ノードＮ１の電位Ｖ１がインバータ３５の
しきい値電位ＶＴＮを越えると、ノードＮ１の電位Ｖ１
が「Ｌ」レベルから「Ｈ」レベルに反転する。したがっ
て、ノードＮ１の電位Ｖ１が「Ｌ」レベルから「Ｈ」レ
ベルに反転するときの電源電圧ＶＤＤであるＶｒｅｓ
は、Ｖｒｅｓ＝ＶＴＮ＋ＶＴＰとなる。
しきい値電位ＶＴＮを越えると、ノードＮ１の電位Ｖ１
が「Ｌ」レベルから「Ｈ」レベルに反転する。したがっ
て、ノードＮ１の電位Ｖ１が「Ｌ」レベルから「Ｈ」レ
ベルに反転するときの電源電圧ＶＤＤであるＶｒｅｓ
は、Ｖｒｅｓ＝ＶＴＮ＋ＶＴＰとなる。
【００１６】図１０は、図９で示したＰＯＲ回路３０の
動作を示すタイムチャートである。図１０において、初
期状態では、ノードＮ１は、高抵抗の抵抗素子（Ｎチャ
ネルＭＯＳトランジスタ３２）を介して接地されている
ので、接地電位ＧＮＤとなっている。ある時刻ｔ０に外
部電源電位ＶＤＤが投入され、電源電位ＶＤＤは１．８
Ｖまで時間に比例して上昇するものとする。電源電位Ｖ
ＤＤが上昇してＶＤＤ＞ＶＴＰになると、ダイオード素
子（ＮチャネルＭＯＳトランジスタ３１）がオンしてノ
ードＮ１の電位Ｖ１はＶ１＝ＶＤＤ−ＶＴＰとなる。
動作を示すタイムチャートである。図１０において、初
期状態では、ノードＮ１は、高抵抗の抵抗素子（Ｎチャ
ネルＭＯＳトランジスタ３２）を介して接地されている
ので、接地電位ＧＮＤとなっている。ある時刻ｔ０に外
部電源電位ＶＤＤが投入され、電源電位ＶＤＤは１．８
Ｖまで時間に比例して上昇するものとする。電源電位Ｖ
ＤＤが上昇してＶＤＤ＞ＶＴＰになると、ダイオード素
子（ＮチャネルＭＯＳトランジスタ３１）がオンしてノ
ードＮ１の電位Ｖ１はＶ１＝ＶＤＤ−ＶＴＰとなる。
【００１７】時刻ｔ１においてノードＮ１の電位Ｖ１＝
ＶＤＤ−ＶＴＰがインバータ３５のしきい値電位ＶＴＮ
を越えると、インバータ３５の出力レベルが「Ｈ」レベ
ルから「Ｌ」レベルに反転してインバータ３６の出力レ
ベルが「Ｌ」レベルから「Ｈ」レベルに反転し、ノード
Ｎ１の電位Ｖ１がＶＤＤ−ＶＴＰからＶＤＤに立上が
る。このときの電源電圧ＶＤＤがＶｒｅｓであり、この
ＰＯＲ回路３０ではＶｒｅｓ＝ＶＴＮ＋ＶＴＰである。
したがって、信号ＰＯＲ♯は、時刻ｔ０〜ｔ１では
「Ｌ」レベルであり、時刻ｔ１で「Ｈ」レベルに立上が
る。この後で電源電圧ＶＤＤがＶＴＮよりも高い範囲で
変動してもＶ１＝ＶＤＤとなり、信号ＰＯＲ♯は「Ｈ」
レベルのまま変化しない（時刻ｔ１〜ｔ７）。電源電圧
ＶＤＤが低下してＶＴＮよりも低くなると（時刻ｔ
８）、ＭＯＳトランジスタ３１，３８，３９，４０，４
１が非導通になり、キャパシタ３３に蓄積されていた電
荷が高抵抗の抵抗素子（ＮチャネルＭＯＳトランジスタ
３２）を介して放電され、ＰＯＲ回路３０は初期状態に
戻る。
ＶＤＤ−ＶＴＰがインバータ３５のしきい値電位ＶＴＮ
を越えると、インバータ３５の出力レベルが「Ｈ」レベ
ルから「Ｌ」レベルに反転してインバータ３６の出力レ
ベルが「Ｌ」レベルから「Ｈ」レベルに反転し、ノード
Ｎ１の電位Ｖ１がＶＤＤ−ＶＴＰからＶＤＤに立上が
る。このときの電源電圧ＶＤＤがＶｒｅｓであり、この
ＰＯＲ回路３０ではＶｒｅｓ＝ＶＴＮ＋ＶＴＰである。
したがって、信号ＰＯＲ♯は、時刻ｔ０〜ｔ１では
「Ｌ」レベルであり、時刻ｔ１で「Ｈ」レベルに立上が
る。この後で電源電圧ＶＤＤがＶＴＮよりも高い範囲で
変動してもＶ１＝ＶＤＤとなり、信号ＰＯＲ♯は「Ｈ」
レベルのまま変化しない（時刻ｔ１〜ｔ７）。電源電圧
ＶＤＤが低下してＶＴＮよりも低くなると（時刻ｔ
８）、ＭＯＳトランジスタ３１，３８，３９，４０，４
１が非導通になり、キャパシタ３３に蓄積されていた電
荷が高抵抗の抵抗素子（ＮチャネルＭＯＳトランジスタ
３２）を介して放電され、ＰＯＲ回路３０は初期状態に
戻る。
【００１８】
【発明が解決しようとする課題】ところで、半導体集積
回路装置の電源電圧ＶＤＤがスケーリングされて下げら
れると、それに伴ってＭＯＳトランジスタのしきい値電
圧も下げられるべきであるが、実際には、リーク電流を
抑えて低消費電力化を図るため、ＭＯＳトランジスタの
しきい値電圧はスケーリングされない。すなわち５Ｖ品
および３Ｖ品ではＭＯＳトランジスタのしきい値電圧は
０．８Ｖであったが、１．８Ｖ品および１．５Ｖ品でも
ＭＯＳトランジスタのしきい値電圧は０．８Ｖのまま維
持されている。したがって、図９のＰＯＲ回路３０のＶ
ｒｅｓは、Ｖｒｅｓ＝ＶＴＮ＋ＶＴＰ＝０．８＋０．８
＝１．６Ｖとなる。
回路装置の電源電圧ＶＤＤがスケーリングされて下げら
れると、それに伴ってＭＯＳトランジスタのしきい値電
圧も下げられるべきであるが、実際には、リーク電流を
抑えて低消費電力化を図るため、ＭＯＳトランジスタの
しきい値電圧はスケーリングされない。すなわち５Ｖ品
および３Ｖ品ではＭＯＳトランジスタのしきい値電圧は
０．８Ｖであったが、１．８Ｖ品および１．５Ｖ品でも
ＭＯＳトランジスタのしきい値電圧は０．８Ｖのまま維
持されている。したがって、図９のＰＯＲ回路３０のＶ
ｒｅｓは、Ｖｒｅｓ＝ＶＴＮ＋ＶＴＰ＝０．８＋０．８
＝１．６Ｖとなる。
【００１９】しかし、１．８Ｖ品の電源電圧の保証範囲
は１．６２〜１．９８Ｖであり、Ｖｒｅｓ＝１．６Ｖで
はマージンが小さすぎる。また、１．５Ｖ品には、図９
のＰＯＲ回路３０は使用できない。
は１．６２〜１．９８Ｖであり、Ｖｒｅｓ＝１．６Ｖで
はマージンが小さすぎる。また、１．５Ｖ品には、図９
のＰＯＲ回路３０は使用できない。
【００２０】それゆえに、この発明の主たる目的は、低
消費電力で低電源電圧の半導体装置でも使用可能なパワ
ーオンリセット回路を提供することである。
消費電力で低電源電圧の半導体装置でも使用可能なパワ
ーオンリセット回路を提供することである。
【００２１】
【課題を解決するための手段】この発明に係るパワーオ
ンリセット回路は、半導体装置に内蔵され、電源投入時
に半導体装置をリセットするためのリセット信号を生成
するパワーオンリセット回路であって、電源電位および
基準電位が与えられたことに応じてリセット信号を活性
化レベルにし、その入力ノードの電位が予め定められた
しきい値電位を越えたことに応じてリセット信号を非活
性化レベルにするインバータと、その一方電極が電源電
位を受け、その他方電極がインバータの入力ノードに接
続された第１の抵抗素子と、その第１の電極が基準電位
を受け、その第２の電極がインバータの入力ノードに接
続され、リセット信号が活性化レベルにされたことに応
じて導通する第１の導電形式の第１のトランジスタとを
備えたものである。
ンリセット回路は、半導体装置に内蔵され、電源投入時
に半導体装置をリセットするためのリセット信号を生成
するパワーオンリセット回路であって、電源電位および
基準電位が与えられたことに応じてリセット信号を活性
化レベルにし、その入力ノードの電位が予め定められた
しきい値電位を越えたことに応じてリセット信号を非活
性化レベルにするインバータと、その一方電極が電源電
位を受け、その他方電極がインバータの入力ノードに接
続された第１の抵抗素子と、その第１の電極が基準電位
を受け、その第２の電極がインバータの入力ノードに接
続され、リセット信号が活性化レベルにされたことに応
じて導通する第１の導電形式の第１のトランジスタとを
備えたものである。
【００２２】好ましくは、第１の抵抗素子は、その第１
の電極が電源電位を受け、その他方電極がインバータの
入力ノードに接続され、その入力電極が基準電位を受け
る第２の導電形式の第２のトランジスタを含む。
の電極が電源電位を受け、その他方電極がインバータの
入力ノードに接続され、その入力電極が基準電位を受け
る第２の導電形式の第２のトランジスタを含む。
【００２３】また好ましくは、インバータは、その第１
の電極が電源電位を受け、その第２の電極がインバータ
の出力ノードに接続され、その入力電極がインバータの
入力ノードに接続された第２の導電形式の第３のトラン
ジスタと、その第１の電極が基準電位を受け、その第２
の電極が出力ノードに接続され、その入力電極が入力ノ
ードに接続された第１の導電形式の第４のトランジスタ
とを含み、予め定められたしきい値電位は、第４のトラ
ンジスタのしきい値電位に略等しくされている。
の電極が電源電位を受け、その第２の電極がインバータ
の出力ノードに接続され、その入力電極がインバータの
入力ノードに接続された第２の導電形式の第３のトラン
ジスタと、その第１の電極が基準電位を受け、その第２
の電極が出力ノードに接続され、その入力電極が入力ノ
ードに接続された第１の導電形式の第４のトランジスタ
とを含み、予め定められたしきい値電位は、第４のトラ
ンジスタのしきい値電位に略等しくされている。
【００２４】また好ましくは、その一方電極が基準電位
を受け、その他方電極がインバータの入力ノードに接続
された第１のキャパシタと、その一方電極が電源電位を
受け、その他方電極がインバータの出力ノードに接続さ
れた第２のキャパシタとがさらに設けられる。
を受け、その他方電極がインバータの入力ノードに接続
された第１のキャパシタと、その一方電極が電源電位を
受け、その他方電極がインバータの出力ノードに接続さ
れた第２のキャパシタとがさらに設けられる。
【００２５】また好ましくは、第１のキャパシタは、そ
の第１および第２の電極がともに基準電位を受け、その
入力電極がインバータの入力ノードに接続された第１の
導電形式の第５のトランジスタを含み、第２のキャパシ
タは、その第１および第２の電極がともに電源電位を受
け、その入力電極がインバータの出力ノードに接続され
た第２の導電形式の第６のトランジスタを含む。
の第１および第２の電極がともに基準電位を受け、その
入力電極がインバータの入力ノードに接続された第１の
導電形式の第５のトランジスタを含み、第２のキャパシ
タは、その第１および第２の電極がともに電源電位を受
け、その入力電極がインバータの出力ノードに接続され
た第２の導電形式の第６のトランジスタを含む。
【００２６】また好ましくは、その第１の電極および入
力電極がともに基準電位を受け、その第２の電極がイン
バータの入力ノードに接続された第１の導電形式の第７
のトランジスタと、その第１の電極および入力電極がと
もに電源電位を受け、その第２の電極がインバータの出
力ノードに接続された第２の導電形式の第８のトランジ
スタとがさらに設けられる。
力電極がともに基準電位を受け、その第２の電極がイン
バータの入力ノードに接続された第１の導電形式の第７
のトランジスタと、その第１の電極および入力電極がと
もに電源電位を受け、その第２の電極がインバータの出
力ノードに接続された第２の導電形式の第８のトランジ
スタとがさらに設けられる。
【００２７】また好ましくは、その一方電極が基準電位
を受け、その他方電極がインバータの入力ノードに接続
された第２の抵抗素子がさらに設けられる。
を受け、その他方電極がインバータの入力ノードに接続
された第２の抵抗素子がさらに設けられる。
【００２８】また好ましくは、第２の抵抗素子は、その
第１の電極が基準電位を受け、その第２の電極がインバ
ータの入力ノードに接続され、その入力電極が電源電位
を受ける第１の導電形式の第９のトランジスタを含む。
第１の電極が基準電位を受け、その第２の電極がインバ
ータの入力ノードに接続され、その入力電極が電源電位
を受ける第１の導電形式の第９のトランジスタを含む。
【００２９】また好ましくは、その第１の電極が電源電
位を受け、その第２の電極がインバータの入力ノードに
接続された第１の導電形式の第１０のトランジスタと、
その一方電極が電源電位を受け、その他方電極が第１０
のトランジスタの入力電極に接続された第３の抵抗素子
と、その一方電極が基準電位を受け、その他方電極が第
１０のトランジスタの入力電極に接続された第３のキャ
パシタとがさらに設けられる。
位を受け、その第２の電極がインバータの入力ノードに
接続された第１の導電形式の第１０のトランジスタと、
その一方電極が電源電位を受け、その他方電極が第１０
のトランジスタの入力電極に接続された第３の抵抗素子
と、その一方電極が基準電位を受け、その他方電極が第
１０のトランジスタの入力電極に接続された第３のキャ
パシタとがさらに設けられる。
【００３０】また好ましくは、第３の抵抗素子は、その
第１の電極が電源電位を受け、その第２の電極がインバ
ータの入力ノードに接続され、その入力電極が基準電位
を受ける第２の導電形式の第１１のトランジスタを含
む。
第１の電極が電源電位を受け、その第２の電極がインバ
ータの入力ノードに接続され、その入力電極が基準電位
を受ける第２の導電形式の第１１のトランジスタを含
む。
【００３１】また好ましくは、電源電位のラインとイン
バータの入力ノードとの間に第１の抵抗素子と直列接続
され、第１の抵抗素子の抵抗値よりも十分に大きな抵抗
値を有する第４の抵抗素子と、基準電位のラインとイン
バータの入力ノードとの間に第１のトランジスタと直列
接続され、第１のトランジスタの導通抵抗値よりも十分
に大きな抵抗値を有する第５の抵抗素子とがさらに設け
られる。
バータの入力ノードとの間に第１の抵抗素子と直列接続
され、第１の抵抗素子の抵抗値よりも十分に大きな抵抗
値を有する第４の抵抗素子と、基準電位のラインとイン
バータの入力ノードとの間に第１のトランジスタと直列
接続され、第１のトランジスタの導通抵抗値よりも十分
に大きな抵抗値を有する第５の抵抗素子とがさらに設け
られる。
【００３２】また好ましくは、第４および第５の抵抗素
子は、同一材質で形成されて同一幅を有し、各々の抵抗
値は各々の長さで設定されている。
子は、同一材質で形成されて同一幅を有し、各々の抵抗
値は各々の長さで設定されている。
【００３３】また好ましくは、第４および第５の抵抗素
子の各々は、拡散抵抗層で形成されている。
子の各々は、拡散抵抗層で形成されている。
【００３４】また好ましくは、第４および第５の抵抗素
子の各々は、ポリシリコン層で形成されている。
子の各々は、ポリシリコン層で形成されている。
【００３５】
【発明の実施の形態】図１は、この発明の一実施の形態
によるＰＯＲ回路１の構成を示す回路図であって、図９
と対比される図である。
によるＰＯＲ回路１の構成を示す回路図であって、図９
と対比される図である。
【００３６】図１において、このＰＯＲ回路１が図９の
ＰＯＲ回路３０と異なる点は、ＰチャネルＭＯＳトラン
ジスタ３１がＰチャネルＭＯＳトランジスタ２で置換さ
れ、インバータ３６がＮチャネルＭＯＳトランジスタ３
で置換されている点である。ＰチャネルＭＯＳトランジ
スタ２は、電源電位ＶＤＤのラインとノードＮ１との間
に接続され、そのゲートは接地されている。Ｐチャネル
ＭＯＳトランジスタ２は、抵抗素子を構成する。Ｎチャ
ネルＭＯＳトランジスタ３は、ノードＮ１と接地電位Ｇ
ＮＤのラインとの間に接続され、そのゲートはノードＮ
２に接続されている。
ＰＯＲ回路３０と異なる点は、ＰチャネルＭＯＳトラン
ジスタ３１がＰチャネルＭＯＳトランジスタ２で置換さ
れ、インバータ３６がＮチャネルＭＯＳトランジスタ３
で置換されている点である。ＰチャネルＭＯＳトランジ
スタ２は、電源電位ＶＤＤのラインとノードＮ１との間
に接続され、そのゲートは接地されている。Ｐチャネル
ＭＯＳトランジスタ２は、抵抗素子を構成する。Ｎチャ
ネルＭＯＳトランジスタ３は、ノードＮ１と接地電位Ｇ
ＮＤのラインとの間に接続され、そのゲートはノードＮ
２に接続されている。
【００３７】ここで、このＰＯＲ回路１のＶｒｅｓにつ
いて説明する。インバータ３５のしきい値電圧ＶＴＣは
ＮチャネルＭＯＳトランジスタ３９のしきい値電圧ＶＴ
Ｎ＝０．８Ｖとなっている。したがって、ノードＮ１の
電位Ｖ１がＶＴＮよりも低い場合は、ノードＮ２が
「Ｈ」レベルとなり、ＮチャネルＭＯＳトランジスタ３
が導通する。また、ＰチャネルＭＯＳトランジスタ２
は、そのゲートが接地されているので、導通している。
このため、ノードＮ１の電位Ｖ１は、電源電圧ＶＤＤを
ＰチャネルＭＯＳトランジスタ２とＮチャネルＭＯＳト
ランジスタ３で分圧した電位となる。すなわちＰチャネ
ルＭＯＳトランジスタ２の導通抵抗値をＲ２とし、Ｎチ
ャネルＭＯＳトランジスタ３の導通抵抗値をＲ３とする
と、ノードＮ１の電位Ｖ１は、Ｖ１＝ＶＤＤ・Ｒ３／
（Ｒ２＋Ｒ３）となる。
いて説明する。インバータ３５のしきい値電圧ＶＴＣは
ＮチャネルＭＯＳトランジスタ３９のしきい値電圧ＶＴ
Ｎ＝０．８Ｖとなっている。したがって、ノードＮ１の
電位Ｖ１がＶＴＮよりも低い場合は、ノードＮ２が
「Ｈ」レベルとなり、ＮチャネルＭＯＳトランジスタ３
が導通する。また、ＰチャネルＭＯＳトランジスタ２
は、そのゲートが接地されているので、導通している。
このため、ノードＮ１の電位Ｖ１は、電源電圧ＶＤＤを
ＰチャネルＭＯＳトランジスタ２とＮチャネルＭＯＳト
ランジスタ３で分圧した電位となる。すなわちＰチャネ
ルＭＯＳトランジスタ２の導通抵抗値をＲ２とし、Ｎチ
ャネルＭＯＳトランジスタ３の導通抵抗値をＲ３とする
と、ノードＮ１の電位Ｖ１は、Ｖ１＝ＶＤＤ・Ｒ３／
（Ｒ２＋Ｒ３）となる。
【００３８】ノードＮ１の電位Ｖ１がインバータ３５の
しきい値電位ＶＴＮを越えると、ノードＮ１の電位Ｖ１
が「Ｌ」レベルから「Ｈ」レベルに反転する。したがっ
て、ノードＮ１の電位Ｖ１が「Ｌ」レベルから「Ｈ」レ
ベルに反転するときの電源電圧ＶＤＤであるＶｒｅｓ
は、Ｖｒｅｓ＝ＶＴＮ（Ｒ２＋Ｒ３）／Ｒ３となる。た
とえば、Ｒ２：Ｒ３＝２：３とすると、Ｖｒｅｓ＝０．
８×５／３＝１．３３Ｖとなる。この値は、図９のＰＯ
Ｒ回路３０のＶｒｅｓ＝１．６Ｖよりも低くなってい
る。このＰＯＲ回路１は、１．８Ｖ品および１．５Ｖ品
で使用可能である。
しきい値電位ＶＴＮを越えると、ノードＮ１の電位Ｖ１
が「Ｌ」レベルから「Ｈ」レベルに反転する。したがっ
て、ノードＮ１の電位Ｖ１が「Ｌ」レベルから「Ｈ」レ
ベルに反転するときの電源電圧ＶＤＤであるＶｒｅｓ
は、Ｖｒｅｓ＝ＶＴＮ（Ｒ２＋Ｒ３）／Ｒ３となる。た
とえば、Ｒ２：Ｒ３＝２：３とすると、Ｖｒｅｓ＝０．
８×５／３＝１．３３Ｖとなる。この値は、図９のＰＯ
Ｒ回路３０のＶｒｅｓ＝１．６Ｖよりも低くなってい
る。このＰＯＲ回路１は、１．８Ｖ品および１．５Ｖ品
で使用可能である。
【００３９】図２は、図１で示したＰＯＲ回路１の動作
を示すタイムチャートであって、図１０と対比される図
である。
を示すタイムチャートであって、図１０と対比される図
である。
【００４０】図２において、初期状態では、ノードＮ１
は高抵抗の抵抗素子（ＮチャネルＭＯＳトランジスタ３
２）を介して接地されているので、接地電位ＧＮＤとな
っている。ある時刻ｔ０において外部電源電位ＶＤＤが
投入され、電源電位ＶＤＤは１．８Ｖまで時間に比例し
て上昇するものとする。
は高抵抗の抵抗素子（ＮチャネルＭＯＳトランジスタ３
２）を介して接地されているので、接地電位ＧＮＤとな
っている。ある時刻ｔ０において外部電源電位ＶＤＤが
投入され、電源電位ＶＤＤは１．８Ｖまで時間に比例し
て上昇するものとする。
【００４１】ノードＮ１の電位Ｖ１がインバータ３５の
しきい値電位ＶＴＮよりも低い期間は、ノードＮ２が
「Ｈ」レベルになってＮチャネルＭＯＳトランジスタ３
が導通し、ノードＮ１の電位Ｖ１は電源電位ＶＤＤをＰ
チャネルＭＯＳトランジスタ２とＮチャネルＭＯＳトラ
ンジスタ３で分圧した値３ＶＤＤ／５になる（時刻ｔ０
〜ｔ１）。
しきい値電位ＶＴＮよりも低い期間は、ノードＮ２が
「Ｈ」レベルになってＮチャネルＭＯＳトランジスタ３
が導通し、ノードＮ１の電位Ｖ１は電源電位ＶＤＤをＰ
チャネルＭＯＳトランジスタ２とＮチャネルＭＯＳトラ
ンジスタ３で分圧した値３ＶＤＤ／５になる（時刻ｔ０
〜ｔ１）。
【００４２】時刻ｔ１においてノードＮ１の電位Ｖ１＝
３ＶＤＤ／５がインバータ３５のしきい値電位ＶＴＮを
越えると、インバータ３５の出力レベルが「Ｈ」レベル
から「Ｌ」レベルに反転してＮチャネルＭＯＳトランジ
スタ３が非導通になり、ノードＮ１の電位Ｖ１が３ＶＤ
Ｄ／５＝ＶＴＮからＶＤＤに立上がる。このときの電源
電圧ＶＤＤがＶｒｅｓであり、このＰＯＲ回路１ではＶ
ｒｅｓ＝１．３３Ｖである。したがって、信号ＰＯＲ♯
は、時刻ｔ０〜ｔ１では「Ｌ」レベルであり、時刻ｔ１
で「Ｈ」レベルに立上がる。
３ＶＤＤ／５がインバータ３５のしきい値電位ＶＴＮを
越えると、インバータ３５の出力レベルが「Ｈ」レベル
から「Ｌ」レベルに反転してＮチャネルＭＯＳトランジ
スタ３が非導通になり、ノードＮ１の電位Ｖ１が３ＶＤ
Ｄ／５＝ＶＴＮからＶＤＤに立上がる。このときの電源
電圧ＶＤＤがＶｒｅｓであり、このＰＯＲ回路１ではＶ
ｒｅｓ＝１．３３Ｖである。したがって、信号ＰＯＲ♯
は、時刻ｔ０〜ｔ１では「Ｌ」レベルであり、時刻ｔ１
で「Ｈ」レベルに立上がる。
【００４３】この後、電源電圧ＶＤＤがＶＴＮよりも高
い範囲で変動してもＶ１＝ＶＤＤとなり、信号ＰＯＲ♯
は「Ｈ」レベルのまま変化しない（時刻ｔ１〜ｔ７）。
電源電圧ＶＤＤが低下してＶＴＮよりも低くなると（時
刻ｔ８）、ＭＯＳトランジスタ２，３，３８，３９が非
導通になり、キャパシタ３３に蓄積されていた電荷が高
抵抗の抵抗素子（ＮチャネルＭＯＳトランジスタ３２）
を介して放電され、ＰＯＲ回路１は初期状態に戻る。
い範囲で変動してもＶ１＝ＶＤＤとなり、信号ＰＯＲ♯
は「Ｈ」レベルのまま変化しない（時刻ｔ１〜ｔ７）。
電源電圧ＶＤＤが低下してＶＴＮよりも低くなると（時
刻ｔ８）、ＭＯＳトランジスタ２，３，３８，３９が非
導通になり、キャパシタ３３に蓄積されていた電荷が高
抵抗の抵抗素子（ＮチャネルＭＯＳトランジスタ３２）
を介して放電され、ＰＯＲ回路１は初期状態に戻る。
【００４４】以下、この実施の形態の種々の変更例につ
いて説明する。図３の変更例では、図１のＰＯＲ回路１
のＮチャネルＭＯＳトランジスタ３２およびキャパシタ
３３，３４がそれぞれ抵抗素子４、ＮチャネルＭＯＳト
ランジスタ５およびＰチャネルＭＯＳトランジスタ６で
置換される。抵抗素子４は、高い抵抗値を有し、電源電
位ＶＤＤを０Ｖに下げたときにノードＮ１の電位Ｖ１を
０Ｖにするために設けられている。抵抗素子４は、拡散
抵抗層、ポリシリコン層などで形成される。Ｎチャネル
ＭＯＳトランジスタ５のゲートはノードＮ１に接続さ
れ、そのソースおよびドレインは接地電位ＧＮＤのライ
ンに接続される。ＰチャネルＭＯＳトランジスタ６のゲ
ートはノードＮ２に接続され、そのソースおよびドレイ
ンは電源電位ＶＤＤのラインに接続される。Ｎチャネル
ＭＯＳトランジスタ５およびＰチャネルＭＯＳトランジ
スタ６のゲート容量は、それぞれノードＮ１，Ｎ２の電
位を安定化させるために設けられている。この変更例で
も、図１のＰＯＲ回路１と同じ効果が得られる。
いて説明する。図３の変更例では、図１のＰＯＲ回路１
のＮチャネルＭＯＳトランジスタ３２およびキャパシタ
３３，３４がそれぞれ抵抗素子４、ＮチャネルＭＯＳト
ランジスタ５およびＰチャネルＭＯＳトランジスタ６で
置換される。抵抗素子４は、高い抵抗値を有し、電源電
位ＶＤＤを０Ｖに下げたときにノードＮ１の電位Ｖ１を
０Ｖにするために設けられている。抵抗素子４は、拡散
抵抗層、ポリシリコン層などで形成される。Ｎチャネル
ＭＯＳトランジスタ５のゲートはノードＮ１に接続さ
れ、そのソースおよびドレインは接地電位ＧＮＤのライ
ンに接続される。ＰチャネルＭＯＳトランジスタ６のゲ
ートはノードＮ２に接続され、そのソースおよびドレイ
ンは電源電位ＶＤＤのラインに接続される。Ｎチャネル
ＭＯＳトランジスタ５およびＰチャネルＭＯＳトランジ
スタ６のゲート容量は、それぞれノードＮ１，Ｎ２の電
位を安定化させるために設けられている。この変更例で
も、図１のＰＯＲ回路１と同じ効果が得られる。
【００４５】図３の変更例では、ＮチャネルＭＯＳトラ
ンジスタ５およびＰチャネルＭＯＳトランジスタ６のゲ
ート容量が小さい場合は、電源電位ＶＤＤがスローアッ
プするとＮチャネルＭＯＳトランジスタ３９のリーク電
流によってノードＮ２がすぐに「Ｌ」レベルになるとと
もにＰチャネルＭＯＳトランジスタ２のリーク電流によ
ってノードＮ１がすぐに「Ｈ」レベルになり、信号ＰＯ
Ｒ♯が「Ｌ」レベルの期間が極めて短くなって半導体集
積回路装置に誤動作が生じてしまう。一方、Ｎチャネル
ＭＯＳトランジスタ５およびＰチャネルＭＯＳトランジ
スタ６のゲート容量を大きくすると、レイアウト面積が
大きくなってしまう。
ンジスタ５およびＰチャネルＭＯＳトランジスタ６のゲ
ート容量が小さい場合は、電源電位ＶＤＤがスローアッ
プするとＮチャネルＭＯＳトランジスタ３９のリーク電
流によってノードＮ２がすぐに「Ｌ」レベルになるとと
もにＰチャネルＭＯＳトランジスタ２のリーク電流によ
ってノードＮ１がすぐに「Ｈ」レベルになり、信号ＰＯ
Ｒ♯が「Ｌ」レベルの期間が極めて短くなって半導体集
積回路装置に誤動作が生じてしまう。一方、Ｎチャネル
ＭＯＳトランジスタ５およびＰチャネルＭＯＳトランジ
スタ６のゲート容量を大きくすると、レイアウト面積が
大きくなってしまう。
【００４６】そこで、図４の変更例では、図３のＰＯＲ
回路のＮチャネルＭＯＳトランジスタ５およびＰチャネ
ルＭＯＳトランジスタ６がそれぞれＮチャネルＭＯＳト
ランジスタ７およびＰチャネルＭＯＳトランジスタ８で
置換される。ＮチャネルＭＯＳトランジスタ７のドレイ
ンはノードＮ１に接続され、そのゲートおよびソースは
接地電位ＧＮＤのラインに接続される。ＰチャネルＭＯ
Ｓトランジスタ８のドレインはノードＮ２に接続され、
そのゲートおよびソースは電源電位ＶＤＤのラインに接
続される。電源投入直後におけるＮチャネルＭＯＳトラ
ンジスタ７のリーク電流はＰチャネルＭＯＳトランジス
タ２のリーク電流よりも大きくなるようにＭＯＳトラン
ジスタ２，７のサイズが設定されている。また、電源投
入直後におけるＰチャネルＭＯＳトランジスタ８のリー
ク電流はＮチャネルＭＯＳトランジスタ３９のリーク電
流よりも大きくなるようにＭＯＳトランジスタ８，３９
のサイズが設定されている。
回路のＮチャネルＭＯＳトランジスタ５およびＰチャネ
ルＭＯＳトランジスタ６がそれぞれＮチャネルＭＯＳト
ランジスタ７およびＰチャネルＭＯＳトランジスタ８で
置換される。ＮチャネルＭＯＳトランジスタ７のドレイ
ンはノードＮ１に接続され、そのゲートおよびソースは
接地電位ＧＮＤのラインに接続される。ＰチャネルＭＯ
Ｓトランジスタ８のドレインはノードＮ２に接続され、
そのゲートおよびソースは電源電位ＶＤＤのラインに接
続される。電源投入直後におけるＮチャネルＭＯＳトラ
ンジスタ７のリーク電流はＰチャネルＭＯＳトランジス
タ２のリーク電流よりも大きくなるようにＭＯＳトラン
ジスタ２，７のサイズが設定されている。また、電源投
入直後におけるＰチャネルＭＯＳトランジスタ８のリー
ク電流はＮチャネルＭＯＳトランジスタ３９のリーク電
流よりも大きくなるようにＭＯＳトランジスタ８，３９
のサイズが設定されている。
【００４７】したがって、電源投入直後はノードＮ１，
Ｎ２はそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにな
る。その後電源電位ＶＤＤが上昇するに従ってＰチャネ
ルＭＯＳトランジスタ２のオン電流が増加し、ノードＮ
１の電位Ｖ１が上昇する。ノードＮ１の電位Ｖ１がイン
バータ３５のしきい値電位ＶＴＮを超えるとノードＮ２
の電位が「Ｈ」レベルから「Ｌ」レベルに立下げられ、
信号ＰＯＲ♯が「Ｌ」レベルレベルから「Ｈ」レベルに
立上げられる。つまり、ノードＮ１の電位Ｖ１は電源電
位ＶＤＤの立上がり速度に関係なくＰチャネルＭＯＳト
ランジスタ２およびＮチャネルＭＯＳトランジスタ７の
電流駆動能力で決まるので、電源電位ＶＤＤがスローア
ップされる場合でも信号ＰＯＲ♯が所定時間だけ「Ｌ」
レベルになり、半導体集積回路装置に誤動作が生じるこ
とがない。
Ｎ２はそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにな
る。その後電源電位ＶＤＤが上昇するに従ってＰチャネ
ルＭＯＳトランジスタ２のオン電流が増加し、ノードＮ
１の電位Ｖ１が上昇する。ノードＮ１の電位Ｖ１がイン
バータ３５のしきい値電位ＶＴＮを超えるとノードＮ２
の電位が「Ｈ」レベルから「Ｌ」レベルに立下げられ、
信号ＰＯＲ♯が「Ｌ」レベルレベルから「Ｈ」レベルに
立上げられる。つまり、ノードＮ１の電位Ｖ１は電源電
位ＶＤＤの立上がり速度に関係なくＰチャネルＭＯＳト
ランジスタ２およびＮチャネルＭＯＳトランジスタ７の
電流駆動能力で決まるので、電源電位ＶＤＤがスローア
ップされる場合でも信号ＰＯＲ♯が所定時間だけ「Ｌ」
レベルになり、半導体集積回路装置に誤動作が生じるこ
とがない。
【００４８】図５の変更例では、図４のＰＯＲ回路の抵
抗素子４がプルダウン回路１０で置換される。プルダウ
ン回路１０は、ＮチャネルＭＯＳトランジスタ１１、抵
抗素子１２およびキャパシタ１３を含む。ＮチャネルＭ
ＯＳトランジスタ１１は、電源電位ＶＤＤのラインとノ
ードＮ１との間に接続され、そのゲートは抵抗素子１２
を介して電源電位ＶＤＤのラインに接続されるとともに
キャパシタ１３を介して接地電位ＧＮＤのラインに接続
される。
抗素子４がプルダウン回路１０で置換される。プルダウ
ン回路１０は、ＮチャネルＭＯＳトランジスタ１１、抵
抗素子１２およびキャパシタ１３を含む。ＮチャネルＭ
ＯＳトランジスタ１１は、電源電位ＶＤＤのラインとノ
ードＮ１との間に接続され、そのゲートは抵抗素子１２
を介して電源電位ＶＤＤのラインに接続されるとともに
キャパシタ１３を介して接地電位ＧＮＤのラインに接続
される。
【００４９】電源電位ＶＤＤが印加されている期間はキ
ャパシタ１３は電源電位ＶＤＤに充電されている。ノー
ドＮ１の電位Ｖ１が「Ｈ」レベルになっている期間はＮ
チャネルＭＯＳトランジスタ１１にリーク電流は流れな
いので、抵抗素子４にリーク電流が流れていた図４のＰ
ＯＲ回路に比べて消費電流が小さくてすむ。電源電位Ｖ
ＤＤの印加が停止されると、キャパシタ１３の電荷は抵
抗素子１２を介して電源電位ＶＤＤのラインに徐々に放
電され、ＮチャネルＭＯＳトランジスタ１１のゲート電
位は徐々に低下する。このとき、ＮチャネルＭＯＳトラ
ンジスタ１１はオン状態になり、ノードＮ１の電荷はＮ
チャネルＭＯＳトランジスタ１１を介して電源電位ＶＤ
Ｄのラインに放電され、ノードＮ１の電位Ｖ１は０Ｖに
なる。
ャパシタ１３は電源電位ＶＤＤに充電されている。ノー
ドＮ１の電位Ｖ１が「Ｈ」レベルになっている期間はＮ
チャネルＭＯＳトランジスタ１１にリーク電流は流れな
いので、抵抗素子４にリーク電流が流れていた図４のＰ
ＯＲ回路に比べて消費電流が小さくてすむ。電源電位Ｖ
ＤＤの印加が停止されると、キャパシタ１３の電荷は抵
抗素子１２を介して電源電位ＶＤＤのラインに徐々に放
電され、ＮチャネルＭＯＳトランジスタ１１のゲート電
位は徐々に低下する。このとき、ＮチャネルＭＯＳトラ
ンジスタ１１はオン状態になり、ノードＮ１の電荷はＮ
チャネルＭＯＳトランジスタ１１を介して電源電位ＶＤ
Ｄのラインに放電され、ノードＮ１の電位Ｖ１は０Ｖに
なる。
【００５０】図６は、図５のＰＯＲ回路の効果を示すタ
イムチャートである。ある時刻に電源電位ＶＤＤの印加
を停止すると、電源電位ＶＤＤのラインの電位は時間の
経過に伴って低下する。プルダウン回路１０がない場合
は、ノードＮ１の電位Ｖ１が０Ｖになるまで長時間を要
し、電位Ｖ１が０Ｖになっていないときに電源電位ＶＤ
Ｄが再投入されると、半導体集積回路装置に誤動作が生
じる。プルダウン回路１０がある場合は、ノードＮ１の
電位Ｖ１は短時間で０Ｖになり、その後に電源電位ＶＤ
Ｄが再投入されても半導体集積回路装置に誤動作は生じ
ない。
イムチャートである。ある時刻に電源電位ＶＤＤの印加
を停止すると、電源電位ＶＤＤのラインの電位は時間の
経過に伴って低下する。プルダウン回路１０がない場合
は、ノードＮ１の電位Ｖ１が０Ｖになるまで長時間を要
し、電位Ｖ１が０Ｖになっていないときに電源電位ＶＤ
Ｄが再投入されると、半導体集積回路装置に誤動作が生
じる。プルダウン回路１０がある場合は、ノードＮ１の
電位Ｖ１は短時間で０Ｖになり、その後に電源電位ＶＤ
Ｄが再投入されても半導体集積回路装置に誤動作は生じ
ない。
【００５１】図７の変更例では、図５のＰＯＲ回路のプ
ルダウン回路１０がプルダウン回路１４で置換される。
プルダウン回路１４は、プルダウン回路１０の抵抗素子
１２をＰチャネルＭＯＳトランジスタ１５で置換したも
のである。ＰチャネルＭＯＳトランジスタ１５は、電源
電位ＶＤＤのラインとＮチャネルＭＯＳトランジスタ１
１のゲートとの間に接続され、そのゲートが接地電位Ｇ
ＮＤを受ける。この変更例でも、図５のＰＯＲ回路と同
じ効果が得られる。
ルダウン回路１０がプルダウン回路１４で置換される。
プルダウン回路１４は、プルダウン回路１０の抵抗素子
１２をＰチャネルＭＯＳトランジスタ１５で置換したも
のである。ＰチャネルＭＯＳトランジスタ１５は、電源
電位ＶＤＤのラインとＮチャネルＭＯＳトランジスタ１
１のゲートとの間に接続され、そのゲートが接地電位Ｇ
ＮＤを受ける。この変更例でも、図５のＰＯＲ回路と同
じ効果が得られる。
【００５２】図１〜図７で示したＰＯＲ回路では、電源
電位ＶＤＤをＰチャネルＭＯＳトランジスタ２の抵抗値
Ｒ２とＮチャネルＭＯＳトランジスタ３の抵抗値Ｒ３と
で分圧してインバータ３５に与えていた。しかし、製造
プロセスの変動によってＭＯＳトランジスタ２，３のゲ
ート長やしきい値電圧が変動すると、ＭＯＳトランジス
タ２，３の抵抗値Ｒ２，Ｒ３が変動し、ＰＯＲ回路のし
きい値電圧Ｖｒｅｓが大きく変動してしまう。
電位ＶＤＤをＰチャネルＭＯＳトランジスタ２の抵抗値
Ｒ２とＮチャネルＭＯＳトランジスタ３の抵抗値Ｒ３と
で分圧してインバータ３５に与えていた。しかし、製造
プロセスの変動によってＭＯＳトランジスタ２，３のゲ
ート長やしきい値電圧が変動すると、ＭＯＳトランジス
タ２，３の抵抗値Ｒ２，Ｒ３が変動し、ＰＯＲ回路のし
きい値電圧Ｖｒｅｓが大きく変動してしまう。
【００５３】そこで、図８の変更例では、図７で説明し
たＰＯＲ回路に抵抗素子１６，１７が追加される。抵抗
素子１６は、ＰチャネルＭＯＳトランジスタ２のドレイ
ンとノードＮ１との間に介挿される。抵抗素子１７は、
ノードＮ１とＮチャネルＭＯＳトランジスタ３のドレイ
ンとの間に介挿される。抵抗素子１６，１７は、拡散抵
抗層、ポリシリコン層などで形成される。抵抗素子１６
と１７は、同じ材質で同じ幅に形成され、各々の長さに
よって各々の抵抗値Ｒ１６，Ｒ１７が設定される。抵抗
素子１６，１７の抵抗値Ｒ１６，Ｒ１７は、電源電位Ｖ
ＤＤがこのＰＯＲ回路のしきい値電位Ｖｒｅｓになった
ときのＭＯＳトランジスタ２，３の抵抗値Ｒ２，Ｒ３よ
りも十分に大きく設定されている。したがって、このＰ
ＯＲ回路のしきい値電圧Ｖｒｅｓは、Ｖｒｅｓ＝ＶＴＮ
（Ｒ１６＋Ｒ１７）／Ｒ１７となる。したがって、この
変更例では、抵抗素子１６，１７の抵抗値Ｒ１６，Ｒ１
７はＭＯＳトランジスタ２，３の抵抗値Ｒ２，Ｒ３より
もプロセス変動の影響を受けにくいので、ＰＯＲ回路の
しきい値電圧Ｖｒｅｓの安定化を図ることができる。
たＰＯＲ回路に抵抗素子１６，１７が追加される。抵抗
素子１６は、ＰチャネルＭＯＳトランジスタ２のドレイ
ンとノードＮ１との間に介挿される。抵抗素子１７は、
ノードＮ１とＮチャネルＭＯＳトランジスタ３のドレイ
ンとの間に介挿される。抵抗素子１６，１７は、拡散抵
抗層、ポリシリコン層などで形成される。抵抗素子１６
と１７は、同じ材質で同じ幅に形成され、各々の長さに
よって各々の抵抗値Ｒ１６，Ｒ１７が設定される。抵抗
素子１６，１７の抵抗値Ｒ１６，Ｒ１７は、電源電位Ｖ
ＤＤがこのＰＯＲ回路のしきい値電位Ｖｒｅｓになった
ときのＭＯＳトランジスタ２，３の抵抗値Ｒ２，Ｒ３よ
りも十分に大きく設定されている。したがって、このＰ
ＯＲ回路のしきい値電圧Ｖｒｅｓは、Ｖｒｅｓ＝ＶＴＮ
（Ｒ１６＋Ｒ１７）／Ｒ１７となる。したがって、この
変更例では、抵抗素子１６，１７の抵抗値Ｒ１６，Ｒ１
７はＭＯＳトランジスタ２，３の抵抗値Ｒ２，Ｒ３より
もプロセス変動の影響を受けにくいので、ＰＯＲ回路の
しきい値電圧Ｖｒｅｓの安定化を図ることができる。
【００５４】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【００５５】
【発明の効果】以上のように、この発明に係るパワーオ
ンリセット回路は、電源電位および基準電位が与えられ
たことに応じてリセット信号を活性化レベルにし、その
入力ノードの電位が予め定められたしきい値電位を越え
たことに応じてリセット信号を非活性化レベルにするイ
ンバータと、その一方電極が電源電位を受け、その他方
電極がインバータの入力ノードに接続された第１の抵抗
素子と、その第１の電極が基準電位を受け、その第２の
電極がインバータの入力ノードに接続され、リセット信
号が活性化レベルにされたことに応じて導通する第１の
導電形式の第１のトランジスタとを備える。したがっ
て、電源投入時は第１の抵抗素子の抵抗値と第１のトラ
ンジスタの導通抵抗値で電源電圧を分圧した電位がイン
バータに与えられてリセット信号が活性化レベルにな
り、その分圧電位がインバータのしきい値電位を越えた
ときにリセット信号が非活性化レベルにされる。よっ
て、リセット信号を活性化レベルから非活性化レベルに
するときの電源電圧のレベルを従来よりも低く設定する
ことができ、低消費電力・低電源電圧の半導体装置でも
リセット信号を生成することができる。
ンリセット回路は、電源電位および基準電位が与えられ
たことに応じてリセット信号を活性化レベルにし、その
入力ノードの電位が予め定められたしきい値電位を越え
たことに応じてリセット信号を非活性化レベルにするイ
ンバータと、その一方電極が電源電位を受け、その他方
電極がインバータの入力ノードに接続された第１の抵抗
素子と、その第１の電極が基準電位を受け、その第２の
電極がインバータの入力ノードに接続され、リセット信
号が活性化レベルにされたことに応じて導通する第１の
導電形式の第１のトランジスタとを備える。したがっ
て、電源投入時は第１の抵抗素子の抵抗値と第１のトラ
ンジスタの導通抵抗値で電源電圧を分圧した電位がイン
バータに与えられてリセット信号が活性化レベルにな
り、その分圧電位がインバータのしきい値電位を越えた
ときにリセット信号が非活性化レベルにされる。よっ
て、リセット信号を活性化レベルから非活性化レベルに
するときの電源電圧のレベルを従来よりも低く設定する
ことができ、低消費電力・低電源電圧の半導体装置でも
リセット信号を生成することができる。
【００５６】好ましくは、第１の抵抗素子は、その第１
の電極が電源電位を受け、その他方電極がインバータの
入力ノードに接続され、その入力電極が基準電位を受け
る第２の導電形式の第２のトランジスタを含む。この場
合は、第１および第２のトランジスタの導通抵抗値で電
源電圧を分圧した電位がインバータに入力される。
の電極が電源電位を受け、その他方電極がインバータの
入力ノードに接続され、その入力電極が基準電位を受け
る第２の導電形式の第２のトランジスタを含む。この場
合は、第１および第２のトランジスタの導通抵抗値で電
源電圧を分圧した電位がインバータに入力される。
【００５７】また好ましくは、インバータは、その第１
の電極が電源電位を受け、その第２の電極がインバータ
の出力ノードに接続され、その入力電極がインバータの
入力ノードに接続された第２の導電形式の第３のトラン
ジスタと、その第１の電極が基準電位を受け、その第２
の電極が出力ノードに接続され、その入力電極が入力ノ
ードに接続された第１の導電形式の第４のトランジスタ
とを含み、予め定められたしきい値電位は、第４のトラ
ンジスタのしきい値電位に略等しく設定されている。こ
の場合は、インバータのしきい値電位を最も低くするこ
とができる。
の電極が電源電位を受け、その第２の電極がインバータ
の出力ノードに接続され、その入力電極がインバータの
入力ノードに接続された第２の導電形式の第３のトラン
ジスタと、その第１の電極が基準電位を受け、その第２
の電極が出力ノードに接続され、その入力電極が入力ノ
ードに接続された第１の導電形式の第４のトランジスタ
とを含み、予め定められたしきい値電位は、第４のトラ
ンジスタのしきい値電位に略等しく設定されている。こ
の場合は、インバータのしきい値電位を最も低くするこ
とができる。
【００５８】また好ましくは、その一方電極が基準電位
を受け、その他方電極がインバータの入力ノードに接続
された第１のキャパシタと、その一方電極が電源電位を
受け、その他方電極がインバータの出力ノードに接続さ
れた第２のキャパシタとがさらに設けられる。この場合
は、インバータの入力ノードおよび出力ノードの電位の
安定化を図ることができる。
を受け、その他方電極がインバータの入力ノードに接続
された第１のキャパシタと、その一方電極が電源電位を
受け、その他方電極がインバータの出力ノードに接続さ
れた第２のキャパシタとがさらに設けられる。この場合
は、インバータの入力ノードおよび出力ノードの電位の
安定化を図ることができる。
【００５９】また好ましくは、第１のキャパシタは、そ
の第１および第２の電極がともに基準電位を受け、その
入力電極がインバータの入力ノードに接続された第１の
導電形式の第５のトランジスタを含み、第２のキャパシ
タは、その第１および第２の電極がともに電源電位を受
け、その入力電極がインバータの出力ノードに接続され
た第２の導電形式の第６のトランジスタを含む。この場
合は、第１および第２のキャパシタを容易に構成でき
る。
の第１および第２の電極がともに基準電位を受け、その
入力電極がインバータの入力ノードに接続された第１の
導電形式の第５のトランジスタを含み、第２のキャパシ
タは、その第１および第２の電極がともに電源電位を受
け、その入力電極がインバータの出力ノードに接続され
た第２の導電形式の第６のトランジスタを含む。この場
合は、第１および第２のキャパシタを容易に構成でき
る。
【００６０】また好ましくは、その第１の電極および入
力電極がともに基準電位を受け、その第２の電極がイン
バータの入力ノードに接続された第１の導電形式の第７
のトランジスタと、その第１の電極および入力電極がと
もに電源電位を受け、その第２の電極がインバータの出
力ノードに接続された第２の導電形式の第８のトランジ
スタとがさらに設けられる。この場合は、電源電位がス
ローアップされた場合でもリセット信号を活性化レベル
にすることができ、半導体装置の誤動作を防止すること
ができる。
力電極がともに基準電位を受け、その第２の電極がイン
バータの入力ノードに接続された第１の導電形式の第７
のトランジスタと、その第１の電極および入力電極がと
もに電源電位を受け、その第２の電極がインバータの出
力ノードに接続された第２の導電形式の第８のトランジ
スタとがさらに設けられる。この場合は、電源電位がス
ローアップされた場合でもリセット信号を活性化レベル
にすることができ、半導体装置の誤動作を防止すること
ができる。
【００６１】また好ましくは、その一方電極が基準電位
を受け、その他方電極がインバータの入力ノードに接続
された第２の抵抗素子が設けられる。この場合は、電源
電位の印加を停止した後にインバータの入力ノードの電
荷を第２の抵抗素子を介して基準電位のラインに放電さ
せることができ、インバータの入力ノードを短時間で基
準電位にすることができる。
を受け、その他方電極がインバータの入力ノードに接続
された第２の抵抗素子が設けられる。この場合は、電源
電位の印加を停止した後にインバータの入力ノードの電
荷を第２の抵抗素子を介して基準電位のラインに放電さ
せることができ、インバータの入力ノードを短時間で基
準電位にすることができる。
【００６２】また好ましくは、第２の抵抗素子は、その
第１の電極が基準電位を受け、その第２の電極がインバ
ータの入力ノードに接続され、その入力電極が電源電位
を受ける第１の導電形式の第９のトランジスタを含む。
この場合は、第２の抵抗素子を容易に構成できる。
第１の電極が基準電位を受け、その第２の電極がインバ
ータの入力ノードに接続され、その入力電極が電源電位
を受ける第１の導電形式の第９のトランジスタを含む。
この場合は、第２の抵抗素子を容易に構成できる。
【００６３】また好ましくは、その第１の電極が電源電
位を受け、その第２の電極がインバータの入力ノードに
接続された第１の導電形式の第１０のトランジスタと、
その一方電極が電源電位を受け、その他方電極が第１０
のトランジスタの入力電極に接続された第３の抵抗素子
と、その一方電極が基準電位を受け、その他方電極が第
１０のトランジスタの入力電極に接続された第３のキャ
パシタとがさらに設けられる。この場合は、電源電位の
印加を停止した後にインバータの入力ノードの電荷を第
１のトランジスタを介して放電させることができ、イン
バータの入力ノードを短時間で基準電位にすることがで
きる。
位を受け、その第２の電極がインバータの入力ノードに
接続された第１の導電形式の第１０のトランジスタと、
その一方電極が電源電位を受け、その他方電極が第１０
のトランジスタの入力電極に接続された第３の抵抗素子
と、その一方電極が基準電位を受け、その他方電極が第
１０のトランジスタの入力電極に接続された第３のキャ
パシタとがさらに設けられる。この場合は、電源電位の
印加を停止した後にインバータの入力ノードの電荷を第
１のトランジスタを介して放電させることができ、イン
バータの入力ノードを短時間で基準電位にすることがで
きる。
【００６４】また好ましくは、第３の抵抗素子は、その
第１の電極が電源電位を受け、その第２の電極がインバ
ータの入力ノードに接続され、その入力電極が基準電位
を受ける第２の導電形式の第１１のトランジスタを含
む。この場合は、第３の抵抗素子を容易に構成できる。
第１の電極が電源電位を受け、その第２の電極がインバ
ータの入力ノードに接続され、その入力電極が基準電位
を受ける第２の導電形式の第１１のトランジスタを含
む。この場合は、第３の抵抗素子を容易に構成できる。
【００６５】また好ましくは、電源電位のラインとイン
バータの入力ノードとの間に第１の抵抗素子と直列接続
され、第１の抵抗素子の導通抵抗値よりも十分に大きな
抵抗値を有する第４の抵抗素子と、基準電位のラインと
インバータの入力ノードとの間に第１のトランジスタと
直列接続され、第１のトランジスタの導通抵抗値よりも
十分に大きな抵抗値を有する第５の抵抗素子とがさらに
設けられる。この場合は、第４および第５の抵抗素子で
電源電圧を分圧した電位がインバータに与えられるの
で、パワーオンリセット回路のしきい値電圧の安定化を
図ることができる。
バータの入力ノードとの間に第１の抵抗素子と直列接続
され、第１の抵抗素子の導通抵抗値よりも十分に大きな
抵抗値を有する第４の抵抗素子と、基準電位のラインと
インバータの入力ノードとの間に第１のトランジスタと
直列接続され、第１のトランジスタの導通抵抗値よりも
十分に大きな抵抗値を有する第５の抵抗素子とがさらに
設けられる。この場合は、第４および第５の抵抗素子で
電源電圧を分圧した電位がインバータに与えられるの
で、パワーオンリセット回路のしきい値電圧の安定化を
図ることができる。
【００６６】また好ましくは、第４および第５の抵抗素
子は、同一材質で形成されて同一幅を有し、各々の抵抗
値は各々の長さで設定されている。この場合は、第４お
よび第５の抵抗素子の抵抗値のばらつきを小さくするこ
とができ、パワーオンリセット回路のしきい値電圧の一
層の安定化を図ることができる。
子は、同一材質で形成されて同一幅を有し、各々の抵抗
値は各々の長さで設定されている。この場合は、第４お
よび第５の抵抗素子の抵抗値のばらつきを小さくするこ
とができ、パワーオンリセット回路のしきい値電圧の一
層の安定化を図ることができる。
【００６７】また好ましくは、第４および第５の抵抗素
子の各々は、拡散抵抗層で形成されている。この場合
は、第４および第５の抵抗素子を容易に構成できる。
子の各々は、拡散抵抗層で形成されている。この場合
は、第４および第５の抵抗素子を容易に構成できる。
【００６８】また好ましくは、第４および第５の抵抗素
子の各々は、ポリシリコン層で形成されている。この場
合も、第４および第５の抵抗素子を容易に構成できる。
子の各々は、ポリシリコン層で形成されている。この場
合も、第４および第５の抵抗素子を容易に構成できる。
【図１】 この発明の一実施の形態によるパワーオンリ
セット回路の構成を示す回路図である。
セット回路の構成を示す回路図である。
【図２】 図１に示したパワーオンリセット回路の動作
を示すタイムチャートである。
を示すタイムチャートである。
【図３】 この実施の形態の変更例を示す回路図であ
る。
る。
【図４】 この実施の形態の他の変更例を示す回路図で
ある。
ある。
【図５】 この実施の形態のさらに他の変更例を示す回
路図である。
路図である。
【図６】 図５に示したパワーオンリセット回路の効果
を説明するためのタイムチャートである。
を説明するためのタイムチャートである。
【図７】 この実施の形態のさらに他の変更例を示す回
路図である。
路図である。
【図８】 この実施の形態のさらに他の変更例を示す回
路図である。
路図である。
【図９】 従来のパワーオンリセット回路の構成を示す
回路図である。
回路図である。
【図１０】 図９に示したパワーオンリセット回路の動
作を示すタイムチャートである。
作を示すタイムチャートである。
１，３０ パワーオンリセット回路、２，６，８，１
５，３１，３８，４０ＰチャネルＭＯＳトランジスタ、
３，７，１１，３２，３９，４１ ＮチャネルＭＯＳト
ランジスタ、４，１２，１６，１７ 抵抗素子、１０，
１４ プルダウン回路、１３，３３，３４ キャパシ
タ、３５〜３７ ＣＭＯＳインバータ。
５，３１，３８，４０ＰチャネルＭＯＳトランジスタ、
３，７，１１，３２，３９，４１ ＮチャネルＭＯＳト
ランジスタ、４，１２，１６，１７ 抵抗素子、１０，
１４ プルダウン回路、１３，３３，３４ キャパシ
タ、３５〜３７ ＣＭＯＳインバータ。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J032 AB02 AC14 5J055 AX14 AX47 AX57 BX41 CX27 DX22 EX07 EY01 EY10 EY21 EY25 FX05 FX12 FX19 FX28 FX35 FX37 GX01 GX05
Claims (14)
- 【請求項１】 半導体装置に内蔵され、電源投入時に前
記半導体装置をリセットするためのリセット信号を生成
するパワーオンリセット回路であって、 電源電位および基準電位が与えられたことに応じて前記
リセット信号を活性化レベルにし、その入力ノードの電
位が予め定められたしきい値電位を越えたことに応じて
前記リセット信号を非活性化レベルにするインバータ、 その一方電極が前記電源電位を受け、その他方電極が前
記インバータの入力ノードに接続された第１の抵抗素
子、およびその第１の電極が前記基準電位を受け、その
第２の電極が前記インバータの入力ノードに接続され、
前記リセット信号が活性化レベルにされたことに応じて
導通する第１の導電形式の第１のトランジスタを備え
る、パワーオンリセット回路。 - 【請求項２】 前記第１の抵抗素子は、その第１の電極
が前記電源電位を受け、その他方電極が前記インバータ
の入力ノードに接続され、その入力電極が前記基準電位
を受ける第２の導電形式の第２のトランジスタを含む、
請求項１に記載のパワーオンリセット回路。 - 【請求項３】 前記インバータは、 その第１の電極が前記電源電位を受け、その第２の電極
が前記インバータの出力ノードに接続され、その入力電
極が前記インバータの入力ノードに接続された第２の導
電形式の第３のトランジスタ、およびその第１の電極が
前記基準電位を受け、その第２の電極が前記出力ノード
に接続され、その入力電極が前記入力ノードに接続され
た第１の導電形式の第４のトランジスタを含み、 前記予め定められたしきい値電位は、前記第４のトラン
ジスタのしきい値電位に略等しくされている、請求項１
または請求項２に記載のパワーオンリセット回路。 - 【請求項４】 さらに、その一方電極が前記基準電位を
受け、その他方電極が前記インバータの入力ノードに接
続された第１のキャパシタ、およびその一方電極が前記
電源電位を受け、その他方電極が前記インバータの出力
ノードに接続された第２のキャパシタを備える、請求項
１から請求項３のいずれかに記載のパワーオンリセット
回路。 - 【請求項５】 前記第１のキャパシタは、その第１およ
び第２の電極がともに前記基準電位を受け、その入力電
極が前記インバータの入力ノードに接続された第１の導
電形式の第５のトランジスタを含み、 前記第２のキャパシタは、その第１および第２の電極が
ともに前記電源電位を受け、その入力電極が前記インバ
ータの出力ノードに接続された第２の導電形式の第６の
トランジスタを含む、請求項４に記載のパワーオンリセ
ット回路。 - 【請求項６】 さらに、その第１の電極および入力電極
がともに前記基準電位を受け、その第２の電極が前記イ
ンバータの入力ノードに接続された第１の導電形式の第
７のトランジスタ、およびその第１の電極および入力電
極がともに前記電源電位を受け、その第２の電極が前記
インバータの出力ノードに接続された第２の導電形式の
第８のトランジスタを備える、請求項１から請求項３の
いずれかに記載のパワーオンリセット回路。 - 【請求項７】 さらに、その一方電極が前記基準電位を
受け、その他方電極が前記インバータの入力ノードに接
続された第２の抵抗素子を備える、請求項１から請求項
６のいずれかに記載のパワーオンリセット回路。 - 【請求項８】 前記第２の抵抗素子は、その第１の電極
が前記基準電位を受け、その第２の電極が前記インバー
タの入力ノードに接続され、その入力電極が前記電源電
位を受ける第１の導電形式の第９のトランジスタを含
む、請求項７に記載のパワーオンリセット回路。 - 【請求項９】 さらに、その第１の電極が前記電源電位
を受け、その第２の電極が前記インバータの入力ノード
に接続された第１の導電形式の第１０のトランジスタ、 その一方電極が前記電源電位を受け、その他方電極が前
記第１０のトランジスタの入力電極に接続された第３の
抵抗素子、およびその一方電極が前記基準電位を受け、
その他方電極が前記第１０のトランジスタの入力電極に
接続された第３のキャパシタを備える、請求項１から請
求項６のいずれかに記載のパワーオンリセット回路。 - 【請求項１０】 前記第３の抵抗素子は、その第１の電
極が前記電源電位を受け、その第２の電極が前記インバ
ータの入力ノードに接続され、その入力電極が前記基準
電位を受ける第２の導電形式の第１１のトランジスタを
含む、請求項９に記載のパワーオンリセット回路。 - 【請求項１１】 さらに、前記電源電位のラインと前記
インバータの入力ノードとの間に前記第１の抵抗素子と
直列接続され、前記第１の抵抗素子の抵抗値よりも十分
に大きな抵抗値を有する第４の抵抗素子、および前記基
準電位のラインと前記インバータの入力ノードとの間に
前記第１のトランジスタと直列接続され、前記第１のト
ランジスタの導通抵抗値よりも十分に大きな抵抗値を有
する第５の抵抗素子を備える、請求項１から請求項１０
のいずれかに記載のパワーオンリセット回路。 - 【請求項１２】 前記第４および第５の抵抗素子は、同
一材質で形成されて同一幅を有し、各々の抵抗値は各々
の長さで設定されている、請求項１１に記載のパワーオ
ンリセット回路。 - 【請求項１３】 前記第４および第５の抵抗素子の各々
は、拡散抵抗層で形成されている、請求項１１または請
求項１２に記載のパワーオンリセット回路。 - 【請求項１４】 前記第４および第５の抵抗素子の各々
は、ポリシリコン層で形成されている、請求項１１また
は請求項１２に記載のパワーオンリセット回路。
Priority Applications (4)
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|---|---|---|---|
| JP2000290423A JP4462743B2 (ja) | 2000-03-29 | 2000-09-25 | パワーオンリセット回路 |
| US09/784,142 US6469552B2 (en) | 2000-03-29 | 2001-02-16 | Power on reset circuit |
| US10/268,687 US6556058B2 (en) | 2000-03-29 | 2002-10-11 | Power on reset circuit |
| US10/406,312 US6710634B2 (en) | 2000-03-29 | 2003-04-04 | Power on reset circuit |
Applications Claiming Priority (3)
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|---|---|---|---|
| JP2000090660 | 2000-03-29 | ||
| JP2000-90660 | 2000-03-29 | ||
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001345690A true JP2001345690A (ja) | 2001-12-14 |
| JP4462743B2 JP4462743B2 (ja) | 2010-05-12 |
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|---|---|---|---|
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|---|---|
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| JP (1) | JP4462743B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007324963A (ja) * | 2006-06-01 | 2007-12-13 | Sanyo Electric Co Ltd | パワーオンリセット回路 |
| JP2010283581A (ja) * | 2009-06-04 | 2010-12-16 | Fuji Electric Systems Co Ltd | レベルシフト回路 |
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