JP2990160B1 - 電圧発生回路 - Google Patents
電圧発生回路Info
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Abstract
【要約】
【課題】入力信号として連続パルスを用いる必要をなく
すことにより低消費電力化を図り、Ｐ型基板上でも動作
可能とする。 【解決手段】キャパシタンストランジスタＣ１と、入力
端子ＴＩＮとＣ１の入力端との間に接続し入力信号ＩＮ
Ｄを遅延させるディレイ素子ＤＬ１と、ソースを電源Ｖ
ＤＤにドレインをＣ１の出力端にそれぞれ接続しゲート
に入力信号ＩＮＤの反転信号の供給を受けるＰチャネル
型のトランジスタＰ１と、ソースをＣ１の出力端にドレ
インを接地ＧＮＤにそれぞれ接続しゲートに入力信号Ｉ
ＮＤの供給を受けるＰチャネル型のトランジスタＰ２と
を備え、入力信号ＩＮＤのＨレベルからＬレベルへの遷
移に応答してＣ１の電荷を放電し遅延時間経過後のＣ１
の入力端の電位のＬレベルへの遷移に応答して−ＶＤＤ
の負電圧を発生する。
すことにより低消費電力化を図り、Ｐ型基板上でも動作
可能とする。 【解決手段】キャパシタンストランジスタＣ１と、入力
端子ＴＩＮとＣ１の入力端との間に接続し入力信号ＩＮ
Ｄを遅延させるディレイ素子ＤＬ１と、ソースを電源Ｖ
ＤＤにドレインをＣ１の出力端にそれぞれ接続しゲート
に入力信号ＩＮＤの反転信号の供給を受けるＰチャネル
型のトランジスタＰ１と、ソースをＣ１の出力端にドレ
インを接地ＧＮＤにそれぞれ接続しゲートに入力信号Ｉ
ＮＤの供給を受けるＰチャネル型のトランジスタＰ２と
を備え、入力信号ＩＮＤのＨレベルからＬレベルへの遷
移に応答してＣ１の電荷を放電し遅延時間経過後のＣ１
の入力端の電位のＬレベルへの遷移に応答して−ＶＤＤ
の負電圧を発生する。
Description
【０００１】
【発明の属する技術分野】本発明は電圧発生回路に関
し、特にＣＭＯＳ型ＬＳＩにおける負電圧等の内部電圧
を発生するための電圧発生回路に関する。
し、特にＣＭＯＳ型ＬＳＩにおける負電圧等の内部電圧
を発生するための電圧発生回路に関する。
【０００２】
【従来の技術】この種の電圧発生回路は、例えば電源電
流を遮断するＮチャネル型トランジスタのゲートに供給
する負電圧生成のために用いる。
流を遮断するＮチャネル型トランジスタのゲートに供給
する負電圧生成のために用いる。
【０００３】従来の一般的な第１の電圧発生回路は、入
力信号として連続パルスを用い、所望の負電圧を発生し
ていた。近年、携帯機器の普及により低消費電力化した
デバイスが望まれてきている。それにはスタンバイ時の
リーク電流を抑え、消費電力を低減することが重要にな
ってくる。そこで、従来どおりの負電圧発生回路を用い
ると、連続パルスにより動作するクロックドライバなど
の消費電力が問題となっていた。
力信号として連続パルスを用い、所望の負電圧を発生し
ていた。近年、携帯機器の普及により低消費電力化した
デバイスが望まれてきている。それにはスタンバイ時の
リーク電流を抑え、消費電力を低減することが重要にな
ってくる。そこで、従来どおりの負電圧発生回路を用い
ると、連続パルスにより動作するクロックドライバなど
の消費電力が問題となっていた。
【０００４】従来の第１の電圧発生回路を回路図で示す
図５を参照すると、この従来の第１の電圧発生回路は、
Ｐチャネル型トランジスタのドレインとソース及びバッ
クゲートを共通接続して一方の電極としゲートを他方の
電極とし空乏層を用いて容量を構成しドレインに入力信
号ＩＮの供給を受けるキャパシタンストランジスタＣ１
０１と、ダイオード接続され他端を接地ＧＮＤに一端を
キャパシタンストランジスタＣ１０１のゲートにバック
ゲートを電源ＶＤＤにそれぞれ接続したＰチャネル型ト
ランジスタＰ１０１と、ダイオード接続され一端をキャ
パシタンストランジスタＣ１０１のゲートにバックゲー
トを電源ＶＤＤにそれぞれ接続し他端から出力信号ＯＵ
Ｔを出力するＰ１０２とを備える。
図５を参照すると、この従来の第１の電圧発生回路は、
Ｐチャネル型トランジスタのドレインとソース及びバッ
クゲートを共通接続して一方の電極としゲートを他方の
電極とし空乏層を用いて容量を構成しドレインに入力信
号ＩＮの供給を受けるキャパシタンストランジスタＣ１
０１と、ダイオード接続され他端を接地ＧＮＤに一端を
キャパシタンストランジスタＣ１０１のゲートにバック
ゲートを電源ＶＤＤにそれぞれ接続したＰチャネル型ト
ランジスタＰ１０１と、ダイオード接続され一端をキャ
パシタンストランジスタＣ１０１のゲートにバックゲー
トを電源ＶＤＤにそれぞれ接続し他端から出力信号ＯＵ
Ｔを出力するＰ１０２とを備える。
【０００５】次に、図５を参照して、従来の第１の電圧
発生回路の動作について説明すると、まず入力端子に、
電源ＶＤＤレベルと接地ＧＮＤの電位０Ｖ（ＧＮＤレベ
ル）を交互に取るパルス状の入力信号ＩＮが入力され
る。入力信号ＩＮのレベルが電源ＶＤＤレベルのとき
は、キャパシタンストランジスタＣ１０１の出力側のノ
ードＮＤ１に対する容量結合が行われない。したがっ
て、ノードＮＤ１のレベルは、トランジスタＰ１０１の
しきい値電圧Ｖｔより低いレベルに保持される。
発生回路の動作について説明すると、まず入力端子に、
電源ＶＤＤレベルと接地ＧＮＤの電位０Ｖ（ＧＮＤレベ
ル）を交互に取るパルス状の入力信号ＩＮが入力され
る。入力信号ＩＮのレベルが電源ＶＤＤレベルのとき
は、キャパシタンストランジスタＣ１０１の出力側のノ
ードＮＤ１に対する容量結合が行われない。したがっ
て、ノードＮＤ１のレベルは、トランジスタＰ１０１の
しきい値電圧Ｖｔより低いレベルに保持される。
【０００６】次に、入力信号ＩＮのレベルがＧＮＤレベ
ルになると、キャパシタンストランジスタＣ１０１の容
量結合により、ノードＮＤ１のレベルは、（Ｖｔ−ＶＤ
Ｄ）まで低下する。また、トランジスタＰ１０２のしき
い値電圧Ｖｔ分の電圧レベル損失を受け、（−ＶＤＤ＋
２Ｖｔ）のレベルの出力信号ＯＵＴとして出力される。
ルになると、キャパシタンストランジスタＣ１０１の容
量結合により、ノードＮＤ１のレベルは、（Ｖｔ−ＶＤ
Ｄ）まで低下する。また、トランジスタＰ１０２のしき
い値電圧Ｖｔ分の電圧レベル損失を受け、（−ＶＤＤ＋
２Ｖｔ）のレベルの出力信号ＯＵＴとして出力される。
【０００７】この従来の第１の電圧発生回路は、２つの
Ｐチャネル型トランジスタＰ１０１，Ｐ１０２のしきい
値電圧Ｖｔの電圧レベル損失により、電源電圧が低い場
合、出力負電圧が浅くなり、特にＶＤＤ＜２Ｖｔでは、
負電圧の発生が不可能となる。また、ＶＤＤ＜２Ｖｔで
は、キャパシタンストランジスタＣ１０１のゲート下に
チャネルが形成されないため、回路動作効率が低下す
る。
Ｐチャネル型トランジスタＰ１０１，Ｐ１０２のしきい
値電圧Ｖｔの電圧レベル損失により、電源電圧が低い場
合、出力負電圧が浅くなり、特にＶＤＤ＜２Ｖｔでは、
負電圧の発生が不可能となる。また、ＶＤＤ＜２Ｖｔで
は、キャパシタンストランジスタＣ１０１のゲート下に
チャネルが形成されないため、回路動作効率が低下す
る。
【０００８】トランジスタのしきい値電圧による電圧レ
ベル損失を低減することにより第１の従来の第１の電圧
発生回路の欠点の解消を図った、特開平６−１９７００
３号公報記載の従来の第２の電圧発生回路を回路図で示
す図６を参照すると、この従来の第２の電圧発生回路
は、ソースを電源ＶＤＤにゲートを入力端子ＴＩＮにそ
れぞれ接続したＰチャネル型トランジスタＰ１０１と、
ゲートをトランジスタＰ１０１のゲートにドレインをト
ランジスタＰ１０１のドレインにそれぞれ接続したＮチ
ャネル型トランジスタＮ１０１と、入力端を入力端子Ｔ
ＩＮに接続したインバータＩＶ１０１と、Ｐチャネル型
トランジスタのドレインとソースの共通接続から成る一
端をインバータＩＶ１０１の入力端にゲートから成る他
端をトランジスタＮ１０１のソースにそれぞれ接続した
キャパシタンストランジスタＣ１０１と、ドレインを接
地ＧＮＤにゲートをトランジスタＰ１０１，Ｎ１０１の
ドレイン共通接続点にソースをトランジスタＮ１０１の
ソースにそれぞれ接続したＮチャネル型トランジスタＮ
１０２と、ダイオード接続した一端をトランジスタＮ１
０１のソースに接続し他端を出力端子ＴＯＵＴに接続し
たＰチャネル型トランジスタＰ１０２と、一端を出力端
子ＴＯＵＴに他端を接地にそれぞれ接続した容量Ｃ１０
２とを備える。
ベル損失を低減することにより第１の従来の第１の電圧
発生回路の欠点の解消を図った、特開平６−１９７００
３号公報記載の従来の第２の電圧発生回路を回路図で示
す図６を参照すると、この従来の第２の電圧発生回路
は、ソースを電源ＶＤＤにゲートを入力端子ＴＩＮにそ
れぞれ接続したＰチャネル型トランジスタＰ１０１と、
ゲートをトランジスタＰ１０１のゲートにドレインをト
ランジスタＰ１０１のドレインにそれぞれ接続したＮチ
ャネル型トランジスタＮ１０１と、入力端を入力端子Ｔ
ＩＮに接続したインバータＩＶ１０１と、Ｐチャネル型
トランジスタのドレインとソースの共通接続から成る一
端をインバータＩＶ１０１の入力端にゲートから成る他
端をトランジスタＮ１０１のソースにそれぞれ接続した
キャパシタンストランジスタＣ１０１と、ドレインを接
地ＧＮＤにゲートをトランジスタＰ１０１，Ｎ１０１の
ドレイン共通接続点にソースをトランジスタＮ１０１の
ソースにそれぞれ接続したＮチャネル型トランジスタＮ
１０２と、ダイオード接続した一端をトランジスタＮ１
０１のソースに接続し他端を出力端子ＴＯＵＴに接続し
たＰチャネル型トランジスタＰ１０２と、一端を出力端
子ＴＯＵＴに他端を接地にそれぞれ接続した容量Ｃ１０
２とを備える。
【０００９】上記構成要素のうち、トランジスタＮ１０
２は、ノードＮＤ２の電圧の上限を基準電圧０Ｖに設定
するよう機能し、トランジスタＰ１０１，Ｎ１０１は、
トランジスタＮ１０２のゲート電圧レベルを制御するゲ
ート電圧供給回路を構成する。なお、キャパシタンスト
ランジスタＣ１０１の容量は、トランジスタＮ１０１，
Ｎ１０２のゲート容量、接合容量に比較して十分大きく
設定する。
２は、ノードＮＤ２の電圧の上限を基準電圧０Ｖに設定
するよう機能し、トランジスタＰ１０１，Ｎ１０１は、
トランジスタＮ１０２のゲート電圧レベルを制御するゲ
ート電圧供給回路を構成する。なお、キャパシタンスト
ランジスタＣ１０１の容量は、トランジスタＮ１０１，
Ｎ１０２のゲート容量、接合容量に比較して十分大きく
設定する。
【００１０】次に、図６及び各部波形をタイムチャート
で示す図７を参照して、従来の第２の電圧発生回路の動
作について説明すると、まず、入力信号ＩＮが接地ＧＮ
Ｄレベルの場合（期間Ｔ１）、トランジスタＰ１０１は
オン状態、トランジスタＮ１０１はオフ状態となる。こ
れにより、ノードＮＤ１の電圧レベルは電源ＶＤＤのレ
ベルとなり、この電圧ＶＤＤがトランジスタＮ１０２の
ゲートに供給される。このとき、キャパシタンストラン
ジスタＣ１０１には、ＧＮＤレベルがインバータＩＶ１
０１で反転された電源ＶＤＤレベルが供給されるため、
ノードＮＤ２に対する容量結合は行われない。したがっ
て、ノードＮＤ２は、トランジスタＮ１０２により接地
ＧＮＤレベルに引き込まれ、保持される。このとき出力
信号ＯＵＴもＧＮＤレベル（０Ｖ）に保持される。
で示す図７を参照して、従来の第２の電圧発生回路の動
作について説明すると、まず、入力信号ＩＮが接地ＧＮ
Ｄレベルの場合（期間Ｔ１）、トランジスタＰ１０１は
オン状態、トランジスタＮ１０１はオフ状態となる。こ
れにより、ノードＮＤ１の電圧レベルは電源ＶＤＤのレ
ベルとなり、この電圧ＶＤＤがトランジスタＮ１０２の
ゲートに供給される。このとき、キャパシタンストラン
ジスタＣ１０１には、ＧＮＤレベルがインバータＩＶ１
０１で反転された電源ＶＤＤレベルが供給されるため、
ノードＮＤ２に対する容量結合は行われない。したがっ
て、ノードＮＤ２は、トランジスタＮ１０２により接地
ＧＮＤレベルに引き込まれ、保持される。このとき出力
信号ＯＵＴもＧＮＤレベル（０Ｖ）に保持される。
【００１１】次に、入力信号ＩＮがＧＮＤレベルから電
源ＶＤＤレベルに遷移すると（期間Ｔ２）、トランジス
タＰ１０１はオフ状態に、トランジスタＮ１０１はオン
状態にそれぞれ切り替わる。その結果、ノードＮＤ１の
電圧レベルは降下し、これに伴い、トランジスタＮ１０
２のゲート電圧もＧＮＤレベルへと低下するので、オフ
状態に切り替わる。しかし、上述のように、キャパシタ
ンストランジスタＣ１０１の容量が十分大きいため、こ
のときノードＮＤ２はＧＮＤレベルのままに保持されて
おり、出力信号ＯＵＴもＧＮＤレベルに保持される。
源ＶＤＤレベルに遷移すると（期間Ｔ２）、トランジス
タＰ１０１はオフ状態に、トランジスタＮ１０１はオン
状態にそれぞれ切り替わる。その結果、ノードＮＤ１の
電圧レベルは降下し、これに伴い、トランジスタＮ１０
２のゲート電圧もＧＮＤレベルへと低下するので、オフ
状態に切り替わる。しかし、上述のように、キャパシタ
ンストランジスタＣ１０１の容量が十分大きいため、こ
のときノードＮＤ２はＧＮＤレベルのままに保持されて
おり、出力信号ＯＵＴもＧＮＤレベルに保持される。
【００１２】次に、入力信号ＩＮの電源ＶＤＤのレベル
は、インバータＩＶ１による遅延後反転され、これによ
りキャパシタンストランジスタＣ１０１の入力側のノー
ドＮＤ３のレベルが電源ＶＤＤから接地ＧＮＤレベルに
遷移する。その結果、キャパシタンストランジスタＣ１
０１の結合容量により、ノードＮＤ２は、ＧＮＤレベル
から負の電源電圧−ＶＤＤレベルまで降下する。このと
き、トランジスタＮ１０１はオン状態であるため、ノー
ドＮＤ１の電圧レベルは、ＧＮＤレベルから負の電源電
圧−ＶＤＤレベルまで降下し、ノードＮＤ２と同一レベ
ルとなる。したがって、トランジスタＮ１０２はオフ状
態に安定に保持され、ノードＮＤ２からの負の電源電圧
−ＶＤＤのリークが防止される。
は、インバータＩＶ１による遅延後反転され、これによ
りキャパシタンストランジスタＣ１０１の入力側のノー
ドＮＤ３のレベルが電源ＶＤＤから接地ＧＮＤレベルに
遷移する。その結果、キャパシタンストランジスタＣ１
０１の結合容量により、ノードＮＤ２は、ＧＮＤレベル
から負の電源電圧−ＶＤＤレベルまで降下する。このと
き、トランジスタＮ１０１はオン状態であるため、ノー
ドＮＤ１の電圧レベルは、ＧＮＤレベルから負の電源電
圧−ＶＤＤレベルまで降下し、ノードＮＤ２と同一レベ
ルとなる。したがって、トランジスタＮ１０２はオフ状
態に安定に保持され、ノードＮＤ２からの負の電源電圧
−ＶＤＤのリークが防止される。
【００１３】また、ノードＮＤ２は、ダイオード接続さ
れたトランジスタＰ１０２を経由して出力端子ＴＯＵＴ
に接続されているため、容量Ｃ１０２に蓄積された電荷
はキャパシタンストランジスタＣ１０１に引き抜かれ
る。その結果、出力信号ＯＵＴはＧＮＤレベルから負電
圧レベルに減少する。
れたトランジスタＰ１０２を経由して出力端子ＴＯＵＴ
に接続されているため、容量Ｃ１０２に蓄積された電荷
はキャパシタンストランジスタＣ１０１に引き抜かれ
る。その結果、出力信号ＯＵＴはＧＮＤレベルから負電
圧レベルに減少する。
【００１４】なお、ノードＮＤ２の電圧レベルが基板電
位よりＰＮ接合のしきい値電圧以上低下した場合、トラ
ンジスタＮ１０１，Ｎ１０２の基板−拡散層間で順方向
電流が流れ、基板電位が低下する。
位よりＰＮ接合のしきい値電圧以上低下した場合、トラ
ンジスタＮ１０１，Ｎ１０２の基板−拡散層間で順方向
電流が流れ、基板電位が低下する。
【００１５】ここで、ノードＮＤ２の電圧レベルが再び
高くなったとしても、トランジスタＰ１０２はダイオー
ド動作するため、出力信号ＯＵＴはキャパシタンストラ
ンジスタＣ１０１に引き抜かれたままの負電圧レベルに
保持される。
高くなったとしても、トランジスタＰ１０２はダイオー
ド動作するため、出力信号ＯＵＴはキャパシタンストラ
ンジスタＣ１０１に引き抜かれたままの負電圧レベルに
保持される。
【００１６】以上の期間Ｔ１，Ｔ２の動作を反復するこ
とにより、出力信号ＯＵＴの負電圧レベルは、トランジ
スタＰ１０２のしきい値電圧Ｖｔ及びＰＮ接合のしきい
値電圧Ｖｐｎｔのうちのいずれか小さい方で決まり、
（−ＶＤＤ＋Ｖｔ）又は（−ＶＤＤ＋Ｖｐｎｔ）とな
る。
とにより、出力信号ＯＵＴの負電圧レベルは、トランジ
スタＰ１０２のしきい値電圧Ｖｔ及びＰＮ接合のしきい
値電圧Ｖｐｎｔのうちのいずれか小さい方で決まり、
（−ＶＤＤ＋Ｖｔ）又は（−ＶＤＤ＋Ｖｐｎｔ）とな
る。
【００１７】しかし、この従来の第２の電圧発生回路を
Ｐ型基板上に形成する場合は、Ｎチャネル型トランジス
タＮ１０１，Ｎ１０２は一般にＰ型基板上にＮ型ウェル
を形成し、このＮ型ウェルをソースまたはドレイン電極
とする。この場合、これらＮチャネル型トランジスタＮ
１０１，Ｎ１０２のソースまたはドレインに負電圧が印
加されると、この負電圧がＰ型基板に抜けてしまうリー
ク電流が発生し、微弱な負電圧しか発生できないという
問題がある。
Ｐ型基板上に形成する場合は、Ｎチャネル型トランジス
タＮ１０１，Ｎ１０２は一般にＰ型基板上にＮ型ウェル
を形成し、このＮ型ウェルをソースまたはドレイン電極
とする。この場合、これらＮチャネル型トランジスタＮ
１０１，Ｎ１０２のソースまたはドレインに負電圧が印
加されると、この負電圧がＰ型基板に抜けてしまうリー
ク電流が発生し、微弱な負電圧しか発生できないという
問題がある。
【００１８】
【発明が解決しようとする課題】上述した従来の第１及
び第２の電圧発生回路は、入力信号として連続パルスを
用い、所望の負電圧を発生するため、連続パルスの供給
用のクロックドライバが消費電力の増大要因となるとい
う欠点があった。
び第２の電圧発生回路は、入力信号として連続パルスを
用い、所望の負電圧を発生するため、連続パルスの供給
用のクロックドライバが消費電力の増大要因となるとい
う欠点があった。
【００１９】また、従来の第１の電圧発生回路は、入力
信号を入力するキャパシタンストランジスタと、このキ
ャパシタンストランジスタの出力側に接続した２つのダ
イオード接続Ｐチャネル型トランジスタを用いて所望の
負電圧を発生しているので、これら２つのＰチャネル型
トランジスタのしきい値電圧の電圧レベル損失が重畳さ
れることにより、電源電圧が低い場合は出力負電圧が低
下し、特に電源電圧がしきい値電圧の２倍より低い場合
では、負電圧の発生が不可能となるという欠点があっ
た。
信号を入力するキャパシタンストランジスタと、このキ
ャパシタンストランジスタの出力側に接続した２つのダ
イオード接続Ｐチャネル型トランジスタを用いて所望の
負電圧を発生しているので、これら２つのＰチャネル型
トランジスタのしきい値電圧の電圧レベル損失が重畳さ
れることにより、電源電圧が低い場合は出力負電圧が低
下し、特に電源電圧がしきい値電圧の２倍より低い場合
では、負電圧の発生が不可能となるという欠点があっ
た。
【００２０】また、電源電圧がしきい値電圧の２倍より
低い場合キャパシタンストランジスタのゲート下にチャ
ネルが形成されないため、回路動作効率が低下するとい
う欠点があった。
低い場合キャパシタンストランジスタのゲート下にチャ
ネルが形成されないため、回路動作効率が低下するとい
う欠点があった。
【００２１】トランジスタのしきい値電圧による電圧レ
ベル損失を低減することにより、従来の第１の電圧発生
回路の欠点の解消を図った従来の第２の電圧発生回路
は、Ｐ型基板上で用いると、Ｎチャネル型トランジスタ
のソースまたはドレインに負電圧が印加され、負電圧が
Ｐ型基板に抜けてしまい、その結果、リークが発生し微
弱な負電圧しか発生できないというという欠点があっ
た。
ベル損失を低減することにより、従来の第１の電圧発生
回路の欠点の解消を図った従来の第２の電圧発生回路
は、Ｐ型基板上で用いると、Ｎチャネル型トランジスタ
のソースまたはドレインに負電圧が印加され、負電圧が
Ｐ型基板に抜けてしまい、その結果、リークが発生し微
弱な負電圧しか発生できないというという欠点があっ
た。
【００２２】本発明の目的は、入力信号として連続パル
スを用いる必要をなくすことにより低消費電力化を図
り、Ｐ型基板上でも動作可能でトランジスタのしきい値
電圧による損失を解消した電圧発生回路を提供すること
にある。
スを用いる必要をなくすことにより低消費電力化を図
り、Ｐ型基板上でも動作可能でトランジスタのしきい値
電圧による損失を解消した電圧発生回路を提供すること
にある。
【００２３】
【課題を解決するための手段】第１の発明の電圧発生回
路は、電源電圧の供給を受け半導体集積回路の内部回路
用の内部電圧を発生する電圧発生回路において、ＭＯＳ
トランジスタのドレインとソース及びバックゲートを共
通接続して一方の電極としゲートを他方の電極とし空乏
層を用いて所定の容量値の容量を構成し前記ドレインを
第１の端子としゲートを第２の端子として出力端子に接
続したキャパシタンス素子と、入力端子と前記キャパシ
タンス素子の前記第１の端子との間に接続し入力信号を
予め定めた遅延時間遅延させる遅延素子と、ソースを前
記電源にドレインを前記キャパシタンス素子の前記第２
の端子にそれぞれ接続しゲートに前記入力信号の反転信
号の供給を受ける第１のＭＯＳトランジスタと、ソース
を前記第２の端子にドレインを予め定めた電位の基準電
源にそれぞれ接続しゲートに前記入力信号の供給を受け
る第２のＭＯＳトランジスタとを備え、前記入力信号の
第１のレベルから第２のレベルへの遷移に応答して前記
第１のレベルの間に蓄積した前記キャパシタンス素子の
電荷を保持し前記遅延時間経過後の前記第１の端子の電
位の前記第２のレベルへの遷移に応答して前記電源と反
対極性で絶対値が前記電源電圧とほぼ等しい前記内部電
圧を発生することを特徴とするものである。
路は、電源電圧の供給を受け半導体集積回路の内部回路
用の内部電圧を発生する電圧発生回路において、ＭＯＳ
トランジスタのドレインとソース及びバックゲートを共
通接続して一方の電極としゲートを他方の電極とし空乏
層を用いて所定の容量値の容量を構成し前記ドレインを
第１の端子としゲートを第２の端子として出力端子に接
続したキャパシタンス素子と、入力端子と前記キャパシ
タンス素子の前記第１の端子との間に接続し入力信号を
予め定めた遅延時間遅延させる遅延素子と、ソースを前
記電源にドレインを前記キャパシタンス素子の前記第２
の端子にそれぞれ接続しゲートに前記入力信号の反転信
号の供給を受ける第１のＭＯＳトランジスタと、ソース
を前記第２の端子にドレインを予め定めた電位の基準電
源にそれぞれ接続しゲートに前記入力信号の供給を受け
る第２のＭＯＳトランジスタとを備え、前記入力信号の
第１のレベルから第２のレベルへの遷移に応答して前記
第１のレベルの間に蓄積した前記キャパシタンス素子の
電荷を保持し前記遅延時間経過後の前記第１の端子の電
位の前記第２のレベルへの遷移に応答して前記電源と反
対極性で絶対値が前記電源電圧とほぼ等しい前記内部電
圧を発生することを特徴とするものである。
【００２４】第２の発明の電圧発生回路は、電源電圧の
供給を受け半導体集積回路の内部回路用の内部電圧を発
生する電圧発生回路において、ＭＯＳトランジスタのド
レインとソース及びバックゲートを共通接続して一方の
電極としゲートを他方の電極とし空乏層を用いて所定の
容量値の容量を構成し前記ドレインを第１の端子としゲ
ートを第２の端子として出力端子に接続した第１のキャ
パシタンス素子と、入力端子と前記第１のキャパシタン
ス素子の第１の端子との間に直列接続し入力信号をそれ
ぞれ予め定めた遅延時間遅延させる第１，第２の遅延素
子と、ソースを前記電源にドレインを前記第１のキャパ
シタンス素子の前記第２の端子にそれぞれ接続しゲート
に前記入力信号の反転信号の供給を受ける第１のＭＯＳ
トランジスタと、ソースを前記第１のキャパシタンス素
子の第２の端子にドレインを予め定めた電位の基準電源
にそれぞれ接続した第２のＭＯＳトランジスタと、前記
第２の遅延素子の出力を反転するインバータと、前記入
力信号と前記インバータの出力信号との論理和を取り入
力論理信号を出力するオア回路と、所定導電型のＭＯＳ
トランジスタのドレインとソース及びバックゲートを共
通接続して一方の電極としゲートを他方の電極とし空乏
層を用いて所定の容量値の容量を構成し前記ドレインを
第１の端子としゲートを第２の端子として前記第２のト
ランジスタのゲートに接続した第２のキャパシタンス素
子と、前記論理回路の出力端と前記第２のキャパシタン
ス素子の第１の端子との間に直列接続し前記入力論理信
号を予め定めた遅延時間遅延させる第３の遅延素子と、
ソースを前記電源にドレインを前記第２のキャパシタン
ス素子の前記第２の端子にそれぞれ接続しゲートに前記
入力信号の反転信号の供給を受ける第３のＭＯＳトラン
ジスタと、ソースを前記第２のキャパシタンス素子の第
２の端子にドレインを前記基準電源にそれぞれ接続した
第４のＭＯＳトランジスタとを備え、前記入力信号の第
１のレベルから第２のレベルへの遷移に応答して前記第
１のレベルの間に蓄積した前記第１及び第２のキャパシ
タンス素子の電荷を保持し前記第１，第２の遅延時間経
過後の前記第１のキャパシタンス素子の第１の端子の電
位の前記第２のレベルへの遷移に応答して前記電源と反
対極性で絶対値が前記電源電圧とほぼ等しい前記内部電
圧を発生し前記第３の遅延時間経過後の前記第２のキャ
パシタンス素子の第１の端子の電位の前記第２のレベル
への遷移に応答して前記第２のＭＯＳトランジスタのゲ
ートに前記電源と反対極性で絶対値が前記電源電圧とほ
ぼ等しい電圧を供給することを特徴とするものである。
供給を受け半導体集積回路の内部回路用の内部電圧を発
生する電圧発生回路において、ＭＯＳトランジスタのド
レインとソース及びバックゲートを共通接続して一方の
電極としゲートを他方の電極とし空乏層を用いて所定の
容量値の容量を構成し前記ドレインを第１の端子としゲ
ートを第２の端子として出力端子に接続した第１のキャ
パシタンス素子と、入力端子と前記第１のキャパシタン
ス素子の第１の端子との間に直列接続し入力信号をそれ
ぞれ予め定めた遅延時間遅延させる第１，第２の遅延素
子と、ソースを前記電源にドレインを前記第１のキャパ
シタンス素子の前記第２の端子にそれぞれ接続しゲート
に前記入力信号の反転信号の供給を受ける第１のＭＯＳ
トランジスタと、ソースを前記第１のキャパシタンス素
子の第２の端子にドレインを予め定めた電位の基準電源
にそれぞれ接続した第２のＭＯＳトランジスタと、前記
第２の遅延素子の出力を反転するインバータと、前記入
力信号と前記インバータの出力信号との論理和を取り入
力論理信号を出力するオア回路と、所定導電型のＭＯＳ
トランジスタのドレインとソース及びバックゲートを共
通接続して一方の電極としゲートを他方の電極とし空乏
層を用いて所定の容量値の容量を構成し前記ドレインを
第１の端子としゲートを第２の端子として前記第２のト
ランジスタのゲートに接続した第２のキャパシタンス素
子と、前記論理回路の出力端と前記第２のキャパシタン
ス素子の第１の端子との間に直列接続し前記入力論理信
号を予め定めた遅延時間遅延させる第３の遅延素子と、
ソースを前記電源にドレインを前記第２のキャパシタン
ス素子の前記第２の端子にそれぞれ接続しゲートに前記
入力信号の反転信号の供給を受ける第３のＭＯＳトラン
ジスタと、ソースを前記第２のキャパシタンス素子の第
２の端子にドレインを前記基準電源にそれぞれ接続した
第４のＭＯＳトランジスタとを備え、前記入力信号の第
１のレベルから第２のレベルへの遷移に応答して前記第
１のレベルの間に蓄積した前記第１及び第２のキャパシ
タンス素子の電荷を保持し前記第１，第２の遅延時間経
過後の前記第１のキャパシタンス素子の第１の端子の電
位の前記第２のレベルへの遷移に応答して前記電源と反
対極性で絶対値が前記電源電圧とほぼ等しい前記内部電
圧を発生し前記第３の遅延時間経過後の前記第２のキャ
パシタンス素子の第１の端子の電位の前記第２のレベル
への遷移に応答して前記第２のＭＯＳトランジスタのゲ
ートに前記電源と反対極性で絶対値が前記電源電圧とほ
ぼ等しい電圧を供給することを特徴とするものである。
【００２５】
【発明の実施の形態】次に、本発明の実施の形態を一部
をブロックで示した回路図で示す図１を参照すると、こ
の図に示す本実施の形態の電圧発生回路１は単一段の負
電圧発生回路であり、出力側にこの負電圧発生回路１を
内蔵する半導体集積回路の内部回路であるロジック部を
含む電源電流遮断回路３を接続する。
をブロックで示した回路図で示す図１を参照すると、こ
の図に示す本実施の形態の電圧発生回路１は単一段の負
電圧発生回路であり、出力側にこの負電圧発生回路１を
内蔵する半導体集積回路の内部回路であるロジック部を
含む電源電流遮断回路３を接続する。
【００２６】負電圧発生回路１は、入力端が入力端子Ｔ
ＩＮに接続したインバータＩＶ１と、入力端が入力端子
ＴＩＮに接続したディレイ素子ＤＬ１と、Ｐチャネル型
トランジスタのドレインとソース及びバックゲートを共
通接続して一方の電極としゲートを他方の電極とし空乏
層を用いて容量を構成しドレインをディレイ素子ＤＬ１
の出力端にそれぞれ接続したキャパシタンストランジス
タＣ１と、ソースとバックゲートを電源ＶＤＤにゲート
をインバータＩＶ１の出力端にそれぞれ接続しドレイン
をキャパシタンストランジスタＣ１のゲートに接続しこ
のドレインから出力信号ＯＤを出力するＰチャネル型Ｍ
ＯＳトランジスタＰ１と、ソースをトランジスタＰ１の
ドレインにゲートを入力端子にバックゲートを電源ＶＤ
Ｄにドレインを接地ＧＮＤにそれぞれ接続したＰチャネ
ル型ＭＯＳトランジスタＰ２とを備える。
ＩＮに接続したインバータＩＶ１と、入力端が入力端子
ＴＩＮに接続したディレイ素子ＤＬ１と、Ｐチャネル型
トランジスタのドレインとソース及びバックゲートを共
通接続して一方の電極としゲートを他方の電極とし空乏
層を用いて容量を構成しドレインをディレイ素子ＤＬ１
の出力端にそれぞれ接続したキャパシタンストランジス
タＣ１と、ソースとバックゲートを電源ＶＤＤにゲート
をインバータＩＶ１の出力端にそれぞれ接続しドレイン
をキャパシタンストランジスタＣ１のゲートに接続しこ
のドレインから出力信号ＯＤを出力するＰチャネル型Ｍ
ＯＳトランジスタＰ１と、ソースをトランジスタＰ１の
ドレインにゲートを入力端子にバックゲートを電源ＶＤ
Ｄにドレインを接地ＧＮＤにそれぞれ接続したＰチャネ
ル型ＭＯＳトランジスタＰ２とを備える。
【００２７】電源電流遮断回路３は、入力信号ＩＮＬの
供給に応答として所定の論理動作を行い出力信号ＯＬを
出力する内部回路であるロジック部３１と、ドレインを
ロジック部２１の接地側にソースを接地ＧＮＤにそれぞ
れ接続しゲートに電圧発生回路１の出力信号ＯＤの供給
を受けるＮチャネル型トランジスタＮ３１とを備える。
供給に応答として所定の論理動作を行い出力信号ＯＬを
出力する内部回路であるロジック部３１と、ドレインを
ロジック部２１の接地側にソースを接地ＧＮＤにそれぞ
れ接続しゲートに電圧発生回路１の出力信号ＯＤの供給
を受けるＮチャネル型トランジスタＮ３１とを備える。
【００２８】次に、図１及び各部波形をタイムチャート
で示す図２を参照して本実施の形態の動作について説明
すると、電圧発生回路１の入力端子ＴＩＮには、通常、
Ｈレベルの入力信号ＩＮＤが供給される。この場合、ト
ランジスタＰ１はゲートへのインバータＩＶ１により反
転されたＬレベルの電圧の供給に応答してオン状態、ト
ランジスタＰ２はゲートへの入力信号ＩＮＤのＨレベル
の供給に応答してオフ状態である。このときトランジス
タＰ１を経由して、キャパシタンストランジスタＣ１に
電源ＶＤＤの電圧レベルからトランジスタＰ１のしきい
値電圧Ｖｔを減じた電圧（ＶＤＤ−Ｖｔ）対応の電荷が
貯えられる。したがって、ノードＮＤ３の出力信号ＯＤ
はＨレベルとなる。
で示す図２を参照して本実施の形態の動作について説明
すると、電圧発生回路１の入力端子ＴＩＮには、通常、
Ｈレベルの入力信号ＩＮＤが供給される。この場合、ト
ランジスタＰ１はゲートへのインバータＩＶ１により反
転されたＬレベルの電圧の供給に応答してオン状態、ト
ランジスタＰ２はゲートへの入力信号ＩＮＤのＨレベル
の供給に応答してオフ状態である。このときトランジス
タＰ１を経由して、キャパシタンストランジスタＣ１に
電源ＶＤＤの電圧レベルからトランジスタＰ１のしきい
値電圧Ｖｔを減じた電圧（ＶＤＤ−Ｖｔ）対応の電荷が
貯えられる。したがって、ノードＮＤ３の出力信号ＯＤ
はＨレベルとなる。
【００２９】次に、入力端子がＨレベルからＬレベルに
遷移するとトランジスタＰ１はオフ状態となり、トラン
ジスタＰ２がオン状態にそれぞれ遷移することにより、
出力信号ＯＤは、Ｌレベル近傍すなわち、（０Ｖ＋Ｖ
ｔ）まで電位が下がる。
遷移するとトランジスタＰ１はオフ状態となり、トラン
ジスタＰ２がオン状態にそれぞれ遷移することにより、
出力信号ＯＤは、Ｌレベル近傍すなわち、（０Ｖ＋Ｖ
ｔ）まで電位が下がる。
【００３０】次に、ディレイ素子ＤＬ１の遅延時間の後
に、キャパシタンストランジスタＣ１の入力電位がＨレ
ベルからＬレベルに遷移する。この遷移に応答して、キ
ャパシタンストランジスタＣ１の出力側の電位、すなわ
ち出力信号ＯＤの電位は、このキャパシタンストランジ
スタＣ１の結合容量によりＬレベルよりもさらに低い電
位すなわち（−ＶＤＤ＋２Ｖｔ）に変化する。
に、キャパシタンストランジスタＣ１の入力電位がＨレ
ベルからＬレベルに遷移する。この遷移に応答して、キ
ャパシタンストランジスタＣ１の出力側の電位、すなわ
ち出力信号ＯＤの電位は、このキャパシタンストランジ
スタＣ１の結合容量によりＬレベルよりもさらに低い電
位すなわち（−ＶＤＤ＋２Ｖｔ）に変化する。
【００３１】電源電流遮断回路３は、ロジック部２１の
通常動作時には、トランジスタＮ２１のゲートには、負
電圧発生回路１の入力信号ＩＮＤのＨレベルに対応する
Ｈレベルの出力信号ＯＤが供給され、オン状態となる。
次に、ロジック部３１のスタンバイ時には、負電圧発生
回路１は入力信号ＩＮＤがＬレベルに遷移し、この入力
信号ＩＮＤのＬレベルに応答した出力信号ＯＤの負電圧
を出力する。この負電圧出力信号ＯＤのゲートへの供給
に応答して、トランジスタＮ３１は、ロジック部２１か
らのリーク電流を完全に遮断する。これにより、スタン
バイ時のリークを抑圧することができる。
通常動作時には、トランジスタＮ２１のゲートには、負
電圧発生回路１の入力信号ＩＮＤのＨレベルに対応する
Ｈレベルの出力信号ＯＤが供給され、オン状態となる。
次に、ロジック部３１のスタンバイ時には、負電圧発生
回路１は入力信号ＩＮＤがＬレベルに遷移し、この入力
信号ＩＮＤのＬレベルに応答した出力信号ＯＤの負電圧
を出力する。この負電圧出力信号ＯＤのゲートへの供給
に応答して、トランジスタＮ３１は、ロジック部２１か
らのリーク電流を完全に遮断する。これにより、スタン
バイ時のリークを抑圧することができる。
【００３２】以上述べたように、従来の第１及び第２の
電圧発生回路は、連続パルスを供給する必要があり、こ
の連続パルスの供給源であるクロックドライバ等が消費
電力の増加要因となっていたのに対し、本実施の形態の
電圧発生回路は、ＨレベルからＬレベルへの一回のレベ
ル遷移のみにより、所望の負電圧を発生できるので低消
費電力で動作可能である。
電圧発生回路は、連続パルスを供給する必要があり、こ
の連続パルスの供給源であるクロックドライバ等が消費
電力の増加要因となっていたのに対し、本実施の形態の
電圧発生回路は、ＨレベルからＬレベルへの一回のレベ
ル遷移のみにより、所望の負電圧を発生できるので低消
費電力で動作可能である。
【００３３】また、本実施の形態の電圧発生回路は、Ｐ
チャネル型ＭＯＳトランジスタのみで構成しているの
で、負電位のＰ型基板へのリーク経路が無く、したがっ
て、Ｐ型基板上で形成することには何ら問題はない。ま
た、シリコン・オン・インシュレータ（ＳＯＩ）構造な
どのウェル電位のとれないデバイスでも構成可能であ
る。
チャネル型ＭＯＳトランジスタのみで構成しているの
で、負電位のＰ型基板へのリーク経路が無く、したがっ
て、Ｐ型基板上で形成することには何ら問題はない。ま
た、シリコン・オン・インシュレータ（ＳＯＩ）構造な
どのウェル電位のとれないデバイスでも構成可能であ
る。
【００３４】次に、本発明の第２の実施の形態を図１と
共通の構成要素には共通の参照文字／数字を付して同様
に一部をブロックで示した回路図で示す図３を参照する
と、この図に示す本実施の形態の前述の第１の実施の形
態との相違点は、負電圧発生回路１の代わりにキャパシ
タンストランジスタＣ１，Ｃ２１の各々をそれぞれ有す
る負電圧発生回路１Ａ，２から成る２段構成の負電圧発
生回路を備えることである。
共通の構成要素には共通の参照文字／数字を付して同様
に一部をブロックで示した回路図で示す図３を参照する
と、この図に示す本実施の形態の前述の第１の実施の形
態との相違点は、負電圧発生回路１の代わりにキャパシ
タンストランジスタＣ１，Ｃ２１の各々をそれぞれ有す
る負電圧発生回路１Ａ，２から成る２段構成の負電圧発
生回路を備えることである。
【００３５】負電圧発生回路１Ａは、第１の実施の形態
の負電圧発生回路１と共通のインバータＩＶ１と、トラ
ンジスタＰ１と、キャパシタンストランジスタＣ１と、
ディレイ素子ＤＬ１とに加えて、入力端がディレイ素子
ＤＬ１の出力端に接続したディレイ素子ＤＬ２と、ソー
スをトランジスタＰ１のドレインにバックゲートを電源
ＶＤＤにドレインを接地ＧＮＤにそれぞれ接続しゲート
に負電圧発生回路２の出力ＯＤ２の供給を受けるＰチャ
ネル型ＭＯＳトランジスタＰ２Ａとを備え、トランジス
タＰ１，Ｐ２Ａの各々のドレイン共通接続点から出力信
号ＯＤ１を出力する。
の負電圧発生回路１と共通のインバータＩＶ１と、トラ
ンジスタＰ１と、キャパシタンストランジスタＣ１と、
ディレイ素子ＤＬ１とに加えて、入力端がディレイ素子
ＤＬ１の出力端に接続したディレイ素子ＤＬ２と、ソー
スをトランジスタＰ１のドレインにバックゲートを電源
ＶＤＤにドレインを接地ＧＮＤにそれぞれ接続しゲート
に負電圧発生回路２の出力ＯＤ２の供給を受けるＰチャ
ネル型ＭＯＳトランジスタＰ２Ａとを備え、トランジス
タＰ１，Ｐ２Ａの各々のドレイン共通接続点から出力信
号ＯＤ１を出力する。
【００３６】負電圧発生回路２は、第１の実施の形態の
負電圧発生回路１の対応する構成要素と同様のインバー
タＩＶ２１と、トランジスタＰ２１と、キャパシタンス
トランジスタＣ２１と、ディレイ素子ＤＬ２１と、トラ
ンジスタＰ２２とに加えて、入力端を負電圧発生回路１
Ａのディレイ素子ＤＬ２の出力端に接続したインバータ
ＩＶ２２と、入力信号ＩＮＤとインバータＩＶ２２の出
力信号との論理和を取り出力端をディレイ素子ＤＬ２１
の入力端，インバータＩＶ２１の入力端，及びトランジ
スタＰ２２のゲートの共通接続点に接続した２入力オア
回路Ｇ２１とを備え、トランジスタＰ２１，Ｐ２２の各
々のドレイン共通接続点から出力信号ＯＤ２を出力す
る。
負電圧発生回路１の対応する構成要素と同様のインバー
タＩＶ２１と、トランジスタＰ２１と、キャパシタンス
トランジスタＣ２１と、ディレイ素子ＤＬ２１と、トラ
ンジスタＰ２２とに加えて、入力端を負電圧発生回路１
Ａのディレイ素子ＤＬ２の出力端に接続したインバータ
ＩＶ２２と、入力信号ＩＮＤとインバータＩＶ２２の出
力信号との論理和を取り出力端をディレイ素子ＤＬ２１
の入力端，インバータＩＶ２１の入力端，及びトランジ
スタＰ２２のゲートの共通接続点に接続した２入力オア
回路Ｇ２１とを備え、トランジスタＰ２１，Ｐ２２の各
々のドレイン共通接続点から出力信号ＯＤ２を出力す
る。
【００３７】次に、図３及び各部波形をタイムチャート
で示す図４を参照して本実施の形態の動作について説明
すると、第１の実施の形態では、上述したように、トラ
ンジスタＰ２のしきい値電圧Ｖｔ分の電圧レベル損失に
より、キャパシタンストランジスタＣ１の電位は（０Ｖ
＋Ｖｔ）からの押下げ（プルダウン）となるので、出力
信号ＯＤの負電圧レベルが（−ＶＤＤ＋２Ｖｔ）とな
り、したがって、トランジスタ２個分のしきい値２Ｖｔ
の電圧レベル損失となる。本実施の形態では、トランジ
スタＰ２のゲート入力電圧に負電圧を供給ししきい値電
圧Ｖｔ分の電圧レベル損失を完全に解消するため、第１
の実施の形態の負電圧発生回路１と同様の構成を有する
２つの負電圧発生回路１Ａ及び２を用いた回路構成とし
ている。
で示す図４を参照して本実施の形態の動作について説明
すると、第１の実施の形態では、上述したように、トラ
ンジスタＰ２のしきい値電圧Ｖｔ分の電圧レベル損失に
より、キャパシタンストランジスタＣ１の電位は（０Ｖ
＋Ｖｔ）からの押下げ（プルダウン）となるので、出力
信号ＯＤの負電圧レベルが（−ＶＤＤ＋２Ｖｔ）とな
り、したがって、トランジスタ２個分のしきい値２Ｖｔ
の電圧レベル損失となる。本実施の形態では、トランジ
スタＰ２のゲート入力電圧に負電圧を供給ししきい値電
圧Ｖｔ分の電圧レベル損失を完全に解消するため、第１
の実施の形態の負電圧発生回路１と同様の構成を有する
２つの負電圧発生回路１Ａ及び２を用いた回路構成とし
ている。
【００３８】図４を参照すると、入力信号ＩＮＤのレベ
ルがＨレベルからＬレベルに遷移するとき、負電圧発生
回路２で負電圧の出力信号ＯＤ２を生成し、この出力信
号ＯＤ２を負電圧発生回路１ＡのトランジスタＰ２Ａの
ゲートに供給する（ノードＮＤ５）。これにより、トラ
ンジスタＰ２Ａはしきい値電圧Ｖｔの電圧レベル損失な
く０Ｖを出力信号ＯＤ１（ノードＮＤ６）として出力で
きる。このとき、キャパシタンストランジスタＣ１の電
荷は電源ＶＤＤ分となり、第１の実施の形態におけるト
ランジスタＰ２のしきい値Ｖｔ分の損失を改善できる。
ルがＨレベルからＬレベルに遷移するとき、負電圧発生
回路２で負電圧の出力信号ＯＤ２を生成し、この出力信
号ＯＤ２を負電圧発生回路１ＡのトランジスタＰ２Ａの
ゲートに供給する（ノードＮＤ５）。これにより、トラ
ンジスタＰ２Ａはしきい値電圧Ｖｔの電圧レベル損失な
く０Ｖを出力信号ＯＤ１（ノードＮＤ６）として出力で
きる。このとき、キャパシタンストランジスタＣ１の電
荷は電源ＶＤＤ分となり、第１の実施の形態におけるト
ランジスタＰ２のしきい値Ｖｔ分の損失を改善できる。
【００３９】さらにこのことにより、キャパシタンスト
ランジスタＣ１は、０Ｖから電源ＶＤＤ分の押し下げを
可能にし、出力信号ＯＤ１として（−ＶＤＤ）を出力す
ることができる。したがって、第１の実施の形態におけ
るトランジスタのしきい値２Ｖｔ分の損失を改善でき
る。
ランジスタＣ１は、０Ｖから電源ＶＤＤ分の押し下げを
可能にし、出力信号ＯＤ１として（−ＶＤＤ）を出力す
ることができる。したがって、第１の実施の形態におけ
るトランジスタのしきい値２Ｖｔ分の損失を改善でき
る。
【００４０】以上述べたように、本実施の形態の電圧発
生回路は、第１の実施の形態の電圧発生回路の低消費電
力化とＰ型基板上に形成可能という効果に加えて、トラ
ンジスタのしきい値電圧によ電圧レベル損失を完全に解
消できる。
生回路は、第１の実施の形態の電圧発生回路の低消費電
力化とＰ型基板上に形成可能という効果に加えて、トラ
ンジスタのしきい値電圧によ電圧レベル損失を完全に解
消できる。
【００４１】
【発明の効果】以上説明したように、第１の発明の電圧
発生回路は、キャパシタンス素子と、入力信号を遅延さ
せる遅延素子と、ソースを電源にドレインをキャパシタ
ンス素子の出力側端子にそれぞれ接続しゲートに反転入
力信号の供給を受ける第１のトランジスタと、ソースを
キャパシタンス素子の出力側端子にドレインを基準電源
にそれぞれ接続しゲートに入力信号の供給を受ける第２
のトランジスタとを備え、入力信号のＨレベルからＬレ
ベルへの遷移に応答してキャパシタンス素子の電荷を放
電し上記遅延時間経過後の上記入力側端子の電位のＬレ
ベルへの遷移に応答して電源電圧とほぼ等しい電圧の負
電圧を発生するので、入力信号のＨレベルからＬレベル
への一回の遷移のみにより所望の負電圧を発生できるた
め、低消費電力で動作可能であるという効果がある。
発生回路は、キャパシタンス素子と、入力信号を遅延さ
せる遅延素子と、ソースを電源にドレインをキャパシタ
ンス素子の出力側端子にそれぞれ接続しゲートに反転入
力信号の供給を受ける第１のトランジスタと、ソースを
キャパシタンス素子の出力側端子にドレインを基準電源
にそれぞれ接続しゲートに入力信号の供給を受ける第２
のトランジスタとを備え、入力信号のＨレベルからＬレ
ベルへの遷移に応答してキャパシタンス素子の電荷を放
電し上記遅延時間経過後の上記入力側端子の電位のＬレ
ベルへの遷移に応答して電源電圧とほぼ等しい電圧の負
電圧を発生するので、入力信号のＨレベルからＬレベル
への一回の遷移のみにより所望の負電圧を発生できるた
め、低消費電力で動作可能であるという効果がある。
【００４２】また、Ｐチャネル型ＭＯＳトランジスタの
みで構成しているので、負電位のＰ型基板へのリーク経
路が無く、したがって、Ｐ型基板上に形成することが可
能であると共に、ＳＯＩ構造などのウェル電位のとれな
いデバイスでも構成可能であるという効果がある。
みで構成しているので、負電位のＰ型基板へのリーク経
路が無く、したがって、Ｐ型基板上に形成することが可
能であると共に、ＳＯＩ構造などのウェル電位のとれな
いデバイスでも構成可能であるという効果がある。
【００４３】さらに、第２の発明の電圧発生回路は、第
１の発明の電圧発生回路を２段使用して上記第２のトラ
ンジスタのゲートに負電圧を供給することにより、第１
の発明の上記効果に加えて、このトランジスタのしきい
値電圧によ電圧レベル損失を完全に解消できるという効
果がある。
１の発明の電圧発生回路を２段使用して上記第２のトラ
ンジスタのゲートに負電圧を供給することにより、第１
の発明の上記効果に加えて、このトランジスタのしきい
値電圧によ電圧レベル損失を完全に解消できるという効
果がある。
【図１】本発明の電圧発生回路の第１の実施の形態を示
す回路図である。
す回路図である。
【図２】本実施の形態の電圧発生回路における動作の一
例を示すタイムチャートである。
例を示すタイムチャートである。
【図３】本発明の電圧発生回路の第２の実施の形態を示
す回路図である。
す回路図である。
【図４】本実施の形態の電圧発生回路における動作の一
例を示すタイムチャートである。
例を示すタイムチャートである。
【図５】従来の第１の電圧発生回路の一例を示す回路で
ある。
ある。
【図６】従来の第２の電圧発生回路の一例を示す回路で
ある。
ある。
【図７】従来の第２の電圧発生回路における動作の一例
を示すタイムチャートである。
を示すタイムチャートである。
１，２，１Ａ 負電圧発生回路 ３ 電源電流遮断回路 ３１ ロジック部 Ｃ１，Ｃ２，Ｃ１０１ キャパシタンストランジスタ ＤＬ１，ＤＬ２，ＤＬ２１ ディレイ素子 Ｇ２１ オア回路 ＩＶ１，ＩＶ２１，ＩＶ２２ インバータ Ｐ１，Ｐ２，Ｐ２Ａ，Ｐ２１，Ｐ２２，Ｐ１０１，Ｐ１
０２，Ｎ３１，Ｎ１０１，Ｎ１０２ トランジスタ
０２，Ｎ３１，Ｎ１０１，Ｎ１０２ トランジスタ
Claims (5)
- 【請求項１】 電源電圧の供給を受け半導体集積回路の
内部回路用の内部電圧を発生する電圧発生回路におい
て、ＭＯＳトランジスタのドレインとソース及びバックゲー
トを共通接続して一方の電極としゲートを他方の電極と
し空乏層を用いて 所定の容量値の容量を構成し前記ドレ
インを第１の端子としゲートを第２の端子として出力端
子に接続したキャパシタンス素子と、 入力端子と前記キャパシタンス素子の前記第１の端子と
の間に接続し入力信号を予め定めた遅延時間遅延させる
遅延素子と、 ソースを前記電源にドレインを前記キャパシタンス素子
の前記第２の端子にそれぞれ接続しゲートに前記入力信
号の反転信号の供給を受ける第１のＭＯＳトランジスタ
と、 ソースを前記第２の端子にドレインを予め定めた電位の
基準電源にそれぞれ接続しゲートに前記入力信号の供給
を受ける第２のＭＯＳトランジスタとを備え、 前記入力信号の第１のレベルから第２のレベルへの遷移
に応答して前記第１のレベルの間に蓄積した前記キャパ
シタンス素子の電荷を保持し前記遅延時間経過後の前記
第１の端子の電位の前記第２のレベルへの遷移に応答し
て前記電源と反対極性で絶対値が前記電源電圧とほぼ等
しい前記内部電圧を発生することを特徴とする電圧発生
回路。 - 【請求項２】 前記ＭＯＳトランジスタ及び前記第１，
第２のＭＯＳトランジスタが、Ｐチャネル型ＭＯＳトラ
ンジスタであることを特徴とする請求項１記載の電圧発
生回路。 - 【請求項３】 前記入力信号の供給に応答して前記反転
信号を出力するインバータを備えることを特徴とする請
求項１記載の電圧発生回路。 - 【請求項４】 電源電圧の供給を受け半導体集積回路の
内部回路用の内部電圧を発生する電圧発生回路におい
て、ＭＯＳトランジスタのドレインとソース及びバックゲー
トを共通接続して一方の電極としゲートを他方の電極と
し空乏層を用いて 所定の容量値の容量を構成し前記ドレ
インを第１の端子としゲートを第２の端子として出力端
子に接続した第１のキャパシタンス素子と、 入力端子と前記第１のキャパシタンス素子の第１の端子
との間に直列接続し入力信号をそれぞれ予め定めた遅延
時間遅延させる第１，第２の遅延素子と、 ソースを前記電源にドレインを前記第１のキャパシタン
ス素子の前記第２の端子にそれぞれ接続しゲートに前記
入力信号の反転信号の供給を受ける第１のＭＯＳトラン
ジスタと、 ソースを前記第１のキャパシタンス素子の第２の端子に
ドレインを予め定めた電位の基準電源にそれぞれ接続し
た第２のＭＯＳトランジスタと、 前記第２の遅延素子の出力を反転するインバータと、 前記入力信号と前記インバータの出力信号との論理和を
取り入力論理信号を出力するオア回路と、所定導電型のＭＯＳトランジスタのドレインとソース及
びバックゲートを共通接続して一方の電極としゲートを
他方の電極とし空乏層を用いて 所定の容量値の容量を構
成し前記ドレインを第１の端子としゲートを第２の端子
として前記第２のトランジスタのゲートに接続した第２
のキャパシタンス素子と、 前記論理回路の出力端と前記第２のキャパシタンス素子
の第１の端子との間に直列接続し前記入力論理信号を予
め定めた遅延時間遅延させる第３の遅延素子と、 ソースを前記電源にドレインを前記第２のキャパシタン
ス素子の前記第２の端子にそれぞれ接続しゲートに前記
入力信号の反転信号の供給を受ける第３のＭＯＳトラン
ジスタと、 ソースを前記第２のキャパシタンス素子の第２の端子に
ドレインを前記基準電源にそれぞれ接続した第４のＭＯ
Ｓトランジスタとを備え、 前記入力信号の第１のレベルから第２のレベルへの遷移
に応答して前記第１のレベルの間に蓄積した前記第１及
び第２のキャパシタンス素子の電荷を保持し前記第１，
第２の遅延時間経過後の前記第１のキャパシタンス素子
の第１の端子の電位の前記第２のレベルへの遷移に応答
して前記電源と反対極性で絶対値が前記電源電圧とほぼ
等しい前記内部電圧を発生し前記第３の遅延時間経過後
の前記第２のキャパシタンス素子の第１の端子の電位の
前記第２のレベルへの遷移に応答して前記第２のＭＯＳ
トランジスタのゲートに前記電源と反対極性で絶対値が
前記電源電圧とほぼ等しい電圧を供給することを特徴と
する電圧発生回路。 - 【請求項５】 前記基準電源の電位が、接地電位である
ことを特徴とする請求項１又は４記載の電圧発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10200177A JP2990160B1 (ja) | 1998-07-15 | 1998-07-15 | 電圧発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10200177A JP2990160B1 (ja) | 1998-07-15 | 1998-07-15 | 電圧発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2990160B1 true JP2990160B1 (ja) | 1999-12-13 |
| JP2000037071A JP2000037071A (ja) | 2000-02-02 |
Family
ID=16420084
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10200177A Expired - Fee Related JP2990160B1 (ja) | 1998-07-15 | 1998-07-15 | 電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2990160B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8823276B2 (en) | 2011-08-10 | 2014-09-02 | Samsung Display Co., Ltd. | Light unit and driving method thereof |
-
1998
- 1998-07-15 JP JP10200177A patent/JP2990160B1/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8823276B2 (en) | 2011-08-10 | 2014-09-02 | Samsung Display Co., Ltd. | Light unit and driving method thereof |
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| Publication number | Publication date |
|---|---|
| JP2000037071A (ja) | 2000-02-02 |
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