JP3752107B2

JP3752107B2 - 集積回路用パワーオンリセット回路

Info

Publication number: JP3752107B2
Application number: JP16438699A
Authority: JP
Inventors: 寿煥崔; 鐘旻朴
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1998-06-12
Filing date: 1999-06-10
Publication date: 2006-03-08
Anticipated expiration: 2019-06-10
Also published as: US6236249B1; TW516271B; KR20000001716A; KR100301368B1; JP2000031807A

Description

【０００１】
【発明の属する技術分野】
本発明は集積回路用パワーオンリセット回路に関するものであり、より詳しくは高密度集積回路に好適なパワーオンリセット回路に関するものである。
【０００２】
【従来の技術】
一般に、パワーオンリセット回路（パワーアップ検出回路とも称する）は、電源が入力されるとき、半導体集積回路の内部構成部品、例えばフリップフロップ、ラッチ、カウンタ、レジスタ等を初期化させるためのリセット信号を発生する。リセット信号は、集積回路の各構成部品を安定化させるに充分な時間の間第１定電圧で維持され、所定の時間が経過した後に、電源が集積回路に供給されている場合に、第２定電圧（一般に第１定電圧が反転された状態にある動作状態電圧）に維持される。
【０００３】
この技術分野では多様なパワーオンリセット回路が開示されている。例えば、ＭａｈａｂａｄｉによるＵ．Ｓ．Ｐａｔ．４８８５４７６である。このパワーオンリセット回路は、起動（ｓｔａｒｔ−ｕｐ）電圧発生器回路を備える。この回路は、電界効果トランジスタのスレッショルド電圧の変化に鈍い電圧を発生する。又この回路では、リセット信号を起動電圧発生器回路でフィードバックさせることによって、安定状態の電流を減少させる。他のパワーオンリセット回路としてＮａｒａｋｉのＵ．Ｓ．Ｐａｔ．５３８６１５２がある。このパワーオンリセット回路は、差動回路の出力端の電源がそれのスレッショルド電圧を超過するとき、特定期間の間、ロジック回路にリセット信号を出力する。Ｄｉｖａｋａｒｕｎｉ等によるＵ．Ｓ．Ｐａｔ．５４６３３３５に開示されたパワーオンリセット回路もある。この回路は、インピーダンスを通して電源装置に接続された出力端を含む。その出力端は、ラッチ用サブスレッショルド漏洩装置を通して基準電位の一点に接続される。そのサブスレッショルド漏洩装置は、所定のレベルに達する出力電圧に反応して初期サブスレッショルド状態で導通状態に転換される。さらに、ＭｃＣｌｉｎｔｏｃｋによってＵ．Ｓ．Ｐａｔ．５６１２６４２と５７６０６２４に開示されたパワーオンリセット回路があり、これらの各々はリセット信号によって制御される回路内の貯蔵構成要素が正確なデータを維持できない程度まで電源電圧のレベルが低下されるときまでリセット信号を印加できない。
【０００４】
上記のようなパワーオンリセット回路は、安定状態の電力消費、チップレイアウト面積、生産費、そしてリセット信号の安定性等を考慮して設計される。典型的なパワーオンリセット回路の設計においては、安定状態の電源消費が最小化されなければならない。又、チップレイアウト面積を減らすためには、相対的に大きい面積を占める受動素子（例えばキャパシタ又は抵抗）、および追加的な製造工程段階を必要とするディプリーション型トランジスタの使用を避けなければならない。
【０００５】
図１は、Ｂｕｓｋｉｒｋ等によるＵ．Ｓ．Ｐａｔ．５３７６８３５に開示されているパワーオンリセット回路を示している。図１に図示されたパワーオンリセット回路１２は、ロジック及び／又はメモリ回路１８と基準電圧発生器３８と共に半導体チップ内に内蔵されるように設計される。パワーオンリセット回路１２は、ライン１６を通してロジック及び／又はメモリ回路１８に接続された第１出力端子１４にリセット信号ＶＣＣＯＫを出力する。ロジック及び／又はメモリ回路１８は、状態レジスタＳＲ１，ＳＲ２…ＳＲｎからなる状態回路を備えている。リセット信号ＶＣＣＯＫは、論理信号として、それが低（ｌｏｗ）、又は論理０レベルにあるとき、状態レジスタＳＲ１〜ＳＲｎを初期化させる。リセット信号ＶＣＣＯＫが高（ｈｉｇｈ）、又は論理１レベルにあるとき、状態レジスタＳＲ１〜ＳＲｎはリセット状態から削除される。
【０００６】
各レジスタＳＲ１〜ＳＲｎの出力Ｑ１〜Ｑｎは、ライン２２ａ〜２２ｎを通してノアゲート２０の対応する入力に各々接続される。ライン２４上のノアゲート２０の出力は、インバータゲート２６に供給される。インバータゲート２６は状態モニタリング信号ＳＭＯＮを発生するが、この信号はライン１８を通してパワーオンリセット回路１２の第１入力端子３２に供給される。
【０００７】
パワーオンリセット回路１２は、ロジック制御信号ＶＯＮを出力する第２出力端子３４を備えているが、信号ＶＯＮはライン３５を通して基準電圧発生器３８の入力端子３６に供給される。基準電圧発生器３８は、それの出力端子４０上に安定した基準電圧ＶＲＥＦＩを発生する。この信号は、ライン４２を通してパワーオンリセット回路１２の第２入力端子４４に供給される。又、基準電圧発生器３８は、それの第２出力端子４６上に起動電圧ＶＣＣＤＣを出力し、この信号はライン４８を通してパワーオンリセット回路１２の第３入力端子５０に供給される。
【０００８】
パワーオンリセット回路１２は、モニタリング信号ＳＭＯＮ、起動電圧ＶＣＣＤＣ及び基準電圧ＶＲＥＦＩに応じて、電源電圧が所定のレベルを超過するときまで、すなわちパワーアップされる間にリセット信号ＶＣＣＯＫを発生して、低状態を維持する。より詳しくは、パワーオンリセット回路１２は、状態レジスタＳＲ１〜ＳＲｎの出力のうち１つだけでも高状態、即ちリセットされない状態であると、パワーアップの間に活性化される。これと反対に状態レジスタＳＲ１〜ＳＲｎの出力がリセット状態であると、即ち全ての出力が低状態であると、パワーオンリセット回路１２は、ロジック制御信号ＶＯＮが低状態にあるため決して活性化されない。状態レジスタＳＲ１〜ＳＲｎがリセットされない状態でパワーアップされる場合は、電源電圧ＶＣＣが所定のレベルに達するときまでリセット信号ＶＣＣＯＫが持続的に状態レジスタＳＲ１〜ＳＲｎのリセット入力に印加されることによってロジック及び／又はメモリ回路１８の正しい動作を保障する。その後、パワーオンリセット回路１２は、モニタリング信号ＳＭＯＮに応じて自らシャトオフされる。その結果、電力消費を減らすことが可能になる。
【０００９】
【発明が解決しようとする課題】
しかし、上述のように、状態レジスタＳＲ１〜ＳＲｎの出力がノアゲート（ロジックゲート）２０を通してパワーオンリセット回路１２のシャットオフのために使用される構成では、状態レジスタの数が増加した場合に、ロジックゲートの構成上の制約（例えばファンイン等）のため、ロジックゲートの数が増加するので、回路を集積回路上に形成する場合の面積が非常に増加する。従って、上述のような構成を有するパワーオンリセット回路は高密度集積回路には不適当である。
【００１０】
従って、本発明の目的は、小さい面積に形成できて高密度集積回路に好適する集積回路用パワーオンリセット回路を提供することにある。
【００１１】
【課題を解決するための手段】
本発明の集積回路用パワーオンリセット回路は、電源電圧が所定のレベルに達するときまで第１ロジック状態のリセット信号を発生し、電源電圧が所定のレベルに達すると第２ロジック状態のリセット信号を発生するリセット回路と、前記リセット信号を遅延させて出力信号を発生する遅延回路とを含み、前記リセット回路は、第２ロジック状態のリセット信号を遅延させた遅延回路の出力信号で非活性化されると同時に、リセット信号が第２ロジック状態に維持されることを特徴とする。
【００１２】
【発明の実施の形態】
以下図２を参照して本発明の望ましい実施の形態を説明する。
【００１３】
図２を参照すると、図２の回路はパワーオンリセット回路１００と遅延回路２００で構成される。リセット回路１００は、電源電圧ＶＣＣが所定のレベル（約２．２６Ｖ）に達するときまで第１ロジック状態（ロジック低（ｌｏｗ）、又は０状態）のリセット信号ＶＣＣＯＫを発生する。遅延回路２００は、リセット信号ＶＣＣＯＫの遅延および反転信号（出力信号）ＶＯＮを発生する。遅延回路２００は、数十マイクロ秒から数ミリ秒の範囲に達する遅延時間を提供する。リセット回路１００は、遅延回路２００の出力信号ＶＯＮに応じて非活性化されてリセット信号ＶＣＣＯＫが第２ロジック状態（ロジック高（ｈｉｇｈ）、又は１状態）に維持される。
【００１４】
リセット回路１００は、基準電圧ＶＲＥＦ（１．２Ｖ）を発生する基準電圧発生器１１０、電源電圧ＶＣＣに比例する起動電圧ＶＣＣＤＣを発生する電源電圧検出器１２０、そして基準電圧ＶＲＥＦと起動電圧ＶＣＣＤＣに応じてリセット信号ＶＣＣＯＫを発生するリセット信号発生器１３０で構成される。
【００１５】
より詳しくは、基準電圧発生器１１０は、３つのＮＭＯＳトランジスタＮＭ１，ＮＭ２，ＮＭ３を含み、各々は制御電極（ゲート電極）と一対の被制御電極（ソース／ドレイン電極）を有する。又基準電圧発生器１１０は、３つの抵抗Ｒ１，Ｒ２，Ｒ３を有する。抵抗Ｒ１とＲ２、ＮＭＯＳトランジスタＮＭ１のドレインとソース電極、抵抗Ｒ３、そしてＮＭＯＳトランジスタＮＭ２のドレインとソース電極は、電源電圧ＶＣＣ（第１電源電圧）と接地電圧ＶＳＳ（第２電源電圧）との間に直列に接続されている。ＮＭＯＳトランジスタＮＭ２のゲート電極には遅延回路２００の出力信号ＶＯＮが供給されている。抵抗Ｒ１とＲ２との間は第１ノードＮ１、抵抗Ｒ２とトランジスタＮＭ１との間は第２ノードＮ２（即ち、基準電圧ＶＲＥＦ出力ノード）、トランジスタＮＭ１と抵抗Ｒ３との間は第３ノードＮ３、そして抵抗Ｒ３とトランジスタＮＭ２との間は第４ノードＮ４と定義される。ＮＭＯＳトランジスタＮＭ１のゲート電極は、第１ノードＮ１に、ＮＭＯＳトランジスタＮＭ３のゲート電極は第３ノードＮ３に各々接続される。さらに、ＮＭＯＳトランジスタＮＭ３のドレイン電極は第１ノードＮ１に、同トランジスタＮＭ３のソース電極は第４ノードＮ４に各々接続される。
【００１６】
抵抗Ｒ３がＮＭＯＳトランジスタＮＭ３のゲート−ソース電圧を設定してＮＭＯＳトランジスタＮＭ３がそのサブスレッショルド領域で導通する。それ故、ＮＭＯＳトランジスタＮＭ３は負の温度係数を有する。一方、ＮＭＯＳトランジスタＮＭ１は、その導通領域で正の温度係数を有する。
【００１７】
基準電圧発生器１１０の動作を説明する。第１電源電圧ＶＣＣが増加すると、ノードＮ１（ＮＭＯＳトランジスタＮＭ１のゲート電圧）の電圧も増加し、抵抗Ｒ２を通して流れる電流の量も増加する。ノードＮ３の高電圧によるＮＭＯＳトランジスタＮＭ３のゲート電圧の増加は、ＮＭＯＳトランジスタＮＭ３を通して流れる電流の増加原因になる。それ故、ノードＮ１の電圧が低くなり、抵抗Ｒ２を通して流れる電流が減少する。結果的に電源電圧ＶＣＣの増加にも係わらず、基準電圧ＶＲＥＦは相対的に一定に維持される。
【００１８】
これと反対に、第１電源電圧ＶＣＣが減少すると、ノードＮ１の減少する電圧レベルが抵抗Ｒ２を通して流れる電流を減少させる。したがって、ノードＮ３の電圧と基準電圧ＶＲＥＦも低くなる。しかしＮＭＯＳトランジスタＮＭ３のゲート電圧に対応するノードＮ３の電圧が減少することによってノードＮ１の電圧は増加し、ＮＭＯＳトランジスタＮＭ１を通して流れる電流も増加する。
【００１９】
それ故、ＮＭＯＳトランジスタＮＭ１とＮＭ３は、相互補完的な方法で電源電圧ＶＣＣによって変化するように調節する。その結果、基準電圧ＶＲＥＦは、相対的に電源電圧の変化に影響を受けない。言い換えると、ＮＭＯＳトランジスタＮＭ１はノードＮ２の電圧レベルを調節し、ＮＭＯＳトランジスタＮＭ３は、ノードＮ１の電圧を調節する。その結果、電源電圧ＶＣＣの変化にも係わらず、ノードＮ２で基準電圧ＶＲＥＦは相対的に安定である。
【００２０】
上述のように、基準電圧発生器１１０は、その回路内にあるトランジスタのスレッショルド電圧の変化に影響を受けない安定な基準電圧ＶＲＥＦ（約３ＶのＶＣＣに対して約１．２Ｖ）を発生する。又、基準電圧発生器１１０は、電源電圧と温度の変化に相対的に影響を受けない。
【００２１】
電源電圧検出器１２０は、電圧分配器として動作する２つの直列接続された抵抗Ｒ４，Ｒ５と、１つの制御電極（ゲート電極）と一対の被制御電極（ソース／ドレイン電極）を有するＮＭＯＳトランジスタＮＭ４を含む。抵抗Ｒ４とＲ５、そしてトランジスタＮＭ４のドレインとソース電極は、第１及び第２電源電圧ＶＣＣとＶＳＳとの間に直列に接続される。抵抗Ｒ４とＲ５との間はノードＮ５（起動電圧ＶＣＣＤＣ出力ノード）と定義される。トランジスタＮＭ４のゲート電極には遅延回路２００の出力信号ＶＯＮが供給される。このトランジスタＮＭ４がターンオンされると、電源電圧ＶＣＣが抵抗Ｒ４とＲ５によって分配されてノードＮ５の起動電圧ＶＣＣＤＣが得られる。
【００２２】
リセット信号発生器１３０は、比較器として提供される差動増幅器１３２を含む。差動増幅器１３２は、２つのＰＭＯＳトランジスタＰＭ１，ＰＭ２と、３つのＮＭＯＳトランジスタＮＭ５，ＮＭ６及びＮＭ７で構成され、各々は制御電極（ゲート電極）と一対の被制御電極（ソース／ドレイン電極）を有する。ＰＭＯＳトランジスタＰＭ１とＰＭ２のソース電極は第１電源電圧ＶＣＣに共通に接続され、同トランジスタＰＭ１，ＰＭ２のゲート電極は互いに接続される。又ＰＭＯＳトランジスタＰＭ１とＰＭ２のゲート電極は、ＰＭＯＳトランジスタＰＭ１とＮＭＯＳトランジスタＮＭ５のドレイン電極に共通に接続される。ＰＭＯＳトランジスタＰＭ２とＮＭＯＳトランジスタＮＭ６のドレイン電極は互いに接続される。ＮＭＯＳトランジスタＮＭ５とＮＭ６のソース電極は、ＮＭＯＳトランジスタＮＭ７のドレイン電極と接続される。ＮＭＯＳトランジスタＮＭ７のソース電極は第２電源電圧ＶＳＳ（接地電圧）に接続される。同トランジスタＮＭ７のゲート電極には遅延回路２００の出力信号ＶＯＮが供給される。またＮＭＯＳトランジスタＮＭ５のゲート電極には起動電圧ＶＣＣＤＣが供給され、ＮＭＯＳトランジスタＮＭ６のゲート電極には基準電圧ＶＲＥＦが供給される。したがって、差動増幅器１３２は、起動電圧ＶＣＣＤＣが基準電圧ＶＲＥＦ以下であるとき、ノードＮ６から低状態のリセット信号ＶＣＣＯＫを発生する。
【００２３】
差動増幅器１３２のトリップ（ｔｒｉｐ）電圧は、次の式によって得られる：
ＶＣＣＤＣ＝ＶＲＥＦ・・・（１）
ここで、ＶＣＣＤＣ＝ＶＣＣ×（Ｒ５／（Ｒ４＋Ｒ５））．
Ｒ５／（Ｒ４＋Ｒ５）＝０．５３そしてＶＲＥＦ＝１．２Ｖで仮定すると、式（１）は、次のように示される。
【００２４】
ＶＣＣ×０．５３＝１．２Ｖ・・・（２）
式（２）をＶＣＣに対して計算すると、
ＶＣＣ＝１．２Ｖ／０．５３＝２．２６Ｖ・・・（３）
従って、電源電圧ＶＣＣが約２．２６Ｖ以下であるとき、リセット信号ＶＣＣＯＫは低状態で維持される。
【００２５】
リセット信号発生器１３０はクランプ回路１３４を含む。クランプ回路１３４はＰＭＯＳトランジスタＰＭ３で構成され、そのソースとドレイン電極は第１電源電圧ＶＣＣとノードＮ６（すなわちトランジスタＰＭ２とＮＭ６のドレイン電極）に各々接続される。ＰＭＯＳトランジスタＰＭ３のゲート電極には遅延回路２００の出力信号ＶＯＮが供給される。したがって、クランプ回路１３４は、リセット信号ＶＣＣＯＫの遅延および反転信号ＶＯＮに応じてロジック高状態、すなわちＶＣＣの電圧でリセット信号ＶＣＣＯＫを維持する。
【００２６】
遅延回路２００は、キャパシタＣと奇数の直列で接続されたインバータ、例えば３つのインバータＩ１，Ｉ２，Ｉ３を含む。第１インバータＩ１は、リセット信号発生器１３０のノードＮ６（リセット信号出力ノード）と接続する入力端子を有する。最後のインバータＩ３は、トランジスタＮＭ４，ＮＭ７，ＮＭ２，ＰＭ３のゲート電極に共通に接続される出力端子を有する。キャパシタＣはインバータＩ２の出力と接地電圧ＶＳＳ間に接続される。
【００２７】
以下、本発明のパワーオンリセット回路の動作を詳細に説明する。
【００２８】
初期に差動増幅器１３２は、低状態のリセット信号ＶＣＣＯＫを発生する。これは遅延回路２００の出力信号ＶＯＮを高状態にする。信号ＶＯＮの高状態のためトランジスタＮＭ２，ＮＭ４，そしてＮＭ７が導通する。又高状態の信号ＶＯＮのため、トランジスタＰＭ３が非導通となる。電源電圧ＶＣＣがパワーオン後約３Ｖの安定状態レベルに上昇する間、基準電圧ＶＲＥＦと起動電圧ＶＣＣＤＣが電源電圧ＶＣＣに沿うようになる。電源電圧ＶＣＣが約２．２６Ｖに達するとき、基準電圧ＶＲＥＦと起動電圧ＶＣＣＤＣは約１．２Ｖになる。この時点で、リセット信号ＶＣＣＯＫは続いて低状態に維持される。その後、起動電圧ＶＣＣＤＣが電源電圧ＶＣＣの継続的な上昇で１．２Ｖになるとき基準電圧ＶＲＥＦが前述のように約１．２Ｖの一定なレベルを維持するためリセット信号ＶＣＣＯＫは高状態になる。そして、リセット信号ＶＣＣＯＫの低から高への遷移から開始される遅延時間（数十マイクロ秒から数ミリ秒まで）が経過した後、遅延回路２００の出力信号ＶＯＮは低になる。これはＮＭＯＳトランジスタＮＭ２，ＮＭ４，そしてＮＭ７を非導通にする。その結果、基準電圧発生器１１０、電源電圧検出器１２０、そして差動増幅器１３２が自動的に非活性化されて電力消費が減少する。又信号ＶＯＮの低状態は、ＰＭＯＳクランプトランジスタＰＭ３を導通させて、リセット信号ＶＣＣＯＫを電源電圧ＶＣＣ、即ちロジック高状態に維持する。
【００２９】
上述のような本発明のパワーオンリセット回路は、図１に示した従来回路に比較して小さいチップレイアウト面積で形成できる。なぜならば、本発明の回路は、電源電圧が所定電圧に上昇したとき、リセット信号を遅延回路２００で遅延させた信号を用いてリセット回路１００を非活性状態にすると同時にリセット信号をロジック高状態に維持する方法であり、そのために、状態レジスタの出力を検査するためのどのようなロジックゲートも必要としないためである。従って、本発明のパワーオンリセット回路は高密度集積回路に好適である。
【００３０】
【発明の効果】
以上詳細に説明したように本発明の集積回路用パワーオンリセット回路は、小さいチップレイアウト面積で形成できて高密度集積回路に利用できる。
【図面の簡単な説明】
【図１】従来技術によるパワーオンリセット回路を備えた半導体集積回路のブロック図。
【図２】本発明によるパワーオンリセット回路の実施の形態を示す回路図。
【符号の説明】
１００リセット回路
１１０基準電圧発生器
１２０電源電圧検出器
１３０リセット信号発生器
２００遅延回路

Claims

電源電圧が所定のレベルに達するときまで第１ロジック状態のリセット信号を発生し、電源電圧が所定のレベルに達すると第２ロジック状態のリセット信号を発生するリセット回路と、
前記リセット信号を遅延させて出力信号を発生する遅延回路とを含み、
前記リセット回路は、第２ロジック状態のリセット信号を遅延させた遅延回路の出力信号で非活性化されると同時に、リセット信号が第２ロジック状態に維持されることを特徴とする集積回路用パワーオンリセット回路。
前記リセット回路は、
基準電圧を発生する基準電圧発生器と、
電源電圧を検出して電源電圧に比例する起動電圧を発生する電源電圧検出器と、
前記基準電圧及び前記起動電圧に応じてリセット信号を発生するリセット信号発生器と、
を含むことを特徴とする請求項１に記載の集積回路用パワーオンリセット回路。
前記リセット信号発生器は、
前記起動電圧が前記基準電圧以下であるとき第１ロジック状態の前記リセット信号を発生し、起動電圧が前記基準電圧以上になると第２ロジック状態のリセット信号を発生する差動増幅器と、
第２ロジック状態のリセット信号を遅延させた遅延回路の出力信号によって、前記リセット信号を第２ロジック状態に維持するクランプ回路と、
を含むことを特徴とする請求項２に記載の集積回路用パワーオンリセット回路。
前記遅延回路は、数十マイクロ秒乃至数ミリ秒の範囲の遅延時間を有することを特徴とする請求項１に記載の集積回路用パワーオンリセット回路。
前記基準電圧発生器は、制御電極及び一対の被制御電極を各々有する第１乃至第３トランジスタと、第１乃至第３抵抗とを含み、
前記第１抵抗は第１電源電圧と第１ノードとの間に接続され、前記第２抵抗は前記第１ノードと基準電圧を出力する第２ノードとの間に接続され、前記第１トランジスタの前記被制御電極は前記第２ノードと第３ノードとの間に接続され、前記第３抵抗は前記第３ノードと第４ノードとの間に接続され、前記第２トランジスタの前記被制御電極は前記第４ノードと第２電源電圧との間に接続され、前記第３トランジスタの前記被制御電極は前記第１ノードと前記第４ノードとの間に接続され、前記第１トランジスタの制御電極は前記第１ノードに接続され、前記第３トランジスタの制御電極は前記第３ノードに接続され、前記第２トランジスタの制御電極には遅延回路の出力信号が供給されることを特徴とする請求項２に記載の集積回路用パワーオンリセット回路。
前記電源電圧検出器は、制御電極及び一対の被制御電極を有するトランジスタと、第１及び第２抵抗とを含み、前記第１抵抗は第１電源電圧と起動電圧出力ノードとの間に接続され、前記第２抵抗と前記トランジスタの前記被制御電極は前記ノードと第２電源電圧との間に直列に接続され、前記トランジスタの制御電極には遅延回路の出力信号が供給されることを特徴とする請求項２に記載の集積回路用パワーオンリセット回路。
前記遅延回路は前記リセット信号を遅延及び反転させた信号を出力信号として出力し、この出力信号で前記リセット回路が制御されることを特徴とする請求項１に記載の集積回路用パワーオンリセット回路。