JP3595799B2 - 半導体集積回路及びそのリセット方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、複数の回路ブロックより構成されるＬＳＩや複数のＬＳＩより構成されるシステムの低消費電力化に関するものである。
【０００２】
【従来の技術】
近年、ＬＳＩに関する技術の進歩に伴い、高度なディジタル信号処理を実現する複数のＬＳＩが携帯型の機器に内蔵されるようになっている。携帯電話に代表されるこれら携帯機器は電池駆動であるために、その動作時間を拡大することを目的として、非動作状態にあるＬＳＩの電源を遮断することにより、内蔵機器の消費電力を低減することが広く行われている。このように電源を遮断した後に当該ＬＳＩを再び動作状態にするには、当該ＬＳＩを適切に初期化（リセット）することが必要であり、特に、電源オン時のリセットはパワーオンリセットと呼ばれる。
【０００３】
このパワーオンリセットに関する信号を適切に発生するには、従来、ＣＲ時定数回路とインバータとを組み合わせたものが知られている。以下、図１２を参照しながら従来の技術を説明する。図１２に示す回路は、抵抗１２０１と容量１２０２とにより構成されるＣＲ時定数回路の電位１２０３が、Ｐ型ＭＯＳトランジスタ１２１５とＮ型ＭＯＳトランジスタ１２１７とより構成されるインバータ１２１０のスレッショルド電位を超えたときに、このインバータ１２１０からパワーオンリセット信号１２２０を発生させるようにした構成である。
【０００４】
また、図１２に示す構成の他に、例えば特開平１０−２０７５８０号公報には、パワーオンリセット回路として、抵抗からなる分圧回路、比較器、定電流源や容量などからなる時定数回路、及びインバータ等を備えたものが提案されている。
【０００５】
【発明が解決しようとする課題】
しかしながら、前記従来の回路構成は、何れも抵抗素子や容量素子より構成されるために、半導体回路の製造過程における特性誤差を受け易い。そのため、図１２に示した従来の回路構成では、リセット信号のアクティブな時間が製品毎に変動して、リセットされるべきＬＳＩ又は回路ブロック（以下、本明細書の全体で「回路ブロック」と称して代表することとする）の電源電位が適切な値にまで上昇する以前にリセットが解除されるという問題点がある。
【０００６】
また、上述した公報に提案される構成では、その構造が複雑であるため、容易にＬＳＩに内蔵できないという問題点がある。
【０００７】
本発明は以上の点に鑑み、その目的は、リセットされるべき回路ブロックの電源電位が設定電位にまで上昇した後に初めてパワーオンリセット信号を発生させて、電源が再投入された回路ブロックを適切に初期化できる半導体集積回路を提供することにある。
【０００８】
【課題を解決するための手段】
前記目的を達成するために、本発明では、電源線の電位がその電源線の各位置で異なる点に着目して、その電源線の電位を複数位置で検知し、これらの電位検知結果を総合してパワーオンリセット信号を発生させるようにする。
【０００９】
すなわち、請求項１記載の発明の半導体集積回路は、少なくとも１系統の電源線を持ち、この電源線から内部に有する複数の半導体素子に電源が供給される回路ブロックと、前記電源線の所定位置にて前記電源線と接続され、この電源線の前記所定位置での電位が設定電位のとき所定電位の電圧検知信号を出力する複数の電圧検知手段と、外部から入力される電源制御信号に従って前記回路ブロックに電源を供給又は遮断する第１の電源供給手段と、前記複数の電圧検知手段の電圧検知信号が入力され、これらの電圧検知信号の全てが前記所定電位でないときには前記回路ブロックにリセット信号を出力する一方、前記電圧検知信号の全てが前記所定電位になった後は前記回路ブロックへの前記リセット信号の出力を解除するリセット信号発生手段と、前記リセット信号発生手段に電源を供給する第２の電源供給手段とを備えたことを特徴とする。
【００１０】
請求項２記載の発明は、前記請求項１記載の半導体集積回路において、前記複数の電圧検知手段は、前記電源線の電源供給始端から最も離れた所定位置にて前記電源線と接続された電圧検知手段を含むことを特徴とする。
【００１１】
請求項３記載の発明は、前記請求項１記載の半導体集積回路において、前記各電圧検知手段は、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとから成り、前記Ｐ型ＭＯＳトランジスタのドレインに前記電源線が接続され、前記Ｐ型ＭＯＳトランジスタのゲートと前記Ｎ型ＭＯＳトランジスタのソース及びゲートとが接地され、前記Ｐ型ＭＯＳトランジスタのソースは前記Ｎ型ＭＯＳトランジスタのドレインと接続され、この接続点の電位が電圧検知信号として出力されることを特徴とする。
【００１２】
請求項４記載の発明は、前記請求項１記載の半導体集積回路において、前記リセット信号発生手段は、前記各電圧検知手段の電圧検知信号が入力され、前記電圧検知信号の全てが前記所定電位であることを検出する論理ゲートと、前記論理ゲートの出力を所定時間遅延させる遅延素子とを備え、前記遅延素子の出力が前記リセット信号として前記回路ブロックに出力されることを特徴とする。
【００１３】
請求項５記載の発明は、前記請求項１記載の半導体集積回路において、前記リセット信号発生手段は、前記各電圧検知手段の電圧検知信号が入力され、前記電圧検知信号の全てが前記所定電位であることを検出する論理ゲートと、外部入力されるクロック信号により前記論理ゲートの出力を順次遅延させる複数段のフリップフロップ回路とを備え、前記最終段のフリップフロップ回路の出力が前記リセット信号として前記回路ブロックに出力されることを特徴とする。
【００１４】
請求項６記載の発明は、前記請求項１記載の半導体集積回路において、前記第１の電源供給手段と前記第２の電源供給手段とは、同一の半導体基板上に集積されることを特徴とする。
【００１５】
請求項７記載の発明は、前記請求項１記載の半導体集積回路において、前記回路ブロックと前記リセット信号発生手段とは、同一の半導体基板上に集積されることを特徴とする。
【００１６】
請求項８記載の発明は、前記請求項１記載の半導体集積回路において、前記回路ブロック、前記リセット信号発生手段、前記第１の電源供給手段、及び前記第２の電源供給手段は、同一の半導体基板上に集積されることを特徴とする。
【００１７】
請求項９記載の発明の半導体集積回路のリセット方法は、少なくとも１系統の電源線を持ち、この電源線から内部に有する複数の半導体素子に電源が供給される回路ブロックを備えた半導体集積回路の前記回路ブロックを初期状態にリセットする半導体集積回路のリセット方法であって、前記電源線の複数位置にて電源電位を検知し、前記電源線の前記複数位置での電源電位が全て設定電位になったか否かを検出し、前記検出結果が真である場合に前記回路ブロックに出力するリセット信号を解除することを特徴としている。
【００１８】
請求項１０記載の発明は、前記請求項９記載の半導体集積回路のリセット方法において、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとから成るインバータを備え、前記Ｐ型ＭＯＳトランジスタのドレインに前記電源線が接続された電位検知回路を用いて、前記電源線の電位を検知することを特徴とする。
【００１９】
以上により、請求項１〜１０記載の発明では、回路ブロックの内部では、電源線の電源供給始端から距離が離れるほど電源電位は低下するものの、その電源線の複数位置にて電源電位が検知され、その電源電位が設定電位になった時点以降で半導体集積回路のリセットを解除することができるので、半導体集積回路の初期化が正常に行われ、その後に半導体集積回路が動作を開始することになる。
【００２０】
特に、請求項３及び１０記載の発明では、抵抗素子や容量素子を用いず、ＭＯＳトランジスタのみを用いた電位検知手段によりパワーオンリセット信号を発生させるので、製造工程での特性誤差の影響を受け難くなり、パワーオンリセット信号は所望の所定時期に確実に発生することになる。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
【００２２】
（第１の実施の形態）
図１〜図５は本発明の第１の実施の形態に係る半導体集積回路を示す。
【００２３】
図１において、１１０は回路ブロック、１５０は前記回路ブロック１１０に電源を供給し又はその供給を遮断する第１の電源供給回路（第１の電源供給手段）であって、電源制御信号１５５を受け、この電源制御信号１５５がアクティブになると、前記回路ブロック１１０への電源供給を停止して、回路ブロック１１０の消費電力の低減を図るようにしている。
【００２４】
また、１６０はリセット信号発生回路（リセット信号発生手段）であって、前記回路ブロック１１０から出力される後述の電圧検知信号１３１、１３３、１３５、１３７を入力し、それら電圧検知信号に基づいて回路ブロック１１０にリセット信号１６２を与えるものである。１７０は前記リセット信号発生回路１６０に電源を供給し又はその供給を遮断する第２の電源供給回路（第２の電源供給手段）である。
【００２５】
前記回路ブロック１１０は、２つの電源端子１４０、１４２を持ち、その双方には前記第１の電源供給回路１５０に接続された電源線１５２が接続されている。前記電源端子１４０、１４２を介して供給された電源は、１系統の電源線１４１を経由して、回路ブロック１１０に内蔵されたＭＯＳトランジスタより構成される複数の論理ゲート（半導体素子）１２０、１２２、１２４に電源供給すると共に、前記電源線１４１の系統とは異なる他系統の電源線１４３を経由して、同様の論理ゲート（半導体素子）１２６に電源を供給する。尚、回路ブロック１１０に内蔵される論理ゲートの数は、図１では４個としたが、実際には多数個であって、通常は数千〜数万の論理ゲートが内蔵される。
【００２６】
更に、回路ブロック１１０内部の電源線１４１、１４３には、各々、電源端子１４０、１４２の位置近傍、即ち、電源の供給始端近傍の位置、及び前記電源供給始端から最も離れた位置にある論理ゲート１２４、１２６の更に後方の位置に電圧検知回路１３０、１３２、１３４、１３６が配置されていて、この各配置位置にて前記の４つの電圧検知回路１３０、１３２、１３４、１３６が電源線１４１、１４３に接続される。同図では、一方の電源線１４１には２つの電圧検知回路１３０、１３２が接続され、他方の電源線１４３には他の２つの電圧検知回路１３４、１３６が接続されている。前記各電圧検知回路１３０、１３２、１３４、１３６は、各々、その接続位置での電源線１４１、１４３の電源電位を検知して、その電源電位が設定電位以上のときにＨレベル（所定レベル）の電圧検知信号１３１、１３３、１３５、１３７を出力する。尚、回路ブロック１１０に内蔵される電圧検知回路１３０、１３２、１３４、１３６の個数は、各電源線１４１、１４３につき２個であって合計４個としたが、本発明はこれに限定されず、電源線１４１、１４３の電源電位の上昇を検知するのに十分な個数であれば良い。
【００２７】
前記回路ブロック１１０は、更に、リセット端子１４５を備えており、このリセット端子１４５には前記リセット信号発生回路１６０からのリセット信号１６２が入力される。回路ブロック１１０は、この入力されるリセット信号１６２の電位がＬｏｗレベルのときには、図示しないが、内部の状態を全て初期化する。
【００２８】
前記電圧検知回路１３０、１３２、１３４、１３６は相互に同一構成である。電圧検知回路１３０を例に挙げてその内部構成を図２に基づいて説明する。図２の電圧検知回路１３０は、Ｐ型ＭＯＳトランジスタ１３０ａとＮ型ＭＯＳトランジスタ１３０ｂとを接続したインバータ１３５を有する。前記電源線１４１はＰ型ＭＯＳトランジスタ１３０ａのドレインに接続されている。Ｐ型ＭＯＳトランジスタ１３０ａのゲートとＮ型トランジスタ１３０ｂのゲート及びソースは、何れも接地レベル（グランドレベル）に接続されている。前記Ｐ型ＭＯＳトランジスタ１３０ａのソースとＮ型ＭＯＳトランジスタ１３０ｂのドレインとは接続され、この接続点の電位が電圧検知信号１３１として出力される。前記電源線１４１から供給される電源の電位が高くなってＰ型ＭＯＳトランジスタ１３０ａが動作し始める電位になると、Ｐ型ＭＯＳトランジスタ１３０ａのソース電位である電圧検知信号１３１は、図３に示すようにＨｉｇｈレベルを出力する。このとき、電源線１４１の電源電位が同図の時刻３１０において設定電位（以下Ｖｄｄとする）に達した後に、電圧検知信号１３１がＨｉｇｈレベル（Ｖｄｄレベル）に達する。即ち、電圧検知信号１３１がＨｉｇｈレベルになる以前に電源線１４１は既に設定電位Ｖｄｄとなっている。
【００２９】
前記リセット信号発生回路１６０は、図４に示す回路により構成される。即ち、論理積ゲート４００を有し、この論理積ゲート４００には、第２の電源供給回路１７０からの電源線１７２から電源が常に供給されており、回路ブロック１１０内に配置された前記４つの電圧検知回路１３０、１３２、１３４、１３６からの電圧検知信号１３１、１３３、１３５、１３７を入力として、この４つの電圧検知信号の全てがＨｉｇｈレベルになったか否か、即ち、電源線１４１、１４３上の前記各電圧検知回路１３０、１３２、１３４、１３６の接続位置での電源電位が全て設定電位Ｖｄｄになったか否かを検出し、これら電圧検知信号の少なくとも１つがＬｏｗレベル（接地レベル）である場合にはリセット信号（Ｌｏｗレベル）１６２を出力し、４つの電圧検知信号の全てがＨｉｇｈレベル（Ｖｄｄレベル）になって検出結果が真となった場合には、論理積ゲート４００の出力をＨｉｇｈレベル（Ｖｄｄレベル）として、前記リセット信号（Ｌｏｗレベル）の出力を解除する。
【００３０】
以下、前記回路ブロック１１０に電源線１５２から供給される電源をオフし、次いでオンする場合の動作を説明する。
【００３１】
外部から入力される電源制御信号１５５がアクティブであるとき、第１の電源供給回路１５０はＨｉｇｈレベル（Ｖｄｄの電位）を電源線１５２に出力する。回路ブロック１１０を動作させる必要がなくなったときには、電源制御信号１５５をディスエーブルにする。これにより電源線１５２にはＬｏｗレベル（接地レベル、即ち、零ボルト）の電位が出力される。回路ブロック１１０は電源端子１４０、１４１から電源が供給されないため、全ての動作を停止する。このとき、回路ブロック１１０で消費される電力、即ち、回路ブロック１１０に内蔵される論理ゲート１２０、１２２、１２４、１２６を構成するＭＯＳトランジスタが消費する電力は零である。このとき、４つの電圧検知回路１３０、１３２、１３４、１３６が出力する電圧検知信号１３１、１３３、１３５、１３７は、図３に示したように、Ｌｏｗレベルである。従って、リセット信号発生回路１６０はＬｏｗレベルのリセット信号１６２を出力する。回路ブロック１１０は、前記リセット信号発生回路１６０からのリセット信号１６２をリセット端子１４５を介して入力し、このリセット端子１４５に入力される電位がＬｏｗレベルであるので、回路ブロック１１０の内部はリセット状態にある。
【００３２】
このような状態において、次に回路ブロック１１０の動作を再開する場合には、先ず電圧制御信号１５５をアクティブにする。第１の電源供給回路１５０は電源線１５２にＨｉｇｈレベル（Ｖｄｄの電位）を出力し始め、回路ブロック１１０は電源端子１４０、１４２を介して電源線１４１、１４３から、内蔵する論理ゲート１２０、１２２、１２４、１２６に電源を供給し始める。このとき、電源線１４１、１４３は、接続される論理ゲート１２０…の容量や電源線１４１、１４３自体の配線容量のために、場所により設定電位Ｖｄｄに上昇するまでの時間に差がある。図５は、電圧検知信号１３７の変化が最も遅い場合の状態を例示している。リセット信号発生回路１６０は、図５に示す時刻５００において全ての電圧検知信号１３１、１３３、１３５、１３７がＨｉｇｈレベルとなるので、論理積ゲート４００の出力はＨｉｇｈレベルとなって、Ｌｏｗレベルのリセット信号１６２の出力が解除され始める。このとき、回路ブロック１１０内の電源線１４１、１４３は、図３で説明したように、電源端子１４０、１４２から最も離れた位置を含めた全ての位置において既に設定電位Ｖｄｄにあって、回路ブロック１１０内の全ての論理ゲート１２０、１２２、１２４、１２６は動作の準備を完了している。その後、回路ブロック１１０は、前記リセット信号（Ｌｏｗレベル）１６２の解除により、そのリセット状態を解除し、動作を再開する。
【００３３】
このように、回路ブロック１１０はその内部の電源線１４１、１４３の全ての位置において電源電位が設定電位Ｖｄｄになった後にリセット状態を解除するので、常に正常に初期化されて、その動作を再開することになる。
【００３４】
（第２の実施の形態）
次に、本発明に係る第２の実施の形態の半導体集積回路について、図６及び図７を参照しながら説明する。尚、全体構成については図１と同様であるので、その説明を省略する。
【００３５】
本実施の形態が第１の実施の形態と異なる点は、図１に示したリセット信号発生回路１６０の構成が図６に示したリセット信号発生回路１６０’の回路構成に変更される点である。即ち、図６のリセット信号発生回路１６０’において、論理積ゲート（論理ゲート）６００は、入力される４つの電圧検知信号１３１、１３３、１３５、１３７の全てがＨｉｇｈレベル（Ｖｄｄの電位）になったことを検出し、この検出時にその出力電位をＬｏｗレベルからＨｉｇｈレベルに移行させて、リセット信号（Ｌｏｗレベル）６０２の出力を解除する。前記Ｈｉｇｈレベルの出力信号６０２は、３つのバッファをカスケード状に接続した遅延素子６１０に入力され、この遅延回路６１０によって所定時間だけ遅延された後に前記回路ブロック１１０に出力される。
【００３６】
従って、図７に示したタイミング図からも明らかなように、回路ブロック１１０内の電源線１４１、１４３の全ての位置において電源電位が設定電位Ｖｄｄになった時刻５００の後、更に、遅延回路６１０の遅延時間が経過した時刻７００の時点でリセット信号（Ｌｏｗレベル）１６２が解除される（Ｈｉｇｈレベルになる）ので、回路ブロック１１０は第１の実施の形態よりも更に確実に初期化されることとなる。
【００３７】
尚、本実施の形態では、リセット信号発生回路１６０’内の遅延素子６１０を３個のバッファを用いて構成したが、このバッファの個数はリセット信号を適宜の時間だけ遅延できるような任意の個数であれば良い。
【００３８】
（第３の実施の形態）
続いて、本発明に係る第３の実施の形態の半導体集積回路を図８〜図１０を参照しながら説明する。
【００３９】
本実施の形態が第１の実施の形態と異なる点は、リセット信号発生回路１６０''に外部からクロック信号８６４を入力すると共に、このリセット信号発生回路１６０''の構成を図９に示す内部構成としたことである。
【００４０】
即ち、図９に示したリセット信号発生回路１６０''は、論理積ゲート（論理ゲート）９００と３段のフリップフロップ回路９１０、９２０、９３０と、他の論理積ゲート９４０とを有する。前記論理積ゲート９００は、入力される４つの電圧検知信号１３１、１３３、１３５、１３７の全てがＨｉｇｈレベル（Ｖｄｄの電位）になったことを検出し、この検出時にＨｉｇｈレベルの信号９０２を出力する。Ｈｉｇｈレベルの信号９０２は、３段のフリップフロップ回路９１０、９２０、９３０のリセット状態を解除する。前記各フリップフロップ回路９１０、９２０、９３０にはクロック信号８６４が入力される。
【００４１】
１段目のフリップフロップ回路９１０は、前記論理積ゲート９００からのＨｉｇｈレベルの信号９０２をクロック信号８６４の立ち上がりで保持し、後段のフリップフロップ回路９２０に出力する。２段目のフリップフロップ回路９２０は、１段目のフリップフロップ回路９１０の出力をクロック信号８６４の次のサイクルの立ち上がりで保持し、３段目のフリップフロップ回路９３０に出力する。同様にして、３段目（最終段）のフリップフロップ回路９３０は、更に、クロック信号８６４の次の立ち上がりで２段目のフリップフロップ回路９２０の出力を保持する。他の論理積ゲート９４０は、３段のフリップフロップ回路９１０、９２０、９３０の各出力と、前記論理積ゲート９００からのＨｉｇｈレベルの信号９０２を入力し、それらの論理積をとって、リセット信号１６２を出力する。
【００４２】
従って、本実施の形態では、図１０に示すように、論理積ゲート９００からの信号９０２が時刻１０００においてＨｉｇｈレベルになった（即ち、回路ブロック１１０に内部の電源線がＶｄｄの電位になった）後、このＨｉｇｈレベルの信号９０２を各フリップフロップ回路９１０、９２０、９３０によりクロック信号８６４の１サイクル毎に時刻１０１０、時刻１０２０及び時刻１０３０において順次遅延、保持して、クロック信号８６４の３サイクルが経過してリセット信号１６２がＨｉｇｈレベルとなると、この時点で初めて回路ブロック１１０のリセット状態が解除されるので、回路ブロック１１０のリセット端子１４５の仕様として所定の時間経過後にリセットを解除するような場合であっても、適切なリセット信号を発生することができる。
【００４３】
（第４の実施の形態）
次に、本発明に係る第４の実施の形態の半導体集積回路を、図１１を参照しながら説明する。
【００４４】
本実施の形態では、回路ブロック１１０とリセット信号発生回路１６０とを１つの半導体基板上に形成、集積して、１チップのＬＳＩ１１００にしたものである。これにより、回路ブロック１１０に対するパワーオンリセットに関しては、ＬＳＩ１１００の外部から制御する必要は全くなくなる。従って、第２の電源供給回路１７０から電源線１７２に常に電源を供給し、第１の電源供給回路１５０に接続した電源線１５２については、回路ブロック１１０を動作させるときにのみ電源線１５２から電源を供給するようにさえすれば良いので、容易にＬＳＩ１１００を含むシステムを構築することができる。
【００４５】
本実施の形態では、回路ブロック１１０とリセット信号発生回路１６０とを１チップのＬＳＩ１１００に集積した場合について説明したが、更に、第１及び第２の電源供給回路１５０、１７０を１チップのＬＳＩ１１００に内蔵しても良い。このようにすれば、システムを構成する部品点数を減らすことができる。
【００４６】
尚、前記第１〜第４の実施の形態では、回路ブロック１１０は２系統の電源線１４１、１４３を持つ場合を説明したが、１系統又は３系統以上であっても良いのは勿論である。また、第１及び第２の電源供給回路１５０、１７０は、各々、回路ブロック１１０用、リセット信号発生回路１６０用として専用のもので構成したが、この両回路１１０、１６０に共通の１つの電源供給回路としても良いのは言うまでもない。この場合、共通の１つの電源供給回路では、電源線１５２を経た回路ブロック１１０への電源供給又はその供給の遮断をする制御が可能である構成を持てば良い。
【００４７】
【発明の効果】
以上説明したように、請求項１〜１０記載の発明によれば、電源の再投入時には、電源電位が設定電位に達して初めてパワーオンリセット信号を発生させたので、ＬＳＩ及び回路ブロックの初期化を確実に行うことができる効果を奏する。
【００４８】
特に、請求項３及び１０記載の発明によれば、抵抗素子や容量素子を用いず、ＭＯＳトランジスタのみでパワーオンリセット信号を発生させたので、製造工程での特性誤差の影響を受け難くでき、パワーオンリセット信号を所望の時期に確実に発生させることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の半導体集積回路の全体構成を示す図である。
【図２】同半導体集積回路に備える電圧検知回路の内部構成を示す図である。
【図３】電源再投入時での電源電圧の立上りと電圧検知信号の立上りとの関係を示す図である。
【図４】同半導体集積回路に備えるリセット信号発生回路の内部構成を示す図である。
【図５】同半導体集積回路において、複数の電圧検知信号の立上りとリセット信号の解除との関係を示す図である。
【図６】本発明の第２の実施の形態の半導体集積回路に備えるリセット信号発生回路の内部構成を示す図である。
【図７】同半導体集積回路において、複数の電圧検知信号の立上りとリセット信号の解除との関係を示す図である。
【図８】本発明の第３の実施の形態の半導体集積回路の全体構成を示す図である。
【図９】同半導体集積回路に備えるリセット信号発生回路の内部構成を示す図である。
【図１０】同リセット信号発生回路の動作を示すタイミング図である。
【図１１】本発明の第４の実施の形態の半導体集積回路の全体構成を示す図である。
【図１２】従来のパワーオンリセット信号の発生回路の構成を示す図である。
【符号の説明】
１１０ 回路ブロック
１２０、１２２、１２４、１２６ 論理ゲート（半導体素子）
１３０、１３２、１３４、１３６ 電圧検知回路（電圧検知手段）
１３０ａ Ｐ型ＭＯＳトランジスタ
１３０ｂ Ｎ型ＭＯＳトランジスタ
１３１、１３３、１３５、１３７ 電圧検知信号
１４０、１４２ 電源端子
１４１、１４３、１５２、１７２ 電源線
１４５ リセット端子
１５０ 第１の電源供給回路
（第１の電源供給手段）
１５５ 電源制御信号
１６０、１６０’、１６０'' リセット信号発生回路
（リセット信号発生手段）
１６２ リセット信号
１７０ 第２の電源供給回路
（第２の電源供給手段）
４００ 論理ゲート
６００、９００ 論理積ゲート（論理ゲート）
６１０ 遅延素子
８６４ クロック信号
９１０、９２０、９３０ フリップフロップ回路
１１００ １チップのＬＳＩ
【発明の属する技術分野】
本発明は、複数の回路ブロックより構成されるＬＳＩや複数のＬＳＩより構成されるシステムの低消費電力化に関するものである。
【０００２】
【従来の技術】
近年、ＬＳＩに関する技術の進歩に伴い、高度なディジタル信号処理を実現する複数のＬＳＩが携帯型の機器に内蔵されるようになっている。携帯電話に代表されるこれら携帯機器は電池駆動であるために、その動作時間を拡大することを目的として、非動作状態にあるＬＳＩの電源を遮断することにより、内蔵機器の消費電力を低減することが広く行われている。このように電源を遮断した後に当該ＬＳＩを再び動作状態にするには、当該ＬＳＩを適切に初期化（リセット）することが必要であり、特に、電源オン時のリセットはパワーオンリセットと呼ばれる。
【０００３】
このパワーオンリセットに関する信号を適切に発生するには、従来、ＣＲ時定数回路とインバータとを組み合わせたものが知られている。以下、図１２を参照しながら従来の技術を説明する。図１２に示す回路は、抵抗１２０１と容量１２０２とにより構成されるＣＲ時定数回路の電位１２０３が、Ｐ型ＭＯＳトランジスタ１２１５とＮ型ＭＯＳトランジスタ１２１７とより構成されるインバータ１２１０のスレッショルド電位を超えたときに、このインバータ１２１０からパワーオンリセット信号１２２０を発生させるようにした構成である。
【０００４】
また、図１２に示す構成の他に、例えば特開平１０−２０７５８０号公報には、パワーオンリセット回路として、抵抗からなる分圧回路、比較器、定電流源や容量などからなる時定数回路、及びインバータ等を備えたものが提案されている。
【０００５】
【発明が解決しようとする課題】
しかしながら、前記従来の回路構成は、何れも抵抗素子や容量素子より構成されるために、半導体回路の製造過程における特性誤差を受け易い。そのため、図１２に示した従来の回路構成では、リセット信号のアクティブな時間が製品毎に変動して、リセットされるべきＬＳＩ又は回路ブロック（以下、本明細書の全体で「回路ブロック」と称して代表することとする）の電源電位が適切な値にまで上昇する以前にリセットが解除されるという問題点がある。
【０００６】
また、上述した公報に提案される構成では、その構造が複雑であるため、容易にＬＳＩに内蔵できないという問題点がある。
【０００７】
本発明は以上の点に鑑み、その目的は、リセットされるべき回路ブロックの電源電位が設定電位にまで上昇した後に初めてパワーオンリセット信号を発生させて、電源が再投入された回路ブロックを適切に初期化できる半導体集積回路を提供することにある。
【０００８】
【課題を解決するための手段】
前記目的を達成するために、本発明では、電源線の電位がその電源線の各位置で異なる点に着目して、その電源線の電位を複数位置で検知し、これらの電位検知結果を総合してパワーオンリセット信号を発生させるようにする。
【０００９】
すなわち、請求項１記載の発明の半導体集積回路は、少なくとも１系統の電源線を持ち、この電源線から内部に有する複数の半導体素子に電源が供給される回路ブロックと、前記電源線の所定位置にて前記電源線と接続され、この電源線の前記所定位置での電位が設定電位のとき所定電位の電圧検知信号を出力する複数の電圧検知手段と、外部から入力される電源制御信号に従って前記回路ブロックに電源を供給又は遮断する第１の電源供給手段と、前記複数の電圧検知手段の電圧検知信号が入力され、これらの電圧検知信号の全てが前記所定電位でないときには前記回路ブロックにリセット信号を出力する一方、前記電圧検知信号の全てが前記所定電位になった後は前記回路ブロックへの前記リセット信号の出力を解除するリセット信号発生手段と、前記リセット信号発生手段に電源を供給する第２の電源供給手段とを備えたことを特徴とする。
【００１０】
請求項２記載の発明は、前記請求項１記載の半導体集積回路において、前記複数の電圧検知手段は、前記電源線の電源供給始端から最も離れた所定位置にて前記電源線と接続された電圧検知手段を含むことを特徴とする。
【００１１】
請求項３記載の発明は、前記請求項１記載の半導体集積回路において、前記各電圧検知手段は、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとから成り、前記Ｐ型ＭＯＳトランジスタのドレインに前記電源線が接続され、前記Ｐ型ＭＯＳトランジスタのゲートと前記Ｎ型ＭＯＳトランジスタのソース及びゲートとが接地され、前記Ｐ型ＭＯＳトランジスタのソースは前記Ｎ型ＭＯＳトランジスタのドレインと接続され、この接続点の電位が電圧検知信号として出力されることを特徴とする。
【００１２】
請求項４記載の発明は、前記請求項１記載の半導体集積回路において、前記リセット信号発生手段は、前記各電圧検知手段の電圧検知信号が入力され、前記電圧検知信号の全てが前記所定電位であることを検出する論理ゲートと、前記論理ゲートの出力を所定時間遅延させる遅延素子とを備え、前記遅延素子の出力が前記リセット信号として前記回路ブロックに出力されることを特徴とする。
【００１３】
請求項５記載の発明は、前記請求項１記載の半導体集積回路において、前記リセット信号発生手段は、前記各電圧検知手段の電圧検知信号が入力され、前記電圧検知信号の全てが前記所定電位であることを検出する論理ゲートと、外部入力されるクロック信号により前記論理ゲートの出力を順次遅延させる複数段のフリップフロップ回路とを備え、前記最終段のフリップフロップ回路の出力が前記リセット信号として前記回路ブロックに出力されることを特徴とする。
【００１４】
請求項６記載の発明は、前記請求項１記載の半導体集積回路において、前記第１の電源供給手段と前記第２の電源供給手段とは、同一の半導体基板上に集積されることを特徴とする。
【００１５】
請求項７記載の発明は、前記請求項１記載の半導体集積回路において、前記回路ブロックと前記リセット信号発生手段とは、同一の半導体基板上に集積されることを特徴とする。
【００１６】
請求項８記載の発明は、前記請求項１記載の半導体集積回路において、前記回路ブロック、前記リセット信号発生手段、前記第１の電源供給手段、及び前記第２の電源供給手段は、同一の半導体基板上に集積されることを特徴とする。
【００１７】
請求項９記載の発明の半導体集積回路のリセット方法は、少なくとも１系統の電源線を持ち、この電源線から内部に有する複数の半導体素子に電源が供給される回路ブロックを備えた半導体集積回路の前記回路ブロックを初期状態にリセットする半導体集積回路のリセット方法であって、前記電源線の複数位置にて電源電位を検知し、前記電源線の前記複数位置での電源電位が全て設定電位になったか否かを検出し、前記検出結果が真である場合に前記回路ブロックに出力するリセット信号を解除することを特徴としている。
【００１８】
請求項１０記載の発明は、前記請求項９記載の半導体集積回路のリセット方法において、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとから成るインバータを備え、前記Ｐ型ＭＯＳトランジスタのドレインに前記電源線が接続された電位検知回路を用いて、前記電源線の電位を検知することを特徴とする。
【００１９】
以上により、請求項１〜１０記載の発明では、回路ブロックの内部では、電源線の電源供給始端から距離が離れるほど電源電位は低下するものの、その電源線の複数位置にて電源電位が検知され、その電源電位が設定電位になった時点以降で半導体集積回路のリセットを解除することができるので、半導体集積回路の初期化が正常に行われ、その後に半導体集積回路が動作を開始することになる。
【００２０】
特に、請求項３及び１０記載の発明では、抵抗素子や容量素子を用いず、ＭＯＳトランジスタのみを用いた電位検知手段によりパワーオンリセット信号を発生させるので、製造工程での特性誤差の影響を受け難くなり、パワーオンリセット信号は所望の所定時期に確実に発生することになる。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
【００２２】
（第１の実施の形態）
図１〜図５は本発明の第１の実施の形態に係る半導体集積回路を示す。
【００２３】
図１において、１１０は回路ブロック、１５０は前記回路ブロック１１０に電源を供給し又はその供給を遮断する第１の電源供給回路（第１の電源供給手段）であって、電源制御信号１５５を受け、この電源制御信号１５５がアクティブになると、前記回路ブロック１１０への電源供給を停止して、回路ブロック１１０の消費電力の低減を図るようにしている。
【００２４】
また、１６０はリセット信号発生回路（リセット信号発生手段）であって、前記回路ブロック１１０から出力される後述の電圧検知信号１３１、１３３、１３５、１３７を入力し、それら電圧検知信号に基づいて回路ブロック１１０にリセット信号１６２を与えるものである。１７０は前記リセット信号発生回路１６０に電源を供給し又はその供給を遮断する第２の電源供給回路（第２の電源供給手段）である。
【００２５】
前記回路ブロック１１０は、２つの電源端子１４０、１４２を持ち、その双方には前記第１の電源供給回路１５０に接続された電源線１５２が接続されている。前記電源端子１４０、１４２を介して供給された電源は、１系統の電源線１４１を経由して、回路ブロック１１０に内蔵されたＭＯＳトランジスタより構成される複数の論理ゲート（半導体素子）１２０、１２２、１２４に電源供給すると共に、前記電源線１４１の系統とは異なる他系統の電源線１４３を経由して、同様の論理ゲート（半導体素子）１２６に電源を供給する。尚、回路ブロック１１０に内蔵される論理ゲートの数は、図１では４個としたが、実際には多数個であって、通常は数千〜数万の論理ゲートが内蔵される。
【００２６】
更に、回路ブロック１１０内部の電源線１４１、１４３には、各々、電源端子１４０、１４２の位置近傍、即ち、電源の供給始端近傍の位置、及び前記電源供給始端から最も離れた位置にある論理ゲート１２４、１２６の更に後方の位置に電圧検知回路１３０、１３２、１３４、１３６が配置されていて、この各配置位置にて前記の４つの電圧検知回路１３０、１３２、１３４、１３６が電源線１４１、１４３に接続される。同図では、一方の電源線１４１には２つの電圧検知回路１３０、１３２が接続され、他方の電源線１４３には他の２つの電圧検知回路１３４、１３６が接続されている。前記各電圧検知回路１３０、１３２、１３４、１３６は、各々、その接続位置での電源線１４１、１４３の電源電位を検知して、その電源電位が設定電位以上のときにＨレベル（所定レベル）の電圧検知信号１３１、１３３、１３５、１３７を出力する。尚、回路ブロック１１０に内蔵される電圧検知回路１３０、１３２、１３４、１３６の個数は、各電源線１４１、１４３につき２個であって合計４個としたが、本発明はこれに限定されず、電源線１４１、１４３の電源電位の上昇を検知するのに十分な個数であれば良い。
【００２７】
前記回路ブロック１１０は、更に、リセット端子１４５を備えており、このリセット端子１４５には前記リセット信号発生回路１６０からのリセット信号１６２が入力される。回路ブロック１１０は、この入力されるリセット信号１６２の電位がＬｏｗレベルのときには、図示しないが、内部の状態を全て初期化する。
【００２８】
前記電圧検知回路１３０、１３２、１３４、１３６は相互に同一構成である。電圧検知回路１３０を例に挙げてその内部構成を図２に基づいて説明する。図２の電圧検知回路１３０は、Ｐ型ＭＯＳトランジスタ１３０ａとＮ型ＭＯＳトランジスタ１３０ｂとを接続したインバータ１３５を有する。前記電源線１４１はＰ型ＭＯＳトランジスタ１３０ａのドレインに接続されている。Ｐ型ＭＯＳトランジスタ１３０ａのゲートとＮ型トランジスタ１３０ｂのゲート及びソースは、何れも接地レベル（グランドレベル）に接続されている。前記Ｐ型ＭＯＳトランジスタ１３０ａのソースとＮ型ＭＯＳトランジスタ１３０ｂのドレインとは接続され、この接続点の電位が電圧検知信号１３１として出力される。前記電源線１４１から供給される電源の電位が高くなってＰ型ＭＯＳトランジスタ１３０ａが動作し始める電位になると、Ｐ型ＭＯＳトランジスタ１３０ａのソース電位である電圧検知信号１３１は、図３に示すようにＨｉｇｈレベルを出力する。このとき、電源線１４１の電源電位が同図の時刻３１０において設定電位（以下Ｖｄｄとする）に達した後に、電圧検知信号１３１がＨｉｇｈレベル（Ｖｄｄレベル）に達する。即ち、電圧検知信号１３１がＨｉｇｈレベルになる以前に電源線１４１は既に設定電位Ｖｄｄとなっている。
【００２９】
前記リセット信号発生回路１６０は、図４に示す回路により構成される。即ち、論理積ゲート４００を有し、この論理積ゲート４００には、第２の電源供給回路１７０からの電源線１７２から電源が常に供給されており、回路ブロック１１０内に配置された前記４つの電圧検知回路１３０、１３２、１３４、１３６からの電圧検知信号１３１、１３３、１３５、１３７を入力として、この４つの電圧検知信号の全てがＨｉｇｈレベルになったか否か、即ち、電源線１４１、１４３上の前記各電圧検知回路１３０、１３２、１３４、１３６の接続位置での電源電位が全て設定電位Ｖｄｄになったか否かを検出し、これら電圧検知信号の少なくとも１つがＬｏｗレベル（接地レベル）である場合にはリセット信号（Ｌｏｗレベル）１６２を出力し、４つの電圧検知信号の全てがＨｉｇｈレベル（Ｖｄｄレベル）になって検出結果が真となった場合には、論理積ゲート４００の出力をＨｉｇｈレベル（Ｖｄｄレベル）として、前記リセット信号（Ｌｏｗレベル）の出力を解除する。
【００３０】
以下、前記回路ブロック１１０に電源線１５２から供給される電源をオフし、次いでオンする場合の動作を説明する。
【００３１】
外部から入力される電源制御信号１５５がアクティブであるとき、第１の電源供給回路１５０はＨｉｇｈレベル（Ｖｄｄの電位）を電源線１５２に出力する。回路ブロック１１０を動作させる必要がなくなったときには、電源制御信号１５５をディスエーブルにする。これにより電源線１５２にはＬｏｗレベル（接地レベル、即ち、零ボルト）の電位が出力される。回路ブロック１１０は電源端子１４０、１４１から電源が供給されないため、全ての動作を停止する。このとき、回路ブロック１１０で消費される電力、即ち、回路ブロック１１０に内蔵される論理ゲート１２０、１２２、１２４、１２６を構成するＭＯＳトランジスタが消費する電力は零である。このとき、４つの電圧検知回路１３０、１３２、１３４、１３６が出力する電圧検知信号１３１、１３３、１３５、１３７は、図３に示したように、Ｌｏｗレベルである。従って、リセット信号発生回路１６０はＬｏｗレベルのリセット信号１６２を出力する。回路ブロック１１０は、前記リセット信号発生回路１６０からのリセット信号１６２をリセット端子１４５を介して入力し、このリセット端子１４５に入力される電位がＬｏｗレベルであるので、回路ブロック１１０の内部はリセット状態にある。
【００３２】
このような状態において、次に回路ブロック１１０の動作を再開する場合には、先ず電圧制御信号１５５をアクティブにする。第１の電源供給回路１５０は電源線１５２にＨｉｇｈレベル（Ｖｄｄの電位）を出力し始め、回路ブロック１１０は電源端子１４０、１４２を介して電源線１４１、１４３から、内蔵する論理ゲート１２０、１２２、１２４、１２６に電源を供給し始める。このとき、電源線１４１、１４３は、接続される論理ゲート１２０…の容量や電源線１４１、１４３自体の配線容量のために、場所により設定電位Ｖｄｄに上昇するまでの時間に差がある。図５は、電圧検知信号１３７の変化が最も遅い場合の状態を例示している。リセット信号発生回路１６０は、図５に示す時刻５００において全ての電圧検知信号１３１、１３３、１３５、１３７がＨｉｇｈレベルとなるので、論理積ゲート４００の出力はＨｉｇｈレベルとなって、Ｌｏｗレベルのリセット信号１６２の出力が解除され始める。このとき、回路ブロック１１０内の電源線１４１、１４３は、図３で説明したように、電源端子１４０、１４２から最も離れた位置を含めた全ての位置において既に設定電位Ｖｄｄにあって、回路ブロック１１０内の全ての論理ゲート１２０、１２２、１２４、１２６は動作の準備を完了している。その後、回路ブロック１１０は、前記リセット信号（Ｌｏｗレベル）１６２の解除により、そのリセット状態を解除し、動作を再開する。
【００３３】
このように、回路ブロック１１０はその内部の電源線１４１、１４３の全ての位置において電源電位が設定電位Ｖｄｄになった後にリセット状態を解除するので、常に正常に初期化されて、その動作を再開することになる。
【００３４】
（第２の実施の形態）
次に、本発明に係る第２の実施の形態の半導体集積回路について、図６及び図７を参照しながら説明する。尚、全体構成については図１と同様であるので、その説明を省略する。
【００３５】
本実施の形態が第１の実施の形態と異なる点は、図１に示したリセット信号発生回路１６０の構成が図６に示したリセット信号発生回路１６０’の回路構成に変更される点である。即ち、図６のリセット信号発生回路１６０’において、論理積ゲート（論理ゲート）６００は、入力される４つの電圧検知信号１３１、１３３、１３５、１３７の全てがＨｉｇｈレベル（Ｖｄｄの電位）になったことを検出し、この検出時にその出力電位をＬｏｗレベルからＨｉｇｈレベルに移行させて、リセット信号（Ｌｏｗレベル）６０２の出力を解除する。前記Ｈｉｇｈレベルの出力信号６０２は、３つのバッファをカスケード状に接続した遅延素子６１０に入力され、この遅延回路６１０によって所定時間だけ遅延された後に前記回路ブロック１１０に出力される。
【００３６】
従って、図７に示したタイミング図からも明らかなように、回路ブロック１１０内の電源線１４１、１４３の全ての位置において電源電位が設定電位Ｖｄｄになった時刻５００の後、更に、遅延回路６１０の遅延時間が経過した時刻７００の時点でリセット信号（Ｌｏｗレベル）１６２が解除される（Ｈｉｇｈレベルになる）ので、回路ブロック１１０は第１の実施の形態よりも更に確実に初期化されることとなる。
【００３７】
尚、本実施の形態では、リセット信号発生回路１６０’内の遅延素子６１０を３個のバッファを用いて構成したが、このバッファの個数はリセット信号を適宜の時間だけ遅延できるような任意の個数であれば良い。
【００３８】
（第３の実施の形態）
続いて、本発明に係る第３の実施の形態の半導体集積回路を図８〜図１０を参照しながら説明する。
【００３９】
本実施の形態が第１の実施の形態と異なる点は、リセット信号発生回路１６０''に外部からクロック信号８６４を入力すると共に、このリセット信号発生回路１６０''の構成を図９に示す内部構成としたことである。
【００４０】
即ち、図９に示したリセット信号発生回路１６０''は、論理積ゲート（論理ゲート）９００と３段のフリップフロップ回路９１０、９２０、９３０と、他の論理積ゲート９４０とを有する。前記論理積ゲート９００は、入力される４つの電圧検知信号１３１、１３３、１３５、１３７の全てがＨｉｇｈレベル（Ｖｄｄの電位）になったことを検出し、この検出時にＨｉｇｈレベルの信号９０２を出力する。Ｈｉｇｈレベルの信号９０２は、３段のフリップフロップ回路９１０、９２０、９３０のリセット状態を解除する。前記各フリップフロップ回路９１０、９２０、９３０にはクロック信号８６４が入力される。
【００４１】
１段目のフリップフロップ回路９１０は、前記論理積ゲート９００からのＨｉｇｈレベルの信号９０２をクロック信号８６４の立ち上がりで保持し、後段のフリップフロップ回路９２０に出力する。２段目のフリップフロップ回路９２０は、１段目のフリップフロップ回路９１０の出力をクロック信号８６４の次のサイクルの立ち上がりで保持し、３段目のフリップフロップ回路９３０に出力する。同様にして、３段目（最終段）のフリップフロップ回路９３０は、更に、クロック信号８６４の次の立ち上がりで２段目のフリップフロップ回路９２０の出力を保持する。他の論理積ゲート９４０は、３段のフリップフロップ回路９１０、９２０、９３０の各出力と、前記論理積ゲート９００からのＨｉｇｈレベルの信号９０２を入力し、それらの論理積をとって、リセット信号１６２を出力する。
【００４２】
従って、本実施の形態では、図１０に示すように、論理積ゲート９００からの信号９０２が時刻１０００においてＨｉｇｈレベルになった（即ち、回路ブロック１１０に内部の電源線がＶｄｄの電位になった）後、このＨｉｇｈレベルの信号９０２を各フリップフロップ回路９１０、９２０、９３０によりクロック信号８６４の１サイクル毎に時刻１０１０、時刻１０２０及び時刻１０３０において順次遅延、保持して、クロック信号８６４の３サイクルが経過してリセット信号１６２がＨｉｇｈレベルとなると、この時点で初めて回路ブロック１１０のリセット状態が解除されるので、回路ブロック１１０のリセット端子１４５の仕様として所定の時間経過後にリセットを解除するような場合であっても、適切なリセット信号を発生することができる。
【００４３】
（第４の実施の形態）
次に、本発明に係る第４の実施の形態の半導体集積回路を、図１１を参照しながら説明する。
【００４４】
本実施の形態では、回路ブロック１１０とリセット信号発生回路１６０とを１つの半導体基板上に形成、集積して、１チップのＬＳＩ１１００にしたものである。これにより、回路ブロック１１０に対するパワーオンリセットに関しては、ＬＳＩ１１００の外部から制御する必要は全くなくなる。従って、第２の電源供給回路１７０から電源線１７２に常に電源を供給し、第１の電源供給回路１５０に接続した電源線１５２については、回路ブロック１１０を動作させるときにのみ電源線１５２から電源を供給するようにさえすれば良いので、容易にＬＳＩ１１００を含むシステムを構築することができる。
【００４５】
本実施の形態では、回路ブロック１１０とリセット信号発生回路１６０とを１チップのＬＳＩ１１００に集積した場合について説明したが、更に、第１及び第２の電源供給回路１５０、１７０を１チップのＬＳＩ１１００に内蔵しても良い。このようにすれば、システムを構成する部品点数を減らすことができる。
【００４６】
尚、前記第１〜第４の実施の形態では、回路ブロック１１０は２系統の電源線１４１、１４３を持つ場合を説明したが、１系統又は３系統以上であっても良いのは勿論である。また、第１及び第２の電源供給回路１５０、１７０は、各々、回路ブロック１１０用、リセット信号発生回路１６０用として専用のもので構成したが、この両回路１１０、１６０に共通の１つの電源供給回路としても良いのは言うまでもない。この場合、共通の１つの電源供給回路では、電源線１５２を経た回路ブロック１１０への電源供給又はその供給の遮断をする制御が可能である構成を持てば良い。
【００４７】
【発明の効果】
以上説明したように、請求項１〜１０記載の発明によれば、電源の再投入時には、電源電位が設定電位に達して初めてパワーオンリセット信号を発生させたので、ＬＳＩ及び回路ブロックの初期化を確実に行うことができる効果を奏する。
【００４８】
特に、請求項３及び１０記載の発明によれば、抵抗素子や容量素子を用いず、ＭＯＳトランジスタのみでパワーオンリセット信号を発生させたので、製造工程での特性誤差の影響を受け難くでき、パワーオンリセット信号を所望の時期に確実に発生させることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の半導体集積回路の全体構成を示す図である。
【図２】同半導体集積回路に備える電圧検知回路の内部構成を示す図である。
【図３】電源再投入時での電源電圧の立上りと電圧検知信号の立上りとの関係を示す図である。
【図４】同半導体集積回路に備えるリセット信号発生回路の内部構成を示す図である。
【図５】同半導体集積回路において、複数の電圧検知信号の立上りとリセット信号の解除との関係を示す図である。
【図６】本発明の第２の実施の形態の半導体集積回路に備えるリセット信号発生回路の内部構成を示す図である。
【図７】同半導体集積回路において、複数の電圧検知信号の立上りとリセット信号の解除との関係を示す図である。
【図８】本発明の第３の実施の形態の半導体集積回路の全体構成を示す図である。
【図９】同半導体集積回路に備えるリセット信号発生回路の内部構成を示す図である。
【図１０】同リセット信号発生回路の動作を示すタイミング図である。
【図１１】本発明の第４の実施の形態の半導体集積回路の全体構成を示す図である。
【図１２】従来のパワーオンリセット信号の発生回路の構成を示す図である。
【符号の説明】
１１０ 回路ブロック
１２０、１２２、１２４、１２６ 論理ゲート（半導体素子）
１３０、１３２、１３４、１３６ 電圧検知回路（電圧検知手段）
１３０ａ Ｐ型ＭＯＳトランジスタ
１３０ｂ Ｎ型ＭＯＳトランジスタ
１３１、１３３、１３５、１３７ 電圧検知信号
１４０、１４２ 電源端子
１４１、１４３、１５２、１７２ 電源線
１４５ リセット端子
１５０ 第１の電源供給回路
（第１の電源供給手段）
１５５ 電源制御信号
１６０、１６０’、１６０'' リセット信号発生回路
（リセット信号発生手段）
１６２ リセット信号
１７０ 第２の電源供給回路
（第２の電源供給手段）
４００ 論理ゲート
６００、９００ 論理積ゲート（論理ゲート）
６１０ 遅延素子
８６４ クロック信号
９１０、９２０、９３０ フリップフロップ回路
１１００ １チップのＬＳＩ
Claims (10)
- 少なくとも１系統の電源線を持ち、この電源線から内部に有する複数の半導体素子に電源が供給される回路ブロックと、
前記電源線の所定位置にて前記電源線と接続され、この電源線の前記所定位置での電位が設定電位のとき所定電位の電圧検知信号を出力する複数の電圧検知手段と、
外部から入力される電源制御信号に従って前記回路ブロックに電源を供給又は遮断する第１の電源供給手段と、
前記複数の電圧検知手段の電圧検知信号が入力され、これらの電圧検知信号の全てが前記所定電位でないときには前記回路ブロックにリセット信号を出力する一方、前記電圧検知信号の全てが前記所定電位になった後は前記回路ブロックへの前記リセット信号の出力を解除するリセット信号発生手段と、
前記リセット信号発生手段に電源を供給する第２の電源供給手段と
を備えたことを特徴とする半導体集積回路。 - 前記複数の電圧検知手段は、前記電源線の電源供給始端から最も離れた所定位置にて前記電源線と接続された電圧検知手段を含む
ことを特徴とする請求項１記載の半導体集積回路。 - 前記各電圧検知手段は、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとから成り、
前記Ｐ型ＭＯＳトランジスタのドレインに前記電源線が接続され、
前記Ｐ型ＭＯＳトランジスタのゲートと前記Ｎ型ＭＯＳトランジスタのソース及びゲートとが接地され、
前記Ｐ型ＭＯＳトランジスタのソースは前記Ｎ型ＭＯＳトランジスタのドレインと接続され、この接続点の電位が電圧検知信号として出力される
ことを特徴とする請求項１記載の半導体集積回路。 - 前記リセット信号発生手段は、
前記各電圧検知手段の電圧検知信号が入力され、前記電圧検知信号の全てが前記所定電位であることを検出する論理ゲートと、
前記論理ゲートの出力を所定時間遅延させる遅延素子とを備え、
前記遅延素子の出力が前記リセット信号として前記回路ブロックに出力される
ことを特徴とする請求項１記載の半導体集積回路。 - 前記リセット信号発生手段は、
前記各電圧検知手段の電圧検知信号が入力され、前記電圧検知信号の全てが前記所定電位であることを検出する論理ゲートと、
外部入力されるクロック信号により前記論理ゲートの出力を順次遅延させる複数段のフリップフロップ回路とを備え、
前記最終段のフリップフロップ回路の出力が前記リセット信号として前記回路ブロックに出力される
ことを特徴とする請求項１記載の半導体集積回路。 - 前記第１の電源供給手段と前記第２の電源供給手段とは、同一の半導体基板上に集積される
ことを特徴とする請求項１記載の半導体集積回路。 - 前記回路ブロックと前記リセット信号発生手段とは、同一の半導体基板上に集積される
ことを特徴とする請求項１記載の半導体集積回路。 - 前記回路ブロック、前記リセット信号発生手段、前記第１の電源供給手段、及び前記第２の電源供給手段は、同一の半導体基板上に集積される
ことを特徴とする請求項１記載の半導体集積回路。 - 少なくとも１系統の電源線を持ち、この電源線から内部に有する複数の半導体素子に電源が供給される回路ブロックを備えた半導体集積回路の前記回路ブロックを初期状態にリセットする半導体集積回路のリセット方法であって、
前記電源線の複数位置にて電源電位を検知し、
前記電源線の前記複数位置での電源電位が全て設定電位になったか否かを検出し、
前記検出結果が真である場合に前記回路ブロックに出力するリセット信号を解除する
ことを特徴とする半導体集積回路のリセット方法。 - Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとから成るインバータを備え、前記Ｐ型ＭＯＳトランジスタのドレインに前記電源線が接続された電位検知回路を用いて、前記電源線の電位を検知する
ことを特徴とする請求項９記載の半導体集積回路のリセット方法。
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