JP2004208152A - 遅延回路 - Google Patents
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- 238000006243 chemical reaction Methods 0.000 claims description 16
- 239000003990 capacitor Substances 0.000 claims description 12
- 230000003111 delayed effect Effects 0.000 claims description 12
- 230000004044 response Effects 0.000 claims description 8
- 230000001934 delay Effects 0.000 claims description 5
- 230000010355 oscillation Effects 0.000 abstract description 40
- 238000010586 diagram Methods 0.000 description 14
- 238000004519 manufacturing process Methods 0.000 description 6
- 230000006870 function Effects 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 230000008859 change Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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- H—ELECTRICITY
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- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
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- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
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- H03L7/08—Details of the phase-locked loop
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
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Abstract
【課題】安定的かつ高精度にタイミング調整することが可能な遅延回路を提供する。
【解決手段】位相同期ループ回路10において、位相比較器1は、入力クロックCLKIと出力クロックCLKOとの位相を比較し、比較結果として制御信号UP,DOWNを出力する。チャージポンプ回路2は、クランプ回路を内包しており、該制御信号に基づいて基準電圧レベルを下限とする制御電圧VPLLを出力する。電圧制御発振回路3は、制御電圧VPLLと外部からの第2の制御電圧VPLL2とが入力されると、該制御電圧に応じた発振周波数を有する出力クロックCLKOを生成する。遅延部20の各遅延段21は、電圧制御発振回路3の有する遅延ユニットと同一構成である、複数個の遅延ユニットで構成される。遅延段21は、制御電圧VPLLおよび第2の制御電圧VPLL2の供給に応答して遅延時間を制御する。
【選択図】 図1
【解決手段】位相同期ループ回路10において、位相比較器1は、入力クロックCLKIと出力クロックCLKOとの位相を比較し、比較結果として制御信号UP,DOWNを出力する。チャージポンプ回路2は、クランプ回路を内包しており、該制御信号に基づいて基準電圧レベルを下限とする制御電圧VPLLを出力する。電圧制御発振回路3は、制御電圧VPLLと外部からの第2の制御電圧VPLL2とが入力されると、該制御電圧に応じた発振周波数を有する出力クロックCLKOを生成する。遅延部20の各遅延段21は、電圧制御発振回路3の有する遅延ユニットと同一構成である、複数個の遅延ユニットで構成される。遅延段21は、制御電圧VPLLおよび第2の制御電圧VPLL2の供給に応答して遅延時間を制御する。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
この発明は、入力信号を遅延する遅延回路に関し、より特定的には、タイミング調整機能を有する遅延回路に関する。
【0002】
【従来の技術】
入力信号を遅延させる遅延回路の構成としては、遅延素子を複数段直列に接続したものが一般的である。例えば、CMOS(Complementary Metal-Oxide Semiconductor device)構成の半導体装置においては、通常、遅延素子として、直列接続されたPチャネルMOSトランジスタとNチャネルMOSトランジスタとからなるインバータが汎用される。遅延回路における遅延素子の段数を選択することによって、入力信号を所望の遅延時間だけ遅延させることができる。
【0003】
しかしながら、遅延素子を構成する各素子の特性は、製造上のばらつき、電源電圧や周囲温度の変動などによって均一化させることが困難であり、精度良く入力信号を遅延させることができないという問題が生じていた。例えば、上記の遅延回路をDRAM(Dynamic Random-Access Memory)のロウアドレスストローブ(RAS)を用いるRASアクセスによる信号読出/書込制御回路の各信号のタイミング調整に用いた場合では、設定した遅延時間が変動してしまうと、RASアクセスのタイミングが変動し、センス感度が低下してしまうこととなる。
【0004】
そこで、最近では、入力信号を精度良く遅延させることが可能な遅延回路が種々提案されている(例えば、特許文献1〜4参照)。
【0005】
その一例としては、複数段の遅延素子からなる遅延部と、位相同期ループ回路(PLL:Phase Locked Loop)とからなる遅延回路が挙げられる。
【0006】
ここで、PLL回路は、同一システム上に搭載された複数の内部回路を協調的に動作させるために同期したクロックを生成するものであり、主として、入力クロックと内部回路から帰還されたフィードバッククロックとの位相比較する位相比較器と、位相比較器の比較結果に基づいた制御信号を出力するチャージポンプ回路と、制御信号に応じた周波数を有する出力クロックを内部回路に供給する電圧制御発振回路(VCO:Voltage Controlled Oscillator)とを備える。
【0007】
電圧制御発振回路は、環状に結合された奇数段の遅延素子からなるリングオシレータを有しており、制御信号に応じて各遅延素子の動作電流を決定する。この結果、遅延素子の動作電流に応じた発振周波数を有するクロックがリングオシレータより出力される。
【0008】
以上の構成からなる遅延回路において、電圧制御発振回路は、チャージポンプ回路からの制御信号に応じて出力クロックの周波数となる発振周波数foscを変化させ、出力クロックを位相比較器にフィードバックする。この一連の動作は、入力クロックとフィードバッククロックとの位相が一致するまで行なわれる。PLL回路が、入力クロックとフィードバッククロックとの位相が一致する、いわゆるロック状態となったときには、制御信号はある固定値となり、電圧制御発振回路における各遅延素子の遅延量は、所定の値に固定される。
【0009】
一方、遅延部は、電圧制御発振回路と同一の遅延素子で構成されており、チャージポンプ回路の制御信号の供給に応答して遅延時間を制御し、遅延部に入力されるデータ信号を遅延する。PLL回路がロック状態となったときには、遅延部の各遅延素子は、固定された制御信号を受けて、電圧制御発振回路における遅延量と同一の遅延量に固定されることとなる。
【0010】
すなわち、遅延部は、PLL回路で保証される精度で遅延量を設定できることから、電源電圧や温度などの動作環境の変動およびプロセスばらつきの影響を受けることなくタイミング調整することが可能となる。
【0011】
【特許文献1】
特開平11−274904号公報(第2頁−第3頁、第1図)
【0012】
【特許文献2】
特開2000−31818号公報(第3頁−第4頁、第1図)
【0013】
【特許文献3】
特開2000−341099号公報(第2頁−第3頁、第1図)
【0014】
【特許文献4】
特開2000−357951号公報(第6頁−第7頁、第1図)
【0015】
【発明が解決しようとする課題】
このような遅延回路において、PLL回路は、ロック状態を保ち得る出力周波数範囲(以下、ロックレンジとも称する)を有しており、遅延部における遅延時間も、このロックレンジによって決定される。なお、PLL回路のロックレンジは、内包する電圧制御発振回路の出力周波数範囲に大きく依存する。
【0016】
電圧制御発振回路の発振周波数foscは、ロック状態においては、入力される制御信号の電圧レベルに比例して変化する。この制御信号は、位相比較器における位相比較結果に基づいて生成され、その電圧範囲は、接地電圧から電源電圧レベル付近にまで及ぶ。
【0017】
ここで、PLL回路において、広範なロックレンジを確保するためには、広い制御電圧範囲において、PLL回路がロック状態を保ち得ることが必要とされる。しかしながら、実際には、制御信号が接地電圧または電源電圧レベルとなる付近においては、電源電圧に重畳されるノイズ等の影響によって、生成されるクロックにジッタ(位相ずれ)が生じてしまい、ロック状態から外れてしまうこととなる。このため、従来の遅延回路では、タイミング調整を安定的に行なうことが困難であった。
【0018】
この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、安定的かつ高精度にタイミング調整することが可能な遅延回路を提供することである。
【0019】
【課題を解決するための手段】
この発明に係る遅延回路においては、入力クロックを遅延して、内部回路に供給される出力クロックを生成する可変遅延回路と、入力クロックと出力クロックとの間の位相を比較する位相比較器と、位相比較器の位相比較結果に応答して、可変遅延回路の遅延量を調整する制御電圧を出力する遅延制御回路とを含むクロック発生回路と、入力信号を、遅延制御回路の制御電圧に応じた所定時間だけ遅延させて出力する遅延部とを備える。可変遅延回路および遅延部は、それぞれ、同一の回路素子から構成され、単位遅延量が前記制御電圧に応じて変化する遅延ユニットを複数個含む。遅延制御回路は、制御電圧の下限を基準電圧に固定するためのクランプ回路を備える。
【0020】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
【0021】
[実施の形態1]
図1は、この発明の実施の形態1に従う遅延回路の構成を示す概略ブロック図である。
【0022】
図1を参照して、遅延回路は、クロック発生回路として、出力クロックCLKOを入力クロックCLKIに同期させるとともに電圧制御発振回路(VCO)の制御電圧VPLLを出力する位相同期ループ回路10と、制御電圧VPLLの供給に応答して遅延時間が制御される遅延部20とを備える。
【0023】
位相同期ループ回路10は、入力クロックCLKIと出力クロックCLKOとの位相を比較する位相比較器1と、位相比較器の位相比較結果に応じて制御電圧VPLLを出力するチャージポンプ回路2と、制御電圧VPLLに応じた発振周波数を有する出力クロックCLKOを生成する電圧制御発振回路3とを備える。
【0024】
さらに、出力クロックCLKOは、図示しない内部回路に動作クロックとして供給される。出力クロックCLKOは、図1のように、そのまま位相比較器1にフィードバックさせる他に、図示しない内部回路のドライブ回路を介して、フィードバックさせることもできる。
【0025】
位相比較器1は、詳細な回路構成についての図示は省略するが、入力クロックCLKIと出力クロックCLKOとの位相を比較し、位相比較結果に基づいて制御信号UP,DOWNを生成する。具体的には、入力クロックCLKIよりも出力クロックCLKOの位相の方が遅れているときには、H(論理ハイ)レベルの制御信号UPを出力する。一方、入力クロックCLKIよりも出力クロックCLKOの位相の方が進んでいるときには、Hレベルの制御信号DOWNを出力する。ここで、制御信号UP,DOWNは、高電位と低電位との2つの電位状態を遷移する信号であり、高い電位状態のときがHレベルに相当し、低い電位状態のときがL(論理ロー)レベルに相当する。
【0026】
チャージポンプ回路2は、制御信号UP,DOWNを受けると、制御信号の電位に応じてチャージポンプ動作を行ない、後段の電圧制御発振回路3の制御電圧VPLLを出力する。具体的な構成については、後に詳述する。
【0027】
遅延部20は、複数の遅延段21で構成されており、入力信号Sig−Inを所定の時間遅延させた出力信号Sig−Out1〜Sig−Out3を各遅延段21から出力する。図1に示す遅延部20は、3個の遅延段21を有する構成であるが、構成する遅延段の個数は、この数に限定されず、出力信号の数に応じて任意に設定することができる。
【0028】
以上の構成において、チャージポンプ回路2から出力される制御電圧VPLLは、位相同期ループ回路10内部の電圧制御発振回路3に入力されるとともに、遅延部20内部の遅延段21に入力される。ここで、遅延段21と電圧制御発振回路3とは、同一の遅延ユニットを複数段直列に結合した構成からなる。
【0029】
遅延段21および電圧制御発振回路3に内包される各遅延ユニットには、チャージポンプ回路2からの制御電圧VPLLが入力されるとともに、遅延回路外部から第2の制御電圧VPLL2が入力される。各遅延ユニットは、後に詳述するように、これらの制御電圧VPLL,VPLL2に応じて、遅延量を調整する。
【0030】
位相同期ループ回路10において、電圧制御発振回路3は、さらに、各遅延ユニットの遅延量によって決まる発振周波数foscを有する出力クロックCLKOを出力する。位相同期ループ回路10は、一連の動作を、出力クロックCLKOと入力クロックCLKIとの位相が一致するロック状態となるまで継続する。位相同期ループ回路10がロック状態となると、制御電圧VPLLが固定値となることから、各遅延ユニットにおける遅延量は、所定の値に固定される。
【0031】
図2は、図1の位相同期ループ回路10におけるチャージポンプ回路2の構成の一例を示す図である。
【0032】
図2を参照して、チャージポンプ回路2は、外部電源ノードVddと接地電位との間に直列に接続されたPチャネルMOSトランジスタP1およびNチャネルMOSトランジスタN1と、抵抗素子R1,R2およびキャパシタC1からなるフィルタ回路と、演算増幅器OP2とを備える。
【0033】
PチャネルMOSトランジスタP1とNチャネルMOSトランジスタN1との接続ノードは、制御電圧VPLLを供給する制御電圧配線6と結合される。PチャネルMOSトランジスタP1およびNチャネルMOSトランジスタN1は、ゲートにそれぞれ図1の位相比較器1からの制御信号UP,DOWNが入力されると、その電位レベルに応答して、制御電圧配線6の電位を駆動する。なお、PチャネルMOSトランジスタP1においては、制御信号UPが、論理レベルが反転されて入力される。
【0034】
したがって、制御信号UPがHレベルのとき、すなわち、出力クロックCLKOの位相が入力クロックCLKIに対して進んでいるときには、PチャネルMOSトランジスタP1がオンされて、制御電圧配線6の電位をHレベルに駆動する。一方、制御信号DOWNがHレベルのとき、すなわち、出力クロックCLKOの位相が入力クロックCLKIに対して遅れているときには、NチャネルMOSトランジスタN1がオンされて、制御電圧配線6の電位をLレベルに駆動する。
【0035】
制御電圧配線6には、さらに、フィルタ回路が結合される。フィルタ回路は、図2に示すように、制御電圧配線6と直列に結合される抵抗素子R1と、制御電圧配線6と接地電位との間に結合される抵抗素子R2とキャパシタC1とを有する。抵抗素子R1,R2の抵抗値およびキャパシタC1の容量値をそれぞれR1,R2およびC1とし、抵抗素子R1およびR2の合成抵抗値をRとすると、フィルタ回路の遮断周波数はfc=1/(2π・R・C)で示される(ただし、R=R1+R2)。フィルタ回路は、制御電圧VPLLの高周波成分、すなわちノイズを除去することから、電圧制御発振回路3の発振周波数foscを安定化させるために設けられる。
【0036】
フィルタ回路の出力ノードには、制御電圧配線6と直列に結合される演算増幅器OP2が配設される。演算増幅器OP2の出力端子は、反転入力端子と直接結合される。演算増幅器OP2の非反転入力端子は、制御電圧配線6に接続されており、フィルタ回路を介して平滑された電圧が入力される。したがって、演算増幅器OP2は、いわゆる電圧フォロワ回路として動作する。演算増幅器OP2は、理想的には、入力インピーダンスが無限大となり、出力インピーダンスが0となることから、前後に接続された回路群の影響を受けることなく、平滑された電圧と同一レベルの制御電圧VPLLを安定的に生成することができる。
【0037】
本実施の形態の遅延回路において、位相同期ループ回路10に内包されるチャージポンプ回路2は、図2に示すように、制御電圧配線6に結合されるクランプ回路4をさらに備える。
【0038】
クランプ回路4は、演算増幅器OP1と、演算増幅器OP1の出力端子に結合されたPチャネルMOSトランジスタPCとを有する。演算増幅器OP1は、反転入力端子に基準電圧Vrefが入力され、非反転入力端子に制御電圧配線6の駆動電圧が入力される。PチャネルMOSトランジスタPCは、外部電源ノードVddと制御電圧配線6との間に電気的に結合され、ゲートが演算増幅器OP1の出力端子に結合される。
【0039】
この構成において、演算増幅器OP1は、基準電圧Vrefと、制御電圧配線6の駆動電圧とを比較する比較器として動作する。駆動電圧が基準電圧Vrefより低くなり始めるとPチャネルMOSトランジスタPCのゲート電圧は低くなってオンとなり、制御電圧配線6を充電し始める。やがて、制御電圧配線6の電圧レベルが基準電圧Vrefよりも大きくなり始めると、今度はPチャネルMOSトランジスタPCのゲート電圧は上昇してオフとなり、充電を停止する。このような動作によって、制御電圧配線6の電圧レベルは、常に基準電圧Vref以上に制御される。
【0040】
したがって、クランプ回路4が配設されたチャージポンプ回路2から出力する制御電圧VPLLは、常に基準電圧Vref以上の電位を保持する。ここで、基準電圧Vrefを、位相同期ループ回路10のロックレンジの下限となる周波数を有する出力クロックCLKOを生成する制御電圧VPLLの電位レベルに設定しておくことによって、後段の電圧制御発振回路3は、出力周波数範囲から外れることなく、出力クロックCLKOを安定的に生成することができる。
【0041】
さらに、位相同期ループ回路10は、電源投入時などのロックされていない状態から、入力信号によってロックされた状態に移行するまでの過渡現象において、ループがロックされるまでに所定の時間(以下、引込み時間とも称する)を要する。この引込み時間は、ループ利得が一定のもとでは、制御電圧VPLLの初期状態によっても左右される。
【0042】
ここで、チャージポンプ回路がクランプ回路を含まない構成であるときには、出力される制御電圧VPLLは、電源投入時において、接地電位から電源電圧付近までに及ぶ電圧範囲内の不定電位となる。したがって、位相同期ループ回路は、制御電圧VPLLの初期値が該電圧範囲の上限または下限となったときには、長い引込み時間を要することとなる。
【0043】
これに対して、本実施の形態のチャージポンプ回路では、制御電圧VPLLは、電源投入時においても、基準電圧Vref付近の電位に特定されることから、引込み時間をより短縮することができる。
【0044】
なお、本構成は、ロック状態が一時的に失われたときにおいても、回復時間を短縮可能とする。以上の結果、本実施の形態の遅延回路は、安定かつ高精度にタイミング調整を行なうことができる。
【0045】
図3は、図1の電圧制御発振回路3および遅延部20に内包される遅延段21に用いられる遅延ユニットの構成の一例を示す図である。電圧制御発振回路3および遅延段21は、後に詳述するように、図3に示す遅延ユニット5を複数段直列接続した構成からなる。
【0046】
図3を参照して、遅延ユニット5は、PチャネルMOSトランジスタPaおよびNチャネルMOSトランジスタNa1からなるインバータと、PチャネルMOSトランジスタPbおよびNチャネルMOSトランジスタNb1からなるインバータとを有する。
【0047】
各インバータは、入力ノードINに対して、並列に接続されており、図示しない前段の遅延ユニット5からの伝達信号が入力されると、制御電圧VPLL,VPLL2によって決定される所定の遅延量遅延させた信号を出力ノードOUTa,OUTbにそれぞれ出力する。
【0048】
出力ノードOUTaは、図示しない後段の遅延ユニット5の入力ノードINに結合されており、遅延信号が後段へと伝達される。一方、出力ノードOUTbは、図1の遅延段21において、遅延信号を取り出すためのノードであり、所望の遅延量遅延した信号が遅延段21の外部に出力される。なお、図1の電圧制御発振回路3を構成する遅延ユニット5においては、遅延信号を取り出すための出力ノードOUTbは、不必要であるとして省略することができる。
【0049】
本実施の形態では、遅延ユニット5を、インバータを2個並列に接続した構成とし、一方のインバータを後段の遅延ユニット5への信号伝搬用とし、他方のインバータを遅延信号の外部出力用とする。このような構成とすることにより、各遅延ユニット5でのファンアウトは常に2となることから、遅延ユニット相互間での遅延量のずれを抑えることができる。
【0050】
さらに、各インバータのNチャネルMOSトランジスタNa1,Nb1のソースと接地電位との間には、NチャネルMOSトランジスタNa2,Nb2がそれぞれ結合される。NチャネルMOSトランジスタNa2,Nb2は、ゲートに制御電圧VPLLが入力されると、その電位レベルに応じてオン/オフ状態に駆動される。
【0051】
NチャネルMOSトランジスタNa2,Nb2は、制御電圧VPLLの電位に応じてチャネル抵抗が変化すると、遅延ユニット5の遅延量が増減することから、各インバータにおいて遅延量調整トランジスタとして機能する。
【0052】
すなわち、制御電圧VPLLがHレベルのとき(出力クロックCLKOの位相が遅れているとき)には、NチャネルMOSトランジスタNa2,Nb2がオン状態に駆動される。したがって、チャネル抵抗が低くなることから、各インバータの出力ノードから出力される信号の立下り時間は短くなり、遅延量は減少する。
【0053】
一方、制御電圧VPLLがLレベルのとき(出力クロックCLKOの位相が進んでいるとき)には、NチャネルMOSトランジスタNa2,Nb2がオフ状態に駆動される。したがって、チャネル抵抗が高くなることから、各インバータの出力ノードから出力される信号の立下り時間は長くなり、遅延量は増大する。
【0054】
図3に示す遅延ユニット5は、さらに、遅延量調整手段として、各インバータの出力ノードと接地電位との間に、それぞれキャパシタCNa,CNbが結合される。キャパシタCNa,CNbと各インバータの出力ノードとの間には、スイッチングトランジスタとしてのPチャネルMOSトランジスタPSa,PSbが電気的に結合される。
【0055】
PチャネルMOSトランジスタPSa,PSbは、ゲートに第2の制御電圧VPLL2が入力されると、その電位レベルに応じて、各インバータの出力ノードとキャパシタCNa,CNbとを結合/分離する。
【0056】
ここで、第2の制御電圧VPLL2は、接地電圧レベルから電源電圧レベルまでを電圧範囲とする可変電圧であり、遅延回路外部から入力される。第2の制御電圧VPLL2の入力方法については、例えば、図示しないが、電位レベルが数段階に設定された複数の第2の制御電圧VPLL2の印加端子と、各印加端子とPチャネルMOSトランジスタPSa,PSbのゲートとの間にそれぞれ配設されたヒューズ素子とを設け、製造工程においてレーザープログラミングによって、PチャネルMOSトランジスタPSa,PSbのゲートに所望の電圧が印加されるように調整する構成が挙げられる。このような構成とすることにより、一の制御電圧VPLLで保証する従来の遅延回路よりも、製造上のばらつきに対する耐性をさらに上げることが可能となる。
【0057】
PチャネルMOSトランジスタPSa,PSbは、第2の制御電圧VPLL2が接地電圧レベルのときには、いずれもオン状態となり、各インバータの出力ノードとキャパシタCNa,CNbとを電気的に結合する。これによって、信号配線は負荷容量を有することから、遅延量が大となる。
【0058】
一方、PチャネルトランジスタPSa,PSbは、第2の制御電圧VPLL2が電源電圧レベルのときには、いずれもオフ状態となり、信号配線とキャパシタCNa,CNbとを電気的に分離する。これによって、信号配線に容量が付加されないことから、遅延量は小となる。
【0059】
また、第2の制御電圧VPLL2の電位を接地電位と電源電圧の中間値である制御電圧VPLLレベルに設定すれば、信号配線には、PチャネルMOSトランジスタPSa,PSbのチャネル抵抗とキャパシタCNa,CNbとからなる負荷が結合されることから、遅延量を上記の2値の中間値に制御することができる。
【0060】
以上のように、遅延ユニット5の遅延量は、入力クロックCLKIと出力クロックCLKOとの位相差に応じて、制御電圧VPLL,VPLL2の電位レベルを制御することにより調整される。すなわち、出力クロックCLKOの位相の方が遅れているときには、各遅延ユニット5の遅延量は減少するので、出力される出力クロックCLKOの周期は短くなる。一方、出力クロックCLKOの位相の方が進んでいるときには、各遅延ユニット5の遅延量は増加するので、出力される出力クロックCLKOの周期は長くなる。そして、出力クロックCLKOの位相と入力クロックCLKIの位相とが一致すると、位相同期ループ回路10は、ロック状態となり、出力クロックCLKOと入力クロックCLKIとの周期は同一となる。
【0061】
図4は、図1の電圧制御発振回路3の構成の一例を示す図である。
図4を参照して、電圧制御発振回路3は、図3の遅延ユニット5を奇数段(2m+1:mは自然数)環状に結合したリングオシレータからなる。
【0062】
電圧制御発振回路3の各遅延ユニット5には、チャージポンプ回路2からの出力信号である制御電圧VPLLと、製造工程において所望の電圧レベルに調整された第2の制御電圧VPLL2とが入力される。各遅延ユニット5の遅延量は、これらの制御電圧に応じて制御される。
【0063】
出力クロックCLKOの位相と入力クロックCLKIの位相とが一致し、位相同期ループ回路10がロック状態となると、制御電圧VPLLは固定値となり、各遅延ユニット5の遅延量は所定の値に固定される。例えば、入力クロックCLKIの周波数をfin(すなわち、パルス周期が1/fin)とすれば、(2m+1)段で構成される遅延段の各遅延ユニットにおける遅延量は、(1/fin)/(2m+1)となる。
【0064】
図5は、図1の遅延段21の構成の一例を示す図である。
図5を参照して、遅延段21は、図3の遅延ユニット5を偶数段(2n:nは自然数)を直列に結合した構成であり、図4の電圧制御発振回路3と基本的な構成は同じである。
【0065】
したがって、遅延段21を構成する各遅延ユニット5には、図4の電圧制御発振回路3と同様に、チャージポンプ回路2から出力される制御電圧VPLLと、所望の電圧レベルに調整された第2の制御電圧VPLL2とが入力され、遅延量が調整される。位相同期ループ回路10がロック状態となったときには、固定値となった制御電圧VPLLを受けて、遅延段21の各遅延ユニット5の遅延量も所定値に固定される。このとき、各遅延ユニット5の遅延量は、図4の電圧制御発振回路3の遅延ユニット5と同一の構成であることから、ともに等しくなる。すなわち、入力クロックCLKIの周波数をfin(すなわち、パルス周期が1/fin)とする上記の例に従えば、遅延段21における各遅延ユニット5の遅延量は、(1/fin)/(2m+1)となる。
【0066】
このように、位相同期ループ回路10内部の電圧制御発振回路3と遅延部20内部の遅延段21とを同一の遅延ユニット5で構成することにより、遅延部20の遅延時間は、温度や電源電圧等の外部環境の変動に影響されずに、入力クロックCLKIの周波数にしたがって決定される一定値になるように制御することができる。したがって、図1に示す遅延部20の出力信号Sig―Out1〜Sig−Out3は、それぞれ、高精度に設定された遅延量の遅延信号となる。
【0067】
再び、図5を参照して、各遅延ユニット5は、図3に示すように、2つの出力ノードOUTa,OUTbを有するが、外部出力用である出力ノードOUTbについては、偶数段目に位置する遅延ユニット5ごとに、遅延段21の出力ノードOUT_1〜OUT_nに結合される。したがって、各出力ノードOUT_1〜OUT_nからは、入力信号と同相の遅延信号を取り出すことができる。例えば、出力ノードOUT_1から出力される信号は、入力ノードINからの入力信号が2・(1/fin)/(2m+1)で表わされる遅延時間だけ遅延された信号となる。すなわち、遅延部20において入力信号に与えられる遅延時間の変化の最小幅は、遅延ユニット2段分の遅延量に相当する。
【0068】
さらに、遅延段21の出力ノードOUT_1〜OUT_nは、所望の遅延量に応じて、一の出力ノードOUT_i(iはn以下の自然数)が選択されて、遅延段21の出力ノードに接続される。
【0069】
この結果、図1の遅延部20において、入力信号Sig−Inは、各遅延段21の入力ノードINに入力されると、各遅延段21の一の出力ノードOUT_iから、それぞれ所望の遅延量だけ遅延した出力信号Sig−Out1〜Sig−Out3として、同相で取り出すことができる。
【0070】
以上のように、この発明の実施の形態1に従えば、遅延部を位相同期ループ回路における遅延ユニットと同一の遅延ユニットで構成し、位相同期ループ回路の制御電圧および第2の制御電圧によって遅延ユニットの遅延量を制御することから、遅延部における遅延時間を、製造ばらつきや外部環境の変動等の影響されることなく、高精度に制御することが可能となる。
【0071】
また、位相同期ループ回路で生成される制御電圧は、常に基準電圧以上に保持されることから、位相同期ループ回路のロックレンジから外れることなく、安定的にタイミング調整を行なうことができる。
【0072】
[実施の形態2]
図6は、この発明の実施の形態2に従う遅延回路の構成を示す概略ブロック図である。
【0073】
図6を参照して、遅延回路は、位相同期ループ回路10と、遅延部30とからなる。位相同期ループ回路10については、図1に示す実施の形態1の遅延回路における構成と共通することから、チャージポンプ回路2のみを図示し、詳細な説明は省略する。
【0074】
遅延部30は、実施の形態1と同様に、複数の遅延段21を含む。図6では、図示の簡略化のため、1個の遅延段のみ図示し、残りの遅延段については、図示を省略するものとする。遅延段21は、実施の形態1と同様に、チャージポンプ回路2の制御電圧VPLLに基づく制御信号に応じて遅延時間を変化させる。
【0075】
さらに、遅延部30は、チャージポンプ回路2の出力ノードと遅延段21の制御電圧入力ノードとの間に配置された、PチャネルMOSトランジスP2,P3と、NチャネルMOSトランジスタN2,N3と、演算増幅器OP3とを有する。この点で、制御電圧VPLLを直接供給する実施の形態1の遅延回路とは異なる。
【0076】
PチャネルMOSトランジスタP2とNチャネルMOSトランジスタN2とは、外部電源ノードVddと接地電位との間に直列に結合される。NチャネルMOSトランジスタN2のゲートは、チャージポンプ回路2の出力ノードに接続され、制御電圧VPLLが入力される。
【0077】
PチャネルMOSトランジスタP3は、ソースが外部電源ノードVddに、ゲートがPチャネルMOSトランジスタP2のゲートおよびドレインに接続されており、PチャネルMOSトランジスタP2とカレントミラーを構成する。PチャネルMOSトランジスタP2,P3を同じサイズとすれば、PチャネルMOSトランジスタP3には、PチャネルMOSトランジスタP2を流れる電流に等しいミラー電流が流れる。
【0078】
NチャネルMOSトランジスタN3は、PチャネルMOSトランジスタP3のドレインと接地電位との間に電気的に結合されており、ゲートがドレインに接続される。
【0079】
演算増幅器OP3は、非反転入力端子がNチャネルMOSトランジスタN3のゲートおよびドレインに接続され、反転入力端子が演算増幅器OP3の出力端子に直接結合される。したがって、演算増幅器OP2は、電圧フォロワ回路として動作する。演算増幅器OP3は、理想的には、入力インピーダンスが無限大となり、出力インピーダンスが0となることから、前後に接続された回路群の影響を受けることなく、入力電圧と同一レベルの電圧を安定的に生成することができる。さらに、演算増幅器OP3の出力端子は、遅延段21の制御電圧入力ノードに結合される。
【0080】
以上の構成において、チャージポンプ回路2からの制御電圧VPLLがNチャネルMOSトランジスタN2のゲートに入力されると、その電位レベルに応じてNチャネルMOSトランジスタN2が駆動され、ドレイン・ソース間に電流が流れる。PチャネルMOSトランジスタP2も駆動され、NチャネルMOSトランジスタN2を流れる電流がソース・ドレイン間を流れる。
【0081】
PチャネルMOSトランジスタP3は、PチャネルMOSトランジスタP2とカレントミラーを構成しているので、PチャネルMOSトランジスタP2と同等の電流が流れる。
【0082】
PチャネルMOSトランジスタP3を流れる電流は、NチャネルMOSトランジスタN3および演算増幅器OP3へと伝達される。ここで、演算増幅器OP3の入力インピーダンスは非常に大きいことから、伝達された電流は、すべてNチャネルMOSトランジスタN3へと流れ込む。この結果、NチャネルMOSトランジスタN3には、NチャネルMOSトランジスタN2と同等の電流が流れることとなる。すなわち、NチャネルMOSトランジスタN3のゲートの電位は、NチャネルMOSトランジスタN2のゲートの電位と等しく、その電位レベルは制御電圧VPLLに駆動されて、演算増幅器OP3に入力される。
【0083】
さらに、演算増幅器OP3は、電圧フォロワを構成することから、入力電圧に等しい電圧が出力端子に駆動され、遅延段21の制御電圧として、図3に示す遅延ユニット5の制御電圧VPLLの入力ノードに供給されることとなる。
【0084】
以上の結果、遅延段21には、位相同期ループ回路10における制御電圧VPLLと等電位の制御電圧が供給されることとなる。これにより、遅延段21内部の各遅延ユニットは、位相同期ループ回路10で保証される精度で、遅延量を制御することができる。
【0085】
このように、本実施の形態の遅延回路は、遅延部30において、チャージポンプ回路2からの制御電圧VPLLを電流出力に変換して各遅延段21に供給する構成とする。これは、以下の理由による。
【0086】
本発明に従う遅延回路は、位相同期ループ回路10の電圧制御発振回路3および遅延部30の各遅延段21に入力される制御電圧VPLLと接地電位との電位差に応じて、遅延ユニット5に内包されるトランジスタのチャネル抵抗を変化させて遅延量を制御するものである。したがって、電圧制御発振回路3と遅延段21との間では、接地電位レベルが一致していることが前提とされる。しかしながら、接地電位レベルは、接地電位供給ノードからの配線構造によって変動することから、接地電位レベルを一致させるためには、電圧制御発振回路3と遅延段21とを近接させて配設することが必要とされる。この結果、回路レイアウトの自由度は低下することとなる。
【0087】
そこで、本実施の形態では、図6に示すように、チャージポンプ回路2からの制御電圧VPLLを電流出力に変換して遅延部30内を伝達し、各遅延段21には、該電流を再変換した電圧を制御電圧として供給する構成を採用する。これによって、伝達された電流から再生される電圧と接地電位との電位差を、位相同期ループ回路10における制御電圧VPLLと接地電位との電位差に一致させることができる。したがって、電圧制御発振回路3と遅延段21とは、その配置関係によらず、等電位の制御電圧が供給されることから、高精度のタイミング調整機能を維持しながら、回路レイアウトの自由度を高めることができる。
【0088】
[変更例]
図7は、この発明の実施の形態2の変更例に従う遅延回路の構成を示す概略ブロック図である。
【0089】
図7を参照して、遅延回路は、位相同期ループ回路10と、遅延部40とからなる。位相同期ループ回路10は、図1の実施の形態1の遅延回路における構成と共通することから、チャージポンプ回路2のみを図示し、詳細な説明は省略する。また、遅延部40は、図1の実施の形態1の遅延回路における遅延部20と同様に、複数の遅延段21を有するが、図示の簡略化のため1個の遅延段のみ図示し、残りの遅延段については、図示を省略するものとする。
【0090】
本変更例の遅延回路は、さらに、電圧制御発振回路3と遅延段21とに供給される制御電圧を一致させる手段として、遅延部40内部に配設されるA/D変換回路22とD/A変換回路23とを備える。
【0091】
A/D変換回路22とD/A変換回路23とは、チャージポンプ回路2の出力ノードと遅延段21の制御電圧入力ノードとの間に直列に結合される。A/D変換回路22は、チャージポンプ回路2の近辺に配設され、D/A変換回路23は、遅延段21の近辺に配設される。
【0092】
この構成において、チャージポンプ回路2から出力される、アナログ信号である制御電圧VPLLは、まず、A/D変換回路22においてデジタル信号に変換される。変換されたデジタル信号は、遅延部40内部の遅延段21へと伝達される。さらに、デジタル信号は、後段のD/A変換回路23においてアナログ信号である制御電圧に再変換され、遅延段21の制御電圧として、各遅延ユニット5の制御電圧VPLLの入力ノードに供給される。
【0093】
アナログ信号である制御電圧VPLLを一端デジタル信号に変換して伝送することによって、遅延段21が遠隔して配設される場合であっても、歪み等の劣化を抑制し、後段のD/A変換回路23において、元の制御電圧の波形を復元することができる。この結果、電圧制御発振回路3と遅延段21とに供給される制御電圧は、その配置関係によらず一致することから、高精度のタイミング調整機能を維持しながら、回路レイアウトの自由度を高めることができる。
【0094】
なお、上記の実施の形態1および2では、クロック発生回路として、位相同期ループ回路を用いて、この制御電圧によってタイミング調整を行なう構成について説明したが、DLL(Delay Locked Loop)回路を用いた構成としても、同様の作用効果を得ることができる。
【0095】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【0096】
【発明の効果】
この発明は、以上に説明したように、遅延部を、位相同期ループ回路の電圧制御発振回路を構成する遅延ユニットと同一の遅延ユニットで構成し、位相同期ループ回路の制御電圧および第2の制御電圧によって遅延ユニットの遅延量を制御することから、製造ばらつきや外部環境の変動等の影響されない高精度なタイミング調整を行なうことができる。
【0097】
また、制御電圧の下限を基準電圧に固定する構成とすることにより、位相同期ループ回路の出力周波数範囲内で、安定的にタイミング調整を行なうことができる。
【図面の簡単な説明】
【図1】この発明の実施の形態1に従う遅延回路の構成を示す概略ブロック図である。
【図2】図1に示すチャージポンプ回路の構成の一例を示す図である。
【図3】図1に示す電圧制御発振回路および遅延部を構成する遅延ユニットの構成の一例を示す図である。
【図4】図1に示す位相同期ループ回路におけるチャージポンプ回路の構成の一例を示す図である。
【図5】図1に示す遅延部における遅延段の構成の一例を示す図である。
【図6】この発明の実施の形態2に従う遅延回路の構成を示す概略ブロック図である。
【図7】この発明の実施の形態2の変更例に従う遅延回路の構成を示す概略ブロック図である。
【符号の説明】
1 位相比較器、2 チャージポンプ回路、3 電圧制御発振回路、4 クランプ回路、5 遅延ユニット、6 制御電圧配線、10 位相同期ループ回路、20,30,40 遅延部、21 遅延段、22 A/D変換回路、23 D/A変換回路、P1,P2,P3,Pa,Pb,PC,PSa,PSb PチャネルMOSトランジスタ、N1,N2,N3,Na,Na1,Nb,Nb1 NチャネルMOSトランジスタ、R1,R2 抵抗素子、C1,CNa,CNb キャパシタ、OP1,OP2,OP3 演算増幅器。
【発明の属する技術分野】
この発明は、入力信号を遅延する遅延回路に関し、より特定的には、タイミング調整機能を有する遅延回路に関する。
【0002】
【従来の技術】
入力信号を遅延させる遅延回路の構成としては、遅延素子を複数段直列に接続したものが一般的である。例えば、CMOS(Complementary Metal-Oxide Semiconductor device)構成の半導体装置においては、通常、遅延素子として、直列接続されたPチャネルMOSトランジスタとNチャネルMOSトランジスタとからなるインバータが汎用される。遅延回路における遅延素子の段数を選択することによって、入力信号を所望の遅延時間だけ遅延させることができる。
【0003】
しかしながら、遅延素子を構成する各素子の特性は、製造上のばらつき、電源電圧や周囲温度の変動などによって均一化させることが困難であり、精度良く入力信号を遅延させることができないという問題が生じていた。例えば、上記の遅延回路をDRAM(Dynamic Random-Access Memory)のロウアドレスストローブ(RAS)を用いるRASアクセスによる信号読出/書込制御回路の各信号のタイミング調整に用いた場合では、設定した遅延時間が変動してしまうと、RASアクセスのタイミングが変動し、センス感度が低下してしまうこととなる。
【0004】
そこで、最近では、入力信号を精度良く遅延させることが可能な遅延回路が種々提案されている(例えば、特許文献1〜4参照)。
【0005】
その一例としては、複数段の遅延素子からなる遅延部と、位相同期ループ回路(PLL:Phase Locked Loop)とからなる遅延回路が挙げられる。
【0006】
ここで、PLL回路は、同一システム上に搭載された複数の内部回路を協調的に動作させるために同期したクロックを生成するものであり、主として、入力クロックと内部回路から帰還されたフィードバッククロックとの位相比較する位相比較器と、位相比較器の比較結果に基づいた制御信号を出力するチャージポンプ回路と、制御信号に応じた周波数を有する出力クロックを内部回路に供給する電圧制御発振回路(VCO:Voltage Controlled Oscillator)とを備える。
【0007】
電圧制御発振回路は、環状に結合された奇数段の遅延素子からなるリングオシレータを有しており、制御信号に応じて各遅延素子の動作電流を決定する。この結果、遅延素子の動作電流に応じた発振周波数を有するクロックがリングオシレータより出力される。
【0008】
以上の構成からなる遅延回路において、電圧制御発振回路は、チャージポンプ回路からの制御信号に応じて出力クロックの周波数となる発振周波数foscを変化させ、出力クロックを位相比較器にフィードバックする。この一連の動作は、入力クロックとフィードバッククロックとの位相が一致するまで行なわれる。PLL回路が、入力クロックとフィードバッククロックとの位相が一致する、いわゆるロック状態となったときには、制御信号はある固定値となり、電圧制御発振回路における各遅延素子の遅延量は、所定の値に固定される。
【0009】
一方、遅延部は、電圧制御発振回路と同一の遅延素子で構成されており、チャージポンプ回路の制御信号の供給に応答して遅延時間を制御し、遅延部に入力されるデータ信号を遅延する。PLL回路がロック状態となったときには、遅延部の各遅延素子は、固定された制御信号を受けて、電圧制御発振回路における遅延量と同一の遅延量に固定されることとなる。
【0010】
すなわち、遅延部は、PLL回路で保証される精度で遅延量を設定できることから、電源電圧や温度などの動作環境の変動およびプロセスばらつきの影響を受けることなくタイミング調整することが可能となる。
【0011】
【特許文献1】
特開平11−274904号公報(第2頁−第3頁、第1図)
【0012】
【特許文献2】
特開2000−31818号公報(第3頁−第4頁、第1図)
【0013】
【特許文献3】
特開2000−341099号公報(第2頁−第3頁、第1図)
【0014】
【特許文献4】
特開2000−357951号公報(第6頁−第7頁、第1図)
【0015】
【発明が解決しようとする課題】
このような遅延回路において、PLL回路は、ロック状態を保ち得る出力周波数範囲(以下、ロックレンジとも称する)を有しており、遅延部における遅延時間も、このロックレンジによって決定される。なお、PLL回路のロックレンジは、内包する電圧制御発振回路の出力周波数範囲に大きく依存する。
【0016】
電圧制御発振回路の発振周波数foscは、ロック状態においては、入力される制御信号の電圧レベルに比例して変化する。この制御信号は、位相比較器における位相比較結果に基づいて生成され、その電圧範囲は、接地電圧から電源電圧レベル付近にまで及ぶ。
【0017】
ここで、PLL回路において、広範なロックレンジを確保するためには、広い制御電圧範囲において、PLL回路がロック状態を保ち得ることが必要とされる。しかしながら、実際には、制御信号が接地電圧または電源電圧レベルとなる付近においては、電源電圧に重畳されるノイズ等の影響によって、生成されるクロックにジッタ(位相ずれ)が生じてしまい、ロック状態から外れてしまうこととなる。このため、従来の遅延回路では、タイミング調整を安定的に行なうことが困難であった。
【0018】
この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、安定的かつ高精度にタイミング調整することが可能な遅延回路を提供することである。
【0019】
【課題を解決するための手段】
この発明に係る遅延回路においては、入力クロックを遅延して、内部回路に供給される出力クロックを生成する可変遅延回路と、入力クロックと出力クロックとの間の位相を比較する位相比較器と、位相比較器の位相比較結果に応答して、可変遅延回路の遅延量を調整する制御電圧を出力する遅延制御回路とを含むクロック発生回路と、入力信号を、遅延制御回路の制御電圧に応じた所定時間だけ遅延させて出力する遅延部とを備える。可変遅延回路および遅延部は、それぞれ、同一の回路素子から構成され、単位遅延量が前記制御電圧に応じて変化する遅延ユニットを複数個含む。遅延制御回路は、制御電圧の下限を基準電圧に固定するためのクランプ回路を備える。
【0020】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
【0021】
[実施の形態1]
図1は、この発明の実施の形態1に従う遅延回路の構成を示す概略ブロック図である。
【0022】
図1を参照して、遅延回路は、クロック発生回路として、出力クロックCLKOを入力クロックCLKIに同期させるとともに電圧制御発振回路(VCO)の制御電圧VPLLを出力する位相同期ループ回路10と、制御電圧VPLLの供給に応答して遅延時間が制御される遅延部20とを備える。
【0023】
位相同期ループ回路10は、入力クロックCLKIと出力クロックCLKOとの位相を比較する位相比較器1と、位相比較器の位相比較結果に応じて制御電圧VPLLを出力するチャージポンプ回路2と、制御電圧VPLLに応じた発振周波数を有する出力クロックCLKOを生成する電圧制御発振回路3とを備える。
【0024】
さらに、出力クロックCLKOは、図示しない内部回路に動作クロックとして供給される。出力クロックCLKOは、図1のように、そのまま位相比較器1にフィードバックさせる他に、図示しない内部回路のドライブ回路を介して、フィードバックさせることもできる。
【0025】
位相比較器1は、詳細な回路構成についての図示は省略するが、入力クロックCLKIと出力クロックCLKOとの位相を比較し、位相比較結果に基づいて制御信号UP,DOWNを生成する。具体的には、入力クロックCLKIよりも出力クロックCLKOの位相の方が遅れているときには、H(論理ハイ)レベルの制御信号UPを出力する。一方、入力クロックCLKIよりも出力クロックCLKOの位相の方が進んでいるときには、Hレベルの制御信号DOWNを出力する。ここで、制御信号UP,DOWNは、高電位と低電位との2つの電位状態を遷移する信号であり、高い電位状態のときがHレベルに相当し、低い電位状態のときがL(論理ロー)レベルに相当する。
【0026】
チャージポンプ回路2は、制御信号UP,DOWNを受けると、制御信号の電位に応じてチャージポンプ動作を行ない、後段の電圧制御発振回路3の制御電圧VPLLを出力する。具体的な構成については、後に詳述する。
【0027】
遅延部20は、複数の遅延段21で構成されており、入力信号Sig−Inを所定の時間遅延させた出力信号Sig−Out1〜Sig−Out3を各遅延段21から出力する。図1に示す遅延部20は、3個の遅延段21を有する構成であるが、構成する遅延段の個数は、この数に限定されず、出力信号の数に応じて任意に設定することができる。
【0028】
以上の構成において、チャージポンプ回路2から出力される制御電圧VPLLは、位相同期ループ回路10内部の電圧制御発振回路3に入力されるとともに、遅延部20内部の遅延段21に入力される。ここで、遅延段21と電圧制御発振回路3とは、同一の遅延ユニットを複数段直列に結合した構成からなる。
【0029】
遅延段21および電圧制御発振回路3に内包される各遅延ユニットには、チャージポンプ回路2からの制御電圧VPLLが入力されるとともに、遅延回路外部から第2の制御電圧VPLL2が入力される。各遅延ユニットは、後に詳述するように、これらの制御電圧VPLL,VPLL2に応じて、遅延量を調整する。
【0030】
位相同期ループ回路10において、電圧制御発振回路3は、さらに、各遅延ユニットの遅延量によって決まる発振周波数foscを有する出力クロックCLKOを出力する。位相同期ループ回路10は、一連の動作を、出力クロックCLKOと入力クロックCLKIとの位相が一致するロック状態となるまで継続する。位相同期ループ回路10がロック状態となると、制御電圧VPLLが固定値となることから、各遅延ユニットにおける遅延量は、所定の値に固定される。
【0031】
図2は、図1の位相同期ループ回路10におけるチャージポンプ回路2の構成の一例を示す図である。
【0032】
図2を参照して、チャージポンプ回路2は、外部電源ノードVddと接地電位との間に直列に接続されたPチャネルMOSトランジスタP1およびNチャネルMOSトランジスタN1と、抵抗素子R1,R2およびキャパシタC1からなるフィルタ回路と、演算増幅器OP2とを備える。
【0033】
PチャネルMOSトランジスタP1とNチャネルMOSトランジスタN1との接続ノードは、制御電圧VPLLを供給する制御電圧配線6と結合される。PチャネルMOSトランジスタP1およびNチャネルMOSトランジスタN1は、ゲートにそれぞれ図1の位相比較器1からの制御信号UP,DOWNが入力されると、その電位レベルに応答して、制御電圧配線6の電位を駆動する。なお、PチャネルMOSトランジスタP1においては、制御信号UPが、論理レベルが反転されて入力される。
【0034】
したがって、制御信号UPがHレベルのとき、すなわち、出力クロックCLKOの位相が入力クロックCLKIに対して進んでいるときには、PチャネルMOSトランジスタP1がオンされて、制御電圧配線6の電位をHレベルに駆動する。一方、制御信号DOWNがHレベルのとき、すなわち、出力クロックCLKOの位相が入力クロックCLKIに対して遅れているときには、NチャネルMOSトランジスタN1がオンされて、制御電圧配線6の電位をLレベルに駆動する。
【0035】
制御電圧配線6には、さらに、フィルタ回路が結合される。フィルタ回路は、図2に示すように、制御電圧配線6と直列に結合される抵抗素子R1と、制御電圧配線6と接地電位との間に結合される抵抗素子R2とキャパシタC1とを有する。抵抗素子R1,R2の抵抗値およびキャパシタC1の容量値をそれぞれR1,R2およびC1とし、抵抗素子R1およびR2の合成抵抗値をRとすると、フィルタ回路の遮断周波数はfc=1/(2π・R・C)で示される(ただし、R=R1+R2)。フィルタ回路は、制御電圧VPLLの高周波成分、すなわちノイズを除去することから、電圧制御発振回路3の発振周波数foscを安定化させるために設けられる。
【0036】
フィルタ回路の出力ノードには、制御電圧配線6と直列に結合される演算増幅器OP2が配設される。演算増幅器OP2の出力端子は、反転入力端子と直接結合される。演算増幅器OP2の非反転入力端子は、制御電圧配線6に接続されており、フィルタ回路を介して平滑された電圧が入力される。したがって、演算増幅器OP2は、いわゆる電圧フォロワ回路として動作する。演算増幅器OP2は、理想的には、入力インピーダンスが無限大となり、出力インピーダンスが0となることから、前後に接続された回路群の影響を受けることなく、平滑された電圧と同一レベルの制御電圧VPLLを安定的に生成することができる。
【0037】
本実施の形態の遅延回路において、位相同期ループ回路10に内包されるチャージポンプ回路2は、図2に示すように、制御電圧配線6に結合されるクランプ回路4をさらに備える。
【0038】
クランプ回路4は、演算増幅器OP1と、演算増幅器OP1の出力端子に結合されたPチャネルMOSトランジスタPCとを有する。演算増幅器OP1は、反転入力端子に基準電圧Vrefが入力され、非反転入力端子に制御電圧配線6の駆動電圧が入力される。PチャネルMOSトランジスタPCは、外部電源ノードVddと制御電圧配線6との間に電気的に結合され、ゲートが演算増幅器OP1の出力端子に結合される。
【0039】
この構成において、演算増幅器OP1は、基準電圧Vrefと、制御電圧配線6の駆動電圧とを比較する比較器として動作する。駆動電圧が基準電圧Vrefより低くなり始めるとPチャネルMOSトランジスタPCのゲート電圧は低くなってオンとなり、制御電圧配線6を充電し始める。やがて、制御電圧配線6の電圧レベルが基準電圧Vrefよりも大きくなり始めると、今度はPチャネルMOSトランジスタPCのゲート電圧は上昇してオフとなり、充電を停止する。このような動作によって、制御電圧配線6の電圧レベルは、常に基準電圧Vref以上に制御される。
【0040】
したがって、クランプ回路4が配設されたチャージポンプ回路2から出力する制御電圧VPLLは、常に基準電圧Vref以上の電位を保持する。ここで、基準電圧Vrefを、位相同期ループ回路10のロックレンジの下限となる周波数を有する出力クロックCLKOを生成する制御電圧VPLLの電位レベルに設定しておくことによって、後段の電圧制御発振回路3は、出力周波数範囲から外れることなく、出力クロックCLKOを安定的に生成することができる。
【0041】
さらに、位相同期ループ回路10は、電源投入時などのロックされていない状態から、入力信号によってロックされた状態に移行するまでの過渡現象において、ループがロックされるまでに所定の時間(以下、引込み時間とも称する)を要する。この引込み時間は、ループ利得が一定のもとでは、制御電圧VPLLの初期状態によっても左右される。
【0042】
ここで、チャージポンプ回路がクランプ回路を含まない構成であるときには、出力される制御電圧VPLLは、電源投入時において、接地電位から電源電圧付近までに及ぶ電圧範囲内の不定電位となる。したがって、位相同期ループ回路は、制御電圧VPLLの初期値が該電圧範囲の上限または下限となったときには、長い引込み時間を要することとなる。
【0043】
これに対して、本実施の形態のチャージポンプ回路では、制御電圧VPLLは、電源投入時においても、基準電圧Vref付近の電位に特定されることから、引込み時間をより短縮することができる。
【0044】
なお、本構成は、ロック状態が一時的に失われたときにおいても、回復時間を短縮可能とする。以上の結果、本実施の形態の遅延回路は、安定かつ高精度にタイミング調整を行なうことができる。
【0045】
図3は、図1の電圧制御発振回路3および遅延部20に内包される遅延段21に用いられる遅延ユニットの構成の一例を示す図である。電圧制御発振回路3および遅延段21は、後に詳述するように、図3に示す遅延ユニット5を複数段直列接続した構成からなる。
【0046】
図3を参照して、遅延ユニット5は、PチャネルMOSトランジスタPaおよびNチャネルMOSトランジスタNa1からなるインバータと、PチャネルMOSトランジスタPbおよびNチャネルMOSトランジスタNb1からなるインバータとを有する。
【0047】
各インバータは、入力ノードINに対して、並列に接続されており、図示しない前段の遅延ユニット5からの伝達信号が入力されると、制御電圧VPLL,VPLL2によって決定される所定の遅延量遅延させた信号を出力ノードOUTa,OUTbにそれぞれ出力する。
【0048】
出力ノードOUTaは、図示しない後段の遅延ユニット5の入力ノードINに結合されており、遅延信号が後段へと伝達される。一方、出力ノードOUTbは、図1の遅延段21において、遅延信号を取り出すためのノードであり、所望の遅延量遅延した信号が遅延段21の外部に出力される。なお、図1の電圧制御発振回路3を構成する遅延ユニット5においては、遅延信号を取り出すための出力ノードOUTbは、不必要であるとして省略することができる。
【0049】
本実施の形態では、遅延ユニット5を、インバータを2個並列に接続した構成とし、一方のインバータを後段の遅延ユニット5への信号伝搬用とし、他方のインバータを遅延信号の外部出力用とする。このような構成とすることにより、各遅延ユニット5でのファンアウトは常に2となることから、遅延ユニット相互間での遅延量のずれを抑えることができる。
【0050】
さらに、各インバータのNチャネルMOSトランジスタNa1,Nb1のソースと接地電位との間には、NチャネルMOSトランジスタNa2,Nb2がそれぞれ結合される。NチャネルMOSトランジスタNa2,Nb2は、ゲートに制御電圧VPLLが入力されると、その電位レベルに応じてオン/オフ状態に駆動される。
【0051】
NチャネルMOSトランジスタNa2,Nb2は、制御電圧VPLLの電位に応じてチャネル抵抗が変化すると、遅延ユニット5の遅延量が増減することから、各インバータにおいて遅延量調整トランジスタとして機能する。
【0052】
すなわち、制御電圧VPLLがHレベルのとき(出力クロックCLKOの位相が遅れているとき)には、NチャネルMOSトランジスタNa2,Nb2がオン状態に駆動される。したがって、チャネル抵抗が低くなることから、各インバータの出力ノードから出力される信号の立下り時間は短くなり、遅延量は減少する。
【0053】
一方、制御電圧VPLLがLレベルのとき(出力クロックCLKOの位相が進んでいるとき)には、NチャネルMOSトランジスタNa2,Nb2がオフ状態に駆動される。したがって、チャネル抵抗が高くなることから、各インバータの出力ノードから出力される信号の立下り時間は長くなり、遅延量は増大する。
【0054】
図3に示す遅延ユニット5は、さらに、遅延量調整手段として、各インバータの出力ノードと接地電位との間に、それぞれキャパシタCNa,CNbが結合される。キャパシタCNa,CNbと各インバータの出力ノードとの間には、スイッチングトランジスタとしてのPチャネルMOSトランジスタPSa,PSbが電気的に結合される。
【0055】
PチャネルMOSトランジスタPSa,PSbは、ゲートに第2の制御電圧VPLL2が入力されると、その電位レベルに応じて、各インバータの出力ノードとキャパシタCNa,CNbとを結合/分離する。
【0056】
ここで、第2の制御電圧VPLL2は、接地電圧レベルから電源電圧レベルまでを電圧範囲とする可変電圧であり、遅延回路外部から入力される。第2の制御電圧VPLL2の入力方法については、例えば、図示しないが、電位レベルが数段階に設定された複数の第2の制御電圧VPLL2の印加端子と、各印加端子とPチャネルMOSトランジスタPSa,PSbのゲートとの間にそれぞれ配設されたヒューズ素子とを設け、製造工程においてレーザープログラミングによって、PチャネルMOSトランジスタPSa,PSbのゲートに所望の電圧が印加されるように調整する構成が挙げられる。このような構成とすることにより、一の制御電圧VPLLで保証する従来の遅延回路よりも、製造上のばらつきに対する耐性をさらに上げることが可能となる。
【0057】
PチャネルMOSトランジスタPSa,PSbは、第2の制御電圧VPLL2が接地電圧レベルのときには、いずれもオン状態となり、各インバータの出力ノードとキャパシタCNa,CNbとを電気的に結合する。これによって、信号配線は負荷容量を有することから、遅延量が大となる。
【0058】
一方、PチャネルトランジスタPSa,PSbは、第2の制御電圧VPLL2が電源電圧レベルのときには、いずれもオフ状態となり、信号配線とキャパシタCNa,CNbとを電気的に分離する。これによって、信号配線に容量が付加されないことから、遅延量は小となる。
【0059】
また、第2の制御電圧VPLL2の電位を接地電位と電源電圧の中間値である制御電圧VPLLレベルに設定すれば、信号配線には、PチャネルMOSトランジスタPSa,PSbのチャネル抵抗とキャパシタCNa,CNbとからなる負荷が結合されることから、遅延量を上記の2値の中間値に制御することができる。
【0060】
以上のように、遅延ユニット5の遅延量は、入力クロックCLKIと出力クロックCLKOとの位相差に応じて、制御電圧VPLL,VPLL2の電位レベルを制御することにより調整される。すなわち、出力クロックCLKOの位相の方が遅れているときには、各遅延ユニット5の遅延量は減少するので、出力される出力クロックCLKOの周期は短くなる。一方、出力クロックCLKOの位相の方が進んでいるときには、各遅延ユニット5の遅延量は増加するので、出力される出力クロックCLKOの周期は長くなる。そして、出力クロックCLKOの位相と入力クロックCLKIの位相とが一致すると、位相同期ループ回路10は、ロック状態となり、出力クロックCLKOと入力クロックCLKIとの周期は同一となる。
【0061】
図4は、図1の電圧制御発振回路3の構成の一例を示す図である。
図4を参照して、電圧制御発振回路3は、図3の遅延ユニット5を奇数段(2m+1:mは自然数)環状に結合したリングオシレータからなる。
【0062】
電圧制御発振回路3の各遅延ユニット5には、チャージポンプ回路2からの出力信号である制御電圧VPLLと、製造工程において所望の電圧レベルに調整された第2の制御電圧VPLL2とが入力される。各遅延ユニット5の遅延量は、これらの制御電圧に応じて制御される。
【0063】
出力クロックCLKOの位相と入力クロックCLKIの位相とが一致し、位相同期ループ回路10がロック状態となると、制御電圧VPLLは固定値となり、各遅延ユニット5の遅延量は所定の値に固定される。例えば、入力クロックCLKIの周波数をfin(すなわち、パルス周期が1/fin)とすれば、(2m+1)段で構成される遅延段の各遅延ユニットにおける遅延量は、(1/fin)/(2m+1)となる。
【0064】
図5は、図1の遅延段21の構成の一例を示す図である。
図5を参照して、遅延段21は、図3の遅延ユニット5を偶数段(2n:nは自然数)を直列に結合した構成であり、図4の電圧制御発振回路3と基本的な構成は同じである。
【0065】
したがって、遅延段21を構成する各遅延ユニット5には、図4の電圧制御発振回路3と同様に、チャージポンプ回路2から出力される制御電圧VPLLと、所望の電圧レベルに調整された第2の制御電圧VPLL2とが入力され、遅延量が調整される。位相同期ループ回路10がロック状態となったときには、固定値となった制御電圧VPLLを受けて、遅延段21の各遅延ユニット5の遅延量も所定値に固定される。このとき、各遅延ユニット5の遅延量は、図4の電圧制御発振回路3の遅延ユニット5と同一の構成であることから、ともに等しくなる。すなわち、入力クロックCLKIの周波数をfin(すなわち、パルス周期が1/fin)とする上記の例に従えば、遅延段21における各遅延ユニット5の遅延量は、(1/fin)/(2m+1)となる。
【0066】
このように、位相同期ループ回路10内部の電圧制御発振回路3と遅延部20内部の遅延段21とを同一の遅延ユニット5で構成することにより、遅延部20の遅延時間は、温度や電源電圧等の外部環境の変動に影響されずに、入力クロックCLKIの周波数にしたがって決定される一定値になるように制御することができる。したがって、図1に示す遅延部20の出力信号Sig―Out1〜Sig−Out3は、それぞれ、高精度に設定された遅延量の遅延信号となる。
【0067】
再び、図5を参照して、各遅延ユニット5は、図3に示すように、2つの出力ノードOUTa,OUTbを有するが、外部出力用である出力ノードOUTbについては、偶数段目に位置する遅延ユニット5ごとに、遅延段21の出力ノードOUT_1〜OUT_nに結合される。したがって、各出力ノードOUT_1〜OUT_nからは、入力信号と同相の遅延信号を取り出すことができる。例えば、出力ノードOUT_1から出力される信号は、入力ノードINからの入力信号が2・(1/fin)/(2m+1)で表わされる遅延時間だけ遅延された信号となる。すなわち、遅延部20において入力信号に与えられる遅延時間の変化の最小幅は、遅延ユニット2段分の遅延量に相当する。
【0068】
さらに、遅延段21の出力ノードOUT_1〜OUT_nは、所望の遅延量に応じて、一の出力ノードOUT_i(iはn以下の自然数)が選択されて、遅延段21の出力ノードに接続される。
【0069】
この結果、図1の遅延部20において、入力信号Sig−Inは、各遅延段21の入力ノードINに入力されると、各遅延段21の一の出力ノードOUT_iから、それぞれ所望の遅延量だけ遅延した出力信号Sig−Out1〜Sig−Out3として、同相で取り出すことができる。
【0070】
以上のように、この発明の実施の形態1に従えば、遅延部を位相同期ループ回路における遅延ユニットと同一の遅延ユニットで構成し、位相同期ループ回路の制御電圧および第2の制御電圧によって遅延ユニットの遅延量を制御することから、遅延部における遅延時間を、製造ばらつきや外部環境の変動等の影響されることなく、高精度に制御することが可能となる。
【0071】
また、位相同期ループ回路で生成される制御電圧は、常に基準電圧以上に保持されることから、位相同期ループ回路のロックレンジから外れることなく、安定的にタイミング調整を行なうことができる。
【0072】
[実施の形態2]
図6は、この発明の実施の形態2に従う遅延回路の構成を示す概略ブロック図である。
【0073】
図6を参照して、遅延回路は、位相同期ループ回路10と、遅延部30とからなる。位相同期ループ回路10については、図1に示す実施の形態1の遅延回路における構成と共通することから、チャージポンプ回路2のみを図示し、詳細な説明は省略する。
【0074】
遅延部30は、実施の形態1と同様に、複数の遅延段21を含む。図6では、図示の簡略化のため、1個の遅延段のみ図示し、残りの遅延段については、図示を省略するものとする。遅延段21は、実施の形態1と同様に、チャージポンプ回路2の制御電圧VPLLに基づく制御信号に応じて遅延時間を変化させる。
【0075】
さらに、遅延部30は、チャージポンプ回路2の出力ノードと遅延段21の制御電圧入力ノードとの間に配置された、PチャネルMOSトランジスP2,P3と、NチャネルMOSトランジスタN2,N3と、演算増幅器OP3とを有する。この点で、制御電圧VPLLを直接供給する実施の形態1の遅延回路とは異なる。
【0076】
PチャネルMOSトランジスタP2とNチャネルMOSトランジスタN2とは、外部電源ノードVddと接地電位との間に直列に結合される。NチャネルMOSトランジスタN2のゲートは、チャージポンプ回路2の出力ノードに接続され、制御電圧VPLLが入力される。
【0077】
PチャネルMOSトランジスタP3は、ソースが外部電源ノードVddに、ゲートがPチャネルMOSトランジスタP2のゲートおよびドレインに接続されており、PチャネルMOSトランジスタP2とカレントミラーを構成する。PチャネルMOSトランジスタP2,P3を同じサイズとすれば、PチャネルMOSトランジスタP3には、PチャネルMOSトランジスタP2を流れる電流に等しいミラー電流が流れる。
【0078】
NチャネルMOSトランジスタN3は、PチャネルMOSトランジスタP3のドレインと接地電位との間に電気的に結合されており、ゲートがドレインに接続される。
【0079】
演算増幅器OP3は、非反転入力端子がNチャネルMOSトランジスタN3のゲートおよびドレインに接続され、反転入力端子が演算増幅器OP3の出力端子に直接結合される。したがって、演算増幅器OP2は、電圧フォロワ回路として動作する。演算増幅器OP3は、理想的には、入力インピーダンスが無限大となり、出力インピーダンスが0となることから、前後に接続された回路群の影響を受けることなく、入力電圧と同一レベルの電圧を安定的に生成することができる。さらに、演算増幅器OP3の出力端子は、遅延段21の制御電圧入力ノードに結合される。
【0080】
以上の構成において、チャージポンプ回路2からの制御電圧VPLLがNチャネルMOSトランジスタN2のゲートに入力されると、その電位レベルに応じてNチャネルMOSトランジスタN2が駆動され、ドレイン・ソース間に電流が流れる。PチャネルMOSトランジスタP2も駆動され、NチャネルMOSトランジスタN2を流れる電流がソース・ドレイン間を流れる。
【0081】
PチャネルMOSトランジスタP3は、PチャネルMOSトランジスタP2とカレントミラーを構成しているので、PチャネルMOSトランジスタP2と同等の電流が流れる。
【0082】
PチャネルMOSトランジスタP3を流れる電流は、NチャネルMOSトランジスタN3および演算増幅器OP3へと伝達される。ここで、演算増幅器OP3の入力インピーダンスは非常に大きいことから、伝達された電流は、すべてNチャネルMOSトランジスタN3へと流れ込む。この結果、NチャネルMOSトランジスタN3には、NチャネルMOSトランジスタN2と同等の電流が流れることとなる。すなわち、NチャネルMOSトランジスタN3のゲートの電位は、NチャネルMOSトランジスタN2のゲートの電位と等しく、その電位レベルは制御電圧VPLLに駆動されて、演算増幅器OP3に入力される。
【0083】
さらに、演算増幅器OP3は、電圧フォロワを構成することから、入力電圧に等しい電圧が出力端子に駆動され、遅延段21の制御電圧として、図3に示す遅延ユニット5の制御電圧VPLLの入力ノードに供給されることとなる。
【0084】
以上の結果、遅延段21には、位相同期ループ回路10における制御電圧VPLLと等電位の制御電圧が供給されることとなる。これにより、遅延段21内部の各遅延ユニットは、位相同期ループ回路10で保証される精度で、遅延量を制御することができる。
【0085】
このように、本実施の形態の遅延回路は、遅延部30において、チャージポンプ回路2からの制御電圧VPLLを電流出力に変換して各遅延段21に供給する構成とする。これは、以下の理由による。
【0086】
本発明に従う遅延回路は、位相同期ループ回路10の電圧制御発振回路3および遅延部30の各遅延段21に入力される制御電圧VPLLと接地電位との電位差に応じて、遅延ユニット5に内包されるトランジスタのチャネル抵抗を変化させて遅延量を制御するものである。したがって、電圧制御発振回路3と遅延段21との間では、接地電位レベルが一致していることが前提とされる。しかしながら、接地電位レベルは、接地電位供給ノードからの配線構造によって変動することから、接地電位レベルを一致させるためには、電圧制御発振回路3と遅延段21とを近接させて配設することが必要とされる。この結果、回路レイアウトの自由度は低下することとなる。
【0087】
そこで、本実施の形態では、図6に示すように、チャージポンプ回路2からの制御電圧VPLLを電流出力に変換して遅延部30内を伝達し、各遅延段21には、該電流を再変換した電圧を制御電圧として供給する構成を採用する。これによって、伝達された電流から再生される電圧と接地電位との電位差を、位相同期ループ回路10における制御電圧VPLLと接地電位との電位差に一致させることができる。したがって、電圧制御発振回路3と遅延段21とは、その配置関係によらず、等電位の制御電圧が供給されることから、高精度のタイミング調整機能を維持しながら、回路レイアウトの自由度を高めることができる。
【0088】
[変更例]
図7は、この発明の実施の形態2の変更例に従う遅延回路の構成を示す概略ブロック図である。
【0089】
図7を参照して、遅延回路は、位相同期ループ回路10と、遅延部40とからなる。位相同期ループ回路10は、図1の実施の形態1の遅延回路における構成と共通することから、チャージポンプ回路2のみを図示し、詳細な説明は省略する。また、遅延部40は、図1の実施の形態1の遅延回路における遅延部20と同様に、複数の遅延段21を有するが、図示の簡略化のため1個の遅延段のみ図示し、残りの遅延段については、図示を省略するものとする。
【0090】
本変更例の遅延回路は、さらに、電圧制御発振回路3と遅延段21とに供給される制御電圧を一致させる手段として、遅延部40内部に配設されるA/D変換回路22とD/A変換回路23とを備える。
【0091】
A/D変換回路22とD/A変換回路23とは、チャージポンプ回路2の出力ノードと遅延段21の制御電圧入力ノードとの間に直列に結合される。A/D変換回路22は、チャージポンプ回路2の近辺に配設され、D/A変換回路23は、遅延段21の近辺に配設される。
【0092】
この構成において、チャージポンプ回路2から出力される、アナログ信号である制御電圧VPLLは、まず、A/D変換回路22においてデジタル信号に変換される。変換されたデジタル信号は、遅延部40内部の遅延段21へと伝達される。さらに、デジタル信号は、後段のD/A変換回路23においてアナログ信号である制御電圧に再変換され、遅延段21の制御電圧として、各遅延ユニット5の制御電圧VPLLの入力ノードに供給される。
【0093】
アナログ信号である制御電圧VPLLを一端デジタル信号に変換して伝送することによって、遅延段21が遠隔して配設される場合であっても、歪み等の劣化を抑制し、後段のD/A変換回路23において、元の制御電圧の波形を復元することができる。この結果、電圧制御発振回路3と遅延段21とに供給される制御電圧は、その配置関係によらず一致することから、高精度のタイミング調整機能を維持しながら、回路レイアウトの自由度を高めることができる。
【0094】
なお、上記の実施の形態1および2では、クロック発生回路として、位相同期ループ回路を用いて、この制御電圧によってタイミング調整を行なう構成について説明したが、DLL(Delay Locked Loop)回路を用いた構成としても、同様の作用効果を得ることができる。
【0095】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【0096】
【発明の効果】
この発明は、以上に説明したように、遅延部を、位相同期ループ回路の電圧制御発振回路を構成する遅延ユニットと同一の遅延ユニットで構成し、位相同期ループ回路の制御電圧および第2の制御電圧によって遅延ユニットの遅延量を制御することから、製造ばらつきや外部環境の変動等の影響されない高精度なタイミング調整を行なうことができる。
【0097】
また、制御電圧の下限を基準電圧に固定する構成とすることにより、位相同期ループ回路の出力周波数範囲内で、安定的にタイミング調整を行なうことができる。
【図面の簡単な説明】
【図1】この発明の実施の形態1に従う遅延回路の構成を示す概略ブロック図である。
【図2】図1に示すチャージポンプ回路の構成の一例を示す図である。
【図3】図1に示す電圧制御発振回路および遅延部を構成する遅延ユニットの構成の一例を示す図である。
【図4】図1に示す位相同期ループ回路におけるチャージポンプ回路の構成の一例を示す図である。
【図5】図1に示す遅延部における遅延段の構成の一例を示す図である。
【図6】この発明の実施の形態2に従う遅延回路の構成を示す概略ブロック図である。
【図7】この発明の実施の形態2の変更例に従う遅延回路の構成を示す概略ブロック図である。
【符号の説明】
1 位相比較器、2 チャージポンプ回路、3 電圧制御発振回路、4 クランプ回路、5 遅延ユニット、6 制御電圧配線、10 位相同期ループ回路、20,30,40 遅延部、21 遅延段、22 A/D変換回路、23 D/A変換回路、P1,P2,P3,Pa,Pb,PC,PSa,PSb PチャネルMOSトランジスタ、N1,N2,N3,Na,Na1,Nb,Nb1 NチャネルMOSトランジスタ、R1,R2 抵抗素子、C1,CNa,CNb キャパシタ、OP1,OP2,OP3 演算増幅器。
Claims (7)
- 入力クロックを遅延して、内部回路に供給される出力クロックを生成する可変遅延回路と、
前記入力クロックと前記出力クロックとの間の位相を比較する位相比較器と、
前記位相比較器の位相比較結果に応答して、前記可変遅延回路の遅延量を調整する制御電圧を出力する遅延制御回路とを含むクロック発生回路と、
入力信号を、前記遅延制御回路の制御電圧に応じた所定時間だけ遅延させて出力する遅延部とを備え、
前記可変遅延回路および前記遅延部は、それぞれ、単位遅延量が前記制御電圧に応じて変化する、同一の回路素子からなる遅延ユニットを複数個含み、
前記遅延制御回路は、前記制御電圧の下限を基準電圧に固定するためのクランプ回路を備える、遅延回路。 - 前記クランプ回路は、
前記制御電圧と前記基準電圧とを比較する比較器と、
前記比較器の比較結果信号に応答して、前記制御電圧の出力ノードに電流を供給して、前記制御電圧を前記基準電圧以上に駆動するドライブトランジスタとを備える、請求項1に記載の遅延回路。 - 前記基準電圧は、前記可変遅延回路において、出力周波数範囲の下限となる周波数を有する出力クロックを生成する電圧レベルとする、請求項2に記載の遅延回路。
- 前記可変遅延回路および前記遅延部は、
前記遅延制御回路から入力される前記制御電圧と、外部から入力される第2の制御電圧とに応答して、各前記遅延ユニットの遅延量を制御する、請求項1に記載の遅延回路。 - 各前記遅延ユニットは、並列に接続され、前記制御電圧に応じて動作する2個のインバータと、各前記インバータの出力ノードと接地電位との間に直列に接続されるスイッチおよびキャパシタとを有し、
前記スイッチは、前記第2の制御電圧に応じてオン/オフし、前記インバータの出力ノードと前記キャパシタとを電気的に結合/分離する、請求項4に記載の遅延回路。 - 前記遅延部は、前記可変遅延回路からの前記制御電圧を電流に変換する電圧−電流変換回路と、変換された電流を前記制御電圧と同電位の電圧に復元して、各前記遅延ユニットに出力する電流−電圧変換回路とをさらに備える、請求項1に記載の遅延回路。
- 前記遅延部は、前記可変遅延回路からの前記制御電圧をデジタル信号に変換するアナログ・デジタル変換回路と、変換された前記デジタル信号を前記制御電圧と同電位からなるアナログ信号に復元して、各前記遅延ユニットに出力するデジタル・アナログ変換回路とをさらに備える、請求項1に記載の遅延回路。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002376705A JP2004208152A (ja) | 2002-12-26 | 2002-12-26 | 遅延回路 |
US10/463,537 US7197099B2 (en) | 2002-12-26 | 2003-06-18 | Delay circuit with timing adjustment function |
US11/714,832 US7379521B2 (en) | 2002-12-26 | 2007-03-07 | Delay circuit with timing adjustment function |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002376705A JP2004208152A (ja) | 2002-12-26 | 2002-12-26 | 遅延回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2004208152A true JP2004208152A (ja) | 2004-07-22 |
Family
ID=32814100
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002376705A Pending JP2004208152A (ja) | 2002-12-26 | 2002-12-26 | 遅延回路 |
Country Status (2)
Country | Link |
---|---|
US (2) | US7197099B2 (ja) |
JP (1) | JP2004208152A (ja) |
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- 2002-12-26 JP JP2002376705A patent/JP2004208152A/ja active Pending
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2003
- 2003-06-18 US US10/463,537 patent/US7197099B2/en not_active Expired - Fee Related
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US7379521B2 (en) | 2008-05-27 |
US20050175135A1 (en) | 2005-08-11 |
US7197099B2 (en) | 2007-03-27 |
US20070153950A1 (en) | 2007-07-05 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
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|
A131 | Notification of reasons for refusal |
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|
A02 | Decision of refusal |
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