JP2017529026A - デジタル制御遅延ロックループ基準生成装置 - Google Patents
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Abstract
第1の周期信号(CLKS)と第2の周期信号(CLKFB)との間のフェーズエラーを判定するフェーズエラー検出器(130)と、フェーズエラー検出器(130)から1以上の出力を受信してデジタル信号(FT CT)を生成するカウンタ(140)と、デジタル信号を受信して、電流制御遅延ループ(160)を駆動する信号を生成するコントローラ(150)であって、電流制御遅延ループ(160)が第2の周期信号(CLKFB)及びタイミング遅延信号(DLY)を生成するコントローラと、を備えるシステムを開示する。
Description
デジタル制御遅延ロックループ基準生成装置用のシステム及び方法を開示する。
電子装置にとって、超高速メモリ装置の需要はますます高まっている。たとえば、160MHz超の速度でフラッシュメモリ装置からの読出し動作を実行することが要求されるシステムが企図されつつある。このようなシステムは、超精密なタイミングコントローラを必要とする。通常、従来技術のシステムは遅延ロックループ(DLL)装置を利用する。DLLシステムは、遅延タイミングをロックする一定入力基準クロックを必要とする。入力基準クロックに不具合(雑音や電磁界干渉などによって生じる場合がある)があれば、入力基準クロックが1クロックサイクル又は2クロックサイクル間存在しないだけで、DLLシステムが誤ったロックを生成する可能性がある。
必要なのは、入力基準クロックが一時的に存在しないときに動作し続けることができる基準信号を生成する改良タイミングコントローラである。
デジタル制御遅延ロックループ基準生成装置用のシステム及び方法を開示する。システムは、入力基準クロックが一時的に存在しないときでも動作し続けることができる。
基準信号生成システム100の一実施形態を図1に示す。基準信号生成システム100は、基準クロック110、分周器120、フェーズエラー検出器130、アップ/ダウンカウンタ140、混合コントローラ150、電流制御遅延ループ160を備え、図示されるように相互に接続される。
基準クロック110は、一定周波数のクロック信号である信号ラベルRead Clockを生成する。基準クロック110は、たとえば、従来技術において既知であるような水晶発振器を備えることができる。Read Clockの期間の一例が10nsである。
分周器120はRead Clockを受信し、一定周波数のクロック信号である信号ラベルCLKSを任意で生成し、このクロック信号はRead Clockの周波数の固定部分である。たとえば、Read Clockの期間が10nsであれば、分周器120は周波数をXで割るように構成することができる。Xがたとえば4であれば、CLKSの期間は40nsとなる。
フェーズエラー検出器130は、電流制御遅延ループ160からCLKSと信号ラベルCLKFBを受信する。フェーズエラー検出器130は、CLKFBに対するCLKSの相対位相を比較する。2つの信号の位相がずれている場合、フェーズエラー検出器130はUP出力又はDOWN出力をアサートする。たとえば、CLKSがCLKFBと負の値で位相ずれしている場合、フェーズエラー検出器130はUP信号をアサートすることができる。CLKSがCLKFBと正の値で位相ずれしている場合、フェーズエラー検出器130はDOWN信号をアサートすることができる。2つの信号が同相であれば、UPもDOWNもアサートされない。
アップ/ダウンカウンタ140がUP信号とDOWN信号を受信すると、アップ/ダウンカウンタがn+1ビットを備えるデジタル信号ラベルFT_CT<n:0>を生成する。nの値の一例は3である。FT_CTの値は最初に中間値位置に設定される。たとえば、nが3であれば、FT_CTの値は最初に1000にセットしてもよい。その後、UP信号がアサートされる度に、FT_CTは1だけ増加され、DOWN信号がアサートされる度に、FT_CTが1だけ低減される。
混合コントローラ150がFT_CT信号を受信する。FT_CTの値に応答して、混合コントローラ150は出力、つまり、電流制御遅延ループ160が受信する信号ラベルCCTRLの値を変更する。
電流制御遅延ループ160は信号CCTRLを受信して、CCTRLに応答して内部ゲートの選択を変更する。図2を参照すると、一実施形態では、電流制御遅延ループ160は、遅延セル210a、210b、210c、210d、...210n(ただし、nは整数である)として示される相互に直列な複数の遅延セル(1以上のゲートを備える)ゲートを備え、各遅延セル210a...210nはそれぞれ対応する電流源220a、220b、220c、220d、...200n(ただし、nは整数である)によって制御される。各電流源220a、...220nはマルチプレクサ230の出力MUX_OUTによって制御される。MUX_Outが使用するゲートの数を選択する。CCTRLがアサートされれば、電流制御遅延ループ160は、マルチプレクサ220を通じて使用される別のゲートを使用可能にする。これにより、最終ゲートから発せられる信号であるCLKFBの遅延が増大される(あるいは、ゲートが使用不能な場合は低減される)。CLKFBの位相がCLKSの位相と合致すると、遅延(荷電流)がロック(固定)され、さらなる変更は必要ではない。
その間、電流制御遅延ループ160は信号REF及びDLY PULSEを生成することができる。REFは信号CLKSの所望の遅延バージョンである。たとえば、CLKSの遅延バージョンである信号を、一定時間(たとえば、10nsの遅延)生成することが望ましいであろう。信号DLY PULSEは所望の遅延が達成されたときにアサートされる(たとえば、CLKSのサイクルの開始後、10ns経過したときに始動することができる)。遅延量は、使用する遅延セル210a...210nの出力を決定することによって判定することができる。
従来技術と異なり、Read Clockが雑音やその他の事象によって破損される場合でも、システムは動作し続けることができる。具体的には、アップ/ダウンカウンタ140は、Read Clockが無傷であるときに出力されているFT_CTの値を出力し続ける。電流制御遅延ループ160の遅延ループは動作し続ける。
分周器120が任意であることは当業者によって理解されるであろう。もしくは、設けられる場合、分周器120は、CLKSがRead Clock信号となるように1で割ることによって実行するよう構成することができる。
別の実施形態では、図2の設計の代わりに、電流制御遅延ループ160は、アナログ制御信号としてCCTRLを使用し、CCTRLの電流値を用いて遅延チェーンを制御するように構成することができる。
別の実施形態を図3に示す。図3は、基準信号生成システム100と類似する基準信号生成システム200を示すが、電流制御遅延ループ160はフラッシュ読出しクロックも受信する。フラッシュ読出しクロックは、クロック信号とフラッシュ読出しイネーブル信号の組み合わせである。信号CCTRLを使用して電流制御遅延ループ160内のスレーブ遅延チェーンを制御し、フラッシュ読出しクロックはフラッシュタイミング制御信号を生成し、該制御信号を利用して、フラッシュメモリアレイからのデータの読み出しを制御することができる。
本明細書における本発明に対する言及は、いかなる請求項又は請求項の用語の範囲も限定することを意図するものではなく、代わりに請求項の1つ以上によって包含されることがある1つ以上の特徴に言及することを意図するにすぎない。上述の材料、プロセス、及び数値例は、単なる例示であり、請求項を限定するものと見なされるべきではない。本明細書で使用されるとおり、用語「〜の上方に(over)」及び「〜の上に(on)」の両方は、「直接的に〜の上に」(中間の材料、要素、又は間隙が間に配設されていない)及び「間接的に〜の上に」(中間の材料、要素、又は間隙が間に配設されている)を包括的に含むことに留意されるべきである。同様に、用語「隣接する」は、「直接的に隣接する」(中間の材料、要素、又は間隙が間に配設されていない)及び「間接的に隣接する」(中間の材料、要素、又は間隙が間に配設されている)を含む。たとえば、「基板の上方に」要素を形成することは、中間の材料/要素が介在せずに直接的に基板の上にその要素を形成することも、1つ以上の中間の材料/要素が介在して間接的に基板の上にその要素を形成することも含む可能性がある。
Claims (20)
- タイミング遅延信号を生成するシステムであって、
第1の周期信号と第2の周期信号との間のフェーズエラーを判定するフェーズエラー検出器と、
前記フェーズエラー検出器から1以上の出力を受信して、デジタル信号を生成するカウンタと、
前記デジタル信号を受信し、電流制御遅延ループを駆動する信号を生成するコントローラであって、前記電流制御遅延ループが前記第2の周期信号と前記タイミング遅延信号を生成するコントローラと、を備えるシステム。 - 前記第1の周期信号を生成する基準クロックをさらに備える、請求項1に記載のシステム。
- 第3の周期信号に応答して、前記第1の周期信号を生成する分周器をさらに備える、請求項1に記載のシステム。
- 前記第3の周期信号を生成する基準クロックをさらに備える、請求項3に記載のシステム。
- 前記基準クロックが水晶発振器を備える、請求項4のシステム。
- 前記第3の周期信号の周波数が前記第1の周期信号の周波数の整数倍である、請求項3に記載のシステム。
- 前記デジタル信号が少なくとも4ビットを備える、請求項1に記載のシステム。
- 前記デジタル信号が少なくとも8ビットを備える、請求項7に記載のシステム。
- 前記カウンタが、ある出力がアサートされると前記デジタル信号をインクリメントし、別の出力がアサートされると前記デジタル信号をデクリメントする、請求項1に記載のシステム。
- 前記カウンタが、ある出力がアサートされると前記デジタル信号をインクリメントし、別の出力がアサートされると前記デジタル信号をデクリメントする、請求項2に記載のシステム。
- 前記カウンタが、ある出力がアサートされると前記デジタル信号をインクリメントし、別の出力がアサートされると前記デジタル信号をデクリメントする、請求項3に記載のシステム。
- 前記カウンタが、ある出力がアサートされると前記デジタル信号をインクリメントし、別の出力がアサートされると前記デジタル信号をデクリメントする、請求項4に記載のシステム。
- 前記カウンタが、ある出力がアサートされると前記デジタル信号をインクリメントし、別の出力がアサートされると前記デジタル信号をデクリメントする、請求項5に記載のシステム。
- 前記第1の周期信号のサイクルの開始後、ある時間間隔が経過した後で前記タイミング遅延信号がアサートされ、前記時間間隔が前記第1の周期信号の前記期間の所定部分である、請求項1に記載のシステム。
- 前記第1の周期信号のサイクルの開始後、ある時間間隔が経過した後で前記タイミング遅延信号がアサートされ、前記時間間隔が前記第1の周期信号の前記期間の所定部分である、請求項2に記載のシステム。
- 前記第1の周期信号のサイクルの開始後、ある時間間隔が経過した後で前記タイミング遅延信号がアサートされ、前記時間間隔が前記第1の周期信号の前記期間の所定部分である、請求項3に記載のシステム。
- 前記第1の周期信号のサイクルの開始後、ある時間間隔が経過した後で前記タイミング遅延信号がアサートされ、前記時間間隔が前記第1の周期信号の前記期間の所定部分である、請求項4に記載のシステム。
- タイミング遅延信号を生成するシステムであって、
前記第1の周期信号を生成する基準クロックと、
前記第1の周期信号の周波数の所定部分である周波数の第2の周期信号を生成する分周器と、
前記第2の周期信号と第3の周期信号との間のフェーズエラーを判定するフェーズエラー検出器と、
前記フェーズエラー検出器から1以上の出力を受信して、デジタル信号を生成するカウンタと、
前記デジタル信号を受信し、電流制御遅延ループを駆動する信号を生成するコントローラであって、前記電流制御遅延ループが前記第3の周期信号と前記タイミング遅延信号を生成するコントローラと、を備えるシステム。 - 前記第1の周期信号のサイクルの開始後、ある時間間隔が経過した後で前記タイミング遅延信号がアサートされ、前記時間間隔が前記第1の周期信号の前記期間の所定部分である、請求項18に記載のシステム。
- 前記第2の周期信号のサイクルの開始後、ある時間間隔が経過した後で前記タイミング遅延信号がアサートされ、前記時間間隔が前記第2の周期信号の前記期間の所定部分である、請求項18に記載のシステム。
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