JP2005071569A - 半導体素子における位相遅延補償装置及びその方法 - Google Patents

Abstract

【課題】 データが半導体素子から出力される前にデータパターンを予め認識して、データパターンの変更によって生じるスキューを最小化することができる位相遅延補償装置及びその方法を提供すること。
【解決手段】 ＤＬＬクロックを出力する遅延固定ループを有する半導体素子における位相遅延補償装置において、データライン上のデータパターンを検出し、検出された該データパターンに基づいて、データ出力ドライバー（５５０）に入力されるデータの遅延補償量を決定するデータパターン検出部（５６０）と、データパターン検出部（５６０
の出力信号に基づいて、データ出力ドライバー（５５０）に入力されるＤＬＬクロックに関わるクロックの位相遅延を補償する遅延補償部（５７０）とを備える。
【選択図】 図５

Description

本発明は、半導体素子に関し、より詳しくは、データの半導体素子からの出力前にデータパターンを予め認識し、入力されるデータパターンの変更によって生じるスキューを最小化することができる半導体素子における位相遅延補償装置及びその方法に関する。

本発明は、半導体記憶素子のみに限定して実施されるものではなく、データの入出力を行うための半導体素子に対して適用可能である。しかしながら、本発明の内容を通常の知識を持った者が理解しやすいように、ここでは半導体記憶素子の一つであるＤＲＡＭに適用する場合について説明する。

図１は、従来のＤＲＡＭチップ内のデータ出力経路を示すブロック図である。

ＤＲＡＭのデータ格納セル（メモリセルアレイ）（図示せず）から出力されるデータは、センスアンプ（図示せず）を介してグローバル入出力ラインｇｉｏ上に出力され、グローバル入出力ラインｇｉｏ上のデータはマルチプレクサ（ＭＵＸ）１１０を経由する。このマルチプレクサ１１０は、ＤＲＡＭの用途によって、例えば４入力、８入力、１６入力に対する選択を行うことができる。

マルチプレクサ１１０から出力されるデータは、パイプライン内のデータレジスタ１２０（並列パイプラインスキームの場合、（２〜５）個の並列接続のレジスタで構成される）に出力される。そして、データは、データレジスタ１２０からデータ出力ドライバー１５０へ伝送され、ディバイダーＲ／Ｆ１４０を介して分配されるクロックに同期して、チップの外部へ出力される。ディバイダーＲ／Ｆ１４０は、データレジスタ１２０の出力と、外部クロックに同期して出力される遅延固定ループ（以下、ＤＬＬと記す）１３０の出力クロックとを論理演算して、所望のタイミングでデータ出力ドライバー１５０にクロックを供給すると共に、外部クロックに同期して出力されるＤＬＬ１３０のクロックを用いて、パイプラインのデータレジスタ１２０の出力を外部へ出力するデータ出力ドライバー１５０のイネーブルタイミングを決定する。この時、タイミングは外部からＤＲＡＭに要求するＣＡＳレイテンシー（ＣＬ：ＣＡＳ ｌａｔｅｎｃｙ）／バースト長（ＢＬ：Ｂｕｒｓｔ Ｌｅｎｇｔｈ）などの情報に基づいて生成される。データ出力ドライバー１５０において、ＵＤＱＳはアッパーデータストローブ（Ｕｐｐｅｒ Ｄａｔａ Ｓｔｒｏｂｅ）用であり、ＬＤＱＳはロウアデータストローブ（Ｌｏｗｅｒ Ｄａｔａ Ｓｔｒｏｂｅ）用である。

図２は、図１に示すパイプライン内のデータレジスタ１２０の内部構成を示す回路図である。

データレジスタ１２０はグローバル入出力ラインｇｉｏの偶数ライン及び奇数ラインのデータを選択でき、この制御信号はデータレジスタ１２０の入力タイミングも決定する。このタイミングを決定するクロックには、格納セルから出力されるデータがグローバル入出力ラインｇｉｏに出力されるタイミングを定めるクロックを用いる。パイプライン内のデータレジスタ１２０を詳擦すると、グローバル入出力ｇｉｏの偶数ラインｇｉｏ＿ｅｖ及び奇数ラインｇｉｏ＿ｏｄに出力されたデータは、信号ｓｏｓｅｂ及び信号ｐｉｎｂに応じてデータレジスタ１２０への入力タイミングが決定される。即ち、グローバル入出力ｇｉｏの偶数ラインｇｉｏ＿ｅｖ及び奇数ラインｇｉｏ＿ｏｄに出力されたデータは、信号ｓｏｓｅｂが論理的「Ｌ（Ｌｏｗ）」レベルの場合、データレジスタ１２０への入力が遮断され、論理的「Ｈ（Ｈｉｇｈ）」レベルの場合には、データレジスタ１２０への入力が許可される。そして、データは、ＤＬＬ１３０のクロックｒｃｌｋ＿ｄｌｌ、ｆｃｌｋ＿ｄｌｌの位相よりも先行する位相を有する信号ｐｉｎｂに同期して入力される。ｒｐｏｕｔｂ信号及びｆｐｏｕｔｂ信号は、データレジスタ１２０に入力されるデータの出力タイミングを決定するクロックであって、ｒｐｏｕｔｂ信号及びｆｐｏｕｔｂ信号の位相は、ＤＬＬクロックｒｃｌｋ＿ｄｌｌ、ｆｃｌｋ＿ｄｌｌの位相よりも先行するが、信号ｐｉｎｂの位相よりは遅れる。

具体的に示せば、現在利用可能なＤＤＲ ＳＤＲＡＭに関しては、汎用のＤＲＡＭ（一般的なパーソナルコンピュータ用、ラップトップコンピュータ用、ワークステーション用、サーバ用のメモリ）の場合、１６個のデータ出力ドライバーを備え、グラフィックス用のＤＲＡＭの場合、３２個のデータ出力ドライバーを備えている。各々のデータ出力ドライバー１５０には、ＤＲＡＭ内の格納セルに格納されていたデータが入力され、データ出力ドライバー１５０に入力されたデータは、遅延固定ループ（ＤＬＬ）１３０から出力される出力クロックに同期してチップ外部へ出力される。

図３は、従来技術に係るディバイダーＲ／Ｆ１４０の内部構成を示す回路図である。

ＤＬＬ１３０からのクロックｒｃｌｋ＿ｄｌｌ、ｆｃｌｋ＿ｄｌｌに応じて動作するディバイダーＲ／Ｆ１４０は、ＣＡＳレイテンシー（以下、ＣＬと記す）情報を用いて、データ出力ドライバー１５０に出力ドライバー立ち上りクロックｒｃｌｋ＿ｄｏ、ｆｃｌｋ＿ｄｏを伝達する。ＣＬは、チップセットとＤＲＡＭとの間でのデータ交換のために定められるルールであり、チップセットからＤＲＡＭへリードコマンドを送った後、ＤＲＡＭがチップセットにデータを伝送するまでの時間である。ＣＬが整数値の場合、立ち上りクロックｒｃｌｋ＿ｄｌｌは、出力ドライバー立ち上りクロックｒｃｌｋ＿ｄｏの経路に沿って（出力ドライバー立ち上りクロックｒｃｌｋ＿ｄｏとして）、立ち下りクロックｆｃｌｋ＿ｄｌｌは、出力ドライバー立ち下りクロックｆｃｌｋ＿ｄｏの経路に沿って（出力ドライバー立ち下りクロックｆｃｌｋ＿ｄｏとして）、各々出力される。一方、ＣＬがｘ．５（クロックの半整数倍）の場合、立ち上りクロックｒｃｌｋ＿ｄｌｌは、出力ドライバー立ち下りクロックｆｃｌｋ＿ｄｏの経路に沿って（出力ドライバー立ち下りクロックｆｃｌｋ＿ｄｏとして）、立ち下りクロックｆｃｌｋ＿ＤＬＬは、出力ドライバー立ち上りクロックｒｃｌｋ＿ｄｏの経路に沿って（出力ドライバー立ち上りクロックｒｃｌｋ＿ｄｏとして）、各々出力される。

一方、ＪＥＤＥＣ（Ｊｏｉｎｔ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｅｎｇｉｎｅｅｒｉｎｇ Ｃｏｕｎｃｉｌ；世界半導体標準協会）で定めた時間特性を表すパラメーターの中のｔＡＣ、ｔＤＱＳＱ、ｔＤＱＳＣＫなどは、データ出力ドライバーから出力されるデータ或いはクロックの有効ウィンドウ幅の確保に関係する。以下、これらのパラメーターについて簡単に説明する。

ｔＡＣは、出力されるデータ信号ＤＱ間のスキューであって、電源電圧／２（ＶＤＤＱ／２）を最も早く通過するデータ信号と最も遅く通過するデータ信号との間の時間差を表す。ｔＤＱＳＱは、データストローブ信号ＤＱＳとデータ信号ＤＱとの間の時間差であって、電源電圧／２（ＶＤＤＱ／２）を通過するデータストローブ信号ＤＱＳと時間上最も大きい差を有するデータ信号ＤＱとの間の時間差を表す。最後に、tＤＱＳＣＫは、外部クロックとデータストローブ信号ＤＱＳとの間のスキューを表す。

ここで、各データ信号ＤＱ間のスキューは様々な要因によって生じる。その要因としては、
（１）ＤＬＬ回路の実現方法の違いによって生じるＤＬＬ自体におけるスキュー或いはジッタ、
（２）ＤＬＬから出力されるクロックが各々のＤＱブロックに入力される時、図１のようにＤＱピンが配列されている場合、各々のＤＱブロックに到るＤＬＬクロックの中の最も早く到達できるものと最も遅く到達するものとの間の差（即ち、クロック分配ネット（クロックを分配する配線経路）での不一致によって生じるスキュー）、
（３）チップの大きさが異なり、且つパッドの位置が異なることにより、ＤＱピン及びボンディングワイヤー間のリードフレームの長さの違いによる抵抗値Ｒ、インダクタンスＬ、容量値Ｃの不一致、
（４）ＤＱピンから出力されるデータパターンの違い、
（５）ＤＱピンに接続するＰＣＢ基板上の抵抗値Ｒ、インダクタンスＬ、容量値Ｃの不一致などがある。上記の内、要因（４）を除いては、全てハードウェア的な要因によって生じる。しかしながら、上記の要因（４）はハードウェア的な要因でなく、データの伝達パターンによって変わるものである。

データの伝達パターンは、全てのデータが同じ方向に伝えられる場合（以下、ＡＬＬと記す）、データが半々に異なる方向に伝えられる場合（以下、ＨＡＬＦと記す）、或いは殆どのデータは同じ一方向に伝えられるが、残りの極少数のデータは他方向に伝えられる場合が考えられる。３番目の場合において、残りの極少数データが一つのデータであってもよい（以下、ＳＳＯと記す）。図４は、従来技術に係るデータパターン別のスキュー発生の一例を示す模式図である。

データ伝達パターンの中の全てのデータが同じ方向に伝えられる場合、プルアップトランジスタ或いはプルダウントランジスタがオン／オフすることによって生じる瞬間的な電流消費によって、電源電圧ＶＤＤＱ或いは接地電圧ＶＳＳＱが変動することがある。これに対して、データ信号ＤＱの中のいずれか一つだけが他の方向に伝達される場合、１８個のデータ出力ドライバーの中の１７個のデータ出力ドライバー内のプルアップトランジスタがオンし、１個のデータ出力ドライバー内のプルダウントランジスタがオンする。この場合、オン状態になる１７個のプルアップトランジスタに比べて、１個のプルダウントランジスタへの電流の流れがより円滑で、プルアップトランジスタよりプルダウントランジスタを介したデータ信号ＤＱの伝達がより早く行われ得る。図４は、これらの各々の場合におけるデータ信号ＤＱ間のスキューにを示している。パターン１はＨＡＬＦの場合、パターン２はＡＬＬの場合、パターン３及びパターン４はＳＳＯの場合である。

上記した要因によって、ＤＤＲ ＳＤＲＡＭ４００の場合、データの伝達パターンによって生じるスキューは最大３００ｐｓｅｃ程度と非常に大きい値になることもあって、高速なデータ伝達を行う半導体素子においては、データの有効ウィンドウ幅が減少して、その性能に甚大な影響を及ぼすという問題がある。

本発明は上記の問題に鑑みてなされたものであり、その目的とするところは、データが半導体素子から出力される前にデータパターンを予め認識することによって、データパターンの変更によって生じるスキューを最小化することができる半導体素子を提供することにある。

上記目的を達成するために、本発明に係る半導体素子における位相遅延補償装置は、ＤＬＬクロックを出力する遅延固定ループを有する半導体素子における位相遅延補償装置であって、データラインに出力されるデータのパターンを検出し、検出されたデータパターンに基づいて、データ出力ドライバーに入力されるデータの遅延補償量を決定するデータパターン検出手段と、該データパターン検出手段の出力信号に基づいて、前記データ出力ドライバーに入力される前記ＤＬＬクロックに関わるクロックの位相遅延を補償するための遅延補償手段とを備えることを特徴としている。

また、前記データパターン検出手段は、前記データパターンに応じた遅延補償量を格納するマッピング手段と、前記マッピング手段を周辺回路と接続するインターフェイス手段とを備えることができる。

また、前記遅延補償手段は、前記パターン検出手段からの出力に応じて、前記データ出力ドライバーに出力されるデータ信号の伝達速度を調節することができる。

また、前記遅延補償手段は、データ信号を伝達するドライバーと、複数のトランジスタを備え、前記ドライバーに接続された電流源トランジスタ部とを備え、前記パターン検出手段からの出力に応じて、前記電流源トランジスタ部を構成する前記トランジスタをオンさせる数を制御することによって、前記ドライバーに伝達される電流量を調節することができる。

本発明の半導体素子における位相遅延補償方法は、ＤＬＬクロックを出力する遅延固定ループを有する半導体素子における位相遅延補償方法であって、データラインに出力されるデータのパターンを検出し、検出データパターンに基づいて、データ出力ドライバーに入力されるデータの遅延補償量を決定する第１のステップと、前記遅延補償量に基づいて、前記データ出力ドライバーに入力される前記ＤＬＬクロックに関わるクロックの位相遅延を補償する第２のステップとを含むことを特徴としている。

また、前記第１のステップは、前記データパターンをデコードする第３のステップと、前記データパターンで要求される遅延補償量を出力する第４のステップとを含むことができる。

また、前記第２のステップは前記遅延補償量に応じて、前記データ出力ドライバーに出力されるデータ信号の伝達速度を調節する第５のステップを含むことができる。

本発明によれば、入力されるデータパターンに応じてデータ出力ドライバーのピンＤＱ ｐｉｎから出力されるデータにスキューが生じる現象を防ぐために、ＤＲＡＭの格納セルから出力されるデータパターンを予め検出した後、該検出結果に基づいて、データ出力ドライバーを駆動するＤＬＬクロックに関わるクロックの遅延量を補償することができる。

また、本発明によれば、メモリセルアレイからデータラインに沿って伝達されるデータのパターンを読取るアルゴリズムを採用しているので、メモリセルアレイから伝達されるデータのパターンに応じて、ＤＲＡＭの動作において発生し得るデータスキューを予め予測すると共に、スキューの発生を事前に防止することができる。

また、本発明によれば、メモリセルアレイからデータラインに沿って伝達されるデータパターンに基づいて、各々のデータ出力ドライバーを駆動するＤＬＬの出力クロックについて、各々のデータ出力ドライバーの前段でその遅延量を制御することができ、これによって、前述のデータ間のスキューを引き起こす上記した要因の中の要因（４）を改善することができる。

以下、本発明の実施の形態について、添付図面を参照しながらより詳しく説明する。

図５は、本発明の実施の形態に係る半導体素子における位相遅延補償装置、即ちＤＲＡＭチップ内の位相遅延補償装置のデータ出力経路を示すブロック図である。

本ＤＲＡＭチップ内のデータ出力経路は、従来のデータ出力経路（図１）に加えて、データパターン検出部５６０及び遅延補償部５７０を備えており、データパターン検出部５６０は、グローバル入出力ラインｇｉｏと遅延補償部５７０との間に位置し、遅延補償部５７０は、データパターン検出部５６０とデータ出力ドライバー５５０との間に位置する。その他の構成部分は、図１と同様である。

図６は、本実施の形態に係るデータスキューの減少に関連する部分を概略的に示すブロック図である。

ＤＲＡＭ内のメモリセルアレイからグローバル入出力ラインｇｉｏに出力されるデータのパターンを検出し、各データ出力ドライバーに入力されるデータの位相遅延量を決定するためのデータパターン検出部５６０と、データパターン検出部５６０の出力信号に応じて、ディバイダーＲ／Ｆ５４０から出力されて各データ出力ドライバー５５０に入力されるＤＬＬクロックの遅延を補償するための遅延補償部５７０とを備える。また、データ出力ドライバー５５０は、グローバル入出力ラインｇｉｏから入力される偶数データｇｉｏ＿ｅｖｅｎ及び奇数データｇｉｏ＿ｏｄｄを遅延補償部５７０から出力される遅延補償済のＤＬＬクロックｒｃｌｋ＿ｄｌｌ、ｆｃｌｋ＿ｄｌｌによって出力する。

図７は、本発明の実施の形態に係る半導体素子における位相遅延補償装置における、データパターン検出部５６０の内部構成を示すブロック図である。

図７に示したように、本データパターン検出部５６０は、データパターン別に異なる遅延補償量を格納するためのマッピングテーブル５６１と、このマッピングテーブル５６１を周辺回路と接続するためのインターフェイス部５６３とを備える。

マッピングテーブル５６１の数は、データパターン検出部５６０から遅延補償部５７０へ伝えられる情報量に比例する。例えば、遅延補償部５７０における遅延を３段階に区分して補償する場合、マッピングテーブルは３組で構成することができる。一方、マッピングテーブル５６１には設計時に各データパターン別のスキューに対する遅延補償情報が予め格納されている。

図８は、図７に示したデータパターン検出部５６０内のマッピングテーブル５６１の内部構成を示すブロック図である。

図８に示したように、マッピングテーブル５６１は、デコーダ８１０と格納部８２０とを備える。例えば、１６個の入力ｉｎ０〜ｉｎ１５及び最大６５５３６個の出力ｃａｓｅ０〜ｃａｓｅ[ｎ−１]（ｎは自然数）を有するデコーダ８１０が、入力データパターンに対応する出力ラインｃａｓｅ[ｋ]（ｋ＝０〜ｎ−１）をイネーブルさせると、格納部８２０は格納されている該当ケースの遅延量を出力する。図９は、マッピングテーブル５６１内のデコーダ８１０の内部構成を示す回路図である。

一方、格納部８２０を構成する各単位格納セルの出力データ値ｏｕｔ[ｋ]（ｋ＝０〜１７）は設計に依存し、各トランジスタのソース側をＶＤＤ或いはＶｓｓに接続することによって決定できる。図１０は、図８に示した格納部８２０内の遅延増加用単位格納セルを示す回路図であり、図１１は、格納部８２０内の遅延減少用単位格納セルを示す回路図である。

図１０に示した遅延増加用単位格納セルではソース側がＶｓｓに接続されているので、格納部８２０への入力の中からｃａｓｅ［ｍ］（ｍは自然数）が「Ｈ」レベルになると、単位格納セルの出力ｏｕｔ［ｋ］は「Ｌ」レベルになる。また、図１１に示した遅延減少用単位格納セルではソース側がＶＤＤに接続されているので、格納部８２０への入力の中からｃａｓｅ［ｍ］が「Ｈ」レベルになると、単位格納セルの出力ｏｕｔ［ｋ］は「Ｈ」レベルになる。

図１２は、データパターン検出部５６０内のインターフェイス部５６３（図７）の内部構成を示すブロック図である。

図１２に示したように、インターフェイス部５６３は、データライン、例えばグローバル入出力ラインｇｉｏのデータが入力されるフロントトリガー部１２１０と、マッピングテーブル５６１の出力が入力されるエンドトリガー部１２３０（１２３０（Ｒ）及び１２３０（Ｆ））と、フロントトリガー部１２１０及びエンドトリガー部１２３０を制御するクロックを生成するためのクロック発生器１２２０とを備えて構成される。フロントトリガー部１２１０は、データライン上のデータが入力されるので、データライン数に対応するフロントトリガー部が使用される。

図１３は、図１２に示したフロントトリガー部１２１０を構成する各々のフロントトリガー１２１０ａの内部構成を示す回路図である。

図１３に示したように、フロントトリガー部１２１０内の各々のフロントトリガー１２１０ａは、データラインの偶数ラインｇｉｏ＿ｅｖｅｎ[ｋ]及び奇数ラインｇｉｏ＿ｏｄｄ[ｋ]の両方のデータがｅｖｅｎ＿ｉｎ、ｏｄｄ＿ｉｎとして同時に入力されるので、クロック発生器１２２０から供給されるクロックｃｌｋを用いて、各々を交互に受信するようにすることができる。即ち、フロントトリガー１２１０ａは、クロックｃｌｋのエッジに応じて交互に、奇数データｏｄｄ＿ｉｎを伝達するための奇数伝達ゲート１３０３と、偶数データｅｖｅｎ＿ｉｎを伝達するための偶数伝達ゲート１３０４と、交互に出力される奇数データ及び偶数データを一時的に保持するためのラッチ１３０５とを備える。図１３では、２つのインバータ１３０１、１３０２によって、クロックｃｌｋの立ち上りエッジで（即ちＬレベルからＨレベルになれば）、偶数伝達ゲート１３０４のみがオンし、クロックｃｌｋの立ち下りエッジで（即ちＨレベルからＬレベルになれば）、奇数数伝達ゲート１３０３のみがオンする。

図１４は、図１２に示したエンドトリガー部１２３０を構成する各々のエンドトリガー１２３０ａの内部構成を示す回路図である。

図１４に示したように、各々のエンドトリガー１２３０ａは、クロックｃｌｋに応じて入力データｉｎ（図１２のｓｔｏｒａｇｅ＿ｉｎ[ｋ]）を伝達する伝達ゲート１４０３と、この伝達ゲート１４０３から出力されるデータを一時的に保持するラッチ１４０４とを備える。この時用いられるクロックｃｌｋは、パイプライン内のデータレジスタにおいて出力を制御するのに用いられるクロックを使用してもよい。図１４では、クロックｃｌｋの立ち上りエッジで（即ちＬレベルからＨレベルになれば）、伝達ゲート１３０４がオンし、クロックｃｌｋの立ち下りエッジで（即ちＨレベルからＬレベルになれば）、伝達ゲート１３０４がオフする。

図１５は、インターフェイス５６３部内のクロック発生器１２２０（図１２）の内部構成を示す回路図である。

パイプライン内のデータレジスタ５２０の入力クロックと同じ位相であるｉｎ＿ｃｌｏｃｋ信号とｉｎ＿ｃｌｏｃｋｂ信号とはバッファされ、各々ｃｌｏｃｋ１信号及びｃｌｏｃｋ１ｂ信号として出力される。立ち上りエッジ出力イネーブル信号ｒｏｕｔ＿ｅｎｄは、ＣＡＳレイテンシー信号ｃｌに応じて交互に通過するＤＬＬ立ち上りクロックｒｃｌｋ＿ｄｌｌ及び立ち下りクロックｆｃｌｋ＿ｄｌｌを、リードコマンドの発行の際にｃｌｏｃｋ２として出力させる。同様に、立ち下りエッジ出力イネーブル信号ｆｏｕｔ＿ｅｎｄは、ＣＡＳレイテンシー信号ｃｌに応じて交互に通過するＤＬＬ立ち上りクロックｒｃｌｋ＿ｄｌｌ及び立ち下りクロックｆｃｌｋ＿ｄｌｌをリードコマンドの発行の際にｃｌｏｃｋ２ｂとして出力させる。

図１６は、図６に示した遅延補償部５７０を構成する各々の遅延部５７１の内部構成を示す回路図である。

図１６に示したように、遅延部５７１は、データ信号を伝達するためのドライバー１６０３と、複数のトランジスタを備え、ドライバー１６０３に接続する電流源トランジスタ部１６０１とを備え、データパターン検出部５６０からの出力に応じて電流源トランジスタ部１６０１を構成するトランジスタのオンする数を制御することによって、ドライバー１６０３に供給される電流量を調節する。即ち、エンドトリガー部１２３０（Ｒ）、１２３０（Ｆ）の出力ＤＱＴＲ[ｋ]、ＤＱＴＦ[ｋ]（ｋ＝０〜１７）（ゲート制御信号ｗｆ＿１〜ｗｆ＿３として入力される）に応じてデータ出力ドライバー５５０に出力されるデータ信号の伝達速度を調節することによって、データ信号の遅延量を加減することができる。

例えば、ゲート制御信号ｗｆ＿１、ｗｆ＿２を「Ｈ」レベルに設定し、ゲート制御信号ｗｆ＿３を「Ｌ」レベルに設定して、３対の上下段トランジスタ（ＴＲ１〜ＴＲ６）の中から２対の上下段トランジスタ（ＴＲ１及びＴＲ４の対、ＴＲ２及びＴＲ５の対）をオンさせる場合を基準とすれば、一対の上下段トランジスタだけ（ＴＲ１及びＴＲ４の対、ＴＲ２及びＴＲ５の対、又はＴＲ３及びＴＲ６の対の何れか１つの対）をオンした場合、ドライバー１６０３の電流量が基準の場合よりも減少してデータ信号の遅延量が増大し、３対の上下段トランジスタを全てオンする場合、ドライバー１６０３の電流量が基準の場合よりも増大してデータ信号の遅延量が減少する。

ここで、遅延補償部５７０が付加された構成であるので、データ信号が外部クロックに比べて遅延するという点に関しては、遅延固定ループ５３０の出力クロックを調節することによって、即ち遅延補償部５７０の付加を考慮して遅延固定ループＤＬＬ５３０内のリフリッカモデル（ｒｅｆｌｉｃｋｅｒ ｍｏｄｅｌ）を設計することによって解決可能である。これに関しては、当業者ならば理解可能であるので、説明を省略する。

図１７は、本発明の実施の形態に係る半導体素子における位相遅延補償装置の効果、即ちデータパターンに応じたスキュー補償を示す図である。

データ信号ＤＱのスキューを補償する前には、データ出力ドライバー５５０から出力されるデータの中の一つの「Ｌ」データＤＱ０は外部クロックの位相よりも先行し、残りのデータ信号ＤＱ１〜ＤＱ１５は外部クロックの位相よりも遅れている。これに対して、本発明の実施の形態に係る位相遅延補償装置によるスキューの補償後には、全てのデータ信号ＤＱ０〜ＤＱ１５の位相が外部クロックの位相と一致していることが分かる。

本発明によれば、データが半導体素子から出力される前に、データパターンを予め認識することが可能であり、データパターンの変更によって生じるスキューを最小化すると共に、データ出力ドライバーから出力されるデータ信号のスキューの内のデータパターンの変更によって生じる成分を最小化することによって、半導体素子の高速化を達成することができる。

上記において開示された実施の形態は、すべての点で例示であって限定を意図したものではない。本発明は、上記したＤＲＡＭのみに限定して実施されるものではなく、データの入出力を行うための半導体素子に対して適用可能である。本発明の技術的範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって定められ、本発明の趣旨を逸脱しない範囲内で種々の変更を行うことができる。

従来のＤＲＡＭチップ内のデータ出力経路を示すブロック図である。 図１に示したパイプライン内のデータレジスタの内部構成を示す回路図である。 従来技術に係るディバイダーＲ／Ｆの内部構成を示す回路図である。 従来技術に係るデータパターン別のスキュー発生の一例を示す模式図である。 本発明の実施の形態に係る半導体素子における位相遅延補償装置、即ちＤＲＡＭチップ内の位相遅延補償装置のデータ出力経路を示すブロック図である。 本発明の実施の形態に係るデータスキューの減少に関連する部分を概略的に示すブロック図である。 図６に示したデータパターン検出部の内部構成を示すブロック図である。 図７に示した、データパターン検出部のマッピングテーブルの内部構成を示すブロック図である。 図８に示した、マッピングテーブルのデコーダの内部構成を示す回路図である。 図８に示した格納部の遅延増加用単位格納セルを示す回路図である。 図８に示した格納部の遅延減少用単位格納セルを示す回路図である。 図７に示した、データパターン検出部のインターフェイス部の内部構成を示すブロック図である。 図１２に示したフロントトリガー部を構成する各々のフロントトリガーの内部構成を示す回路図である。 図１２に示したエンドトリガー部を構成する各々のエンドトリガーの内部構成を示す回路図である。 図１２に示した、インターフェイス部のクロック発生器の内部構成を示す回路図である。 図６に示した遅延補償部を構成する各々の遅延部の内部構成を示す回路図である。 本発明の実施の形態係る半導体素子における位相遅延補償装置によるデータパターンのスキューの補償を示すタイミング図である。

符号の説明

５１０ マルチプレクサ
５２０ パイプラインデータレジスタ
５３０ 遅延固定ループ（ＤＬＬ）
５４０ ディバイダーＲ／Ｆ
５５０ データ出力ドライバー
５６０ データパターン検出部
５７０ 遅延補償部

Claims (12)

1. ＤＬＬクロックを出力する遅延固定ループを有する半導体素子における位相遅延補償装置であって、
   データラインに出力されるデータのパターンを検出し、検出されたデータパターンに基づいて、データ出力ドライバーに入力されるデータの遅延補償量を決定するデータパターン検出手段と、
   該データパターン検出手段の出力信号に基づいて、前記データ出力ドライバーに入力される前記ＤＬＬクロックに関わるクロックの位相遅延を補償する遅延補償手段と
   を備えることを特徴とする半導体素子における位相遅延補償装置。
2. 前記データパターン検出手段が、
   前記データパターンに応じた遅延補償量を格納するマッピング手段と、
   前記マッピング手段を周辺回路と接続するインターフェイス手段と
   を備えることを特徴とする請求項１に記載の半導体素子における位相遅延補償装置。
3. 前記マッピング手段が、
   前記データパターンをデコードしてデコード値を出力するデコーダと、
   前記デコーダから出力されるデコード値が入力されて、前記データパターンで要求される遅延補償量を出力する格納部と
   を備えることを特徴とする請求項２に記載の半導体素子における位相遅延補償装置。
4. 前記格納部が複数の遅延補償用単位格納セルを備え、
   各々の前記遅延補償用単位格納セルが、前記デコーダから出力される前記デコード値によってターンオンされた場合に第１の論理レベルを出力するＭＯＳトランジスタを備えていることを特徴とする請求項３に記載の半導体素子における位相遅延補償装置。
5. 前記インターフェイス手段が、
   前記データライン上のデータが入力されるフロントトリガー部と、
   前記マッピング手段からの出力を処理するためのエンドトリガー部と、
   前記フロントトリガー部及び前記エンドトリガー部を制御するクロックを生成するクロック発生器と
   を備えることを特徴とする請求項２に記載の半導体素子における位相遅延補償装置。
6. 前記フロントトリガー部が複数のフロントトリガーを備え、
   各々の前記フロントトリガーが、
   前記クロック発生器から出力されるクロックの立ち上りエッジ及び立ち下りエッジの何れか一方のエッジ毎に、前記データラインの内の奇数ラインのデータを伝達する第１の伝達ゲートと、
   前記クロック発生器から出力される前記クロックの立ち上りエッジ及び立ち下りエッジの他方のエッジ毎に、前記データラインの内の偶数ラインのデータを伝達する第２の伝達ゲートと、
   交互に出力される前記奇数ラインのデータ及び前記偶数ラインのデータを一時的に保持するラッチと
   を備えることを特徴とする請求項５に記載の半導体素子における位相遅延補償装置。
7. 前記エンドトリガー部が複数のエンドトリガーを備え、
   各々の前記エンドトリガーが、
   前記クロック発生器から出力されるクロックに応じて前記遅延補償量を伝達する伝達ゲートと、
   前記伝達ゲートからの出力を一時的に保持するラッチと
   を備えることを特徴とする請求項５に記載の半導体素子における位相遅延補償装置。
8. 前記遅延補償手段が、
   前記パターン検出手段からの出力に応じて、前記データ出力ドライバーに出力されるデータ信号の伝達速度を調節することを特徴とする請求項１に記載の半導体素子における位相遅延補償装置。
9. 前記遅延補償手段が、
   データ信号を伝達するドライバーと、
   複数のトランジスタを備え、前記ドライバーに接続された電流源トランジスタ部とを備え、
   前記パターン検出手段からの出力に応じて、前記電流源トランジスタ部を構成する前記トランジスタをオンさせる数を制御することによって、前記ドライバーに伝達される電流量を調節することを特徴とする請求項１に記載の半導体素子における位相遅延補償装置。
10. ＤＬＬクロックを出力する遅延固定ループを有する半導体素子における位相遅延補償方法であって、
    データラインに出力されるデータのパターンを検出し、検出されたデータパターンに基づいて、データ出力ドライバーに入力されるデータの遅延補償量を決定する第１のステップと、
    前記遅延補償量に基づいて、前記データ出力ドライバーに入力される前記ＤＬＬクロックに関わるクロックの位相遅延を補償する第２のステップと
    を含むことを特徴とする半導体素子における位相遅延補償方法。
11. 前記第１のステップが、
    前記データパターンをデコードする第３のステップと、
    前記データパターンで要求される遅延補償量を出力する第４のステップと
    を備えることを特徴とする請求項１０に記載の半導体素子における位相遅延補償方法。
12. 前記第２のステップが、
    前記遅延補償量に応じて、前記データ出力ドライバーに出力されるデータ信号の伝達速度を調節する第５のステップを含むことを特徴とする請求項１１に記載の半導体素子における位相遅延補償方法。

Images