JP2005071569A - 半導体素子における位相遅延補償装置及びその方法 - Google Patents
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Abstract
【解決手段】 DLLクロックを出力する遅延固定ループを有する半導体素子における位相遅延補償装置において、データライン上のデータパターンを検出し、検出された該データパターンに基づいて、データ出力ドライバー(550)に入力されるデータの遅延補償量を決定するデータパターン検出部(560)と、データパターン検出部(560
の出力信号に基づいて、データ出力ドライバー(550)に入力されるDLLクロックに関わるクロックの位相遅延を補償する遅延補償部(570)とを備える。
【選択図】 図5
Description
(1)DLL回路の実現方法の違いによって生じるDLL自体におけるスキュー或いはジッタ、
(2)DLLから出力されるクロックが各々のDQブロックに入力される時、図1のようにDQピンが配列されている場合、各々のDQブロックに到るDLLクロックの中の最も早く到達できるものと最も遅く到達するものとの間の差(即ち、クロック分配ネット(クロックを分配する配線経路)での不一致によって生じるスキュー)、
(3)チップの大きさが異なり、且つパッドの位置が異なることにより、DQピン及びボンディングワイヤー間のリードフレームの長さの違いによる抵抗値R、インダクタンスL、容量値Cの不一致、
(4)DQピンから出力されるデータパターンの違い、
(5)DQピンに接続するPCB基板上の抵抗値R、インダクタンスL、容量値Cの不一致などがある。上記の内、要因(4)を除いては、全てハードウェア的な要因によって生じる。しかしながら、上記の要因(4)はハードウェア的な要因でなく、データの伝達パターンによって変わるものである。
520 パイプラインデータレジスタ
530 遅延固定ループ(DLL)
540 ディバイダーR/F
550 データ出力ドライバー
560 データパターン検出部
570 遅延補償部
Claims (12)
- DLLクロックを出力する遅延固定ループを有する半導体素子における位相遅延補償装置であって、
データラインに出力されるデータのパターンを検出し、検出されたデータパターンに基づいて、データ出力ドライバーに入力されるデータの遅延補償量を決定するデータパターン検出手段と、
該データパターン検出手段の出力信号に基づいて、前記データ出力ドライバーに入力される前記DLLクロックに関わるクロックの位相遅延を補償する遅延補償手段と
を備えることを特徴とする半導体素子における位相遅延補償装置。 - 前記データパターン検出手段が、
前記データパターンに応じた遅延補償量を格納するマッピング手段と、
前記マッピング手段を周辺回路と接続するインターフェイス手段と
を備えることを特徴とする請求項1に記載の半導体素子における位相遅延補償装置。 - 前記マッピング手段が、
前記データパターンをデコードしてデコード値を出力するデコーダと、
前記デコーダから出力されるデコード値が入力されて、前記データパターンで要求される遅延補償量を出力する格納部と
を備えることを特徴とする請求項2に記載の半導体素子における位相遅延補償装置。 - 前記格納部が複数の遅延補償用単位格納セルを備え、
各々の前記遅延補償用単位格納セルが、前記デコーダから出力される前記デコード値によってターンオンされた場合に第1の論理レベルを出力するMOSトランジスタを備えていることを特徴とする請求項3に記載の半導体素子における位相遅延補償装置。 - 前記インターフェイス手段が、
前記データライン上のデータが入力されるフロントトリガー部と、
前記マッピング手段からの出力を処理するためのエンドトリガー部と、
前記フロントトリガー部及び前記エンドトリガー部を制御するクロックを生成するクロック発生器と
を備えることを特徴とする請求項2に記載の半導体素子における位相遅延補償装置。 - 前記フロントトリガー部が複数のフロントトリガーを備え、
各々の前記フロントトリガーが、
前記クロック発生器から出力されるクロックの立ち上りエッジ及び立ち下りエッジの何れか一方のエッジ毎に、前記データラインの内の奇数ラインのデータを伝達する第1の伝達ゲートと、
前記クロック発生器から出力される前記クロックの立ち上りエッジ及び立ち下りエッジの他方のエッジ毎に、前記データラインの内の偶数ラインのデータを伝達する第2の伝達ゲートと、
交互に出力される前記奇数ラインのデータ及び前記偶数ラインのデータを一時的に保持するラッチと
を備えることを特徴とする請求項5に記載の半導体素子における位相遅延補償装置。 - 前記エンドトリガー部が複数のエンドトリガーを備え、
各々の前記エンドトリガーが、
前記クロック発生器から出力されるクロックに応じて前記遅延補償量を伝達する伝達ゲートと、
前記伝達ゲートからの出力を一時的に保持するラッチと
を備えることを特徴とする請求項5に記載の半導体素子における位相遅延補償装置。 - 前記遅延補償手段が、
前記パターン検出手段からの出力に応じて、前記データ出力ドライバーに出力されるデータ信号の伝達速度を調節することを特徴とする請求項1に記載の半導体素子における位相遅延補償装置。 - 前記遅延補償手段が、
データ信号を伝達するドライバーと、
複数のトランジスタを備え、前記ドライバーに接続された電流源トランジスタ部とを備え、
前記パターン検出手段からの出力に応じて、前記電流源トランジスタ部を構成する前記トランジスタをオンさせる数を制御することによって、前記ドライバーに伝達される電流量を調節することを特徴とする請求項1に記載の半導体素子における位相遅延補償装置。 - DLLクロックを出力する遅延固定ループを有する半導体素子における位相遅延補償方法であって、
データラインに出力されるデータのパターンを検出し、検出されたデータパターンに基づいて、データ出力ドライバーに入力されるデータの遅延補償量を決定する第1のステップと、
前記遅延補償量に基づいて、前記データ出力ドライバーに入力される前記DLLクロックに関わるクロックの位相遅延を補償する第2のステップと
を含むことを特徴とする半導体素子における位相遅延補償方法。 - 前記第1のステップが、
前記データパターンをデコードする第3のステップと、
前記データパターンで要求される遅延補償量を出力する第4のステップと
を備えることを特徴とする請求項10に記載の半導体素子における位相遅延補償方法。 - 前記第2のステップが、
前記遅延補償量に応じて、前記データ出力ドライバーに出力されるデータ信号の伝達速度を調節する第5のステップを含むことを特徴とする請求項11に記載の半導体素子における位相遅延補償方法。
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