JP2001298363A - 周波数シンセサイザ装置とそれを用いた移動無線機 - Google Patents

周波数シンセサイザ装置とそれを用いた移動無線機

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JP2001298363A
JP2001298363A JP2000115190A JP2000115190A JP2001298363A JP 2001298363 A JP2001298363 A JP 2001298363A JP 2000115190 A JP2000115190 A JP 2000115190A JP 2000115190 A JP2000115190 A JP 2000115190A JP 2001298363 A JP2001298363 A JP 2001298363A
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frequency divider
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Ryuichi Yamada
竜一 山田
Shunsuke Hirano
俊介 平野
Yasutoku Miyahara
泰徳 宮原
Hisashi Adachi
寿史 足立
Hisashi Takahashi
尚志 高橋
Hirotaka Kojima
裕貴 児島
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    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
    • H03L7/1974—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division
    • H03L7/1976—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division using a phase accumulator for controlling the counter or frequency divider

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Abstract

(57)【要約】 【課題】 周波数シンセサイザ装置の分周比制御回路の
ノイズによるＣ／Ｎの劣化を低減し、ロックアップタイ
ムを短縮し、低消費電力化する。 【解決手段】 位相比較器１と、ローパスフィルタ２
と、電圧制御発振器３と、可変分周器４と、分周比制御
回路５とからなる周波数シンセサイザ装置において、分
周比制御回路５で、可変分周器４の分周比が時間的に変
化し、かつその時間平均の値が小数点以下の値を含むよ
うに制御する。分周比制御回路５のアキュムレータ部81
のクロックとして、可変分周器４の出力信号ｆdivと、
遅延素子10を介した出力ｆdiv２との２つの異なる信号
を用いる。分周比制御回路５の動作により発生する基板
電位の変動量や電源電圧の変動量が少なくなり、周波数
シンセサイザのＣ／Ｎ劣化を抑えることができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、周波数シンセサイ
ザ装置とそれを用いた移動無線機に関し、特に、フラク
ショナルＮ方式のノイズを低減した周波数シンセサイザ
装置とそれを用いた移動無線機に関する。
【０００２】
【従来の技術】周波数シンセサイザ装置は、基準信号か
ら任意の周波数の搬送波を作り出すために使用される。
移動無線機の場合、高Ｃ／Ｎで、かつ、間欠受信時等の
低消費電力化のため、高速ロックアップの周波数シンセ
サイザ装置が要望される。一般的な周波数シンセサイザ
装置の場合、位相比較器の比較周波数により、電圧制御
発振器の出力周波数の設定間隔が制限される。より細か
く設定間隔を得ようとすると、比較周波数を低くしなけ
ればならず、ロックアップタイムを短縮できない。ロッ
クアップタイムを短縮できる周波数シンセサイザ装置と
しては、フラクショナルＮ方式と呼ばれる周波数シンセ
サイザ装置がある。
【０００３】この周波数シンセサイザ装置の構成を、図
２１に示す。図２１において、電圧制御発振器（ＶＣ
Ｏ）３は、入力電圧に応じた周波数の信号を発振する回
路である。可変分周器４は、ＶＣＯの出力信号（ｆvc
o）の周波数を分周する回路である。位相比較器１は、
可変分周器４の出力信号（ｆdiv）と基準信号（ｆref）
との位相を比較して位相差を出力する回路である。ロー
パスフィルタ（ＬＰＦ）２は、位相比較器１の出力を平
均化する回路である。分周比制御回路５は、ｆdivをク
ロックとして、可変分周器４の分周比が時間的に変化
し、かつ、分周比の時間平均の値が小数点以下の値を含
むように制御する回路である。
【０００４】分周比制御回路５は、アキュムレータ部80
と、小数部計算回路70と、分周比加算器６とで構成され
ている。アキュムレータ部80は、外部から設定される小
数部データを、ｆdivのタイミングで累積した結果を出
力する回路である。小数部計算回路70は、アキュムレー
タ部80の出力結果を、ｆdivのタイミングごとに加算す
る回路である。分周比加算器６は、小数部計算回路70で
計算した結果と、外部から設定される整数部データとを
足し合わせる回路である。分周比加算器６での加算結果
が、可変分周器４の分周比となる。この分周比制御回路
５の制御により、ｆvcoの周波数は、ｆrefの周波数の整
数倍にする必要がなくなる。ｆvcoにおける所望の周波
数間隔と無関係に、ｆrefの周波数を高く設定できる。
このため、ロックアップタイムを短縮することができ
る。このとき、可変分周器の分周比を単純に周期的に変
化させると、変化の周期の周波数成分が、スプリアスと
してＶＣＯ出力に生じる。これを避けるため、例えば米
国特許第4609881号公報や特許第2844389号公報や特開平
8-8741号公報に記載されているように、多段に接続した
複数のアキュムレータを用いる手法がある。
【０００５】図２２に、この多段に接続したアキュムレ
ータ部の構成を示す。アキュムレータ801〜804は、それ
ぞれ加算器とレジスタで構成され、ｆdivをクロックと
して動作する。１段目のアキュムレータ801は、外部か
ら設定された小数部データとレジスタの出力を加算器で
加算し、レジスタの値を更新する。２段目のアキュムレ
ータ802は、レジスタの出力とアキュムレータ801の加算
器の出力を加算器で加算し、レジスタの値を更新する。
アキュムレータ803およびアキュムレータ804は、アキュ
ムレータ802と同様の動作を行う。このように接続され
た各アキュムレータの加算器の演算およびレジスタのク
ロックによる変化の様子を、図２３のタイミングチャー
トに示す。各レジスタはｆdivに同期し、加算器からの
データを更新する。加算器は、小数部データおよび前段
の加算器出力による演算を繰り返し、後段へと伝達して
いく。一方、各アキュムレータの中の加算器は、それぞ
れ最上位ビットの桁上げ信号をキャリー信号として出力
し、小数部計算回路70に入力する。
【０００６】図２４に、小数部計算回路70の構成を示
す。図２４において、加算器701は、２項係数を加算し
て小数部を求める回路である。遅延回路702〜707は、ア
キュムレータのキャリー信号を遅延させて、パスカルの
三角形で表わされる２項係数を順次発生する回路であ
る。小数部計算回路70は、各アキュムレータから生じた
キャリー信号に対し、以下のように動作する。アキュム
レータ801からキャリー信号が入力すると、＋１を発生
する。アキュムレータ802からキャリー信号が入力する
と、＋１を発生し、１クロック後に、−１を発生する。
アキュムレータ803からキャリー信号が入力すると、＋
１を発生し、１クロック後に、−２を発生し、２クロッ
ク後に、＋１を発生する。アキュムレータ804からキャ
リー信号が入力すると、＋１を発生し、１クロック後
に、−３を発生し、２クロック後に、＋３を発生し、３
クロック後に、−１を発生する。この様子を、図２５の
タイミングチャートに示す。ｆdivのタイミングでアキ
ュムレータが動作し、加算器がオーバーフローしてキャ
リー信号を出力する。アキュムレータ802、アキュムレ
ータ803、アキュムレータ804のキャリー出力に接続した
遅延器は、ｆdivをクロックとして、ｆdiv周期毎にキャ
リー信号を遅延する。加算器701は、各段で出力された
キャリー信号を、同じｆdivのタイミングで加算し、出
力する。
【０００７】分周比加算器６は、外部から設定される整
数部データと加算器701の出力を加算し、その結果が分
周比制御回路５の出力となり、可変分周器４の分周比を
設定する。分周比は、ほぼｆdivのタイミング毎に変化
し、これにより分周比の変化の周波数成分を高くし、低
い周波数成分を低減する。
【０００８】アキュムレータ802、アキュムレータ803、
およびアキュムレータ804から発生したキャリー信号に
よって起こる分周比の変化は、それぞれで時間平均がゼ
ロになるので、平均の分周比には影響せず、アキュムレ
ータ801から発生するキャリー信号のみが平均の分周比
に寄与するようになる。
【０００９】
【発明が解決しようとする課題】しかし、このような従
来の周波数シンセサイザ装置において、各アキュムレー
タ部のレジスタは、全てがｆdivに同期してデータの更
新を行い、加算器は、レジスタのデータ更新および前段
の加算器出力の変化によって、そのつど演算を行い後段
へ伝達する。そのため、複数のアキュムレータの動作が
１つのタイミングに集中するとともに、演算の伝達によ
る回路動作時間が長くなる。アナログ回路とディジタル
回路とを同一の半導体基板上に集積化した集積回路にお
いて、ディジタル回路のクロックの変化点で最大の電力
が消費されるため、クロックに同期して半導体基板の電
位や電源電位が変動する。これらの電位の変動はノイズ
となり、周波数シンセサイザ装置のＣ／Ｎを劣化させ、
高Ｃ／Ｎと高速ロックアップの実現を妨げるという問題
があった。
【００１０】また、フラクショナルＮ方式の特徴を生か
し、比較周波数を高くすればするほど、分周比制御回路
から発生されるノイズが増大し、Ｃ／Ｎ劣化を助長する
という問題があった。また、周波数シンセサイザ装置と
しての特性は満足しても、送信部や受信部とともに同一
の半導体基板上に集積化した場合には、分周比制御回路
から発生されたノイズが干渉することによって、送受信
特性を劣化させるという問題があった。また、Ｃ／Ｎを
確保するためにロックアップタイムが遅くなることは、
移動無線機における間欠動作時の消費電力を増大させ、
待ち受け時間を減少させるという問題があった。
【００１１】本発明は、このような問題を解決して、分
周比制御回路から発生するノイズを低減し、Ｃ／Ｎを向
上させ、ロックアップタイムを短縮し、かつ消費電力を
低減すことができる周波数シンセサイザ装置とそれを用
いた移動無線機を提供するものである。
【００１２】
【課題を解決するための手段】上記の課題を解決するた
めに、本発明では、基準信号入力手段と位相比較器とロ
ーパスフィルタと電圧制御発振器と可変分周器とからな
るＰＬＬ回路と分周比制御回路とを具備し、分周比制御
回路は、可変分周器の分周比が時間的に変化しかつ分周
比の時間平均値が小数点以下の値を含むように制御する
回路であって、それぞれレジスタと加算器とで構成され
た複数のアキュムレータと、加算器から発生するキャリ
ー信号を入力して２項係数を順次加算する小数部計算回
路と、小数部計算回路の出力と整数部データを加算して
可変分周器に分周比を設定する分周比加算器とを有し、
分周比の時間平均値と基準信号周波数の積に等しい周波
数の信号を発生する周波数シンセサイザ装置において、
タイミングが異なる複数のクロックで分周比制御回路を
動作させる手段を備えた構成とした。
【００１３】このように構成したことにより、分周比制
御回路の動作により発生する基板電位の変動量や電源電
位の変動量が少なくなり、周波数シンセサイザのＣ／Ｎ
劣化を低減させ、ロックアップタイムを短縮し、間欠動
作時の消費電力を低減でき、かつ同一基板上に構成する
他ブロックへのノイズの影響を低減することができる。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図１〜図２０を参照しながら詳細に説明する。な
お、図２１に示す従来技術における部材と同一の部材に
は、同一の符号を付することで詳細な説明は省略する。
【００１５】（第１の実施の形態）本発明の第１の実施
の形態は、分周比制御回路に遅延素子を設け、アキュム
レータ部の動作クロックとして、可変分周器の出力信号
と、その信号を遅延素子により遅延させた信号との２つ
を用いる周波数シンセサイザ装置である。
【００１６】図１は、本発明の第１の実施の形態におけ
る周波数シンセサイザ装置の構成図である。図１におい
て、電圧制御発振器３は、入力電圧に応じた周波数の信
号を発振する回路である。可変分周器４は、電圧制御発
振器の出力信号の周波数を分周する回路である。位相比
較器１は、可変分周器と基準信号の位相差信号を、ロー
パスフィルタ２を介して電圧制御発振器に出力する回路
である。分周比制御回路５は、可変分周器４の分周比が
時間的に変化し、かつその時間平均の値が小数点以下の
値を含むように制御する回路である。分周比制御回路５
は、分周比加算器６と、小数部計算回路70と、アキュム
レータ部81と、遅延素子10とで構成される。アキュムレ
ータ部81と遅延素子10以外は、図２１に示した従来例と
同じである。
【００１７】図２は、アキュムレータ部81の構成図であ
る。アキュムレータ部81は、アキュムレータ811〜814を
有し、それぞれのアキュムレータは、加算器とレジスタ
で構成される。図３は、各アキュムレータの加算器の演
算およびレジスタのクロックによる変化の様子を示すタ
イミングチャートである。
【００１８】上記のように構成された本発明の第１の実
施の形態における周波数シンセサイザ装置の動作を説明
する。分周比制御回路５以外の部分の動作は、図２１に
示した従来例と同じである。図１に示すアキュムレータ
部81へは、可変分周器４の出力であるｆdivと遅延素子1
0を介して出力されるｆdiv２をクロックとして入力す
る。
【００１９】図２に示す１段目のアキュムレータ811
は、外部から設定される小数部データと、ｆdivをクロ
ックとするレジスタの出力を加算器で加算し、レジスタ
の値を更新する。２段目のアキュムレータ812は、ｆdiv
２をクロックとするレジスタの出力と、アキュムレータ
811の加算器の出力を加算器で加算し、レジスタの値を
更新する。アキュムレータ813,814は、アキュムレータ8
12と同様の動作を行う。
【００２０】このように接続された各アキュムレータの
加算器の演算およびレジスタのクロックによる変化の様
子を、図３のタイミングチャートに示す。アキュムレー
タ811のレジスタは、加算器からのデータをｆdivに同期
して更新する。加算器は、各ビットの演算を順次行い、
桁上げが起こるとキャリー信号を出力する。次段の加算
器は、前段加算器の出力データ変化を受けて加算を行な
う。このようにして加算演算を繰り返すので、後段ほど
演算時間が長くなっている。アキュムレータ812のレジ
スタは、加算器からのデータをｆdiv２に同期して更新
する。アキュムレータ813,814は、アキュムレータ812と
同様に、レジスタのデータをｆdiv２に同期して更新し
ていく。つまり、ｆdivとｆdiv２により、アキュムレー
タのデータの変化点が分散し、回路動作が１つのタイミ
ングに集中しなくなる。
【００２１】この周波数シンセサイザ装置と送信部と受
信部とを同一の半導体基板上に集積化して、１チップの
無線部装置を構成できる。この周波数シンセサイザ装置
または１チップの無線部装置を、携帯電話機などの移動
無線機に搭載することができる。
【００２２】以上のように、本発明の第１の実施の形態
では、分周比制御回路に遅延素子を設け、アキュムレー
タ部の動作クロックとして、可変分周器の出力信号と、
その信号を遅延させた信号の２つを用いる構成としたの
で、分周比制御回路の動作により発生する基板電位の変
動量や電源電位の変動量が少なくなり、周波数シンセサ
イザのＣ／Ｎ劣化を低減させ、ロックアップタイムを短
縮し、間欠動作時の消費電力を低減でき、かつ同一基板
上に構成する他ブロックへのノイズの影響を低減するこ
とができる。
【００２３】（第２の実施の形態）本発明の第２の実施
の形態は、アキュムレータ部の動作クロックとして、可
変分周器の出力信号と、基準信号との２つを用いる周波
数シンセサイザ装置である。
【００２４】図４は、本発明の第２の実施の形態におけ
る周波数シンセサイザ装置の構成図である。第２の実施
の形態の基本的な構成は、第１の実施の形態と同じであ
る。第１の実施の形態と異なるところは、アキュムレー
タ部81の動作クロックとして、可変分周器４の出力ｆdi
vと基準信号ｆrefを用いる点である。
【００２５】図５は、アキュムレータ部81の構成図であ
る。アキュムレータ部81は、アキュムレータ821〜824を
有し、それぞれのアキュムレータは、加算器とレジスタ
で構成される。図６は、各アキュムレータの加算器の演
算およびレジスタのクロックによる変化の様子を示すタ
イミングチャートである。
【００２６】上記のように構成された本発明の第２の実
施の形態における周波数シンセサイザ装置の動作を説明
する。分周比制御回路５以外の部分の動作は、図２１に
示した従来例と同じである。アキュムレータ部81の動作
クロックとして、可変分周器４の出力ｆdivと基準信号
ｆrefを用いる。
【００２７】図５に示す１段目のアキュムレータ821
は、外部から設定された分数部データと、レジスタの出
力とを加算器で加算し、ｆrefをクロックとしてレジス
タの値を更新する。２段目のアキュムレータ822は、レ
ジスタの出力と、アキュムレータ821の加算器の出力と
を加算器で加算し、ｆdivをクロックとしてレジスタの
値を更新する。アキュムレータ823,824は、アキュムレ
ータ822と同様の動作を行なう。
【００２８】このように接続された各アキュムレータの
加算器の演算およびレジスタのクロックによる変化の様
子を、図６のタイミングチャートに示す。アキュムレー
タ821のレジスタは、加算器からのデータをｆrefに同期
して更新する。加算器は、各ビットの演算を順次行い、
桁上げが起こるとキャリー信号を出力する。次段の加算
器は、前段加算器のデータ変化を受けて加算を行なう。
このようにして加算演算を繰り返すので、後段ほど演算
時間が長くなっている。
【００２９】アキュムレータ822のレジスタは、加算器
からのデータをｆdivに同期して更新する。アキュムレ
ータ823,824は、アキュムレータ822と同様に、ｆdivに
同期してレジスタのデータを更新していく。つまり、ｆ
refとｆdivによりアキュムレータのデータの変化点が分
散し、回路動作が１つのタイミングに集中しなくなる。
【００３０】この周波数シンセサイザ装置と送信部と受
信部とを同一の半導体基板上に集積化して、１チップの
無線部装置を構成できる。この周波数シンセサイザ装置
または１チップの無線部装置を、携帯電話機などの移動
無線機に搭載することができる。
【００３１】以上のように、本発明の第２の実施の形態
では、アキュムレータ部の動作クロックとして、可変分
周器の出力信号と、基準信号との２つを用いる構成とし
たので、分周比制御回路の動作により発生する基板電位
の変動量や電源電圧の変動量が少なくなり、周波数シン
セサイザのＣ／Ｎ劣化を低減させ、ロックアップタイム
を短縮し、間欠動作時の消費電力を低減でき、かつ同一
基板上に構成する他ブロックへのノイズの影響を低減す
ることができる。また、ｆrefとｆdivをクロックとして
用いることより、遅延素子が必要なくなる。したがっ
て、遅延素子の最適化の必要もなく、遅延素子のバラツ
キによる２つのクロック信号の位相のずれを調整する必
要もなくなる。
【００３２】（第３の実施の形態）本発明の第３の実施
の形態は、アキュムレータ部の動作クロックとして、可
変分周器の出力信号と基準信号の２つを用い、複数のア
キュムレータを半数（奇数個の場合は約半数）に分け、
前半のレジスタは基準信号をクロックとして動作させ、
後半のレジスタは可変分周器の出力をクロックとして動
作させる周波数シンセサイザ装置である。
【００３３】図７は、本発明の第３の実施の形態におけ
る周波数シンセサイザ装置のアキュムレータ部81の構成
図である。図７において、アキュムレータ部81は、アキ
ュムレータ831〜834を有し、それぞれのアキュムレータ
は、加算器とレジスタで構成される。第３の実施の形態
の基本的な構成は、第２の実施の形態と同じである。第
２の実施の形態と異なるところは、アキュムレータ部の
前半のレジスタは基準信号ｆrefをクロックとして動作
させ、後半のレジスタは可変分周器の出力ｆdivをクロ
ックとして動作させる点である。
【００３４】図８は、各アキュムレータの加算器の演算
およびレジスタのクロックによる変化の様子を示すタイ
ミングチャートである。
【００３５】上記のように構成された本発明の第３の実
施の形態における周波数シンセサイザ装置の動作を説明
する。分周比制御回路５以外の部分の動作は、図２１に
示した従来例と同じである。アキュムレータ部81の動作
クロックとして、可変分周器４の出力ｆdivと基準信号
ｆrefを用いる。アキュムレータ部の前半のレジスタは
基準信号ｆrefをクロックとして動作させ、後半のレジ
スタは可変分周器の出力ｆdivをクロックとして動作さ
せる。
【００３６】図７に示す１段目のアキュムレータ831
は、外部から設定される小数部データと、レジスタの出
力とを加算器で加算し、ｆrefをクロックとしてレジス
タの値を更新する。２段目のアキュムレータ832は、レ
ジスタの出力と、アキュムレータ831の加算器の出力と
を加算器で加算し、ｆrefをクロックとしてレジスタの
値を更新する。３段目のアキュムレータ833と４段目の
アキュムレータ834は、レジスタの出力と、前段アキュ
ムレータの加算器出力とを加算器で加算し、ｆdivをク
ロックとしてレジスタの値を更新する。
【００３７】このように接続された各アキュムレータの
加算器の演算およびレジスタのクロックによる変化の様
子を、図８のタイミングチャートに示す。アキュムレー
タ831,832のレジスタは、加算器からのデータを、ｆref
に同期して更新する。加算器は、各ビットの演算を順次
行い、桁上げが起こるとキャリー信号を出力する。次段
の加算器は、前段加算器のデータ変化を受けて加算を行
なう。このようにして演算を繰り返すので、後段ほど演
算時間が長くなっている。
【００３８】アキュムレータ833,834のレジスタは、加
算器からのデータを、ｆdivに同期して更新する。つま
り、ｆrefとｆdivによりアキュムレータのデータの変化
点が分散し、回路動作が１つのタイミングに集中しなく
なる。特に、アキュムレータの段数の半数ずつでｆref
とｆdivを使い分けるため、複数段で構成されるアキュ
ムレータのうち同時に動作する回路が最小になる。
【００３９】この周波数シンセサイザ装置と送信部と受
信部とを同一の半導体基板上に集積化して、１チップの
無線部装置を構成できる。この周波数シンセサイザ装置
または１チップの無線部装置を、携帯電話機などの移動
無線機に搭載することができる。
【００４０】以上のように、本発明の第３の実施の形態
では、アキュムレータ部の動作クロックとして、可変分
周器の出力信号と基準信号との２つを用い、複数のアキ
ュムレータを半数（奇数個の場合は約半数）に分け、前
半のレジスタは基準信号をクロックとして動作させ、後
半のレジスタは可変分周器の出力をクロックとして動作
させる構成としたので、分周比制御回路の動作により発
生する基板電位の変動量や電源電圧の変動量が少なくな
り、周波数シンセサイザのＣ／Ｎ劣化を低減させ、ロッ
クアップタイムを短縮し、間欠動作時の消費電力を低減
でき、かつ同一基板上に構成する他ブロックへのノイズ
の影響を低減することができる。また、アキュムレータ
の段数の半数でｆrefとｆdivを使い分けるため、アキュ
ムレータの動作ノイズは、第１,２の実施の形態に示し
たものより低減できる。
【００４１】（第４の実施の形態）本発明の第４の実施
の形態は、分周比制御回路に遅延素子を設け、アキュム
レータ部の動作クロックとして、可変分周器の出力信号
と、その信号を遅延させた信号との２つを用い、複数の
アキュムレータを、各段のレジスタの出力から次段へ接
続する構成とした周波数シンセサイザ装置である。
【００４２】図９は、本発明の第４の実施の形態におけ
る周波数シンセサイザ装置のアキュムレータ部81の構成
図である。図９において、アキュムレータ部81は、アキ
ュムレータ841〜844を有し、それぞれのアキュムレータ
は、加算器とレジスタで構成される。第４の実施の形態
の基本的な構成は、第１の実施の形態と同じである。第
１の実施の形態と異なる点は、アキュムレータ部81と小
数部計算回路70の構成である。
【００４３】図１０は、各アキュムレータの加算器の演
算およびレジスタのクロックによる変化の様子を示すタ
イミングチャートである。
【００４４】図１１は、小数部計算回路70の構成図であ
る。図１１において、加算器701は、２項係数を加算し
て小数部を求める回路である。遅延回路702〜707,711〜
716は、アキュムレータのキャリー信号を遅延させて、
パスカルの三角形で表わされる２項係数を順次発生する
回路である。
【００４５】上記のように構成された本発明の第４の実
施の形態における周波数シンセサイザ装置の動作を説明
する。分周比制御回路５以外の部分の動作は、図２１に
示した従来例と同じである。アキュムレータ部81の動作
クロックとして、可変分周器４の出力ｆdivと、ｆdivを
遅延させたｆdiv2を用いる。
【００４６】図９に示す１段目のアキュムレータ841
は、外部から設定される小数部データと、レジスタの出
力とを加算器で加算し、ｆdivをクロックとしてレジス
タの値を更新する。２段目のアキュムレータ842は、レ
ジスタの出力と、アキュムレータ841のレジスタの出力
とを加算器で加算し、ｆdiv２をクロックとしてレジス
タの値を更新する。アキュムレータ843,844は、アキュ
ムレータ842と同様の動作を行なう。
【００４７】このように接続された各アキュムレータの
加算器の演算およびレジスタのクロックによる変化の様
子を、図１０のタイミングチャートに示す。アキュムレ
ータ841のレジスタは、加算器からのデータを、ｆdivに
同期して更新する。加算器は、各ビットの演算を順次行
い、桁上げが起こるとキャリー信号を出力する。次段の
加算器は、ｆdivのタイミングで変化する前段のレジス
タデータを受けて演算を行なう。アキュムレータ842の
レジスタは、加算器からのデータを、ｆdiv２に同期し
て更新する。アキュムレータ843,844は、アキュムレー
タ842と同様に、ｆdiv２に同期してレジスタのデータを
更新していく。つまり、ｆdivとｆdiv２によりアキュム
レータのデータの変化点が分散し、回路動作が１つのタ
イミングに集中しなくなる。
【００４８】図１１は、小数部計算回路70の構成図であ
る。従来構成と異なる点は、遅延回路711〜716を有する
ことである。これらの遅延回路は、アキュムレータ部の
構成で、各段の接続をレジスタから次段へと接続したこ
とに伴い、加算のタイミングを整合させるために必要と
なる。この様子を、図１２のタイミングチャートに示
す。１段目のアキュムレータは、演算結果が次のｆdiv
２で次段に取り込まれ、４段目へ演算結果が伝達するま
で、ｆdiv２で３クロック分を遅延している。２段目の
アキュムレータは、ｆdivで２クロック分を遅延し、３
段目のアキュムレータは、ｆdivで１クロック分を遅延
している。これにより、加算器701へは、各ｆdivのタイ
ミングで正確にアキュムレータの演算結果が伝達でき
る。
【００４９】この周波数シンセサイザ装置と送信部と受
信部とを同一の半導体基板上に集積化して、１チップの
無線部装置を構成できる。この周波数シンセサイザ装置
または１チップの無線部装置を、携帯電話機などの移動
無線機に搭載することができる。
【００５０】以上のように、本発明の第４の実施の形態
では、分周比制御回路に遅延素子を設け、アキュムレー
タ部の動作クロックとして、可変分周器の出力信号と、
その信号を遅延させた信号との２つを用いる構成とした
ので、分周比制御回路の動作により発生する基板電位の
変動量や電源電圧の変動量が少なくなり、周波数シンセ
サイザのＣ／Ｎ劣化を低減させ、ロックアップタイムを
短縮し、間欠動作時の消費電力を低減でき、かつ同一基
板上に構成する他ブロックへのノイズの影響を低減すこ
とができる。また、複数のアキュムレータの接続を、各
段のレジスタの出力から次段へ接続する構成としたの
で、加算器の演算結果が逐次後段のアキュムレータの加
算器へ伝達することがなく、全体の回路動作時間が短く
なり、第１の実施の形態よりノイズ低減の効果が得られ
る。
【００５１】（第５の実施の形態）本発明の第５の実施
の形態は、アキュムレータ部の動作クロックとして、可
変分周器の出力信号と、基準信号との２つを用い、複数
のアキュムレータを半数（奇数個の場合は約半数）に分
け、奇数段目のレジスタは基準信号をクロックとして動
作させ、偶数段目のレジスタは、可変分周器の出力をク
ロックとして動作させ、複数のアキュムレータの接続
を、各段のレジスタの出力から次段へ接続する構成とし
た周波数シンセサイザ装置である。
【００５２】図１３は、本発明の第５の実施の形態にお
ける周波数シンセサイザ装置の構成図である。図１３に
おいて、アキュムレータ部81の構成と、小数部計算回路
71の構成およびクロックとしてｆdivとｆrefの２つの信
号を用いている点が、第４の実施の形態と異なる構成で
ある。
【００５３】図１４は、アキュムレータ部81の構成図で
ある。アキュムレータ部81は、アキュムレータ851〜854
を有し、それぞれのアキュムレータは、加算器とレジス
タで構成される。
【００５４】図１５は、各アキュムレータの加算器の演
算およびレジスタのクロックによる変化の様子を示すタ
イミングチャートである。図１６は、小数部計算回路71
の機能ブロック図である。
【００５５】上記のように構成された本発明の第５の実
施の形態における周波数シンセサイザ装置の動作を説明
する。分周比制御回路５以外の部分の動作は、図２１に
示した従来例と同じである。
【００５６】１段目のアキュムレータ851は、外部から
設定された分数部データと、レジスタの出力とを加算器
で加算し、ｆrefをクロックとしてレジスタの値を更新
する。２段目のアキュムレータ852は、レジスタの出力
と、アキュムレータ851の加算器の出力とを加算器で加
算し、ｆdivをクロックとしてレジスタの値を更新す
る。３段目のアキュムレータ853は、レジスタの出力
と、アキュムレータ852のレジスタの出力とを加算器で
加算し、ｆrefをクロックとしてレジスタの値を更新す
る。４段目のアキュムレータ854は、レジスタの出力
と、アキュムレータ853のレジスタの出力とを加算器で
加算し、ｆdivをクロックとしてレジスタの値を更新す
る。
【００５７】このように接続された各アキュムレータの
加算器の演算およびレジスタのクロックによる変化の様
子を、図１５のタイミングチャートに示す。アキュムレ
ータ851とアキュムレータ853のレジスタは、加算器から
のデータをｆrefに同期して更新する。加算器は、各ビ
ットの演算を順次行い、桁上げが起こるとキャリー信号
を出力する。アキュムレータ852とアキュムレータ854の
レジスタは、加算器からのデータを、ｆdivに同期して
更新する。加算器は、各ビットの演算を順次行い、桁上
げが起こるとキャリー信号を出力する。つまり、ｆref
とｆdivによりアキュムレータのデータの変化点が分散
し、回路動作が１つのタイミングに集中しなくなる。
【００５８】図１６は、小数部計算回路71の機能ブロッ
ク図である。第４の実施の形態と異なる点は、遅延回路
721、および遅延回路722を有することである。これらの
遅延回路は、アキュムレータ部のクロックタイミングを
変更することに伴い、加算のタイミングを整合させるた
めに必要となる。この様子を、図１７のタイミングチャ
ートに示す。４段目の出力をｆdivで同期をとるように
するために、１段目のアキュムレータの演算結果をｆdi
vで2.5クロック分を遅延し、２段目のアキュムレータの
演算結果をｆdivで1.5クロック分を遅延し、３段目のア
キュムレータの演算結果をｆrefで0.5クロックとｆdiv
で0.5クロック分を遅延し、４段目のアキュムレータの
演算結果をｆdivで0.5クロック分遅延させている。これ
により、加算器701へは各ｆdivのタイミングで正確にア
キュムレータの演算結果が伝達できる。
【００５９】この周波数シンセサイザ装置と送信部と受
信部とを同一の半導体基板上に集積化して、１チップの
無線部装置を構成できる。この周波数シンセサイザ装置
または１チップの無線部装置を、携帯電話機などの移動
無線機に搭載することができる。
【００６０】以上のように、本発明の第５の実施の形態
では、アキュムレータ部の動作クロックとして、可変分
周器の出力信号と基準信号の２つを用い、複数のアキュ
ムレータを半数（奇数個の場合は約半数）に分け、奇数
段のレジスタは基準信号をクロックとして動作させ、偶
数段のレジスタは、可変分周器の出力をクロックとして
動作させる構成としたので、分周比制御回路の動作によ
り発生する基板電位の変動量や電源電圧の変動量が少な
くなり、周波数シンセサイザのＣ／Ｎ劣化を低減させ、
ロックアップタイムを短縮し、間欠動作時の消費電力を
低減でき、かつ同一基板上に構成する他ブロックへのノ
イズの影響を低減することができる。また、ｆrefとｆd
ivをクロックとして用いることより、第４の実施の形態
において使用した遅延素子を必要とせず、遅延素子の最
適化やバラツキによる２つのクロック信号の位相調整の
必要がなくなる。
【００６１】（第６の実施の形態）本発明の第６の実施
の形態は、アキュムレータ部の動作クロックとして、可
変分周器の出力信号と基準信号の２つを用い、複数のア
キュムレータを、各段のレジスタの出力から次段へ接続
する構成とした周波数シンセサイザ装置である。
【００６２】本発明の第６の実施の形態における周波数
シンセサイザ装置の構成で、第４の実施の形態と異なる
点はアキュムレータ部81の構成である。
【００６３】図１８は、アキュムレータ部81の構成図で
ある。アキュムレータ部81は、アキュムレータ861〜864
を有し、それぞれのアキュムレータは、加算器とレジス
タで構成される。
【００６４】上記のように構成された本発明の第６の実
施の形態における周波数シンセサイザ装置の動作を説明
する。分周比制御回路５以外の部分の動作は、図２１に
示した従来例と同じである。
【００６５】１段目のアキュムレータ861は、外部から
設定された小数部データと、レジスタの出力とを加算器
で加算し、ｆrefをクロックとしてレジスタの値を更新
する。２段目のアキュムレータ862は、レジスタの出力
と、アキュムレータ861のレジスタの出力とを加算器で
加算し、ｆdivをクロックとしてレジスタの値を更新す
る。アキュムレータ863,864は、アキュムレータ862と同
様の動作を行なう。
【００６６】このように接続された各アキュムレータの
加算器の演算およびレジスタのクロックによる変化の様
子を、図１９のタイミングチャートに示す。アキュムレ
ータ861のレジスタは、加算器からのデータを、ｆrefに
同期して更新する。加算器は、各ビットの演算を順次行
い、桁上げが起こる。次段の加算器は、ｆdivのタイミ
ングで、そのデータの変化を受けて演算を行なう。アキ
ュムレータ862のレジスタは、ｆdivに同期し、加算器か
らのデータを更新する。アキュムレータ863、アキュム
レータ864は、アキュムレータ862と同様に、ｆdivに同
期してレジスタのデータを更新していく。つまり、ｆre
fとｆdivによりアキュムレータのデータの変化点が分散
し、回路動作が１つのタイミングに集中しなくなる。
【００６７】この周波数シンセサイザ装置と送信部と受
信部とを同一の半導体基板上に集積化して、１チップの
無線部装置を構成できる。この周波数シンセサイザ装置
または１チップの無線部装置を、携帯電話機などの移動
無線機に搭載することができる。
【００６８】以上のように、本発明の第６の実施の形態
では、アキュムレータ部の動作クロックとして、可変分
周器の出力信号と、基準信号との２つを用いる構成とし
たので、分周比制御回路の動作により発生する基板電位
の変動量や電源電圧の変動量が少なくなり、周波数シン
セサイザのＣ／Ｎ劣化を低減させ、ロックアップタイム
を短縮し、間欠動作時の消費電力を低減でき、かつ同一
基板上に構成する他ブロックへのノイズの影響を低減す
ることができる。また、ｆrefとｆdivをクロックとして
用いることより、第４の実施の形態において使用した遅
延素子を必要とせず、遅延素子の最適化やバラツキによ
る２つのクロック信号の位相調整の必要がなくなる。ま
た、加算器の動作で、レジスタのデータ更新と前段のレ
ジスタのデータ更新で重複する個所が少なくなる点で第
５の実施の形態よりノイズ低減の効果が得られる。
【００６９】（第７の実施の形態）本発明の第７の実施
の形態は、異なるクロックのタイミングで動作する複数
のアキュムレータを備える周波数シンセサイザ装置に、
基準信号の位相をそれぞれ変えて分配する複数周波数シ
ンセサイザ装置である。
【００７０】図２０は、本発明の第７の実施の形態にお
ける複数周波数シンセサイザ装置の機能ブロック図であ
る。図２０において、20および21は、第１〜６の実施の
形態で示したいずれかの周波数シンセサイザ装置であ
る。インバータ22は、基準信号の位相を変える回路であ
る。
【００７１】上記のように構成された本発明の第７の実
施の形態における複数周波数シンセサイザ装置の動作を
説明する。周波数シンセサイザ装置20には、基準信号の
位相を変えずにそのまま入力する。周波数シンセサイザ
装置21には、基準信号の位相をインバータ22で反転した
副基準信号を入力する。このようにしたことにより、２
つの周波数シンセサイザ装置の分周比制御回路の動作ク
ロックの一方は、確実に異なるタイミングとなる。した
がって、アキュムレータのデータの変化点が分散し、回
路動作が１つのタイミングに集中しなくなる。
【００７２】この周波数シンセサイザ装置と送信部と受
信部とを同一の半導体基板上に集積化して、１チップの
無線部装置を構成できる。この周波数シンセサイザ装置
または１チップの無線部装置を、携帯電話機などの移動
無線機に搭載することができる。
【００７３】以上のように、本発明の第７の実施の形態
では、基準信号の位相をそれぞれ変えて用いる構成とし
たので、分周比制御回路の動作により発生する基板電位
の変動量や電源電圧の変動量が少なくなり、各々の周波
数シンセサイザのＣ／Ｎ劣化を低減させ、ロックアップ
タイムを短縮し、間欠動作時の消費電力を低減でき、か
つ同一基板上に構成する他ブロックへのノイズの影響を
低減することができる。
【００７４】
【発明の効果】以上の説明から明らかなように、本発明
では、基準信号入力手段と位相比較器とローパスフィル
タと電圧制御発振器と可変分周器とからなるＰＬＬ回路
と分周比制御回路とを具備し、分周比制御回路は、可変
分周器の分周比が時間的に変化しかつ分周比の時間平均
値が小数点以下の値を含むように制御する回路であっ
て、それぞれレジスタと加算器とで構成された複数のア
キュムレータと、加算器から発生するキャリー信号を入
力して２項係数を順次加算する小数部計算回路と、小数
部計算回路の出力と整数部データを加算して可変分周器
に分周比を設定する分周比加算器とを有し、分周比の時
間平均値と基準信号周波数の積に等しい周波数の信号を
発生する周波数シンセサイザ装置において、タイミング
が異なる複数のクロックで分周比制御回路を動作させる
手段を備えた構成としたので、分周比制御回路の動作に
より発生する基板電位の変動量や電源電圧の変動量が少
なくなり、周波数シンセサイザのＣ／Ｎ劣化を低減さ
せ、ロックアップタイムを短縮し、間欠動作時の消費電
力を低減でき、かつ同一基板上に構成する他ブロックへ
のノイズの影響を低減することができるという効果が得
られる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態における周波数シン
セサイザ装置の構成図、
【図２】本発明の第１の実施の形態における周波数シン
セサイザ装置のアキュムレータの構成図、
【図３】本発明の第１の実施の形態における周波数シン
セサイザ装置のアキュムレータのタイミングチャート、
【図４】本発明の第２の実施の形態における周波数シン
セサイザ装置の構成図、
【図５】本発明の第２の実施の形態における周波数シン
セサイザ装置のアキュムレータの構成図、
【図６】本発明の第２の実施の形態における周波数シン
セサイザ装置のアキュムレータのタイミングチャート、
【図７】本発明の第３の実施の形態における周波数シン
セサイザ装置のアキュムレータの構成図、
【図８】本発明の第３の実施の形態における周波数シン
セサイザ装置のアキュムレータのタイミングチャート、
【図９】本発明の第４の実施の形態における周波数シン
セサイザ装置のアキュムレータの構成図、
【図１０】本発明の第４の実施の形態における周波数シ
ンセサイザ装置のアキュムレータのタイミングチャー
ト、
【図１１】本発明の第４の実施の形態における周波数シ
ンセサイザ装置の小数部計算回路の構成図、
【図１２】本発明の第４の実施の形態における周波数シ
ンセサイザ装置の小数部計算回路のタイミングチャー
ト、
【図１３】本発明の第５の実施の形態における周波数シ
ンセサイザ装置の構成図、
【図１４】本発明の第５の実施の形態における周波数シ
ンセサイザ装置のアキュムレータの構成図、
【図１５】本発明の第５の実施の形態における周波数シ
ンセサイザ装置のアキュムレータのタイミングチャー
ト、
【図１６】本発明の第５の実施の形態における周波数シ
ンセサイザ装置の小数部計算回路の構成図、
【図１７】本発明の第５の実施の形態における周波数シ
ンセサイザ装置の小数部計算回路のタイミングチャー
ト、
【図１８】本発明の第６の実施の形態における周波数シ
ンセサイザ装置のアキュムレータの構成図、
【図１９】本発明の第６の実施の形態における周波数シ
ンセサイザ装置のアキュムレータのタイミングチャー
ト、
【図２０】本発明の第７の実施の形態における複数周波
数シンセサイザの構成図、
【図２１】従来の周波数シンセサイザ装置の構成図、
【図２２】従来の周波数シンセサイザ装置のアキュムレ
ータの構成図、
【図２３】従来の周波数シンセサイザ装置のアキュムレ
ータのタイミングチャート、
【図２４】従来の周波数シンセサイザ装置の小数部計算
回路の構成図、
【図２５】従来の周波数シンセサイザ装置の小数部計算
回路のタイミングチャートである。
【符号の説明】
１ 位相比較器 ２ ローパスフィルタ ３ 電圧制御発振器 ４ 可変分周器 ５ 分周比制御回路 ６ 分周比加算器 70,71 小数部計算回路 701 加算器 702〜707 遅延器 711〜716 遅延器 721,722 遅延器 80,81 アキュムレータ部 801〜804 アキュムレータ 811〜814 アキュムレータ 821〜824 アキュムレータ 831〜834 アキュムレータ 841〜844 アキュムレータ 851〜854 アキュムレータ 861〜864 アキュムレータ 10 遅延素子 20,21 周波数シンセサイザ装置 22 インバータ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 宮原 泰徳 神奈川県横浜市港北区綱島東四丁目３番１ 号 松下通信工業株式会社内 (72)発明者 足立 寿史 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 高橋 尚志 大阪府高槻市幸町１番１号 松下電子工業 株式会社内 (72)発明者 児島 裕貴 大阪府高槻市幸町１番１号 松下電子工業 株式会社内 Ｆターム(参考） 5J106 PP03 QQ06 QQ09 QQ12 RR10 RR18 SS05

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 基準信号入力手段と位相比較器とローパ
    スフィルタと電圧制御発振器と可変分周器とからなるＰ
    ＬＬ回路と分周比制御回路とを具備し、前記分周比制御
    回路は、前記可変分周器の分周比が時間的に変化しかつ
    前記分周比の時間平均値が小数点以下の値を含むように
    制御する回路であって、それぞれレジスタと加算器とで
    構成された複数のアキュムレータと、前記加算器から発
    生するキャリー信号を入力して２項係数を順次加算する
    小数部計算回路と、前記小数部計算回路の出力と整数部
    データを加算して前記可変分周器に前記分周比を設定す
    る分周比加算器とを有し、前記分周比の時間平均値と基
    準信号周波数の積に等しい周波数の信号を発生する周波
    数シンセサイザ装置において、タイミングが異なる複数
    のクロックで前記分周比制御回路を動作させる手段を備
    えたことを特徴とする周波数シンセサイザ装置。
  2. 【請求項２】 前記分周比制御回路に、前記可変分周器
    の出力をクロックとして１段目のアキュムレータのレジ
    スタを動作させる手段と、前記可変分周器の出力を遅延
    させた信号をクロックとして２段目以降のアキュムレー
    タのレジスタを動作させる遅延器と、前記加算器の出力
    を次段のアキュムレータの入力とする接続手段と、前記
    可変分周器の出力をクロックとして動作する前記小数部
    計算回路の遅延回路により前記キャリー信号を前段のキ
    ャリー信号よりも１クロック多く遅延させる手段とを設
    けたことを特徴とする請求項１に記載の周波数シンセサ
    イザ装置。
  3. 【請求項３】 前記分周比制御回路に、前記基準信号を
    クロックとして１段目のアキュムレータのレジスタを動
    作させる手段と、前記可変分周器の出力をクロックとし
    て２段目以降のアキュムレータのレジスタを動作させる
    手段と、前記加算器の出力を次段のアキュムレータの入
    力とする接続手段と、前記可変分周器の出力をクロック
    として動作する前記小数部計算回路の遅延回路により前
    記キャリー信号を前段のキャリー信号よりも１クロック
    多く遅延させる手段とを設けたことを特徴とする請求項
    １に記載の周波数シンセサイザ装置。
  4. 【請求項４】 前記分周比制御回路に、前記基準信号を
    クロックとして前半のアキュムレータのレジスタを動作
    させる手段と、前記可変分周器の出力をクロックとして
    後半のアキュムレータのレジスタを動作させる手段と、
    前記加算器の出力を次段のアキュムレータの入力とする
    接続手段と、前記可変分周器の出力をクロックとして動
    作する前記小数部計算回路の遅延回路により前記キャリ
    ー信号を前段のキャリー信号よりも１クロック多く遅延
    させる手段とを設けたことを特徴とする請求項１に記載
    の周波数シンセサイザ装置。
  5. 【請求項５】 前記分周比制御回路に、前記可変分周器
    の出力をクロックとして１段目のアキュムレータのレジ
    スタを動作させる手段と、前記可変分周器の出力を遅延
    させた信号をクロックとして２段目以降のアキュムレー
    タのレジスタを動作させる遅延器と、前記レジスタの出
    力を次段のアキュムレータの入力とする接続手段と、前
    記可変分周器の出力をクロックとして動作する前記小数
    部計算回路の遅延回路により全ての前記キャリー信号を
    同じだけ遅延させる手段とを設けたことを特徴とする請
    求項１に記載の周波数シンセサイザ装置。
  6. 【請求項６】 前記分周比制御回路に、前記基準信号を
    クロックとして奇数段目のアキュムレータのレジスタを
    動作させる手段と、前記可変分周器の出力をクロックと
    して偶数段目のアキュムレータのレジスタを動作させる
    手段と、前記レジスタの出力を次段のアキュムレータの
    入力とする接続手段と、前記基準信号と前記可変分周器
    の出力信号との２種類のクロックで動作する前記小数部
    計算回路の遅延回路により前記キャリー信号の加算タイ
    ミングを合わせる手段とを設けたことを特徴とする請求
    項１に記載の周波数シンセサイザ装置。
  7. 【請求項７】 前記分周比制御回路に、前記基準信号を
    クロックとして１段目のアキュムレータのレジスタを動
    作させる手段と、前記可変分周器の出力をクロックとし
    て２段目以降のアキュムレータのレジスタを動作させる
    手段と、前記レジスタの出力を次段のアキュムレータの
    入力とする接続手段と、前記可変分周器の出力をクロッ
    クとして動作する前記小数部計算回路の遅延回路により
    全ての前記キャリー信号を同じだけ遅延させる手段とを
    設けたことを特徴とする請求項１に記載の周波数シンセ
    サイザ装置。
  8. 【請求項８】 請求項１〜７のいずれかに記載の周波数
    シンセサイザ装置を複数個備え、共通の基準信号から位
    相の異なる副基準信号を発生して配分する手段を備えた
    ことを特徴とする周波数シンセサイザ装置。
  9. 【請求項９】 請求項１〜８のいずれかに記載の周波数
    シンセサイザ装置と送信部と受信部とを同一の半導体基
    板上に集積化したことを特徴とする無線部装置。
  10. 【請求項１０】 請求項１〜８のいずれかに記載の周波
    数シンセサイザ装置または請求項９に記載の無線部装置
    を備えたことを特徴とする移動無線機。
  11. 【請求項１１】 基準信号入力手段と位相比較器とロー
    パスフィルタと電圧制御発振器と可変分周器とからなる
    ＰＬＬ回路の前記可変分周器を制御する分周比制御回路
    の１段目のアキュムレータに小数部データを入力し、前
    記小数部データを各段のアキュムレータで順次加算して
    キャリー信号を発生し、前記キャリー信号に基づいて２
    項係数を順次生成加算して小数部を計算し、前記小数部
    に整数部データを加算して、時間平均値が小数点以下の
    値を含むように時間的に変化する分周比を求め、前記可
    変分周器に前記分周比を設定し、前記時間平均値と基準
    信号周波数の積に等しい周波数の信号を発生する周波数
    シンセサイザ動作方法において、異なるタイミングのク
    ロックで前記アキュムレータを動作させることを特徴と
    する周波数シンセサイザ動作方法。
  12. 【請求項１２】 前記可変分周器の出力をクロックとし
    て１段目のアキュムレータのレジスタを動作させ、前記
    可変分周器の出力を遅延させた信号をクロックとして２
    段目以降のアキュムレータのレジスタを動作させ、前段
    アキュムレータの加算器出力を入力して前記レジスタの
    出力と加算し、前記可変分周器の出力をクロックとして
    前記小数部計算回路の遅延回路を動作させ、前記キャリ
    ー信号を前段のキャリー信号よりも１クロック多く遅延
    させることを特徴とする請求項１１に記載の周波数シン
    セサイザ動作方法。
  13. 【請求項１３】 前記基準信号をクロックとして１段目
    のアキュムレータのレジスタを動作させ、前記可変分周
    器の出力をクロックとして２段目以降のアキュムレータ
    のレジスタを動作させ、前段アキュムレータの加算器出
    力を入力して前記レジスタの出力と加算し、前記可変分
    周器の出力をクロックとして前記小数部計算回路の遅延
    回路を動作させ、前記キャリー信号を前段のキャリー信
    号よりも１クロック多く遅延させることを特徴とする請
    求項１１に記載の周波数シンセサイザ動作方法。
  14. 【請求項１４】 前記基準信号をクロックとして前半の
    アキュムレータのレジスタを動作させ、前記可変分周器
    の出力をクロックとして後半のアキュムレータのレジス
    タを動作させ、前段アキュムレータの加算器出力を入力
    して前記レジスタの出力と加算し、前記可変分周器の出
    力をクロックとして前記小数部計算回路の遅延回路を動
    作させ、前記キャリー信号を前段のキャリー信号よりも
    １クロック多く遅延させることを特徴とする請求項１１
    に記載の周波数シンセサイザ動作方法。
  15. 【請求項１５】 前記可変分周器の出力をクロックとし
    て１段目のアキュムレータのレジスタを動作させ、前記
    可変分周器の出力を遅延させた信号をクロックとして２
    段目以降のアキュムレータのレジスタを動作させ、前段
    アキュムレータのレジスタ出力を入力して前記レジスタ
    の出力と加算し、前記可変分周器の出力をクロックとし
    て前記小数部計算回路の遅延回路を動作させ、全ての前
    記キャリー信号を同じだけ遅延させることを特徴とする
    請求項１１に記載の周波数シンセサイザ動作方法。
  16. 【請求項１６】 前記基準信号をクロックとして奇数段
    目のアキュムレータのレジスタを動作させ、前記可変分
    周器の出力をクロックとして偶数段目のアキュムレータ
    のレジスタを動作させ、前段アキュムレータのレジスタ
    出力を入力して前記レジスタの出力と加算し、前記基準
    信号と前記可変分周器の出力信号との２種類のクロック
    で前記小数部計算回路の遅延回路を動作させて、前記キ
    ャリー信号の加算タイミングを合わせることを特徴とす
    る請求項１１に記載の周波数シンセサイザ動作方法。
  17. 【請求項１７】 前記基準信号をクロックとして１段目
    のアキュムレータのレジスタを動作させ、前記可変分周
    器の出力をクロックとして２段目以降のアキュムレータ
    のレジスタを動作させ、前段アキュムレータのレジスタ
    出力を入力して前記レジスタの出力と加算し、前記可変
    分周器の出力をクロックとして前記小数部計算回路の遅
    延回路を動作させ、全ての前記キャリー信号を同じだけ
    遅延させることを特徴とする請求項１１に記載の周波数
    シンセサイザ動作方法。
  18. 【請求項１８】 １つの基準信号を発生し、前記基準信
    号から位相が異なる複数の副基準信号を生成し、前記副
    基準信号を請求項１〜７のいずれかに記載の複数の周波
    数シンセサイザ装置に分配することを特徴とする周波数
    シンセサイザ動作方法。
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