JP2001298363A - 周波数シンセサイザ装置とそれを用いた移動無線機 - Google Patents
周波数シンセサイザ装置とそれを用いた移動無線機Info
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
- H03L7/1974—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division
- H03L7/1976—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division using a phase accumulator for controlling the counter or frequency divider
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 周波数シンセサイザ装置の分周比制御回路の
ノイズによるC/Nの劣化を低減し、ロックアップタイ
ムを短縮し、低消費電力化する。 【解決手段】 位相比較器1と、ローパスフィルタ2
と、電圧制御発振器3と、可変分周器4と、分周比制御
回路5とからなる周波数シンセサイザ装置において、分
周比制御回路5で、可変分周器4の分周比が時間的に変
化し、かつその時間平均の値が小数点以下の値を含むよ
うに制御する。分周比制御回路5のアキュムレータ部81
のクロックとして、可変分周器4の出力信号fdivと、
遅延素子10を介した出力fdiv2との2つの異なる信号
を用いる。分周比制御回路5の動作により発生する基板
電位の変動量や電源電圧の変動量が少なくなり、周波数
シンセサイザのC/N劣化を抑えることができる。
ノイズによるC/Nの劣化を低減し、ロックアップタイ
ムを短縮し、低消費電力化する。 【解決手段】 位相比較器1と、ローパスフィルタ2
と、電圧制御発振器3と、可変分周器4と、分周比制御
回路5とからなる周波数シンセサイザ装置において、分
周比制御回路5で、可変分周器4の分周比が時間的に変
化し、かつその時間平均の値が小数点以下の値を含むよ
うに制御する。分周比制御回路5のアキュムレータ部81
のクロックとして、可変分周器4の出力信号fdivと、
遅延素子10を介した出力fdiv2との2つの異なる信号
を用いる。分周比制御回路5の動作により発生する基板
電位の変動量や電源電圧の変動量が少なくなり、周波数
シンセサイザのC/N劣化を抑えることができる。
Description
【0001】
【発明の属する技術分野】本発明は、周波数シンセサイ
ザ装置とそれを用いた移動無線機に関し、特に、フラク
ショナルN方式のノイズを低減した周波数シンセサイザ
装置とそれを用いた移動無線機に関する。
ザ装置とそれを用いた移動無線機に関し、特に、フラク
ショナルN方式のノイズを低減した周波数シンセサイザ
装置とそれを用いた移動無線機に関する。
【0002】
【従来の技術】周波数シンセサイザ装置は、基準信号か
ら任意の周波数の搬送波を作り出すために使用される。
移動無線機の場合、高C/Nで、かつ、間欠受信時等の
低消費電力化のため、高速ロックアップの周波数シンセ
サイザ装置が要望される。一般的な周波数シンセサイザ
装置の場合、位相比較器の比較周波数により、電圧制御
発振器の出力周波数の設定間隔が制限される。より細か
く設定間隔を得ようとすると、比較周波数を低くしなけ
ればならず、ロックアップタイムを短縮できない。ロッ
クアップタイムを短縮できる周波数シンセサイザ装置と
しては、フラクショナルN方式と呼ばれる周波数シンセ
サイザ装置がある。
ら任意の周波数の搬送波を作り出すために使用される。
移動無線機の場合、高C/Nで、かつ、間欠受信時等の
低消費電力化のため、高速ロックアップの周波数シンセ
サイザ装置が要望される。一般的な周波数シンセサイザ
装置の場合、位相比較器の比較周波数により、電圧制御
発振器の出力周波数の設定間隔が制限される。より細か
く設定間隔を得ようとすると、比較周波数を低くしなけ
ればならず、ロックアップタイムを短縮できない。ロッ
クアップタイムを短縮できる周波数シンセサイザ装置と
しては、フラクショナルN方式と呼ばれる周波数シンセ
サイザ装置がある。
【0003】この周波数シンセサイザ装置の構成を、図
21に示す。図21において、電圧制御発振器(VC
O)3は、入力電圧に応じた周波数の信号を発振する回
路である。可変分周器4は、VCOの出力信号(fvc
o)の周波数を分周する回路である。位相比較器1は、
可変分周器4の出力信号(fdiv)と基準信号(fref)
との位相を比較して位相差を出力する回路である。ロー
パスフィルタ(LPF)2は、位相比較器1の出力を平
均化する回路である。分周比制御回路5は、fdivをク
ロックとして、可変分周器4の分周比が時間的に変化
し、かつ、分周比の時間平均の値が小数点以下の値を含
むように制御する回路である。
21に示す。図21において、電圧制御発振器(VC
O)3は、入力電圧に応じた周波数の信号を発振する回
路である。可変分周器4は、VCOの出力信号(fvc
o)の周波数を分周する回路である。位相比較器1は、
可変分周器4の出力信号(fdiv)と基準信号(fref)
との位相を比較して位相差を出力する回路である。ロー
パスフィルタ(LPF)2は、位相比較器1の出力を平
均化する回路である。分周比制御回路5は、fdivをク
ロックとして、可変分周器4の分周比が時間的に変化
し、かつ、分周比の時間平均の値が小数点以下の値を含
むように制御する回路である。
【0004】分周比制御回路5は、アキュムレータ部80
と、小数部計算回路70と、分周比加算器6とで構成され
ている。アキュムレータ部80は、外部から設定される小
数部データを、fdivのタイミングで累積した結果を出
力する回路である。小数部計算回路70は、アキュムレー
タ部80の出力結果を、fdivのタイミングごとに加算す
る回路である。分周比加算器6は、小数部計算回路70で
計算した結果と、外部から設定される整数部データとを
足し合わせる回路である。分周比加算器6での加算結果
が、可変分周器4の分周比となる。この分周比制御回路
5の制御により、fvcoの周波数は、frefの周波数の整
数倍にする必要がなくなる。fvcoにおける所望の周波
数間隔と無関係に、frefの周波数を高く設定できる。
このため、ロックアップタイムを短縮することができ
る。このとき、可変分周器の分周比を単純に周期的に変
化させると、変化の周期の周波数成分が、スプリアスと
してVCO出力に生じる。これを避けるため、例えば米
国特許第4609881号公報や特許第2844389号公報や特開平
8-8741号公報に記載されているように、多段に接続した
複数のアキュムレータを用いる手法がある。
と、小数部計算回路70と、分周比加算器6とで構成され
ている。アキュムレータ部80は、外部から設定される小
数部データを、fdivのタイミングで累積した結果を出
力する回路である。小数部計算回路70は、アキュムレー
タ部80の出力結果を、fdivのタイミングごとに加算す
る回路である。分周比加算器6は、小数部計算回路70で
計算した結果と、外部から設定される整数部データとを
足し合わせる回路である。分周比加算器6での加算結果
が、可変分周器4の分周比となる。この分周比制御回路
5の制御により、fvcoの周波数は、frefの周波数の整
数倍にする必要がなくなる。fvcoにおける所望の周波
数間隔と無関係に、frefの周波数を高く設定できる。
このため、ロックアップタイムを短縮することができ
る。このとき、可変分周器の分周比を単純に周期的に変
化させると、変化の周期の周波数成分が、スプリアスと
してVCO出力に生じる。これを避けるため、例えば米
国特許第4609881号公報や特許第2844389号公報や特開平
8-8741号公報に記載されているように、多段に接続した
複数のアキュムレータを用いる手法がある。
【0005】図22に、この多段に接続したアキュムレ
ータ部の構成を示す。アキュムレータ801〜804は、それ
ぞれ加算器とレジスタで構成され、fdivをクロックと
して動作する。1段目のアキュムレータ801は、外部か
ら設定された小数部データとレジスタの出力を加算器で
加算し、レジスタの値を更新する。2段目のアキュムレ
ータ802は、レジスタの出力とアキュムレータ801の加算
器の出力を加算器で加算し、レジスタの値を更新する。
アキュムレータ803およびアキュムレータ804は、アキュ
ムレータ802と同様の動作を行う。このように接続され
た各アキュムレータの加算器の演算およびレジスタのク
ロックによる変化の様子を、図23のタイミングチャー
トに示す。各レジスタはfdivに同期し、加算器からの
データを更新する。加算器は、小数部データおよび前段
の加算器出力による演算を繰り返し、後段へと伝達して
いく。一方、各アキュムレータの中の加算器は、それぞ
れ最上位ビットの桁上げ信号をキャリー信号として出力
し、小数部計算回路70に入力する。
ータ部の構成を示す。アキュムレータ801〜804は、それ
ぞれ加算器とレジスタで構成され、fdivをクロックと
して動作する。1段目のアキュムレータ801は、外部か
ら設定された小数部データとレジスタの出力を加算器で
加算し、レジスタの値を更新する。2段目のアキュムレ
ータ802は、レジスタの出力とアキュムレータ801の加算
器の出力を加算器で加算し、レジスタの値を更新する。
アキュムレータ803およびアキュムレータ804は、アキュ
ムレータ802と同様の動作を行う。このように接続され
た各アキュムレータの加算器の演算およびレジスタのク
ロックによる変化の様子を、図23のタイミングチャー
トに示す。各レジスタはfdivに同期し、加算器からの
データを更新する。加算器は、小数部データおよび前段
の加算器出力による演算を繰り返し、後段へと伝達して
いく。一方、各アキュムレータの中の加算器は、それぞ
れ最上位ビットの桁上げ信号をキャリー信号として出力
し、小数部計算回路70に入力する。
【0006】図24に、小数部計算回路70の構成を示
す。図24において、加算器701は、2項係数を加算し
て小数部を求める回路である。遅延回路702〜707は、ア
キュムレータのキャリー信号を遅延させて、パスカルの
三角形で表わされる2項係数を順次発生する回路であ
る。小数部計算回路70は、各アキュムレータから生じた
キャリー信号に対し、以下のように動作する。アキュム
レータ801からキャリー信号が入力すると、+1を発生
する。アキュムレータ802からキャリー信号が入力する
と、+1を発生し、1クロック後に、−1を発生する。
アキュムレータ803からキャリー信号が入力すると、+
1を発生し、1クロック後に、−2を発生し、2クロッ
ク後に、+1を発生する。アキュムレータ804からキャ
リー信号が入力すると、+1を発生し、1クロック後
に、−3を発生し、2クロック後に、+3を発生し、3
クロック後に、−1を発生する。この様子を、図25の
タイミングチャートに示す。fdivのタイミングでアキ
ュムレータが動作し、加算器がオーバーフローしてキャ
リー信号を出力する。アキュムレータ802、アキュムレ
ータ803、アキュムレータ804のキャリー出力に接続した
遅延器は、fdivをクロックとして、fdiv周期毎にキャ
リー信号を遅延する。加算器701は、各段で出力された
キャリー信号を、同じfdivのタイミングで加算し、出
力する。
す。図24において、加算器701は、2項係数を加算し
て小数部を求める回路である。遅延回路702〜707は、ア
キュムレータのキャリー信号を遅延させて、パスカルの
三角形で表わされる2項係数を順次発生する回路であ
る。小数部計算回路70は、各アキュムレータから生じた
キャリー信号に対し、以下のように動作する。アキュム
レータ801からキャリー信号が入力すると、+1を発生
する。アキュムレータ802からキャリー信号が入力する
と、+1を発生し、1クロック後に、−1を発生する。
アキュムレータ803からキャリー信号が入力すると、+
1を発生し、1クロック後に、−2を発生し、2クロッ
ク後に、+1を発生する。アキュムレータ804からキャ
リー信号が入力すると、+1を発生し、1クロック後
に、−3を発生し、2クロック後に、+3を発生し、3
クロック後に、−1を発生する。この様子を、図25の
タイミングチャートに示す。fdivのタイミングでアキ
ュムレータが動作し、加算器がオーバーフローしてキャ
リー信号を出力する。アキュムレータ802、アキュムレ
ータ803、アキュムレータ804のキャリー出力に接続した
遅延器は、fdivをクロックとして、fdiv周期毎にキャ
リー信号を遅延する。加算器701は、各段で出力された
キャリー信号を、同じfdivのタイミングで加算し、出
力する。
【0007】分周比加算器6は、外部から設定される整
数部データと加算器701の出力を加算し、その結果が分
周比制御回路5の出力となり、可変分周器4の分周比を
設定する。分周比は、ほぼfdivのタイミング毎に変化
し、これにより分周比の変化の周波数成分を高くし、低
い周波数成分を低減する。
数部データと加算器701の出力を加算し、その結果が分
周比制御回路5の出力となり、可変分周器4の分周比を
設定する。分周比は、ほぼfdivのタイミング毎に変化
し、これにより分周比の変化の周波数成分を高くし、低
い周波数成分を低減する。
【0008】アキュムレータ802、アキュムレータ803、
およびアキュムレータ804から発生したキャリー信号に
よって起こる分周比の変化は、それぞれで時間平均がゼ
ロになるので、平均の分周比には影響せず、アキュムレ
ータ801から発生するキャリー信号のみが平均の分周比
に寄与するようになる。
およびアキュムレータ804から発生したキャリー信号に
よって起こる分周比の変化は、それぞれで時間平均がゼ
ロになるので、平均の分周比には影響せず、アキュムレ
ータ801から発生するキャリー信号のみが平均の分周比
に寄与するようになる。
【0009】
【発明が解決しようとする課題】しかし、このような従
来の周波数シンセサイザ装置において、各アキュムレー
タ部のレジスタは、全てがfdivに同期してデータの更
新を行い、加算器は、レジスタのデータ更新および前段
の加算器出力の変化によって、そのつど演算を行い後段
へ伝達する。そのため、複数のアキュムレータの動作が
1つのタイミングに集中するとともに、演算の伝達によ
る回路動作時間が長くなる。アナログ回路とディジタル
回路とを同一の半導体基板上に集積化した集積回路にお
いて、ディジタル回路のクロックの変化点で最大の電力
が消費されるため、クロックに同期して半導体基板の電
位や電源電位が変動する。これらの電位の変動はノイズ
となり、周波数シンセサイザ装置のC/Nを劣化させ、
高C/Nと高速ロックアップの実現を妨げるという問題
があった。
来の周波数シンセサイザ装置において、各アキュムレー
タ部のレジスタは、全てがfdivに同期してデータの更
新を行い、加算器は、レジスタのデータ更新および前段
の加算器出力の変化によって、そのつど演算を行い後段
へ伝達する。そのため、複数のアキュムレータの動作が
1つのタイミングに集中するとともに、演算の伝達によ
る回路動作時間が長くなる。アナログ回路とディジタル
回路とを同一の半導体基板上に集積化した集積回路にお
いて、ディジタル回路のクロックの変化点で最大の電力
が消費されるため、クロックに同期して半導体基板の電
位や電源電位が変動する。これらの電位の変動はノイズ
となり、周波数シンセサイザ装置のC/Nを劣化させ、
高C/Nと高速ロックアップの実現を妨げるという問題
があった。
【0010】また、フラクショナルN方式の特徴を生か
し、比較周波数を高くすればするほど、分周比制御回路
から発生されるノイズが増大し、C/N劣化を助長する
という問題があった。また、周波数シンセサイザ装置と
しての特性は満足しても、送信部や受信部とともに同一
の半導体基板上に集積化した場合には、分周比制御回路
から発生されたノイズが干渉することによって、送受信
特性を劣化させるという問題があった。また、C/Nを
確保するためにロックアップタイムが遅くなることは、
移動無線機における間欠動作時の消費電力を増大させ、
待ち受け時間を減少させるという問題があった。
し、比較周波数を高くすればするほど、分周比制御回路
から発生されるノイズが増大し、C/N劣化を助長する
という問題があった。また、周波数シンセサイザ装置と
しての特性は満足しても、送信部や受信部とともに同一
の半導体基板上に集積化した場合には、分周比制御回路
から発生されたノイズが干渉することによって、送受信
特性を劣化させるという問題があった。また、C/Nを
確保するためにロックアップタイムが遅くなることは、
移動無線機における間欠動作時の消費電力を増大させ、
待ち受け時間を減少させるという問題があった。
【0011】本発明は、このような問題を解決して、分
周比制御回路から発生するノイズを低減し、C/Nを向
上させ、ロックアップタイムを短縮し、かつ消費電力を
低減すことができる周波数シンセサイザ装置とそれを用
いた移動無線機を提供するものである。
周比制御回路から発生するノイズを低減し、C/Nを向
上させ、ロックアップタイムを短縮し、かつ消費電力を
低減すことができる周波数シンセサイザ装置とそれを用
いた移動無線機を提供するものである。
【0012】
【課題を解決するための手段】上記の課題を解決するた
めに、本発明では、基準信号入力手段と位相比較器とロ
ーパスフィルタと電圧制御発振器と可変分周器とからな
るPLL回路と分周比制御回路とを具備し、分周比制御
回路は、可変分周器の分周比が時間的に変化しかつ分周
比の時間平均値が小数点以下の値を含むように制御する
回路であって、それぞれレジスタと加算器とで構成され
た複数のアキュムレータと、加算器から発生するキャリ
ー信号を入力して2項係数を順次加算する小数部計算回
路と、小数部計算回路の出力と整数部データを加算して
可変分周器に分周比を設定する分周比加算器とを有し、
分周比の時間平均値と基準信号周波数の積に等しい周波
数の信号を発生する周波数シンセサイザ装置において、
タイミングが異なる複数のクロックで分周比制御回路を
動作させる手段を備えた構成とした。
めに、本発明では、基準信号入力手段と位相比較器とロ
ーパスフィルタと電圧制御発振器と可変分周器とからな
るPLL回路と分周比制御回路とを具備し、分周比制御
回路は、可変分周器の分周比が時間的に変化しかつ分周
比の時間平均値が小数点以下の値を含むように制御する
回路であって、それぞれレジスタと加算器とで構成され
た複数のアキュムレータと、加算器から発生するキャリ
ー信号を入力して2項係数を順次加算する小数部計算回
路と、小数部計算回路の出力と整数部データを加算して
可変分周器に分周比を設定する分周比加算器とを有し、
分周比の時間平均値と基準信号周波数の積に等しい周波
数の信号を発生する周波数シンセサイザ装置において、
タイミングが異なる複数のクロックで分周比制御回路を
動作させる手段を備えた構成とした。
【0013】このように構成したことにより、分周比制
御回路の動作により発生する基板電位の変動量や電源電
位の変動量が少なくなり、周波数シンセサイザのC/N
劣化を低減させ、ロックアップタイムを短縮し、間欠動
作時の消費電力を低減でき、かつ同一基板上に構成する
他ブロックへのノイズの影響を低減することができる。
御回路の動作により発生する基板電位の変動量や電源電
位の変動量が少なくなり、周波数シンセサイザのC/N
劣化を低減させ、ロックアップタイムを短縮し、間欠動
作時の消費電力を低減でき、かつ同一基板上に構成する
他ブロックへのノイズの影響を低減することができる。
【0014】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図1〜図20を参照しながら詳細に説明する。な
お、図21に示す従来技術における部材と同一の部材に
は、同一の符号を付することで詳細な説明は省略する。
て、図1〜図20を参照しながら詳細に説明する。な
お、図21に示す従来技術における部材と同一の部材に
は、同一の符号を付することで詳細な説明は省略する。
【0015】(第1の実施の形態)本発明の第1の実施
の形態は、分周比制御回路に遅延素子を設け、アキュム
レータ部の動作クロックとして、可変分周器の出力信号
と、その信号を遅延素子により遅延させた信号との2つ
を用いる周波数シンセサイザ装置である。
の形態は、分周比制御回路に遅延素子を設け、アキュム
レータ部の動作クロックとして、可変分周器の出力信号
と、その信号を遅延素子により遅延させた信号との2つ
を用いる周波数シンセサイザ装置である。
【0016】図1は、本発明の第1の実施の形態におけ
る周波数シンセサイザ装置の構成図である。図1におい
て、電圧制御発振器3は、入力電圧に応じた周波数の信
号を発振する回路である。可変分周器4は、電圧制御発
振器の出力信号の周波数を分周する回路である。位相比
較器1は、可変分周器と基準信号の位相差信号を、ロー
パスフィルタ2を介して電圧制御発振器に出力する回路
である。分周比制御回路5は、可変分周器4の分周比が
時間的に変化し、かつその時間平均の値が小数点以下の
値を含むように制御する回路である。分周比制御回路5
は、分周比加算器6と、小数部計算回路70と、アキュム
レータ部81と、遅延素子10とで構成される。アキュムレ
ータ部81と遅延素子10以外は、図21に示した従来例と
同じである。
る周波数シンセサイザ装置の構成図である。図1におい
て、電圧制御発振器3は、入力電圧に応じた周波数の信
号を発振する回路である。可変分周器4は、電圧制御発
振器の出力信号の周波数を分周する回路である。位相比
較器1は、可変分周器と基準信号の位相差信号を、ロー
パスフィルタ2を介して電圧制御発振器に出力する回路
である。分周比制御回路5は、可変分周器4の分周比が
時間的に変化し、かつその時間平均の値が小数点以下の
値を含むように制御する回路である。分周比制御回路5
は、分周比加算器6と、小数部計算回路70と、アキュム
レータ部81と、遅延素子10とで構成される。アキュムレ
ータ部81と遅延素子10以外は、図21に示した従来例と
同じである。
【0017】図2は、アキュムレータ部81の構成図であ
る。アキュムレータ部81は、アキュムレータ811〜814を
有し、それぞれのアキュムレータは、加算器とレジスタ
で構成される。図3は、各アキュムレータの加算器の演
算およびレジスタのクロックによる変化の様子を示すタ
イミングチャートである。
る。アキュムレータ部81は、アキュムレータ811〜814を
有し、それぞれのアキュムレータは、加算器とレジスタ
で構成される。図3は、各アキュムレータの加算器の演
算およびレジスタのクロックによる変化の様子を示すタ
イミングチャートである。
【0018】上記のように構成された本発明の第1の実
施の形態における周波数シンセサイザ装置の動作を説明
する。分周比制御回路5以外の部分の動作は、図21に
示した従来例と同じである。図1に示すアキュムレータ
部81へは、可変分周器4の出力であるfdivと遅延素子1
0を介して出力されるfdiv2をクロックとして入力す
る。
施の形態における周波数シンセサイザ装置の動作を説明
する。分周比制御回路5以外の部分の動作は、図21に
示した従来例と同じである。図1に示すアキュムレータ
部81へは、可変分周器4の出力であるfdivと遅延素子1
0を介して出力されるfdiv2をクロックとして入力す
る。
【0019】図2に示す1段目のアキュムレータ811
は、外部から設定される小数部データと、fdivをクロ
ックとするレジスタの出力を加算器で加算し、レジスタ
の値を更新する。2段目のアキュムレータ812は、fdiv
2をクロックとするレジスタの出力と、アキュムレータ
811の加算器の出力を加算器で加算し、レジスタの値を
更新する。アキュムレータ813,814は、アキュムレータ8
12と同様の動作を行う。
は、外部から設定される小数部データと、fdivをクロ
ックとするレジスタの出力を加算器で加算し、レジスタ
の値を更新する。2段目のアキュムレータ812は、fdiv
2をクロックとするレジスタの出力と、アキュムレータ
811の加算器の出力を加算器で加算し、レジスタの値を
更新する。アキュムレータ813,814は、アキュムレータ8
12と同様の動作を行う。
【0020】このように接続された各アキュムレータの
加算器の演算およびレジスタのクロックによる変化の様
子を、図3のタイミングチャートに示す。アキュムレー
タ811のレジスタは、加算器からのデータをfdivに同期
して更新する。加算器は、各ビットの演算を順次行い、
桁上げが起こるとキャリー信号を出力する。次段の加算
器は、前段加算器の出力データ変化を受けて加算を行な
う。このようにして加算演算を繰り返すので、後段ほど
演算時間が長くなっている。アキュムレータ812のレジ
スタは、加算器からのデータをfdiv2に同期して更新
する。アキュムレータ813,814は、アキュムレータ812と
同様に、レジスタのデータをfdiv2に同期して更新し
ていく。つまり、fdivとfdiv2により、アキュムレー
タのデータの変化点が分散し、回路動作が1つのタイミ
ングに集中しなくなる。
加算器の演算およびレジスタのクロックによる変化の様
子を、図3のタイミングチャートに示す。アキュムレー
タ811のレジスタは、加算器からのデータをfdivに同期
して更新する。加算器は、各ビットの演算を順次行い、
桁上げが起こるとキャリー信号を出力する。次段の加算
器は、前段加算器の出力データ変化を受けて加算を行な
う。このようにして加算演算を繰り返すので、後段ほど
演算時間が長くなっている。アキュムレータ812のレジ
スタは、加算器からのデータをfdiv2に同期して更新
する。アキュムレータ813,814は、アキュムレータ812と
同様に、レジスタのデータをfdiv2に同期して更新し
ていく。つまり、fdivとfdiv2により、アキュムレー
タのデータの変化点が分散し、回路動作が1つのタイミ
ングに集中しなくなる。
【0021】この周波数シンセサイザ装置と送信部と受
信部とを同一の半導体基板上に集積化して、1チップの
無線部装置を構成できる。この周波数シンセサイザ装置
または1チップの無線部装置を、携帯電話機などの移動
無線機に搭載することができる。
信部とを同一の半導体基板上に集積化して、1チップの
無線部装置を構成できる。この周波数シンセサイザ装置
または1チップの無線部装置を、携帯電話機などの移動
無線機に搭載することができる。
【0022】以上のように、本発明の第1の実施の形態
では、分周比制御回路に遅延素子を設け、アキュムレー
タ部の動作クロックとして、可変分周器の出力信号と、
その信号を遅延させた信号の2つを用いる構成としたの
で、分周比制御回路の動作により発生する基板電位の変
動量や電源電位の変動量が少なくなり、周波数シンセサ
イザのC/N劣化を低減させ、ロックアップタイムを短
縮し、間欠動作時の消費電力を低減でき、かつ同一基板
上に構成する他ブロックへのノイズの影響を低減するこ
とができる。
では、分周比制御回路に遅延素子を設け、アキュムレー
タ部の動作クロックとして、可変分周器の出力信号と、
その信号を遅延させた信号の2つを用いる構成としたの
で、分周比制御回路の動作により発生する基板電位の変
動量や電源電位の変動量が少なくなり、周波数シンセサ
イザのC/N劣化を低減させ、ロックアップタイムを短
縮し、間欠動作時の消費電力を低減でき、かつ同一基板
上に構成する他ブロックへのノイズの影響を低減するこ
とができる。
【0023】(第2の実施の形態)本発明の第2の実施
の形態は、アキュムレータ部の動作クロックとして、可
変分周器の出力信号と、基準信号との2つを用いる周波
数シンセサイザ装置である。
の形態は、アキュムレータ部の動作クロックとして、可
変分周器の出力信号と、基準信号との2つを用いる周波
数シンセサイザ装置である。
【0024】図4は、本発明の第2の実施の形態におけ
る周波数シンセサイザ装置の構成図である。第2の実施
の形態の基本的な構成は、第1の実施の形態と同じであ
る。第1の実施の形態と異なるところは、アキュムレー
タ部81の動作クロックとして、可変分周器4の出力fdi
vと基準信号frefを用いる点である。
る周波数シンセサイザ装置の構成図である。第2の実施
の形態の基本的な構成は、第1の実施の形態と同じであ
る。第1の実施の形態と異なるところは、アキュムレー
タ部81の動作クロックとして、可変分周器4の出力fdi
vと基準信号frefを用いる点である。
【0025】図5は、アキュムレータ部81の構成図であ
る。アキュムレータ部81は、アキュムレータ821〜824を
有し、それぞれのアキュムレータは、加算器とレジスタ
で構成される。図6は、各アキュムレータの加算器の演
算およびレジスタのクロックによる変化の様子を示すタ
イミングチャートである。
る。アキュムレータ部81は、アキュムレータ821〜824を
有し、それぞれのアキュムレータは、加算器とレジスタ
で構成される。図6は、各アキュムレータの加算器の演
算およびレジスタのクロックによる変化の様子を示すタ
イミングチャートである。
【0026】上記のように構成された本発明の第2の実
施の形態における周波数シンセサイザ装置の動作を説明
する。分周比制御回路5以外の部分の動作は、図21に
示した従来例と同じである。アキュムレータ部81の動作
クロックとして、可変分周器4の出力fdivと基準信号
frefを用いる。
施の形態における周波数シンセサイザ装置の動作を説明
する。分周比制御回路5以外の部分の動作は、図21に
示した従来例と同じである。アキュムレータ部81の動作
クロックとして、可変分周器4の出力fdivと基準信号
frefを用いる。
【0027】図5に示す1段目のアキュムレータ821
は、外部から設定された分数部データと、レジスタの出
力とを加算器で加算し、frefをクロックとしてレジス
タの値を更新する。2段目のアキュムレータ822は、レ
ジスタの出力と、アキュムレータ821の加算器の出力と
を加算器で加算し、fdivをクロックとしてレジスタの
値を更新する。アキュムレータ823,824は、アキュムレ
ータ822と同様の動作を行なう。
は、外部から設定された分数部データと、レジスタの出
力とを加算器で加算し、frefをクロックとしてレジス
タの値を更新する。2段目のアキュムレータ822は、レ
ジスタの出力と、アキュムレータ821の加算器の出力と
を加算器で加算し、fdivをクロックとしてレジスタの
値を更新する。アキュムレータ823,824は、アキュムレ
ータ822と同様の動作を行なう。
【0028】このように接続された各アキュムレータの
加算器の演算およびレジスタのクロックによる変化の様
子を、図6のタイミングチャートに示す。アキュムレー
タ821のレジスタは、加算器からのデータをfrefに同期
して更新する。加算器は、各ビットの演算を順次行い、
桁上げが起こるとキャリー信号を出力する。次段の加算
器は、前段加算器のデータ変化を受けて加算を行なう。
このようにして加算演算を繰り返すので、後段ほど演算
時間が長くなっている。
加算器の演算およびレジスタのクロックによる変化の様
子を、図6のタイミングチャートに示す。アキュムレー
タ821のレジスタは、加算器からのデータをfrefに同期
して更新する。加算器は、各ビットの演算を順次行い、
桁上げが起こるとキャリー信号を出力する。次段の加算
器は、前段加算器のデータ変化を受けて加算を行なう。
このようにして加算演算を繰り返すので、後段ほど演算
時間が長くなっている。
【0029】アキュムレータ822のレジスタは、加算器
からのデータをfdivに同期して更新する。アキュムレ
ータ823,824は、アキュムレータ822と同様に、fdivに
同期してレジスタのデータを更新していく。つまり、f
refとfdivによりアキュムレータのデータの変化点が分
散し、回路動作が1つのタイミングに集中しなくなる。
からのデータをfdivに同期して更新する。アキュムレ
ータ823,824は、アキュムレータ822と同様に、fdivに
同期してレジスタのデータを更新していく。つまり、f
refとfdivによりアキュムレータのデータの変化点が分
散し、回路動作が1つのタイミングに集中しなくなる。
【0030】この周波数シンセサイザ装置と送信部と受
信部とを同一の半導体基板上に集積化して、1チップの
無線部装置を構成できる。この周波数シンセサイザ装置
または1チップの無線部装置を、携帯電話機などの移動
無線機に搭載することができる。
信部とを同一の半導体基板上に集積化して、1チップの
無線部装置を構成できる。この周波数シンセサイザ装置
または1チップの無線部装置を、携帯電話機などの移動
無線機に搭載することができる。
【0031】以上のように、本発明の第2の実施の形態
では、アキュムレータ部の動作クロックとして、可変分
周器の出力信号と、基準信号との2つを用いる構成とし
たので、分周比制御回路の動作により発生する基板電位
の変動量や電源電圧の変動量が少なくなり、周波数シン
セサイザのC/N劣化を低減させ、ロックアップタイム
を短縮し、間欠動作時の消費電力を低減でき、かつ同一
基板上に構成する他ブロックへのノイズの影響を低減す
ることができる。また、frefとfdivをクロックとして
用いることより、遅延素子が必要なくなる。したがっ
て、遅延素子の最適化の必要もなく、遅延素子のバラツ
キによる2つのクロック信号の位相のずれを調整する必
要もなくなる。
では、アキュムレータ部の動作クロックとして、可変分
周器の出力信号と、基準信号との2つを用いる構成とし
たので、分周比制御回路の動作により発生する基板電位
の変動量や電源電圧の変動量が少なくなり、周波数シン
セサイザのC/N劣化を低減させ、ロックアップタイム
を短縮し、間欠動作時の消費電力を低減でき、かつ同一
基板上に構成する他ブロックへのノイズの影響を低減す
ることができる。また、frefとfdivをクロックとして
用いることより、遅延素子が必要なくなる。したがっ
て、遅延素子の最適化の必要もなく、遅延素子のバラツ
キによる2つのクロック信号の位相のずれを調整する必
要もなくなる。
【0032】(第3の実施の形態)本発明の第3の実施
の形態は、アキュムレータ部の動作クロックとして、可
変分周器の出力信号と基準信号の2つを用い、複数のア
キュムレータを半数(奇数個の場合は約半数)に分け、
前半のレジスタは基準信号をクロックとして動作させ、
後半のレジスタは可変分周器の出力をクロックとして動
作させる周波数シンセサイザ装置である。
の形態は、アキュムレータ部の動作クロックとして、可
変分周器の出力信号と基準信号の2つを用い、複数のア
キュムレータを半数(奇数個の場合は約半数)に分け、
前半のレジスタは基準信号をクロックとして動作させ、
後半のレジスタは可変分周器の出力をクロックとして動
作させる周波数シンセサイザ装置である。
【0033】図7は、本発明の第3の実施の形態におけ
る周波数シンセサイザ装置のアキュムレータ部81の構成
図である。図7において、アキュムレータ部81は、アキ
ュムレータ831〜834を有し、それぞれのアキュムレータ
は、加算器とレジスタで構成される。第3の実施の形態
の基本的な構成は、第2の実施の形態と同じである。第
2の実施の形態と異なるところは、アキュムレータ部の
前半のレジスタは基準信号frefをクロックとして動作
させ、後半のレジスタは可変分周器の出力fdivをクロ
ックとして動作させる点である。
る周波数シンセサイザ装置のアキュムレータ部81の構成
図である。図7において、アキュムレータ部81は、アキ
ュムレータ831〜834を有し、それぞれのアキュムレータ
は、加算器とレジスタで構成される。第3の実施の形態
の基本的な構成は、第2の実施の形態と同じである。第
2の実施の形態と異なるところは、アキュムレータ部の
前半のレジスタは基準信号frefをクロックとして動作
させ、後半のレジスタは可変分周器の出力fdivをクロ
ックとして動作させる点である。
【0034】図8は、各アキュムレータの加算器の演算
およびレジスタのクロックによる変化の様子を示すタイ
ミングチャートである。
およびレジスタのクロックによる変化の様子を示すタイ
ミングチャートである。
【0035】上記のように構成された本発明の第3の実
施の形態における周波数シンセサイザ装置の動作を説明
する。分周比制御回路5以外の部分の動作は、図21に
示した従来例と同じである。アキュムレータ部81の動作
クロックとして、可変分周器4の出力fdivと基準信号
frefを用いる。アキュムレータ部の前半のレジスタは
基準信号frefをクロックとして動作させ、後半のレジ
スタは可変分周器の出力fdivをクロックとして動作さ
せる。
施の形態における周波数シンセサイザ装置の動作を説明
する。分周比制御回路5以外の部分の動作は、図21に
示した従来例と同じである。アキュムレータ部81の動作
クロックとして、可変分周器4の出力fdivと基準信号
frefを用いる。アキュムレータ部の前半のレジスタは
基準信号frefをクロックとして動作させ、後半のレジ
スタは可変分周器の出力fdivをクロックとして動作さ
せる。
【0036】図7に示す1段目のアキュムレータ831
は、外部から設定される小数部データと、レジスタの出
力とを加算器で加算し、frefをクロックとしてレジス
タの値を更新する。2段目のアキュムレータ832は、レ
ジスタの出力と、アキュムレータ831の加算器の出力と
を加算器で加算し、frefをクロックとしてレジスタの
値を更新する。3段目のアキュムレータ833と4段目の
アキュムレータ834は、レジスタの出力と、前段アキュ
ムレータの加算器出力とを加算器で加算し、fdivをク
ロックとしてレジスタの値を更新する。
は、外部から設定される小数部データと、レジスタの出
力とを加算器で加算し、frefをクロックとしてレジス
タの値を更新する。2段目のアキュムレータ832は、レ
ジスタの出力と、アキュムレータ831の加算器の出力と
を加算器で加算し、frefをクロックとしてレジスタの
値を更新する。3段目のアキュムレータ833と4段目の
アキュムレータ834は、レジスタの出力と、前段アキュ
ムレータの加算器出力とを加算器で加算し、fdivをク
ロックとしてレジスタの値を更新する。
【0037】このように接続された各アキュムレータの
加算器の演算およびレジスタのクロックによる変化の様
子を、図8のタイミングチャートに示す。アキュムレー
タ831,832のレジスタは、加算器からのデータを、fref
に同期して更新する。加算器は、各ビットの演算を順次
行い、桁上げが起こるとキャリー信号を出力する。次段
の加算器は、前段加算器のデータ変化を受けて加算を行
なう。このようにして演算を繰り返すので、後段ほど演
算時間が長くなっている。
加算器の演算およびレジスタのクロックによる変化の様
子を、図8のタイミングチャートに示す。アキュムレー
タ831,832のレジスタは、加算器からのデータを、fref
に同期して更新する。加算器は、各ビットの演算を順次
行い、桁上げが起こるとキャリー信号を出力する。次段
の加算器は、前段加算器のデータ変化を受けて加算を行
なう。このようにして演算を繰り返すので、後段ほど演
算時間が長くなっている。
【0038】アキュムレータ833,834のレジスタは、加
算器からのデータを、fdivに同期して更新する。つま
り、frefとfdivによりアキュムレータのデータの変化
点が分散し、回路動作が1つのタイミングに集中しなく
なる。特に、アキュムレータの段数の半数ずつでfref
とfdivを使い分けるため、複数段で構成されるアキュ
ムレータのうち同時に動作する回路が最小になる。
算器からのデータを、fdivに同期して更新する。つま
り、frefとfdivによりアキュムレータのデータの変化
点が分散し、回路動作が1つのタイミングに集中しなく
なる。特に、アキュムレータの段数の半数ずつでfref
とfdivを使い分けるため、複数段で構成されるアキュ
ムレータのうち同時に動作する回路が最小になる。
【0039】この周波数シンセサイザ装置と送信部と受
信部とを同一の半導体基板上に集積化して、1チップの
無線部装置を構成できる。この周波数シンセサイザ装置
または1チップの無線部装置を、携帯電話機などの移動
無線機に搭載することができる。
信部とを同一の半導体基板上に集積化して、1チップの
無線部装置を構成できる。この周波数シンセサイザ装置
または1チップの無線部装置を、携帯電話機などの移動
無線機に搭載することができる。
【0040】以上のように、本発明の第3の実施の形態
では、アキュムレータ部の動作クロックとして、可変分
周器の出力信号と基準信号との2つを用い、複数のアキ
ュムレータを半数(奇数個の場合は約半数)に分け、前
半のレジスタは基準信号をクロックとして動作させ、後
半のレジスタは可変分周器の出力をクロックとして動作
させる構成としたので、分周比制御回路の動作により発
生する基板電位の変動量や電源電圧の変動量が少なくな
り、周波数シンセサイザのC/N劣化を低減させ、ロッ
クアップタイムを短縮し、間欠動作時の消費電力を低減
でき、かつ同一基板上に構成する他ブロックへのノイズ
の影響を低減することができる。また、アキュムレータ
の段数の半数でfrefとfdivを使い分けるため、アキュ
ムレータの動作ノイズは、第1,2の実施の形態に示し
たものより低減できる。
では、アキュムレータ部の動作クロックとして、可変分
周器の出力信号と基準信号との2つを用い、複数のアキ
ュムレータを半数(奇数個の場合は約半数)に分け、前
半のレジスタは基準信号をクロックとして動作させ、後
半のレジスタは可変分周器の出力をクロックとして動作
させる構成としたので、分周比制御回路の動作により発
生する基板電位の変動量や電源電圧の変動量が少なくな
り、周波数シンセサイザのC/N劣化を低減させ、ロッ
クアップタイムを短縮し、間欠動作時の消費電力を低減
でき、かつ同一基板上に構成する他ブロックへのノイズ
の影響を低減することができる。また、アキュムレータ
の段数の半数でfrefとfdivを使い分けるため、アキュ
ムレータの動作ノイズは、第1,2の実施の形態に示し
たものより低減できる。
【0041】(第4の実施の形態)本発明の第4の実施
の形態は、分周比制御回路に遅延素子を設け、アキュム
レータ部の動作クロックとして、可変分周器の出力信号
と、その信号を遅延させた信号との2つを用い、複数の
アキュムレータを、各段のレジスタの出力から次段へ接
続する構成とした周波数シンセサイザ装置である。
の形態は、分周比制御回路に遅延素子を設け、アキュム
レータ部の動作クロックとして、可変分周器の出力信号
と、その信号を遅延させた信号との2つを用い、複数の
アキュムレータを、各段のレジスタの出力から次段へ接
続する構成とした周波数シンセサイザ装置である。
【0042】図9は、本発明の第4の実施の形態におけ
る周波数シンセサイザ装置のアキュムレータ部81の構成
図である。図9において、アキュムレータ部81は、アキ
ュムレータ841〜844を有し、それぞれのアキュムレータ
は、加算器とレジスタで構成される。第4の実施の形態
の基本的な構成は、第1の実施の形態と同じである。第
1の実施の形態と異なる点は、アキュムレータ部81と小
数部計算回路70の構成である。
る周波数シンセサイザ装置のアキュムレータ部81の構成
図である。図9において、アキュムレータ部81は、アキ
ュムレータ841〜844を有し、それぞれのアキュムレータ
は、加算器とレジスタで構成される。第4の実施の形態
の基本的な構成は、第1の実施の形態と同じである。第
1の実施の形態と異なる点は、アキュムレータ部81と小
数部計算回路70の構成である。
【0043】図10は、各アキュムレータの加算器の演
算およびレジスタのクロックによる変化の様子を示すタ
イミングチャートである。
算およびレジスタのクロックによる変化の様子を示すタ
イミングチャートである。
【0044】図11は、小数部計算回路70の構成図であ
る。図11において、加算器701は、2項係数を加算し
て小数部を求める回路である。遅延回路702〜707,711〜
716は、アキュムレータのキャリー信号を遅延させて、
パスカルの三角形で表わされる2項係数を順次発生する
回路である。
る。図11において、加算器701は、2項係数を加算し
て小数部を求める回路である。遅延回路702〜707,711〜
716は、アキュムレータのキャリー信号を遅延させて、
パスカルの三角形で表わされる2項係数を順次発生する
回路である。
【0045】上記のように構成された本発明の第4の実
施の形態における周波数シンセサイザ装置の動作を説明
する。分周比制御回路5以外の部分の動作は、図21に
示した従来例と同じである。アキュムレータ部81の動作
クロックとして、可変分周器4の出力fdivと、fdivを
遅延させたfdiv2を用いる。
施の形態における周波数シンセサイザ装置の動作を説明
する。分周比制御回路5以外の部分の動作は、図21に
示した従来例と同じである。アキュムレータ部81の動作
クロックとして、可変分周器4の出力fdivと、fdivを
遅延させたfdiv2を用いる。
【0046】図9に示す1段目のアキュムレータ841
は、外部から設定される小数部データと、レジスタの出
力とを加算器で加算し、fdivをクロックとしてレジス
タの値を更新する。2段目のアキュムレータ842は、レ
ジスタの出力と、アキュムレータ841のレジスタの出力
とを加算器で加算し、fdiv2をクロックとしてレジス
タの値を更新する。アキュムレータ843,844は、アキュ
ムレータ842と同様の動作を行なう。
は、外部から設定される小数部データと、レジスタの出
力とを加算器で加算し、fdivをクロックとしてレジス
タの値を更新する。2段目のアキュムレータ842は、レ
ジスタの出力と、アキュムレータ841のレジスタの出力
とを加算器で加算し、fdiv2をクロックとしてレジス
タの値を更新する。アキュムレータ843,844は、アキュ
ムレータ842と同様の動作を行なう。
【0047】このように接続された各アキュムレータの
加算器の演算およびレジスタのクロックによる変化の様
子を、図10のタイミングチャートに示す。アキュムレ
ータ841のレジスタは、加算器からのデータを、fdivに
同期して更新する。加算器は、各ビットの演算を順次行
い、桁上げが起こるとキャリー信号を出力する。次段の
加算器は、fdivのタイミングで変化する前段のレジス
タデータを受けて演算を行なう。アキュムレータ842の
レジスタは、加算器からのデータを、fdiv2に同期し
て更新する。アキュムレータ843,844は、アキュムレー
タ842と同様に、fdiv2に同期してレジスタのデータを
更新していく。つまり、fdivとfdiv2によりアキュム
レータのデータの変化点が分散し、回路動作が1つのタ
イミングに集中しなくなる。
加算器の演算およびレジスタのクロックによる変化の様
子を、図10のタイミングチャートに示す。アキュムレ
ータ841のレジスタは、加算器からのデータを、fdivに
同期して更新する。加算器は、各ビットの演算を順次行
い、桁上げが起こるとキャリー信号を出力する。次段の
加算器は、fdivのタイミングで変化する前段のレジス
タデータを受けて演算を行なう。アキュムレータ842の
レジスタは、加算器からのデータを、fdiv2に同期し
て更新する。アキュムレータ843,844は、アキュムレー
タ842と同様に、fdiv2に同期してレジスタのデータを
更新していく。つまり、fdivとfdiv2によりアキュム
レータのデータの変化点が分散し、回路動作が1つのタ
イミングに集中しなくなる。
【0048】図11は、小数部計算回路70の構成図であ
る。従来構成と異なる点は、遅延回路711〜716を有する
ことである。これらの遅延回路は、アキュムレータ部の
構成で、各段の接続をレジスタから次段へと接続したこ
とに伴い、加算のタイミングを整合させるために必要と
なる。この様子を、図12のタイミングチャートに示
す。1段目のアキュムレータは、演算結果が次のfdiv
2で次段に取り込まれ、4段目へ演算結果が伝達するま
で、fdiv2で3クロック分を遅延している。2段目の
アキュムレータは、fdivで2クロック分を遅延し、3
段目のアキュムレータは、fdivで1クロック分を遅延
している。これにより、加算器701へは、各fdivのタイ
ミングで正確にアキュムレータの演算結果が伝達でき
る。
る。従来構成と異なる点は、遅延回路711〜716を有する
ことである。これらの遅延回路は、アキュムレータ部の
構成で、各段の接続をレジスタから次段へと接続したこ
とに伴い、加算のタイミングを整合させるために必要と
なる。この様子を、図12のタイミングチャートに示
す。1段目のアキュムレータは、演算結果が次のfdiv
2で次段に取り込まれ、4段目へ演算結果が伝達するま
で、fdiv2で3クロック分を遅延している。2段目の
アキュムレータは、fdivで2クロック分を遅延し、3
段目のアキュムレータは、fdivで1クロック分を遅延
している。これにより、加算器701へは、各fdivのタイ
ミングで正確にアキュムレータの演算結果が伝達でき
る。
【0049】この周波数シンセサイザ装置と送信部と受
信部とを同一の半導体基板上に集積化して、1チップの
無線部装置を構成できる。この周波数シンセサイザ装置
または1チップの無線部装置を、携帯電話機などの移動
無線機に搭載することができる。
信部とを同一の半導体基板上に集積化して、1チップの
無線部装置を構成できる。この周波数シンセサイザ装置
または1チップの無線部装置を、携帯電話機などの移動
無線機に搭載することができる。
【0050】以上のように、本発明の第4の実施の形態
では、分周比制御回路に遅延素子を設け、アキュムレー
タ部の動作クロックとして、可変分周器の出力信号と、
その信号を遅延させた信号との2つを用いる構成とした
ので、分周比制御回路の動作により発生する基板電位の
変動量や電源電圧の変動量が少なくなり、周波数シンセ
サイザのC/N劣化を低減させ、ロックアップタイムを
短縮し、間欠動作時の消費電力を低減でき、かつ同一基
板上に構成する他ブロックへのノイズの影響を低減すこ
とができる。また、複数のアキュムレータの接続を、各
段のレジスタの出力から次段へ接続する構成としたの
で、加算器の演算結果が逐次後段のアキュムレータの加
算器へ伝達することがなく、全体の回路動作時間が短く
なり、第1の実施の形態よりノイズ低減の効果が得られ
る。
では、分周比制御回路に遅延素子を設け、アキュムレー
タ部の動作クロックとして、可変分周器の出力信号と、
その信号を遅延させた信号との2つを用いる構成とした
ので、分周比制御回路の動作により発生する基板電位の
変動量や電源電圧の変動量が少なくなり、周波数シンセ
サイザのC/N劣化を低減させ、ロックアップタイムを
短縮し、間欠動作時の消費電力を低減でき、かつ同一基
板上に構成する他ブロックへのノイズの影響を低減すこ
とができる。また、複数のアキュムレータの接続を、各
段のレジスタの出力から次段へ接続する構成としたの
で、加算器の演算結果が逐次後段のアキュムレータの加
算器へ伝達することがなく、全体の回路動作時間が短く
なり、第1の実施の形態よりノイズ低減の効果が得られ
る。
【0051】(第5の実施の形態)本発明の第5の実施
の形態は、アキュムレータ部の動作クロックとして、可
変分周器の出力信号と、基準信号との2つを用い、複数
のアキュムレータを半数(奇数個の場合は約半数)に分
け、奇数段目のレジスタは基準信号をクロックとして動
作させ、偶数段目のレジスタは、可変分周器の出力をク
ロックとして動作させ、複数のアキュムレータの接続
を、各段のレジスタの出力から次段へ接続する構成とし
た周波数シンセサイザ装置である。
の形態は、アキュムレータ部の動作クロックとして、可
変分周器の出力信号と、基準信号との2つを用い、複数
のアキュムレータを半数(奇数個の場合は約半数)に分
け、奇数段目のレジスタは基準信号をクロックとして動
作させ、偶数段目のレジスタは、可変分周器の出力をク
ロックとして動作させ、複数のアキュムレータの接続
を、各段のレジスタの出力から次段へ接続する構成とし
た周波数シンセサイザ装置である。
【0052】図13は、本発明の第5の実施の形態にお
ける周波数シンセサイザ装置の構成図である。図13に
おいて、アキュムレータ部81の構成と、小数部計算回路
71の構成およびクロックとしてfdivとfrefの2つの信
号を用いている点が、第4の実施の形態と異なる構成で
ある。
ける周波数シンセサイザ装置の構成図である。図13に
おいて、アキュムレータ部81の構成と、小数部計算回路
71の構成およびクロックとしてfdivとfrefの2つの信
号を用いている点が、第4の実施の形態と異なる構成で
ある。
【0053】図14は、アキュムレータ部81の構成図で
ある。アキュムレータ部81は、アキュムレータ851〜854
を有し、それぞれのアキュムレータは、加算器とレジス
タで構成される。
ある。アキュムレータ部81は、アキュムレータ851〜854
を有し、それぞれのアキュムレータは、加算器とレジス
タで構成される。
【0054】図15は、各アキュムレータの加算器の演
算およびレジスタのクロックによる変化の様子を示すタ
イミングチャートである。図16は、小数部計算回路71
の機能ブロック図である。
算およびレジスタのクロックによる変化の様子を示すタ
イミングチャートである。図16は、小数部計算回路71
の機能ブロック図である。
【0055】上記のように構成された本発明の第5の実
施の形態における周波数シンセサイザ装置の動作を説明
する。分周比制御回路5以外の部分の動作は、図21に
示した従来例と同じである。
施の形態における周波数シンセサイザ装置の動作を説明
する。分周比制御回路5以外の部分の動作は、図21に
示した従来例と同じである。
【0056】1段目のアキュムレータ851は、外部から
設定された分数部データと、レジスタの出力とを加算器
で加算し、frefをクロックとしてレジスタの値を更新
する。2段目のアキュムレータ852は、レジスタの出力
と、アキュムレータ851の加算器の出力とを加算器で加
算し、fdivをクロックとしてレジスタの値を更新す
る。3段目のアキュムレータ853は、レジスタの出力
と、アキュムレータ852のレジスタの出力とを加算器で
加算し、frefをクロックとしてレジスタの値を更新す
る。4段目のアキュムレータ854は、レジスタの出力
と、アキュムレータ853のレジスタの出力とを加算器で
加算し、fdivをクロックとしてレジスタの値を更新す
る。
設定された分数部データと、レジスタの出力とを加算器
で加算し、frefをクロックとしてレジスタの値を更新
する。2段目のアキュムレータ852は、レジスタの出力
と、アキュムレータ851の加算器の出力とを加算器で加
算し、fdivをクロックとしてレジスタの値を更新す
る。3段目のアキュムレータ853は、レジスタの出力
と、アキュムレータ852のレジスタの出力とを加算器で
加算し、frefをクロックとしてレジスタの値を更新す
る。4段目のアキュムレータ854は、レジスタの出力
と、アキュムレータ853のレジスタの出力とを加算器で
加算し、fdivをクロックとしてレジスタの値を更新す
る。
【0057】このように接続された各アキュムレータの
加算器の演算およびレジスタのクロックによる変化の様
子を、図15のタイミングチャートに示す。アキュムレ
ータ851とアキュムレータ853のレジスタは、加算器から
のデータをfrefに同期して更新する。加算器は、各ビ
ットの演算を順次行い、桁上げが起こるとキャリー信号
を出力する。アキュムレータ852とアキュムレータ854の
レジスタは、加算器からのデータを、fdivに同期して
更新する。加算器は、各ビットの演算を順次行い、桁上
げが起こるとキャリー信号を出力する。つまり、fref
とfdivによりアキュムレータのデータの変化点が分散
し、回路動作が1つのタイミングに集中しなくなる。
加算器の演算およびレジスタのクロックによる変化の様
子を、図15のタイミングチャートに示す。アキュムレ
ータ851とアキュムレータ853のレジスタは、加算器から
のデータをfrefに同期して更新する。加算器は、各ビ
ットの演算を順次行い、桁上げが起こるとキャリー信号
を出力する。アキュムレータ852とアキュムレータ854の
レジスタは、加算器からのデータを、fdivに同期して
更新する。加算器は、各ビットの演算を順次行い、桁上
げが起こるとキャリー信号を出力する。つまり、fref
とfdivによりアキュムレータのデータの変化点が分散
し、回路動作が1つのタイミングに集中しなくなる。
【0058】図16は、小数部計算回路71の機能ブロッ
ク図である。第4の実施の形態と異なる点は、遅延回路
721、および遅延回路722を有することである。これらの
遅延回路は、アキュムレータ部のクロックタイミングを
変更することに伴い、加算のタイミングを整合させるた
めに必要となる。この様子を、図17のタイミングチャ
ートに示す。4段目の出力をfdivで同期をとるように
するために、1段目のアキュムレータの演算結果をfdi
vで2.5クロック分を遅延し、2段目のアキュムレータの
演算結果をfdivで1.5クロック分を遅延し、3段目のア
キュムレータの演算結果をfrefで0.5クロックとfdiv
で0.5クロック分を遅延し、4段目のアキュムレータの
演算結果をfdivで0.5クロック分遅延させている。これ
により、加算器701へは各fdivのタイミングで正確にア
キュムレータの演算結果が伝達できる。
ク図である。第4の実施の形態と異なる点は、遅延回路
721、および遅延回路722を有することである。これらの
遅延回路は、アキュムレータ部のクロックタイミングを
変更することに伴い、加算のタイミングを整合させるた
めに必要となる。この様子を、図17のタイミングチャ
ートに示す。4段目の出力をfdivで同期をとるように
するために、1段目のアキュムレータの演算結果をfdi
vで2.5クロック分を遅延し、2段目のアキュムレータの
演算結果をfdivで1.5クロック分を遅延し、3段目のア
キュムレータの演算結果をfrefで0.5クロックとfdiv
で0.5クロック分を遅延し、4段目のアキュムレータの
演算結果をfdivで0.5クロック分遅延させている。これ
により、加算器701へは各fdivのタイミングで正確にア
キュムレータの演算結果が伝達できる。
【0059】この周波数シンセサイザ装置と送信部と受
信部とを同一の半導体基板上に集積化して、1チップの
無線部装置を構成できる。この周波数シンセサイザ装置
または1チップの無線部装置を、携帯電話機などの移動
無線機に搭載することができる。
信部とを同一の半導体基板上に集積化して、1チップの
無線部装置を構成できる。この周波数シンセサイザ装置
または1チップの無線部装置を、携帯電話機などの移動
無線機に搭載することができる。
【0060】以上のように、本発明の第5の実施の形態
では、アキュムレータ部の動作クロックとして、可変分
周器の出力信号と基準信号の2つを用い、複数のアキュ
ムレータを半数(奇数個の場合は約半数)に分け、奇数
段のレジスタは基準信号をクロックとして動作させ、偶
数段のレジスタは、可変分周器の出力をクロックとして
動作させる構成としたので、分周比制御回路の動作によ
り発生する基板電位の変動量や電源電圧の変動量が少な
くなり、周波数シンセサイザのC/N劣化を低減させ、
ロックアップタイムを短縮し、間欠動作時の消費電力を
低減でき、かつ同一基板上に構成する他ブロックへのノ
イズの影響を低減することができる。また、frefとfd
ivをクロックとして用いることより、第4の実施の形態
において使用した遅延素子を必要とせず、遅延素子の最
適化やバラツキによる2つのクロック信号の位相調整の
必要がなくなる。
では、アキュムレータ部の動作クロックとして、可変分
周器の出力信号と基準信号の2つを用い、複数のアキュ
ムレータを半数(奇数個の場合は約半数)に分け、奇数
段のレジスタは基準信号をクロックとして動作させ、偶
数段のレジスタは、可変分周器の出力をクロックとして
動作させる構成としたので、分周比制御回路の動作によ
り発生する基板電位の変動量や電源電圧の変動量が少な
くなり、周波数シンセサイザのC/N劣化を低減させ、
ロックアップタイムを短縮し、間欠動作時の消費電力を
低減でき、かつ同一基板上に構成する他ブロックへのノ
イズの影響を低減することができる。また、frefとfd
ivをクロックとして用いることより、第4の実施の形態
において使用した遅延素子を必要とせず、遅延素子の最
適化やバラツキによる2つのクロック信号の位相調整の
必要がなくなる。
【0061】(第6の実施の形態)本発明の第6の実施
の形態は、アキュムレータ部の動作クロックとして、可
変分周器の出力信号と基準信号の2つを用い、複数のア
キュムレータを、各段のレジスタの出力から次段へ接続
する構成とした周波数シンセサイザ装置である。
の形態は、アキュムレータ部の動作クロックとして、可
変分周器の出力信号と基準信号の2つを用い、複数のア
キュムレータを、各段のレジスタの出力から次段へ接続
する構成とした周波数シンセサイザ装置である。
【0062】本発明の第6の実施の形態における周波数
シンセサイザ装置の構成で、第4の実施の形態と異なる
点はアキュムレータ部81の構成である。
シンセサイザ装置の構成で、第4の実施の形態と異なる
点はアキュムレータ部81の構成である。
【0063】図18は、アキュムレータ部81の構成図で
ある。アキュムレータ部81は、アキュムレータ861〜864
を有し、それぞれのアキュムレータは、加算器とレジス
タで構成される。
ある。アキュムレータ部81は、アキュムレータ861〜864
を有し、それぞれのアキュムレータは、加算器とレジス
タで構成される。
【0064】上記のように構成された本発明の第6の実
施の形態における周波数シンセサイザ装置の動作を説明
する。分周比制御回路5以外の部分の動作は、図21に
示した従来例と同じである。
施の形態における周波数シンセサイザ装置の動作を説明
する。分周比制御回路5以外の部分の動作は、図21に
示した従来例と同じである。
【0065】1段目のアキュムレータ861は、外部から
設定された小数部データと、レジスタの出力とを加算器
で加算し、frefをクロックとしてレジスタの値を更新
する。2段目のアキュムレータ862は、レジスタの出力
と、アキュムレータ861のレジスタの出力とを加算器で
加算し、fdivをクロックとしてレジスタの値を更新す
る。アキュムレータ863,864は、アキュムレータ862と同
様の動作を行なう。
設定された小数部データと、レジスタの出力とを加算器
で加算し、frefをクロックとしてレジスタの値を更新
する。2段目のアキュムレータ862は、レジスタの出力
と、アキュムレータ861のレジスタの出力とを加算器で
加算し、fdivをクロックとしてレジスタの値を更新す
る。アキュムレータ863,864は、アキュムレータ862と同
様の動作を行なう。
【0066】このように接続された各アキュムレータの
加算器の演算およびレジスタのクロックによる変化の様
子を、図19のタイミングチャートに示す。アキュムレ
ータ861のレジスタは、加算器からのデータを、frefに
同期して更新する。加算器は、各ビットの演算を順次行
い、桁上げが起こる。次段の加算器は、fdivのタイミ
ングで、そのデータの変化を受けて演算を行なう。アキ
ュムレータ862のレジスタは、fdivに同期し、加算器か
らのデータを更新する。アキュムレータ863、アキュム
レータ864は、アキュムレータ862と同様に、fdivに同
期してレジスタのデータを更新していく。つまり、fre
fとfdivによりアキュムレータのデータの変化点が分散
し、回路動作が1つのタイミングに集中しなくなる。
加算器の演算およびレジスタのクロックによる変化の様
子を、図19のタイミングチャートに示す。アキュムレ
ータ861のレジスタは、加算器からのデータを、frefに
同期して更新する。加算器は、各ビットの演算を順次行
い、桁上げが起こる。次段の加算器は、fdivのタイミ
ングで、そのデータの変化を受けて演算を行なう。アキ
ュムレータ862のレジスタは、fdivに同期し、加算器か
らのデータを更新する。アキュムレータ863、アキュム
レータ864は、アキュムレータ862と同様に、fdivに同
期してレジスタのデータを更新していく。つまり、fre
fとfdivによりアキュムレータのデータの変化点が分散
し、回路動作が1つのタイミングに集中しなくなる。
【0067】この周波数シンセサイザ装置と送信部と受
信部とを同一の半導体基板上に集積化して、1チップの
無線部装置を構成できる。この周波数シンセサイザ装置
または1チップの無線部装置を、携帯電話機などの移動
無線機に搭載することができる。
信部とを同一の半導体基板上に集積化して、1チップの
無線部装置を構成できる。この周波数シンセサイザ装置
または1チップの無線部装置を、携帯電話機などの移動
無線機に搭載することができる。
【0068】以上のように、本発明の第6の実施の形態
では、アキュムレータ部の動作クロックとして、可変分
周器の出力信号と、基準信号との2つを用いる構成とし
たので、分周比制御回路の動作により発生する基板電位
の変動量や電源電圧の変動量が少なくなり、周波数シン
セサイザのC/N劣化を低減させ、ロックアップタイム
を短縮し、間欠動作時の消費電力を低減でき、かつ同一
基板上に構成する他ブロックへのノイズの影響を低減す
ることができる。また、frefとfdivをクロックとして
用いることより、第4の実施の形態において使用した遅
延素子を必要とせず、遅延素子の最適化やバラツキによ
る2つのクロック信号の位相調整の必要がなくなる。ま
た、加算器の動作で、レジスタのデータ更新と前段のレ
ジスタのデータ更新で重複する個所が少なくなる点で第
5の実施の形態よりノイズ低減の効果が得られる。
では、アキュムレータ部の動作クロックとして、可変分
周器の出力信号と、基準信号との2つを用いる構成とし
たので、分周比制御回路の動作により発生する基板電位
の変動量や電源電圧の変動量が少なくなり、周波数シン
セサイザのC/N劣化を低減させ、ロックアップタイム
を短縮し、間欠動作時の消費電力を低減でき、かつ同一
基板上に構成する他ブロックへのノイズの影響を低減す
ることができる。また、frefとfdivをクロックとして
用いることより、第4の実施の形態において使用した遅
延素子を必要とせず、遅延素子の最適化やバラツキによ
る2つのクロック信号の位相調整の必要がなくなる。ま
た、加算器の動作で、レジスタのデータ更新と前段のレ
ジスタのデータ更新で重複する個所が少なくなる点で第
5の実施の形態よりノイズ低減の効果が得られる。
【0069】(第7の実施の形態)本発明の第7の実施
の形態は、異なるクロックのタイミングで動作する複数
のアキュムレータを備える周波数シンセサイザ装置に、
基準信号の位相をそれぞれ変えて分配する複数周波数シ
ンセサイザ装置である。
の形態は、異なるクロックのタイミングで動作する複数
のアキュムレータを備える周波数シンセサイザ装置に、
基準信号の位相をそれぞれ変えて分配する複数周波数シ
ンセサイザ装置である。
【0070】図20は、本発明の第7の実施の形態にお
ける複数周波数シンセサイザ装置の機能ブロック図であ
る。図20において、20および21は、第1〜6の実施の
形態で示したいずれかの周波数シンセサイザ装置であ
る。インバータ22は、基準信号の位相を変える回路であ
る。
ける複数周波数シンセサイザ装置の機能ブロック図であ
る。図20において、20および21は、第1〜6の実施の
形態で示したいずれかの周波数シンセサイザ装置であ
る。インバータ22は、基準信号の位相を変える回路であ
る。
【0071】上記のように構成された本発明の第7の実
施の形態における複数周波数シンセサイザ装置の動作を
説明する。周波数シンセサイザ装置20には、基準信号の
位相を変えずにそのまま入力する。周波数シンセサイザ
装置21には、基準信号の位相をインバータ22で反転した
副基準信号を入力する。このようにしたことにより、2
つの周波数シンセサイザ装置の分周比制御回路の動作ク
ロックの一方は、確実に異なるタイミングとなる。した
がって、アキュムレータのデータの変化点が分散し、回
路動作が1つのタイミングに集中しなくなる。
施の形態における複数周波数シンセサイザ装置の動作を
説明する。周波数シンセサイザ装置20には、基準信号の
位相を変えずにそのまま入力する。周波数シンセサイザ
装置21には、基準信号の位相をインバータ22で反転した
副基準信号を入力する。このようにしたことにより、2
つの周波数シンセサイザ装置の分周比制御回路の動作ク
ロックの一方は、確実に異なるタイミングとなる。した
がって、アキュムレータのデータの変化点が分散し、回
路動作が1つのタイミングに集中しなくなる。
【0072】この周波数シンセサイザ装置と送信部と受
信部とを同一の半導体基板上に集積化して、1チップの
無線部装置を構成できる。この周波数シンセサイザ装置
または1チップの無線部装置を、携帯電話機などの移動
無線機に搭載することができる。
信部とを同一の半導体基板上に集積化して、1チップの
無線部装置を構成できる。この周波数シンセサイザ装置
または1チップの無線部装置を、携帯電話機などの移動
無線機に搭載することができる。
【0073】以上のように、本発明の第7の実施の形態
では、基準信号の位相をそれぞれ変えて用いる構成とし
たので、分周比制御回路の動作により発生する基板電位
の変動量や電源電圧の変動量が少なくなり、各々の周波
数シンセサイザのC/N劣化を低減させ、ロックアップ
タイムを短縮し、間欠動作時の消費電力を低減でき、か
つ同一基板上に構成する他ブロックへのノイズの影響を
低減することができる。
では、基準信号の位相をそれぞれ変えて用いる構成とし
たので、分周比制御回路の動作により発生する基板電位
の変動量や電源電圧の変動量が少なくなり、各々の周波
数シンセサイザのC/N劣化を低減させ、ロックアップ
タイムを短縮し、間欠動作時の消費電力を低減でき、か
つ同一基板上に構成する他ブロックへのノイズの影響を
低減することができる。
【0074】
【発明の効果】以上の説明から明らかなように、本発明
では、基準信号入力手段と位相比較器とローパスフィル
タと電圧制御発振器と可変分周器とからなるPLL回路
と分周比制御回路とを具備し、分周比制御回路は、可変
分周器の分周比が時間的に変化しかつ分周比の時間平均
値が小数点以下の値を含むように制御する回路であっ
て、それぞれレジスタと加算器とで構成された複数のア
キュムレータと、加算器から発生するキャリー信号を入
力して2項係数を順次加算する小数部計算回路と、小数
部計算回路の出力と整数部データを加算して可変分周器
に分周比を設定する分周比加算器とを有し、分周比の時
間平均値と基準信号周波数の積に等しい周波数の信号を
発生する周波数シンセサイザ装置において、タイミング
が異なる複数のクロックで分周比制御回路を動作させる
手段を備えた構成としたので、分周比制御回路の動作に
より発生する基板電位の変動量や電源電圧の変動量が少
なくなり、周波数シンセサイザのC/N劣化を低減さ
せ、ロックアップタイムを短縮し、間欠動作時の消費電
力を低減でき、かつ同一基板上に構成する他ブロックへ
のノイズの影響を低減することができるという効果が得
られる。
では、基準信号入力手段と位相比較器とローパスフィル
タと電圧制御発振器と可変分周器とからなるPLL回路
と分周比制御回路とを具備し、分周比制御回路は、可変
分周器の分周比が時間的に変化しかつ分周比の時間平均
値が小数点以下の値を含むように制御する回路であっ
て、それぞれレジスタと加算器とで構成された複数のア
キュムレータと、加算器から発生するキャリー信号を入
力して2項係数を順次加算する小数部計算回路と、小数
部計算回路の出力と整数部データを加算して可変分周器
に分周比を設定する分周比加算器とを有し、分周比の時
間平均値と基準信号周波数の積に等しい周波数の信号を
発生する周波数シンセサイザ装置において、タイミング
が異なる複数のクロックで分周比制御回路を動作させる
手段を備えた構成としたので、分周比制御回路の動作に
より発生する基板電位の変動量や電源電圧の変動量が少
なくなり、周波数シンセサイザのC/N劣化を低減さ
せ、ロックアップタイムを短縮し、間欠動作時の消費電
力を低減でき、かつ同一基板上に構成する他ブロックへ
のノイズの影響を低減することができるという効果が得
られる。
【図1】本発明の第1の実施の形態における周波数シン
セサイザ装置の構成図、
セサイザ装置の構成図、
【図2】本発明の第1の実施の形態における周波数シン
セサイザ装置のアキュムレータの構成図、
セサイザ装置のアキュムレータの構成図、
【図3】本発明の第1の実施の形態における周波数シン
セサイザ装置のアキュムレータのタイミングチャート、
セサイザ装置のアキュムレータのタイミングチャート、
【図4】本発明の第2の実施の形態における周波数シン
セサイザ装置の構成図、
セサイザ装置の構成図、
【図5】本発明の第2の実施の形態における周波数シン
セサイザ装置のアキュムレータの構成図、
セサイザ装置のアキュムレータの構成図、
【図6】本発明の第2の実施の形態における周波数シン
セサイザ装置のアキュムレータのタイミングチャート、
セサイザ装置のアキュムレータのタイミングチャート、
【図7】本発明の第3の実施の形態における周波数シン
セサイザ装置のアキュムレータの構成図、
セサイザ装置のアキュムレータの構成図、
【図8】本発明の第3の実施の形態における周波数シン
セサイザ装置のアキュムレータのタイミングチャート、
セサイザ装置のアキュムレータのタイミングチャート、
【図9】本発明の第4の実施の形態における周波数シン
セサイザ装置のアキュムレータの構成図、
セサイザ装置のアキュムレータの構成図、
【図10】本発明の第4の実施の形態における周波数シ
ンセサイザ装置のアキュムレータのタイミングチャー
ト、
ンセサイザ装置のアキュムレータのタイミングチャー
ト、
【図11】本発明の第4の実施の形態における周波数シ
ンセサイザ装置の小数部計算回路の構成図、
ンセサイザ装置の小数部計算回路の構成図、
【図12】本発明の第4の実施の形態における周波数シ
ンセサイザ装置の小数部計算回路のタイミングチャー
ト、
ンセサイザ装置の小数部計算回路のタイミングチャー
ト、
【図13】本発明の第5の実施の形態における周波数シ
ンセサイザ装置の構成図、
ンセサイザ装置の構成図、
【図14】本発明の第5の実施の形態における周波数シ
ンセサイザ装置のアキュムレータの構成図、
ンセサイザ装置のアキュムレータの構成図、
【図15】本発明の第5の実施の形態における周波数シ
ンセサイザ装置のアキュムレータのタイミングチャー
ト、
ンセサイザ装置のアキュムレータのタイミングチャー
ト、
【図16】本発明の第5の実施の形態における周波数シ
ンセサイザ装置の小数部計算回路の構成図、
ンセサイザ装置の小数部計算回路の構成図、
【図17】本発明の第5の実施の形態における周波数シ
ンセサイザ装置の小数部計算回路のタイミングチャー
ト、
ンセサイザ装置の小数部計算回路のタイミングチャー
ト、
【図18】本発明の第6の実施の形態における周波数シ
ンセサイザ装置のアキュムレータの構成図、
ンセサイザ装置のアキュムレータの構成図、
【図19】本発明の第6の実施の形態における周波数シ
ンセサイザ装置のアキュムレータのタイミングチャー
ト、
ンセサイザ装置のアキュムレータのタイミングチャー
ト、
【図20】本発明の第7の実施の形態における複数周波
数シンセサイザの構成図、
数シンセサイザの構成図、
【図21】従来の周波数シンセサイザ装置の構成図、
【図22】従来の周波数シンセサイザ装置のアキュムレ
ータの構成図、
ータの構成図、
【図23】従来の周波数シンセサイザ装置のアキュムレ
ータのタイミングチャート、
ータのタイミングチャート、
【図24】従来の周波数シンセサイザ装置の小数部計算
回路の構成図、
回路の構成図、
【図25】従来の周波数シンセサイザ装置の小数部計算
回路のタイミングチャートである。
回路のタイミングチャートである。
1 位相比較器 2 ローパスフィルタ 3 電圧制御発振器 4 可変分周器 5 分周比制御回路 6 分周比加算器 70,71 小数部計算回路 701 加算器 702〜707 遅延器 711〜716 遅延器 721,722 遅延器 80,81 アキュムレータ部 801〜804 アキュムレータ 811〜814 アキュムレータ 821〜824 アキュムレータ 831〜834 アキュムレータ 841〜844 アキュムレータ 851〜854 アキュムレータ 861〜864 アキュムレータ 10 遅延素子 20,21 周波数シンセサイザ装置 22 インバータ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 宮原 泰徳 神奈川県横浜市港北区綱島東四丁目3番1 号 松下通信工業株式会社内 (72)発明者 足立 寿史 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 高橋 尚志 大阪府高槻市幸町1番1号 松下電子工業 株式会社内 (72)発明者 児島 裕貴 大阪府高槻市幸町1番1号 松下電子工業 株式会社内 Fターム(参考) 5J106 PP03 QQ06 QQ09 QQ12 RR10 RR18 SS05
Claims (18)
- 【請求項1】 基準信号入力手段と位相比較器とローパ
スフィルタと電圧制御発振器と可変分周器とからなるP
LL回路と分周比制御回路とを具備し、前記分周比制御
回路は、前記可変分周器の分周比が時間的に変化しかつ
前記分周比の時間平均値が小数点以下の値を含むように
制御する回路であって、それぞれレジスタと加算器とで
構成された複数のアキュムレータと、前記加算器から発
生するキャリー信号を入力して2項係数を順次加算する
小数部計算回路と、前記小数部計算回路の出力と整数部
データを加算して前記可変分周器に前記分周比を設定す
る分周比加算器とを有し、前記分周比の時間平均値と基
準信号周波数の積に等しい周波数の信号を発生する周波
数シンセサイザ装置において、タイミングが異なる複数
のクロックで前記分周比制御回路を動作させる手段を備
えたことを特徴とする周波数シンセサイザ装置。 - 【請求項2】 前記分周比制御回路に、前記可変分周器
の出力をクロックとして1段目のアキュムレータのレジ
スタを動作させる手段と、前記可変分周器の出力を遅延
させた信号をクロックとして2段目以降のアキュムレー
タのレジスタを動作させる遅延器と、前記加算器の出力
を次段のアキュムレータの入力とする接続手段と、前記
可変分周器の出力をクロックとして動作する前記小数部
計算回路の遅延回路により前記キャリー信号を前段のキ
ャリー信号よりも1クロック多く遅延させる手段とを設
けたことを特徴とする請求項1に記載の周波数シンセサ
イザ装置。 - 【請求項3】 前記分周比制御回路に、前記基準信号を
クロックとして1段目のアキュムレータのレジスタを動
作させる手段と、前記可変分周器の出力をクロックとし
て2段目以降のアキュムレータのレジスタを動作させる
手段と、前記加算器の出力を次段のアキュムレータの入
力とする接続手段と、前記可変分周器の出力をクロック
として動作する前記小数部計算回路の遅延回路により前
記キャリー信号を前段のキャリー信号よりも1クロック
多く遅延させる手段とを設けたことを特徴とする請求項
1に記載の周波数シンセサイザ装置。 - 【請求項4】 前記分周比制御回路に、前記基準信号を
クロックとして前半のアキュムレータのレジスタを動作
させる手段と、前記可変分周器の出力をクロックとして
後半のアキュムレータのレジスタを動作させる手段と、
前記加算器の出力を次段のアキュムレータの入力とする
接続手段と、前記可変分周器の出力をクロックとして動
作する前記小数部計算回路の遅延回路により前記キャリ
ー信号を前段のキャリー信号よりも1クロック多く遅延
させる手段とを設けたことを特徴とする請求項1に記載
の周波数シンセサイザ装置。 - 【請求項5】 前記分周比制御回路に、前記可変分周器
の出力をクロックとして1段目のアキュムレータのレジ
スタを動作させる手段と、前記可変分周器の出力を遅延
させた信号をクロックとして2段目以降のアキュムレー
タのレジスタを動作させる遅延器と、前記レジスタの出
力を次段のアキュムレータの入力とする接続手段と、前
記可変分周器の出力をクロックとして動作する前記小数
部計算回路の遅延回路により全ての前記キャリー信号を
同じだけ遅延させる手段とを設けたことを特徴とする請
求項1に記載の周波数シンセサイザ装置。 - 【請求項6】 前記分周比制御回路に、前記基準信号を
クロックとして奇数段目のアキュムレータのレジスタを
動作させる手段と、前記可変分周器の出力をクロックと
して偶数段目のアキュムレータのレジスタを動作させる
手段と、前記レジスタの出力を次段のアキュムレータの
入力とする接続手段と、前記基準信号と前記可変分周器
の出力信号との2種類のクロックで動作する前記小数部
計算回路の遅延回路により前記キャリー信号の加算タイ
ミングを合わせる手段とを設けたことを特徴とする請求
項1に記載の周波数シンセサイザ装置。 - 【請求項7】 前記分周比制御回路に、前記基準信号を
クロックとして1段目のアキュムレータのレジスタを動
作させる手段と、前記可変分周器の出力をクロックとし
て2段目以降のアキュムレータのレジスタを動作させる
手段と、前記レジスタの出力を次段のアキュムレータの
入力とする接続手段と、前記可変分周器の出力をクロッ
クとして動作する前記小数部計算回路の遅延回路により
全ての前記キャリー信号を同じだけ遅延させる手段とを
設けたことを特徴とする請求項1に記載の周波数シンセ
サイザ装置。 - 【請求項8】 請求項1〜7のいずれかに記載の周波数
シンセサイザ装置を複数個備え、共通の基準信号から位
相の異なる副基準信号を発生して配分する手段を備えた
ことを特徴とする周波数シンセサイザ装置。 - 【請求項9】 請求項1〜8のいずれかに記載の周波数
シンセサイザ装置と送信部と受信部とを同一の半導体基
板上に集積化したことを特徴とする無線部装置。 - 【請求項10】 請求項1〜8のいずれかに記載の周波
数シンセサイザ装置または請求項9に記載の無線部装置
を備えたことを特徴とする移動無線機。 - 【請求項11】 基準信号入力手段と位相比較器とロー
パスフィルタと電圧制御発振器と可変分周器とからなる
PLL回路の前記可変分周器を制御する分周比制御回路
の1段目のアキュムレータに小数部データを入力し、前
記小数部データを各段のアキュムレータで順次加算して
キャリー信号を発生し、前記キャリー信号に基づいて2
項係数を順次生成加算して小数部を計算し、前記小数部
に整数部データを加算して、時間平均値が小数点以下の
値を含むように時間的に変化する分周比を求め、前記可
変分周器に前記分周比を設定し、前記時間平均値と基準
信号周波数の積に等しい周波数の信号を発生する周波数
シンセサイザ動作方法において、異なるタイミングのク
ロックで前記アキュムレータを動作させることを特徴と
する周波数シンセサイザ動作方法。 - 【請求項12】 前記可変分周器の出力をクロックとし
て1段目のアキュムレータのレジスタを動作させ、前記
可変分周器の出力を遅延させた信号をクロックとして2
段目以降のアキュムレータのレジスタを動作させ、前段
アキュムレータの加算器出力を入力して前記レジスタの
出力と加算し、前記可変分周器の出力をクロックとして
前記小数部計算回路の遅延回路を動作させ、前記キャリ
ー信号を前段のキャリー信号よりも1クロック多く遅延
させることを特徴とする請求項11に記載の周波数シン
セサイザ動作方法。 - 【請求項13】 前記基準信号をクロックとして1段目
のアキュムレータのレジスタを動作させ、前記可変分周
器の出力をクロックとして2段目以降のアキュムレータ
のレジスタを動作させ、前段アキュムレータの加算器出
力を入力して前記レジスタの出力と加算し、前記可変分
周器の出力をクロックとして前記小数部計算回路の遅延
回路を動作させ、前記キャリー信号を前段のキャリー信
号よりも1クロック多く遅延させることを特徴とする請
求項11に記載の周波数シンセサイザ動作方法。 - 【請求項14】 前記基準信号をクロックとして前半の
アキュムレータのレジスタを動作させ、前記可変分周器
の出力をクロックとして後半のアキュムレータのレジス
タを動作させ、前段アキュムレータの加算器出力を入力
して前記レジスタの出力と加算し、前記可変分周器の出
力をクロックとして前記小数部計算回路の遅延回路を動
作させ、前記キャリー信号を前段のキャリー信号よりも
1クロック多く遅延させることを特徴とする請求項11
に記載の周波数シンセサイザ動作方法。 - 【請求項15】 前記可変分周器の出力をクロックとし
て1段目のアキュムレータのレジスタを動作させ、前記
可変分周器の出力を遅延させた信号をクロックとして2
段目以降のアキュムレータのレジスタを動作させ、前段
アキュムレータのレジスタ出力を入力して前記レジスタ
の出力と加算し、前記可変分周器の出力をクロックとし
て前記小数部計算回路の遅延回路を動作させ、全ての前
記キャリー信号を同じだけ遅延させることを特徴とする
請求項11に記載の周波数シンセサイザ動作方法。 - 【請求項16】 前記基準信号をクロックとして奇数段
目のアキュムレータのレジスタを動作させ、前記可変分
周器の出力をクロックとして偶数段目のアキュムレータ
のレジスタを動作させ、前段アキュムレータのレジスタ
出力を入力して前記レジスタの出力と加算し、前記基準
信号と前記可変分周器の出力信号との2種類のクロック
で前記小数部計算回路の遅延回路を動作させて、前記キ
ャリー信号の加算タイミングを合わせることを特徴とす
る請求項11に記載の周波数シンセサイザ動作方法。 - 【請求項17】 前記基準信号をクロックとして1段目
のアキュムレータのレジスタを動作させ、前記可変分周
器の出力をクロックとして2段目以降のアキュムレータ
のレジスタを動作させ、前段アキュムレータのレジスタ
出力を入力して前記レジスタの出力と加算し、前記可変
分周器の出力をクロックとして前記小数部計算回路の遅
延回路を動作させ、全ての前記キャリー信号を同じだけ
遅延させることを特徴とする請求項11に記載の周波数
シンセサイザ動作方法。 - 【請求項18】 1つの基準信号を発生し、前記基準信
号から位相が異なる複数の副基準信号を生成し、前記副
基準信号を請求項1〜7のいずれかに記載の複数の周波
数シンセサイザ装置に分配することを特徴とする周波数
シンセサイザ動作方法。
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