KR101228395B1 - 자기-정정 위상-디지털 전달 함수를 갖는 위상-동기 루프 - Google Patents

자기-정정 위상-디지털 전달 함수를 갖는 위상-동기 루프 Download PDF

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Abstract

위상-동기 루프는 위상-디지털 변환기 부분 뿐만 아니라 신규한 정정 부분을 포함한다. 위상-디지털 변환기 (PDC) 부분은 제 1 위상 에러 워드들의 스트림을 출력한다. 신규한 정정 부분은 제 1 위상 에러 워드들을 수신하고, 루프 필터에 공급되는 제 2 위상 에러 워드들의 스트림을 생성한다. PDC 부분은 특정 불완전성들을 나타내는 위상-디지털 전달 함수를 갖는다. 제 1 예에서, 정정 부분은 제 1 위상 에러 워드들 사이의 평균 차이를 결정하고, 이 평균 차이를 사용하여 제 1 위상 에러 워드들을 정규화하여 지연 엘리먼트 전파 지연에서의 변화들로 인한 PDC 부분 전달 함수에서의 변화들을 정정한다. 제 2 예에서, 정정 부분은 PDC 부분 전달 함수에서의 이득 미스매치들을 종정한다. 제 3 예에서, 정정 부분은 PDC 부분 전달 함수에서의 오프셋 미스매치들을 정정한다.

Description

자기-정정 위상-디지털 전달 함수를 갖는 위상-동기 루프{PHASE-LOCKED LOOP WITH SELF-CORRECTING PHASE-TO-DIGITAL TRANSFER FUNCTION}
본 개시되는 실시형태들은 올 디지털 위상-동기 루프 (all digital phase-locked loop; ADPLL) 내의 위상-디지털 (PDC) 변환기의 전달 함수의 정정에 관한 것이다.
셀룰러 전화 수신기들 및 송신기들의 국부 발진기들에서의 사용을 포함하여 다수의 애플리케이션들에서 위상-동기 루프들이 사용된다. 과거에는, 셀룰러 전화기들에서 채용되는 그러한 위상-동기 루프들이 일반적으로 아날로그 회로로 구현되었다. 그러나, 보다 최근에는, 위상-동기 루프들의 디지털 구현들이 채용되어 왔다. 이들 위상-동기 루프들은 종종 올 디지털 위상-동기 루프 (All-Digital Phase-Locked Loop; ADPLL) 들이라 지칭된다. 예컨대 소위 위상-디지털 변환기 PLL (PDC ADPLL) 들 및 소위 시간-디지털 PLL (TDC ADPLL) 들을 포함하는 ADPLL 회로들의 여러 카테고리들이 존재한다.
도 1 (종래 기술) 은 TDC ADPLL (1) 의 고 레벨의 간략화된 개념 회로도이다. TDC ADPLL (1) 은 디지털 튜닝 워드들의 스트림을 출력하는 루프 필터 (2) 를 수반한다. 디지털 제어 발진기 (Digitally Controlled Oscillator; DCO) (3) 는 디지털 튜닝 워드를 수신하고, 디지털 튜닝 워드에 의해 주파수가 결정되는 대응하는 신호 (HCLK) 를 출력한다. 시간-디지털 변환기 (Time-to-Digital Converter; TDC) (4) 는 HCLK 신호 뿐만 아니라 레퍼런스 클럭 (FREF) 을 수신하고, 위상 에러 워드의 소수부를 출력한다. 위상 에러 워드는 FREF 신호와 HCLK 신호 사이의 위상 에러를 나타낸다. 누산기 (5) 는 위상 에러 워드의 정수부를 출력한다. 합산기 (6) 는 대응하는 정수부들과 소수부들을 합산하여 디지털 위상 에러 워드들의 스트림을 출력한다. 디지털 위상 에러 워드들의 스트림은 루프 필터 (2) 에 공급된다. 루프가 고정 (lock) 된 경우에, HCLK 의 위상이 레퍼런스 클럭 (FREF) 의 위상에 고정된다. TDC ADPLL 에 관한 부가적인 정보에 대해서는, Staszweski 등에 의한, IEEE Transactions on Circuits and Systems - Ⅱ, Vol. 53, No. 3, March 2006 의 명칭이 "1.3 V 20 ps Time-to-Digital Converter for Frequency Synthesis in 90-nm CMOS" 인 아티클을 참조한다.
도 2 (종래 기술) 는 도 1의 TDC (4) 의 회로도이다. TDC (4) 는 인버터들 (7) 의 체인, 플립-플롭들 (8) 의 연관된 세트, 디코더 (9), 및 자기-교정 정규화 회로 (10 내지 12) 를 포함한다. 도 3 (종래 기술) 은 TDC (4) 의 입력들에 공급될 때의 신호들 (FREF 및 HCLK) 을 예시하는 파형도이다. 도 4 (종래 기술) 는 인버터들 (7) 의 체인을 따라 대응하는 인버터들에 의해 출력되는 값들 (D1 내지 D10) 을 예시하는 파형도이다. 파형도에서 수직한 점선 (13) 에 의해 나타낸 시점에서, 플립-플롭들 (8) 의 세트는 신호 (FREF) 의 상승 에지에 의해 클러킹 (clock) 된다. 그 후, 다양한 인버터들의 값들이 디코더 (9) 에 워드 (Q(1:10)) 로서 병렬로 출력된다. 워드 (Q(1:10)) 는 FREF 의 상승 에지와 HCLK 의 상승 및 하강 에지들 사이의 시간 분리에 관한 정보를 포함한다. 6-비트 하강 시간 (Δtf) 및 6-비트 상승 시간 값 (Δtr) 을 출력하기 위해, 디코더 (9) 에 의해 워드 (Q(1:10)) 가 디코딩된다. 6-비트 하강 시간 값 (Δtf) 은 HCLK 의 하강 에지와 FREF 의 상승 에지 사이의 시간을 나타낸다. 6-비트 상승 시간 값 (Δtr) 은 HCLK 의 상승 에지와 FREF 의 상승 에지 사이의 시간을 나타낸다. 도 2에 나타낸 바와 같이, 값들 (Δtf) 은, 승산기 (12) 에 의해 정규화된 이후의, TDC 의 출력들 (OUT) 이다. 프로세스에서의 변화들로 인해 인버터 체인의 인버터들을 통한 지연들이 변화하는 경우에, 결과의 값들 (Δtr) 도 또한 변화할 것이고, 위상-디지털 변환 이득이 변화할 것이다. 따라서, TDC 는 프로세스, 전압, 및 온도 (PVT) 에서의 변화들에 대한 인버터 지연에서의 변화들을 고려하기 위해 자기-교정한다. 블록들 (10 및 11) 은 Δtr 값들의 스트림을 자기-교정하기 위해 승산기 (12) 에 공급되는 값들을 생성한다.
도 5 (종래 기술) 는 위상-디지털 변환기 올 디지털 위상-동기 루프 (Phase-to-Digital Converter All-Digital Phase-locked Loop; PDC ADPLL) 의 일 회로 토폴로지 (14) 의 간략화된 블록도이다. 일 PDC ADPLL 에서, 루프 필터 (15) 는 위상-디지털 변환기 (16) 로부터 부호를 갖는 수들을 수신한다. 그러나, 도 2의 TDC ADPLL 토폴로지는 Δtr 값들의 포지티브 및 네거티브 값들을 생성하지 않는다. 또한, PDC ADPLL 내의 루프 분주기 (17) 출력 (DIV_OUT) 의 주기는, 루프 분주기 (17) 가 분주하기 위해 사용하는 값에 따라, HCLK 의 주기보다 다수 배 (예컨대, 천 배) 더 길 수도 있다. DIV_OUT 의 전체 하이 펄스를 캡쳐링하기에 충분한 길이의 지연 체인을 제공하는 것은, 불가능하고 비현실적일 수도 있다. 또한, 도 2의 TDC ADPLL 에서 채용된 기술은 DCO 출력 신호 (HCLK) 를 인버터들의 체인에 공급하는 것을 수반한다. DCO 출력 신호 (HCLK) 가 4 ㎓ 와 같은 고주파수로 이루어진 경우에, HCLK 를 수신하는 지연 체인의 인버터들이 고주파수에서 스위칭하도록 이루어질 것이다. 인버터들이 상보형 논리 (CMOS) 인버터들인 경우에는, 회로의 전류 소비가 바람직하지 않게 클 것이다. 따라서, 도 2의 종래 기술은 바람직하지 않고, 여러 이유들로 PDC ADPLL 에서의 자기-교정을 위해 효과적으로 채용될 수 없다.
본 발명의 개요
위상-디지털 변환기 올 디지털 위상-동기 루프 (PDC ADPLL) 는 위상-디지털 변환기, 디지털 루프 필터, 디지털 제어 발진기 (DCO), 및 루프 분주기를 포함한다. 루프 분주기는, 시간에 걸쳐 프렉셔널 제수 값 (N.f) 으로 분주하도록 시그마-델타 변조기에 의해 제어되고, 여기서 N 은 정수부이고 f 는 소수부이다. 위상-디지털 변환기는 레퍼런스 신호 소스로부터 레퍼런스 클럭 신호 (XO) 를 수신하고, 루프 분주기로부터 피드백 신호 (DIV_OUT) 를 수신하며, 제 2 위상 에러 워드들의 스트림을 생성한다. 제 2 위상 에러 워드들의 스트림은 디지털 루프 필터에 공급된다. 위상-디지털 변환기는 위상-디지털 변환기 부분 뿐만 아니라 신규한 정정 부분을 포함한다. 위상-디지털 변환기 부분은 레퍼런스 신호 (XO) 및 피드백 신호 (DIV_OUT) 를 수신하고, 제 1 위상 에러 워드들의 스트림을 생성한다. 신규한 정정 부분은 제 1 위상 에러 워드들의 스트림을 수신하고, 신규한 프로세싱을 수행하며, 제 2 위상 에러 워드들의 스트림을 생성한다.
일 예에서, 위상-디지털 변환기 부분은 기울기를 나타내는 위상-디지털 전달 함수를 갖는다. 기울기는 위상-디지털 변환기 부분 내의 지연 라인 내의 지연 엘리먼트들의 전파 지연에서의 변화들에 의해 영향을 받는다. 일 경우에서, 지연 엘리먼트 전파 지연에서의 변화들은 PVT (프로세스, 및/또는 공급 전압, 및/또는 온도) 에서의 변화들로 인한 것이다. 신규한 정정 회로는 제 1 위상 에러 워드들의 스트림을 수신하고, 위상-디지털 변환기 부분 및 정정 부분이 함께, 기울기가 지연 엘리먼트 전파 지연에서의 변화들에 실질적으로 독립적인 전체 위상-디지털 전달 함수를 갖도록, 제 2 위상 에러 워드들의 스트림을 생성한다.
일 특정 구현에서, 정정 부분은 제 1의 제 1 위상 에러 워드들 (dTi-1) 및 제 2의 제 1 위상 에러 워드들 (dTi) 을 수신하는 디지털 로직에 상당하고, 루프 분주기가 제수 값 (N) 으로 분주하는 경우에서 제 1 위상 에러 워드들 중 하나가 생성되고, 루프 분주기가 제수 값 (N+1) 으로 분주하는 경우에서 제 1 위상 에러 워드들 중 다른 하나가 생성된다. 정정 회로는 dTi 와 dTi-1 사이의 차이를 결정하고, 이 차이를 사용하여 승수 값을 결정한다. 그 후, 정정 부분은, 결과의 제 2 위상 에러 워드들의 위상-디지털 전달 함수의 기울기가 정규화되고 지연 엘리먼트 전파 지연에서의 변화들에 실질적으로 독립적이도록, 승수 값을 사용하여 제 1 위상 에러 워드들을 정규화한다. 일 예에서, 피드백 신호 (DIV_OUT) 의 주기는 위상-디지털 변환기 부분의 전체 지연 라인을 통한 전파 지연 시간의 2 배보다 실질적으로 더 크다. PDC ADPLL 이 동작함에 따라, 정정 부분은, 위상-디지털 변환기 부분 및 정정 부분 함께의 전체 위상-디지털 전달 함수의 기울기가 실질적으로 일정하도록 승수 값을 조정한다.
다른 예에서, 위상-디지털 변환기 부분의 위상-전달 함수는 이득 미스매치 불완전성 (imperfection) 을 나타낸다. 정정 부분은, 위상-전달 함수의 제 1 부분의 전달 함수 기울기가 제 1 방식으로 조정되고 위상-디지털 함수의 제 2 부분의 전달 함수 기울기가 제 2 방식으로 조정되도록, 제 1 위상 에러 워드들의 제 1 세트를 제 1 위상 에러 워드들의 제 2 세트와 상이하게 프로세싱한다. 결과로, (위상-디지털 변환기 부분 및 정정 부분 함께의) 전체 위상-디지털 전달 함수가 이득 미스매치를 나타내지 않는다.
다른 예에서, 위상-디지털 변환기 부분의 위상-전달 함수는 오프셋 미스매치 불완전성을 나타낸다. 제 1 위상 에러 워드들의 스트림으로부터, 정정 부분은 오프셋의 크기를 결정하고, 그 후 (위상-디지털 변환기 부분 및 정정 부분 함께의) 전체 위상-디지털 전달 함수가 오프셋 미스매치를 나타내지 않도록, 오프셋의 결정된 크기에 의해 제 1 위상 에러 워드들 중 적절한 제 1 위상 에러 워드들을 조정한다. 일 특정 실시형태에서, 신규한 정정 부분은 지연 엘리먼트 변화들, 이득 미스매치들, 및 오프셋 미스매치들을 정정하는 순수한 디지털 로직에 상당하다.
전술한 바는 개요이고, 따라서, 필요에 의해, 세부사항의, 간략화, 일반화, 및 생략을 포함하며; 결국, 당업자는 본 개요가 예시적일 뿐이고 어떠한 방식으로도 한정하려는 취지가 없다는 것을 인식할 것이다. 청구의 범위에서 단독으로 정의되는, 여기서 설명되는 디바이스들 및/또는 프로세스들의 다른 양태들, 발명의 특징들, 및 장점들은 여기서 설명되는 비-한정적인 상세한 설명에서 명백하게 될 것이다.
도면의 간단한 설명
도 1 (종래 기술) 은 시간-디지털 변환기 올 디지털 위상-동기 루프 (Time-to-Digital Converter All-Digital Phase-Locked Loop; TDC ADPLL) 의 회로도이다.
도 2 (종래 기술) 는 도 1의 TDC ADPLL 내의 시간-디지털 변환기 (4) 의 더 상세한 회로도이다.
도 3 (종래 기술) 은 도 1의 TDC ADPLL 의 TDC (4) 의 입력들에 공급될 때의 신호들 (FREF 및 HCLK) 을 예시하는 파형도이다.
도 4 (종래 기술) 는 도 1의 TDC ADPLL 의 TDC (4) 의 동작을 예시하는 파형도이다.
도 5 (종래 기술) 는 위상-디지털 변환기 올 디지털 위상-동기 루프 (Phase-to-Digital Converter All-Digital Phase-Locked Loop; PDC ADPLL) 의 간략화된 블록도이다.
도 6은 일 신규한 양태에 따른 이동 통신 디바이스 (100) 의 일 특정한 타입의 매우 간략화된 고 레벨의 블록도이다.
도 7은 도 6의 RF 송수신기 집적 회로 (103) 의 더 상세한 블록도이다.
도 8은 RF 송수신기 집적 회로 (103) 의 국부 발진기 (106) 를 더 상세히 도시하는 회로도이다.
도 9a는 포지티브 위상 조건에서의 국부 발진기 (106) 내의 PFD (133) 의 동작을 예시하는 파형도이다.
도 9b는 네거티브 위상 조건에서의 국부 발진기 (106) 내의 PFD (133) 의 동작을 예시하는 파형도이다.
도 10은 도 8의 국부 발진기 (106) 내의 DLPDC (134) 가 어떻게 동작하는지를 예시하는 간략화된 회로도 및 연관된 파형도이다.
도 11은 국부 발진기 (106) 내의 PDC (126) 의 간략화된 블록도이다.
도 12는 신규한 정정 부분 (132) 이 DLPDC (134) 의 위상-디지털 전달 함수에서의 이득 변화들을 어떻게 정정하는지를 예시한다.
도 13a 및 도 13b는 신규한 정정 부분 (132) 을 통한 프로세싱의 플로우를 예시하는 플로우차트이다.
도 14는 신규한 정정 회로 (132) 가 (예컨대, PVT 변화들로 인한) 지연 엘리먼트 전파 지연에서의 변화들로 인한 DLPDC 위상-디지털 전달 함수에서의 변화들을 어떻게 정정하는지의 예를 나타낸다.
도 15는 도 14의 정정 동작을 예시하는 그래프이다.
도 16은 신규한 정정 부분 (132) 이 DLPDC 위상-디지털 전달 함수에서의 이득 미스매치 불완전성들을 어떻게 정정하는지를 예시한다.
도 17은 신규한 정정 회로 (132) 가 DLPDC 위상-디지털 전달 함수에서의 이득 미스매치 불완전성들을 어떻게 정정하는지의 예를 나타낸다.
도 18은 도 17의 정정 동작을 예시하는 그래프이다.
도 19는 신규한 정정 부분 (132) 이 DLPDC 위상-디지털 전달 함수에서의 오프셋 미스매치 불완전성들을 어떻게 정정하는지를 예시한다.
도 20은 DLPDC 위상-디지털 전달 함수에서의 오프셋 미스매치 불완전성들을 어떻게 정정하는지의 예를 나타낸다.
도 21은 도 20의 정정 동작을 예시하는 그래프이다.
도 22는 일 신규한 양태에 따른 방법의 간략화된 플로우차트이다.
상세한 설명
도 6은 일 신규한 양태에 따른 이동 통신 디바이스 (100) 의 일 특정한 타입의 매우 간략화된 고 레벨의 블록도이다. 이 예에서, 이동 통신 디바이스 (100) 는 코드 분할 다중 접속 (CDMA) 셀룰러 전화 통신 프로토콜을 사용하는 셀룰러 전화기이다. 셀룰러 전화기는 (여러 미도시된 다른 부분들 중에서) 안테나 (102) 및 2 개의 집적 회로들 (103 및 104) 을 포함한다. 집적 회로 (104) 는 "디지털 베이스밴드 집적 회로" 또는 "베이스밴드 프로세서 집적 회로" 라 호칭된다. 집적 회로 (103) 는 RF 송수신기 집적 회로이다. RF 송수신기 집적 회로 (103) 는 송신기 뿐만 아니라 수신기를 포함하기 때문에 "송수신기" 라 호칭된다.
도 7은 도 6의 RF 송수신기 집적 회로 (103) 의 더 상세한 블록도이다. 수신기는 "수신 체인" (105) 이라 호칭되는 것 뿐만 아니라 국부 발진기 (LO) (106) 를 포함한다. 셀룰러 전화기가 수신하고 있는 경우에, 안테나 (102) 를 통해 고주파수 RF 신호 (107) 가 수신된다. 신호 (107) 로부터의 정보는 듀플렉서 (108), 매칭 네트워크 (109), 및 수신 체인 (105) 을 통과한다. 신호 (107) 는 저잡음 증폭기 (LNA) (110) 에 의해 증폭되고, 믹서 (111) 에 의해 주파수 하향-변환된다. 결과의 하향-변환된 신호는 베이스밴드 필터 (112) 에 의해 필터링되고, 디지털 베이스밴드 집적 회로 (104) 에 전달된다. 디지털 베이스밴드 집적 회로 (104) 내의 아날로그-디지털 변환기 (113) 는 신호를 디지털 형태로 변환하고, 결과의 디지털 정보는 디지털 베이스밴드 집적 회로 (104) 내의 디지털 회로에 의해 프로세싱된다. 디지털 베이스밴드 집적 회로 (104) 는, 국부 발진기 출력 (114) 상에서 믹서 (111) 에 공급되는 국부 발진기 신호 (LO) 주파수를 제어함으로써 수신기를 튜닝한다.
셀룰러 전화기가 송신하고 있는 경우에, 송신될 정보는 디지털 베이스밴드 집적 회로 (104) 내의 디지털-아날로그 변환기 (115) 에 의해 아날로그 형태로 변환되고, "송신 체인" (116) 에 공급된다. 베이스밴드 필터 (117) 는 디지털-아날로그 변환 프로세스로 인한 노이즈를 필터링 아웃 (filter out) 한다. 그 후, 국부 발진기 (119) 의 제어 하에서 믹서 블록 (118) 은 신호를 고주파수 신호로 상향-변환한다. 드라이버 증폭기 (120) 및 외부 전력 증폭기 (121) 는 고주파수 신호를 증폭하여 안테나 (102) 를 구동시켜서 안테나 (102) 로부터 고주파수 RF 신호 (122) 가 송신되도록 한다.
도 8은 국부 발진기 (106) 를 더 상세히 도시하는 회로도이다. 국부 발진기 (106) 는 수정 발진기 (123) 및 PDC (Phase-to-Digital) ADPLL (All-Digital Phase-Locked Loop) (124) 을 포함한다. 디지털 베이스밴드 집적 회로 (104) 는, RF 송수신기 집적 회로 (103) 에 제어 정보를 전송함으로써, 국부 발진기 출력 신호 (LO) 의 주파수를 제어한다. 제어 정보는 프렉셔널 F 제수 값 (N.f) 을 결정한다. 도 8의 화살표 (125) 는 이 제어 정보의 전달을 나타내고, 제어 정보가 전달되는 특정한 접속을 나타내지는 않는다. 예컨대, 제어 정보는 다른 정보와 함께 직렬 버스에 걸쳐 집적 회로 (104) 로부터 집적 회로 (103) 로 통신될 수도 있다.
PDC ADPLL (124) 은 위상-디지털 변환기 (PDC) (126), 디지털 루프 필터 (127), 디지털 제어 발진기 (DCO) (128), 루프 분주기 (129), 및 시그마-델타 변조기 (130) 를 포함한다. 이어서, PDC (126) 는 위상-디지털 변환기 부분 (131) 및 정정 부분 (132) 을 포함한다. PDC 부분 (131) 은 위상-주파수 검출기 (PFD) (133) 및 지연 라인 위상-디지털 변환기 (DLPDC) (134) 를 포함한다. DCO (128) 는 8-비트 디지털 튜닝 워드들의 스트림을 수신한다. 소정의 시간에서, DCO (128) 에 의해 수신된 디지털 튜닝 워드는 DCO (128) 에 의해 출력되는 국부 발진기 출력 신호 (LO) 의 주파수를 결정한다. 이 예에서, 국부 발진기 신호 (LO) 는 4 ㎓ 범위 내의 디지털 신호이다.
루프 분주기 (129) 는, 라인들 (135) 을 통해 시그마-델타 변조기 (130) 로부터 수신된 다중-비트 디지털 제수 값에 의해 단일-비트 국부 발진기 신호를 분주하고, 결과의 하향-분주된 단일-비트 신호 (DIV_OUT) 를 도체 (136) 상에 그리고 PFD (133) 의 제 2 입력 (137) 에 출력한다. 시그마-델타 변조기 (130) 는, 시간에 걸쳐 LO 의 주파수가 프렉셔널 F 값 (N.f) 에 의해 분주되도록, 시간에 걸쳐 정수 값 (N) 으로부터 다음의 정수 (N+1) 로 제수 값을 변화시킨다. 프렉셔널 F 값 "N.f" 에서 "N" 은 정수를 나타내고, 프렉셔널 값에서 ".f" 는 소수 값을 나타낸다. 상술된 바와 같이, 루프 분주기가 분주하기 위해 사용하는 프렉셔널 값 (N.f) 은 디지털 베이스밴드 집적 회로 (104) 로부터 수신된 이후에 국부 발진기 (106) 에 알려진다.
PDC 부분 (131) 은 PFD (133) 의 제 1 입력 (138) 상에서 수정 발진기 (123) 로부터 레퍼런스 클럭 신호 (XO) 를 수신하고, PFD (133) 의 제 2 입력 (137) 상에서 DIV_OUT 신호를 또한 수신한다. PDC 부분 (131) 은 도체들 (139) 상으로 제 1 위상 에러 워드들 (dTi) 의 스트림을 출력한다. 이 예에서, 각각의 제 1 위상 에러 워드는 8-비트 디지털 값이고, 그 제 1 비트는 부호 비트이다. 부호 비트는 입력 (137) 상의 DIV_OUT 신호의 위상에 대한 입력 (138) 상의 XO 신호의 위상을 나타낸다. 위상 에러 워드의 나머지 7 개의 비트들은 2 개의 신호들이 서로에 대해 위상이 다른 정도를 나타내는 수이다.
신규한 정정 부분 (132) 은 제 1 위상 에러 워드들 (dTi) 의 스트림을 수신하고, 제 2 위상 에러 워드들 (dTi_corr) 의 스트림을 출력한다. 각각의 제 2 위상 에러 워드는 또한 8-비트 디지털 값이고, 그 제 1 비트는 부호 비트이다. 신규한 정정 부분 (132) 의 동작이 이하의 설명에서 더 상세히 설명된다.
디지털 루프 필터 (127) 는 제 2 위상 에러 워드들 (dTi_corr) 의 스트림을 수신하고 필터링된 값들의 스트림을 출력한다. 디지털 루프 필터 (127) 에 의해 수신된 각각의 제 2 위상 에러 워드에 대해 하나의 그러한 값이 디지털 루프 필터 (127) 로부터 출력된다. 디지털 루프 필터 (127) 에 의해 출력된 값들은 여기서 디지털 튜닝 워드들이라 지칭된다.
PDC (126), 디지털 루프 필터 (127), DCO (128), 및 루프 분주기 (129) 는 함께, DIV_OUT 의 위상이 레퍼런스 클럭 신호 (XO) 의 위상에 대하여 고정되도록 위상-동기 루프로서 기능한다. DIV_OUT 의 주파수 (F2) 는 레퍼런스 클럭 신호 (XO) 의 주파수와 동일하다. 본 예에서, 레퍼런스 클럭 신호 (XO) 의 주파수는 20 ㎒ 이다. 루프 분주기 (129) 가 프렉셔널 F 값 (N.f) 으로 주파수-분주하기 때문에, 국부 발진기 출력 신호 (LO) 의 주파수는 F2*(N.f) 이다. 예컨대, N.f 가 200.1 이고 F2 가 20 ㎒ 인 경우에, LO 의 주파수 (F1) 는 4.002 ㎓ 이다.
도 9a는 PFD (133) 의 동작을 예시하는 파형도이다. PFD (133) 는 3 개의 디지털 신호들 (UP, DN, 및 S) 을 출력한다. 신호 (UP) 는 레퍼런스 클럭 신호 (XO) 의 상승 에지 시에 하이로 천이한다. 신호 (DN) 는 DIV_OUT 신호의 상승 에지 시에 하이로 천이한다. 신호들 (UP 및 DN) 양자가 하이로 어썰팅 (assert) 된 직후에, 신호들 (UP 및 DN) 양자가 비동기로 로우로 천이하게 된다. UP 및 DN 신호들은 DLPDC (134) 에 통신된다. 신호 (S) 는 부호 신호이다. DIV_OUT 신호가 하이로 천이하기 이전에 레퍼런스 클럭 신호 (XO) 가 하이로 천이하는 경우에, 부호 신호 (S) 는 디지털 0 이고, 그렇지 않은 경우에 부호 신호 (S) 가 디지털 1 이다.
도 10은 DLPDC (134) 가 UP 및 DN 신호들을 제 1 위상 에러 워드 (dTi) 로 어떻게 변환하는지를 예시하는 간략화된 회로도 및 연관된 파형도이다. DLPDC (134) 는 멀티플렉서들 (140, 141) 의 쌍, 지연 엘리먼트의 체인 (142), 순차적인 논리 엘리먼트들의 세트 (143), 및 인코더 (144) 를 포함한다. 지연 엘리먼트들의 체인 (142) 은 지연 라인이라 또한 지칭된다. 예시된 예에서의 지연 엘리먼트들은 인버터들이다. 예시된 예에서의 순차적인 논리 엘리먼트들은 플립-플롭들이다. 도 9a에 예시된 인입하는 신호들 (XO 및 DIV_OUT) 의 포지티브 위상 상황을 고려한다. XO 의 제 1 상승 에지는 신호 (UP) 가 로우로부터 하이로 천이하게 한다. 부호 신호 (S) 는 디지털 논리 로우이다. 따라서, 신호 (UP) 의 로우-하이 천이는 멀티플렉서 (140) 를 통해 전달되고, 지연 라인 (142) 에 신호 (D) 로서 도입된다. 상승 에지는 지연 라인을 통해 좌로부터 우로 전파한다. "제 1 시간" 이라고 명명된 상측의 2 개의 파형들은, 상승 에지가 지연 라인의 3 개의 인버터들을 통해 전파한 제 1 시간을 나타낸다. "제 2 시간" 이라고 명명된 다음의 2 개의 파형들은, 상승 에지가 지연 라인의 더 많은 인버터들을 통해 전파한 나중의 시간을 나타낸다. 다음으로, 도 9a의 위상 예에서 DIV_OUT 신호가 하이로 천이한다. 그 로우-하이 천이는 DN 신호가 로우로부터 하이로 천이하게 한다. 도 10에 나타낸 바와 같이, DN 신호는 멀티플렉서 (141) 를 통해 플립-플롭들 (143) 의 클럭 입력 리드들 상에 신호 (L) 로서 공급된다. 모든 플립-플롭들은 신호 (L) 의 상승 에지 시에 동시에 데이터를 캡쳐링하기 위해 클러킹된다. 하나의 플립-플롭의 데이터 입력 (D) 이 지연 라인 내의 인버터 출력들의 각각의 하나의 인버터 출력에 커플링되기 때문에, 플립-플롭들은, UP 의 상승 에지가 L 신호의 상승 에지가 발생하기 이전에 지연 라인 (142) 아래로 얼마나 멀리 이동했는지를 나타내는 정보를 캡쳐링한다. "제 3 시간" 이라 명명된 아래의 2 개의 파형들은, 플립-플롭들이 클러킹되게 하는, 신호 (L) 가 하이로 천이하는 시간을 나타낸다. 화살표 (145) 는, 신호 (L) 의 상승 에지가 발생하기 이전에 신호 (D) 의 로우-하이 파면 (wavefront) 이 지연 라인 아래로 얼마나 멀리 이동했는지를 나타낸다. 인코더 (144) 는 부호 신호 (S) 와 함께 플립-플롭들 (143) 의 출력들을 수신하고, 그 정보를 8-비트의 부호를 갖는 제 1 위상 에러 워드 (dTi) 로 인코딩한다.
도 9b는 DIV_OUT 신호가 하이로 천이한 이후에 레퍼런스 클럭 신호 (XO) 가 하이로 천이하는 경우의 PFD (133) 의 동작을 예시하는 파형도이다. 도 9a의 예에서와 같이, PFD (133) 는 DIV_OUT 신호의 상승 에지 시에 신호 (DN) 를 하이로 어썰팅하고, 레퍼런스 클럭 신호 (XO) 의 상승 에지 시에 신호 (UP) 를 하이로 어썰팅한다. 또한, 도 9a의 예에서와 같이, 신호들 (UP 및 DN) 양자가 하이로 어썰팅된 직후에, 신호들 (UP 및 DN) 양자가 비동기로 로우로 천이하게 된다. 그러나, 도 9b의 예에서, 신호 (DIV_OUT) 이후에 신호 (XO) 가 하이로 천이하기 때문에, 부호 신호 (S) 는 디지털 하이 값을 갖는다. 따라서, 멀티플렉서 (140) 는 DN 신호를 지연 라인 (142) 에 신호 (D) 로서 공급하고, 멀티플렉서 (141) 는 UP 신호를 플립-플롭들 (143) 의 클럭 입력 리드들 상에 신호 (L) 로서 공급한다. 도 9a 및 도 9b의 예들에서의 XO 및 DIV_OUT 신호들의 상대 위상들이 상이함에도, 도 9a 및 도 9b의 D 및 L 파형들은 유사하게 보인다는 것을 주의한다. 따라서, D 신호의 로우-하이 천이는, 도 9a의 예에서, 신호 (L) 의 로우-하이 천이가 발생하기 이전에, 지연 라인 (142) 아래로 도 9b의 예에서와 동일한 거리를 이동한다. 그러나, 도 9b의 예에서, 부호 신호 (S) 의 값은 도 9a의 예에서 디지털 로우였던 것과 반대로 디지털 하이이다.
도 11은 부호를 갖는 제 1 위상 에러 워드 (dTi) 의 표현을 도시하는 PDC (126) 의 간략화된 블록도이다.
도 10의 지연 라인 (142) 의 지연 엘리먼트를 통한 지연은 항상 일정하지 않고 여러 이유들 중 임의의 하나의 이유로 인해 변화할 수도 있다. 지연은 프로세스, 공급 전압, 및/또는 동작 온도 (PVT) 에 대해 변화할 수도 있다. 지연 엘리먼트 지연들의 수에 의하여 위상-디지털 변환기 부분 (131) 에 의해 신호들 (XO 및 DIV_OUT) 사이의 위상이 측정되기 때문에, 지연 엘리먼트를 통한 전파 지연이 변화하는 경우에는, DIV_OUT 신호에 대해 XO 의 실제 위상이 일정하게 유지되는 경우에도, 위상-디지털 변환기 부분 (131) 으로부터의 출력으로서의 dTi 제 1 위상 에러 워드가 변화할 것이다.
도 12는 DLPDC (134) 의 위상-디지털 전달 함수를 dTi 라 명명된 라인 (146) 으로서 예시한다. XO 신호 대 DIV_OUT 신호의 위상이 증가함에 따라, DLPDC (134) 로부터 출력되는 디지털 값 (dTi) 도 증가한다. 라인 (146) 에 의해 나타낸 전달 함수는 선형적이다. 불행히도, 온도에서의 변화는 전달 함수 라인 (146) 의 기울기를 변화시킬 수 있다. 전달 함수 기울기 (기울기는 "이득" 이라고도 또한 지칭된다) 에서의 그러한 변화들은 바람직하지 않고, PDC ADPLL 의 동작을 바람직하지 않은 방식들로 변화시킬 수 있다. 예컨대, 이득에서의 변화는 위상-동기 루프의 대역폭을 변화시킬 수도 있고, 따라서 ADPLL 의 고정-시간 (time-to-lock) 을 변화시킬 수도 있다. 다양한 통신 프로토콜들은 수신기 국부 발진기 (106) 의 ADPLL 의 고정-시간에 대해 상이한 요구조건들을 부여한다. 이러한 및 다른 이유들로, 위상-디지털 전달 함수의 이득이 가능한 적절하게 PVT 에 대해 가능한 일정한 것이 바람직하다.
일 신규한 양태에 따르면, 신규한 정정 부분 (132) 이 제공된다. 신규한 정정 부분 (132) 은, 위상-디지털 변환기 (126) 의 전체 위상-디지털 전달 함수의 기울기가 실질적으로 일정하게 유지되도록, 제 1 위상 에러 워드들 (dTi) 의 스트림에 대해 기능을 수행하여, 그 스트림을 제 2 위상 에러 워드들 (dTi_corr) 의 스트림으로 변환한다. PVT 에서의 변화들이 지연 라인 (142) 에서 전파 지연 변화들을 야기하더라도, 제 2 위상 에러 워드들의 기울기가 항상 동일한 기울기를 갖도록, 제 1 위상 에러 워드들의 스트림의 위상-디지털 전달 함수의 기울기가 정규화되어 정규화된 기울기 (147) 를 갖는다. 정정된 제 2 위상 에러 워드들의 위상-디지털 전달 함수는 라인 (147) 에 의해 도 12에 나타낸다.
도 13a 및 도 13b는 정정 부분 (132) 에 의해 수행되는 동작들을 예시한다. 도 13a에서, 프로세싱 블록 (201) 으로의 화살표 (200) 에 의해 나타낸 바와 같이, dTi 제 1 위상 에러 워드들의 스트림이 DLPDC (134) 로부터의 출력으로서 수신된다. 수신된 각각의 dTi 값에 대해, 대응하는 N.f 루프 분주기 값이 존재한다. N.f 값의 소수부 (f) 가 0.5 보다 더 큰 경우에, 값 (N0) 이 정수부 (N) 로 설정되며, 값 (k) 이 소수 f 부분으로 설정된다. 반면에, N.f 의 소수부 (f) 가 0.5 미만인 경우에, 값 (N0) 이 정수 (N+1) 로 설정되고, 값 (k) 이 값 (1-f) 으로 설정된다. 각각의 dTi 제 1 위상 에러 워드가 수신됨에 따라, 대응하는 값들 (N0 및 k) 이 결정된다.
다음으로, dTi 제 1 위상 에러 워드가 네거티브 값인 경우에, 화살표 (202) 에 의해 나타낸 바와 같이 프로세싱은 승산 기능 (203) 으로 진행하고, 그렇지 않고 dTi 위상 에러 워드가 0 또는 포지티브인 경우에, 화살표 (204) 에 의해 나타낸 바와 같이 프로세싱은 승산 기능 (205) 으로 진행한다. 표기 dTi 는 제 1 위상 에러 워드를 나타내고, 반면에 표기 dTi-1 은 이전에 생성된 제 1 위상 에러 워드를 나타낸다.
dTi 위상 에러 워드가 네거티브인 경우에, 그리고 이전의 dTi-1 이 네거티브가 아닌 경우에, 승수 값 (M1) (206) 은 변화되지 않는다. 화살표 (202) 에 의해 나타낸 바와 같이 승산 기능 (203) 으로 인입하는 dTi 위상 에러 워드는 M1 과 승산되고, 화살표 (207) 에 의해 나타낸 바와 같이, 그 결과는 멀티플렉싱 기능 (208) 으로 공급된다. 따라서, dTi 위상 에러 워드는 멀티플렉싱 기능 (208) 의 출력에 공급되고, 화살표 (209) 상의 값 (dTi_norm) 이 된다.
그러나, dTi 위상 에러 워드가 네거티브이고 이전의 dTi-1 위상 에러 워드도 또한 네거티브인 경우에, 승수 값 (M1) 은 업데이트된다. dTi 와 이전의 dTi-1 사이의 차이가 결정된다. 프로세싱 블록 (210) 에서, 최종 10 개의 그러한 차이들의 러닝 (running) 평균이 유지된다. 화살표 (211) 에 의해 나타낸 바와 같이 러닝 평균은 프로세싱 블록 (212) 에 공급된다. 블록 (212) 에서, 승수 (M1) 는 러닝 평균의 역을 취하고 그 후 그 역을 값 (k) 과 승산함으로써 결정된다.
따라서, 점선 (146) 상에 배치된 도 12의 네거티브 dTi "디지털 출력" 값에 대해, 결과의 dTi_norm 값이 위상-디지털 전달 함수 라인 (147) 상에 있도록, 도 12의 그래프에서의 수직 차원으로 dTi 값이 이동되도록 네거티브 값이 승수 (M1) 와 승산된다. 유사하게, 결과의 dTi-1_norm 값이 위상-디지털 전달 함수 라인 (147) 상에 있도록, 도 12의 그래프에서의 수직 차원으로 dTi-1 값이 이동되도록 이전의 네거티브 dTi-1 값이 또한 승산된다. 오프셋 미스매치가 존재하지 않는 경우에 (오프셋 미스매치는 이하 설명된다), dTi_norm 값들 (dTi_norm 및 dTi-1_norm) 은, 변화되지 않으면서 도 13b의 동작들을 간단하게 통과하고, 정정된 dTi_corr 및 dTi-1_corr 제 2 위상 에러 워드들로서 도 13b의 프로세싱으로부터 출력된다.
PVT 지연 정규화 이면의 원리는, DCO 출력 주파수 (F1) 가 고정되고 PLL 이 고정 상태에 있는 경우에 100만 당 약 0.1 부분들에 실질적으로 고정되며, 이는 PVT 변화들로 인한 지연 엘리먼트 지연에서의 변화들에 대해 사실로 유지된다. 따라서, DCO 주기 (TDCO) 는 고정되고, N.f 를 레퍼런스 클럭 (XO) 의 알려진 주기와 승산함으로써 결정될 수 있다. 따라서 이하의 식 1 의 관계는 참이다. 식 1에서, Ni 는, dTi 가 측정되었을 때 루프 분주기 (129) 가 분주하기 위해 사용하였던 제수 값 (N) 을 나타낸다.
Figure 112010050195768-pct00001
(식 1)
식의 좌측의 단위들은 지연 엘리먼트 지연들이다. 식의 우측의 단위들은 초이다. 따라서, 식 1 은 PLL 이 동작하고 있을 때의 위상-디지털 변환기 (126) 내의 지연 엘리먼트의 초 단위의 지연을 결정하기 위해 사용될 수 있다. 또한, (dTi - dTi-1) 은 지연 엘리먼트 지연에 비례한다. (dTi - dTi-1) 이 지연 엘리먼트 지연에 비례한다는 것이 인지되면, 지연 엘리먼트 지연에서의 변화들을 고려하도록 dTi 측정들을 정규화하기 위해 값 (dTi - dTi-1) 이 사용될 수 있다는 것이 인지된다. 따라서, 도 13a의 프로세스 플로우에서, 각각의 네거티브 dTi 값은 값 (dTi - dTi-1) 에 의해 효과적으로 나누어진다. 제 2 위상 에러 워드들의 정정된 스트림의 실제 기울기는, 제 2 위상 에러 워드들의 스트림의 기울기가 지연 엘리먼트 전파 지연에서의 변화들에 따라 변화하지 않는 것을 보장하는 것만큼 중요하지는 않다. 따라서, (dTi - dTi-1) 의 러닝 평균의 역을 값 (k) 과 승산함으로써 프로세싱 블록 (212) 에서 승산 값 (M1) 을 결정하는 것은 선택적이다. 값 (k) 은 결과의 정규화된 전달 함수의 기울기에 영향을 미친다.
도 14는 신규한 정정 회로 (132) 가 PVT 지연 정규화를 어떻게 수행하는지를 예시하는 예를 설명한다. 인버터 지연이 15 피코초인 제 1 PVT 조건에 대해, dTi 제 1 위상 에러 워드들의 제 1 쌍이 DLPDC (134) 에 의해 측정된다. 제 1 dTi 제 1 위상 에러 워드는 루프 분주기 (129) 가 N 으로 분주한 것이다. 제 1 dTi 제 1 위상 에러 워드는 10 이다. 제 1 위상 에러 워드들의 제 2 dTi-1 은 루프 분주기 (129) 가 N+1 로 분주한 것이다. 제 2 dTi-1 제 1 위상 에러 워드는 -5 이다. 이들 2 개의 dTi 위상 에러 워드들은 위상-디지털 전달 함수 라인의 제 1 기울기를 나타낸다. 도 15에서, 라인 (148) 은 이 제 1 기울기를 예시한다.
도 13a의 프로세싱이 선행되는 경우에, dTi 및 dTi-1 값들의 각각은, 분모에 (dTi - dTi-1) 을 갖는 승수 (M1) 와 승산된다. 도 14의 예에서, 승수 (M1) 는 0.06 이다. 승산은 각각 0.6 및 - 0.3 의 dTi_norm 및 dTi-1_norm 값들을 생성한다. dTi_norm 값들의 쌍은 위상-디지털 전달 함수 라인의 정규화된 기울기를 나타낸다. 도 15에서, 라인 (149) 은 이 정규화된 기울기를 예시한다. 제 1 위상 에러 워드들의 스트림이 이득 미스매치 또는 오프셋 미스매치 불완전성들을 나타내지 않는 경우에, 도 13b의 프로세싱은 dTi_norm 및 dTi-1_norm 값들을 변화시키기 않으며, dTi_norm 및 dTi-1_norm 값들은 프로세싱을 통과하고, 디지털 루프 필터 (127) 에 공급되는 바와 같이 제 2 위상 에러 워드들 (dTi_corr 및 dTi-1_corr) 의 쌍이 된다. 프로세싱 단계 (212) 에서, 승수 값이 k와 승산함으로써 결정되는 경우에, 도 14의 예에서, 제 2 위상 에러 워드들의 스트림의 기울기는 1/TDCO 로 주어진다.
다음으로, 도 14의 예에서, 인버터 지연을 25 피코초로 변화하게 하는 PVT 조건들에서의 변화가 존재한다. 제 1 위상 에러 워드들의 제 2 쌍은 DLPDC (134) 로부터 출력된다. 도 14의 예에서, 이들 dTi 및 dTi-1 값들은 20 및 11 이다. 제 1 위상 에러 워드들의 제 2 쌍은 위상-디지털 전달 함수 라인의 제 2 기울기를 나타낸다. 도 15에서, 라인 (150) 은 이 제 2 기울기를 예시한다. 도 13a의 프로세싱이 선행하는 경우에, M1 승수는 0.1 이다. 결과의 dTi_norm 및 dTi-1_norm 값들은 각각 2 및 1.1 이다. 따라서, dTi_norm 값들의 제 2 쌍은, dTi_norm 값들의 제 1 쌍에서와 동일한 기울기 (라인 (149) 의 1/TDCO) 를 나타내는 것으로 보여진다. 따라서, 신규한 정정 부분 (132) 은, PVT 변화들로 인한 지연 라인 (142) 의 지연 엘리먼트들의 지연들에서의 변화들로 인한 위상-디지털 전달 함수 이득에서의 변화들을 정정한다.
PVT 변화들로 인한 위상-디지털 이득 변화들에 부가하여, 신규한 정정 부분 (132) 이 정정하는 다른 타입의 위상-디지털 전달 함수 불완전성들이 존재한다. 도 16은 "이득 미스매치" 라 지칭되는 불완전성의 타입을 예시한다. DLPDC (134) 로부터 유래하는 값들 (dTi) 의 위상-디지털 전달 함수는 네거티브 dTi 값들에 대한 제 1 이득 (151) 을 나타낼 수도 있지만, 포지티브 dTi 값들에 대한 제 2 이득 (152) 을 나타낼 수도 있다. 도 16에서, 151 로 명명된 점선의 좌측 부분은 152 로 명명된 점선의 우측 부분에서보다 더 가파른 기울기를 갖는다. 신규한 정정 부분 (132) 은, 전체 위상-디지털 전달 함수 위상-디지털 변환기 (126) 가 단일의 이득 (153) 을 갖도록, 위상-디지털 전달 함수를 정정한다.
정정 부분 (132) 이 도 16의 이득 미스매치 조건을 어떻게 정정하는지가 도 13a에서 설명된다. 네거티브 dTi 제 1 위상 에러 워드들은 프로세싱 (213) 에 의해 정정되는 반면에, 포지티브 dTi 제 1 위상 에러 워드들은 프로세싱 (214) 에 의해 정정된다. 화살표 (204) 는 0 또는 포지티브인 dTi 값들의 플로우를 예시한다. 승산 프로세스 (205) 에 진입하는 dTi 제 1 위상 에러 워드는, 화살표 (215) 에 의해 나타낸 바와 같이, 정규화된 dTi 값이 멀티플렉싱 기능 (208) 으로 공급되도록, 승수 값 (M2) 에 의해 승산된다. dTi 값이 0 또는 포지티브인 상황에서, 멀티플렉싱 기능 (208) 은 "0" 입력을 승산 함수 출력에 커플링시킨다. 따라서, dTi 위상 에러 워드는 멀티플렉싱 기능 (208) 에 공급되고, 화살표 (209) 상의 값 (dTi_norm) 이 된다. dTi 및 이전의 dTi-1 이 0 또는 포지티브인 경우에만, 승수 값 (M2) 이 블록들 (216 및 217) 의 프로세스를 통해 업데이트된다. 따라서, 프로세싱 (213) 에서, 네거티브 dTi 값들이 제 1 승수 (M1) 에 의해 정규화되는 반면에, 프로세싱 (214) 에서, 포지티브 dTi 값들이 제 2 승수 (M2) 에 의해 정규화되는 것이 보여진다. 상이한 승수 값들은 도 16의 점선의 좌측 및 우측 부분들 (151 및 152) 의 기울기들을 상이하게 조정하도록 기능하여, 정정된 이들 양자가 동일한 기울기를 갖도록 한다.
도 17은 이득 미스매치를 정정하는 정정 부분 (132) 의 예를 설명한다. 포지티브 dTi 값들의 제 1 쌍 (10 및 1) 에 대해, 도 13a의 우측 부분의 프로세싱 (214) 은 0.1 의 승수 값 (M2) 을 결과로 갖는다. 따라서, 전달 함수의 기울기는 1/TDCO 로 조정된다. 도 18은 이 조정을 화살표 (154) 로 예시한다. 네거티브 dTi 값들의 제 2 쌍 (-1 및 -11) 에 대해, 도 13a의 좌측 부분의 프로세싱 (213) 은 0.09 의 승산 값 (M1) 을 결과로 갖는다. 따라서, 전달 함수의 기울기는 1/TDCO 로 조정된다. 도 18은 이 조정을 화살표 (155) 로 예시한다. 정정 이후에, 전체 위상-디지털 변환기 (126) 의 위상-디지털 전달 함수의 포지티브 및 네거티브 부분들 양자는 동일한 기울기를 갖는다는 것을 주의한다.
도 19는 신규한 정정 부분 (132) 이 정정하는 위상-디지털 전달 함수 불완전성의 다른 타입을 예시한다. 이 타입의 불완전성은 오프셋 미스매치라 지칭된다. 오프셋 미스매치에 대한 정정은 도 13b에 나타낸 프로세싱 (218) 에 의해 수행된다.
도 13b에서, 블록들 (219 내지 222) 에 의해 나타낸 프로세싱은 수직 오프셋 미스매치의 크기 (C) 를 측정한다. 현재의 dTi_norm 값이 N0 이고, dTi_norm 및 이전의 dTi-1_norm 이 판정 블록 (219) 에서 결정되는 바와 같이 동일한 부호들을 갖는 경우에, 프로세싱은 프로세싱 (220) 으로 진행한다. 그러나, dTi_norm 및 이전의 dTi-1_norm 이 상이한 부호들을 갖는 경우에, 프로세싱은 프로세싱 (221) 으로 진행한다. 프로세싱 (222) 은 수직 오프셋의 크기 (C) 를 결정한다. dTi_norm 이 프로세싱 (223) 에 의해 결정되는 바와 같이 포지티브인 경우에, 프로세싱 (224) 에서 dTi_norm 에 오프셋 값 (C) 을 부가함으로써, 수직 오프셋 값 (C) 은 dTi_norm 값들로부터 효과적으로 감산된다. 결국, 이는, 전달 함수의 포지티브 부분 (156) (도 19 참조) 을 네거티브 부분 (157) 과 정렬하도록 아래로 이동시키게 된다. 도 13b의 프로세싱 (222) 에 의해 결정된 계산된 오프셋 (C) 은 실제로 네거티브 수이고, 따라서 dTi_norm 에 프로세싱 (224) 에 의해 부가된 값 (C) 은 실제로 전달 함수의 부분 (156) 을 아래로 이동시키도록 기능한다. 반면에, dTi_norm 값이 프로세싱 블록 (223) 에 의해 결정되는 바와 같이 0 또는 네거티브인 경우에, dTi_norm 값은 위상-디지털 전달 함수 라인의 좌측 상의 측정을 나타낸다. 따라서, dTi_norm 값은 수정되지 않는다. 결국, 이는, 도 19의 전달 함수의 네거티브 부분 (157) 을 아래로 이동시키지 않게 된다. 이는, dTi_corr 값이 단순히 인입 dTi_norm 값인 블록 (225) 에 의해 예시된다.
도 20은 도 17의 이득 미스매치 정정의 예의 제 2 부분을 나타낸다. 본 예의 초기 부분은 도 17 및 도 18에 나타내고, 이득 미스매치를 정정하도록 기능한다. 본 예의 후속하는 부분은 도 20 및 도 21에 나타내고, 오프셋 미스매치를 정정하도록 기능한다. 1 및 -0.3 의 포지티브 dTi_norm 및 dTi-1_norm 값들의 제 1 쌍에 대해, 도 13b의 블록 (221) 의 프로세싱에 따라 값 (B) 은 1.3 으로 결정된다. 또한, 도 17의 예에서, 2 개의 다른 dTi_norm 및 dTi-1_norm 값들이 존재하고, 이들은 1 및 0.1 이다. 도 13b의 프로세싱 (220) 에 따르면, 값 (A) 은 0.9 로 결정된다. 따라서, 수직 오프셋 값 (C) 은 프로세싱 (222) 에서 -0.4 로 결정된다. 도 13b의 프로세싱 (224) 에서, 포지티브 dTi_norm 값들은 위상-디지털 전달 함수로부터 수직 오프셋이 제거되도록 값 (C) 만큼 감소된다.
도 21은 도 17 및 도 18의 이득 미스매치 정정, 및 도 20의 후속하는 오프셋 정정의 조합된 결과를 도시하는 도면이다. 화살표 (158) 는 도 20의 예에서의 오프셋 정정을 수행하는 동작을 나타낸다.
도 22는 일 신규한 양태에 따른 방법의 플로우차트이다. PDC ADPLL 의 위상-디지털 변환기 부분은 레퍼런스 신호 (XO) 및 피드백 신호 (DIV_OUT) 를 수신하고, 이들 2 개의 값들로부터 제 1 위상 에러 워드들의 스트림을 생성한다. PLL 의 루프 분주기가 제수 값 (N) 으로 분주하는 경우에서 제 1 위상 에러 워드들 중 하나 (dTi-1) 가 결정된다 (단계 (300)). 루프 분주기가 제수 값 (N+1) 으로 분주하는 경우에서 제 1 위상 에러 워드들 중 다른 하나 (dTi) 가 결정된다 (단계 (301)). 정정 부분은 2 개의 제 1 위상 에러 워드들 (dTi-1 및 dTi) 을 수신하고, 2 개의 워드들 사이의 차이를 결정한다. 이 차이는 승수 값을 결정 (단계 (302)) 하기 위해 사용된다. 그 후, dTi-1 을 스케일링하여 제 1의 제 2 위상 에러 워드 (dTi-1_corr) 가 되게 하고, dTi 를 스케일링하여 제 2의 제 2 위상 에러 워드 (dTi_corr) 가 되게 하기 위해 승산 값이 사용된다 (단계 (303) 및 단계 (304)). 2 개의 제 2 위상 에러 워드들 (dTi-1_corr 및 dTi_corr) 은 제 2 위상 에러 워드들의 스트림의 일부로서 루프 필터에 공급된다 (단계 (305)). 단계들 (300 내지 305) 의 결과는, PDC 부분 내의 지연 라인에서의 지연 엘리먼트 전파 지연에서의 변화들이 전체 위상-디지털 전달 함수에서의 기울기 변화들을 야기하지 않도록 하는, PDC 부분 및 정정 부분의 전체 위상-디지털 전달 함수의 기울기의 정규화이다.
일정한 특정 실시형태들이 설명의 목적들로 위에서 설명되지만, 본 특허 문헌의 교시들은 일반적인 적용성을 갖고 상술된 특정 실시형태들에 한정되지 않는다. 상술된 신규한 위상-디지털 전달 함수 정정 방법들은 상술된 PDC ADPLL 의 특정 구현에 제약되지 않는다. 지연 라인들에 따라 시간을 측정함으로써 PDC 가 동작하는 한 신규한 방법들이 사용될 수 있다. 예컨대, 신규한 방법들은 PFD 를 수반하지 않는 PDC 에서 사용가능하다. 또한, 상술된 신규한 위상-디지털 전달 함수 정정 방법들은, 제수가 N 으로부터 N+1 로 변화되는 상황들에서 (dTi-1 - dTi) 를 결정하는 것에 한정되지 않고, 시그마-델타 변조기가 루프 분주기로 하여금 N 으로 분주한 후 N+1 이 아닌 다른 제수 (예컨대, N+2, 또는 N+3, 또는 N-1, 또는 N-2) 로 분주하도록 제어하는 ADPLL들에도 동등하게 마찬가지로 적용된다. 따라서, 설명된 특정 실시형태들의 다양한 변형들, 적응들, 및 다양한 특징들의 조합들이 이하 기재되는 청구의 범위로부터 벗어나지 않고 실시될 수 있다.

Claims (24)

  1. 제 1 신호를 출력하는 디지털 제어 발진기 (DCO);
    상기 제 1 신호를 수신하고 제 2 신호를 출력하는 루프 분주기 (loop divider); 및
    레퍼런스 신호 및 상기 제 2 신호를 수신하고 제 2 위상 에러 워드들의 스트림을 생성하는 위상-디지털 변환기 (PDC) 를 포함하며,
    상기 PDC 는 전체 위상-디지털 전달 함수를 갖고,
    상기 PDC 는,
    제 1 위상 에러 워드들의 스트림을 출력하는 위상-디지털 변환기 부분으로서, 상기 위상-디지털 변환기 부분은 제 1 위상-디지털 전달 함수를 갖는, 상기 위상-디지털 변환기 부분; 및
    상기 제 1 위상 에러 워드들의 스트림을 수신하고, 상기 전체 위상-디지털 전달 함수가 상기 제 1 위상-디지털 전달 함수와 상이하고 상기 위상-디지털 변환기 부분 내의 지연 라인 내의 지연 엘리먼트들의 전파 지연에서의 변화들에 독립적이도록 상기 제 2 위상 에러 워드들의 스트림을 생성하는 정정 부분을 포함하는, 위상-동기 루프 (PLL) 회로.
  2. 제 1 항에 있어서,
    상기 제 2 위상 에러 워드들의 스트림을 수신하고, 상기 제 2 위상 에러 워드들의 스트림을 필터링하며, 튜닝 워드들의 스트림을 상기 DCO 에 출력하는 디지털 루프 필터를 더 포함하는, 위상-동기 루프 (PLL) 회로.
  3. 제 1 항에 있어서,
    상기 제 1 위상-디지털 전달 함수는 제 1 이득을 가지며,
    상기 정정 부분은 상기 전체 위상-디지털 전달 함수가 제 2 이득을 갖도록 상기 제 2 위상 에러 워드들의 스트림을 생성하는, 위상-동기 루프 (PLL) 회로.
  4. 제 1 항에 있어서,
    상기 제 1 위상-디지털 전달 함수는 이득 미스매치 (mismatch) 를 나타내며,
    상기 정정 부분은 상기 전체 위상-디지털 전달 함수가 실질적으로 더 작은 이득 미스매치를 갖도록 상기 제 2 위상 에러 워드들의 스트림을 생성하는, 위상-동기 루프 (PLL) 회로.
  5. 제 1 항에 있어서,
    상기 제 1 위상-디지털 전달 함수는 오프셋 미스매치를 나타내며,
    상기 정정 부분은 상기 전체 위상-디지털 전달 함수가 실질적으로 더 작은 오프셋 미스매치를 갖도록 상기 제 2 위상 에러 워드들의 스트림을 생성하는, 위상-동기 루프 (PLL) 회로.
  6. 제 1 항에 있어서,
    상기 루프 분주기는, 상기 위상-디지털 변환기 부분에 의해 제 1의 제 1 위상 에러 워드 (dTi-1) 가 생성되는 경우에, 제 1 제수 (divisor) (N) 로 분주하고,
    상기 루프 분주기는, 상기 위상-디지털 변환기 부분에 의해 제 2의 제 1 위상 에러 워드 (dTi) 가 생성되는 경우에, 제 2 제수 (N+1) 로 분주하고,
    상기 정정 부분은 상기 dTi 와 상기 dTi-1 사이의 차이를 결정하고, 상기 차이를 사용하여 승수 (multiplier) 값을 결정하며,
    상기 정정 부분은 상기 승수 값을 사용하여, 상기 제 1 위상 에러 워드들의 스트림의 적어도 일부를 정규화하는, 위상-동기 루프 (PLL) 회로.
  7. 제 1 항에 있어서,
    상기 루프 분주기는, 상기 위상-디지털 변환기 부분에 의해 제 1의 제 1 위상 에러 워드가 생성되는 경우에, 제 1 제수 (N) 로 분주하고,
    상기 루프 분주기는, 상기 위상-디지털 변환기 부분에 의해 제 2의 제 1 위상 에러 워드가 생성되는 경우에, 제 2 제수 (N+1) 로 분주하며,
    상기 정정 부분은 상기 제 1의 제 1 위상 에러 워드와 상기 제 2의 제 1 위상 에러 워드 사이의 차이를 결정하여 승수 값을 결정하는, 위상-동기 루프 (PLL) 회로.
  8. 제 7 항에 있어서,
    상기 정정 부분은 상기 제 1의 제 1 위상 에러 워드를 상기 승수 값과 승산하며,
    상기 정정 부분은 상기 제 2의 제 1 위상 에러 워드를 상기 승수 값과 승산하는, 위상-동기 루프 (PLL) 회로.
  9. 제 1 항에 있어서,
    상기 위상-디지털 변환기의 상기 위상-디지털 변환기 부분은,
    복수의 노드들 (N1 내지 NN) 을 갖는 디지털 논리 지연 엘리먼트들의 체인으로서, 전파 지연 시간에서 전체 체인을 통해 노드 (N1) 로부터 노드 (NN) 로 디지털 신호가 전파할 수 있는, 상기 디지털 논리 지연 엘리먼트들의 체인; 및
    복수의 순차적인 논리 엘리먼트들로서, 각각의 순차적인 논리 엘리먼트는 입력 리드를 갖는, 상기 복수의 순차적인 논리 엘리먼트들을 포함하며,
    상기 순차적인 논리 엘리먼트들의 각각의 입력 리드는 상기 노드들 (N1 내지 NN) 의 대응하는 각각에 커플링되고,
    상기 제 2 신호는 주기를 가지며,
    상기 주기는 상기 전파 지연 시간의 2 배보다 실질적으로 더 큰, 위상-동기 루프 (PLL) 회로.
  10. 제 1 항에 있어서,
    상기 레퍼런스 신호는 상기 레퍼런스 신호의 각각의 주기 동안에 제 1 에지 및 제 2 에지를 갖고,
    상기 제 2 신호는 상기 제 2 신호의 각각의 주기 동안에 제 1 에지 및 제 2 에지를 갖고,
    상기 제 1 위상 에러 워드들의 각각은, 상기 레퍼런스 신호의 제 1 에지가 발생하는 시간과 상기 제 2 신호의 제 1 에지가 발생하는 시간 사이의 지연 엘리먼트 지연들의 수를 나타내는 디지털 값이며,
    상기 PDC 의 상기 위상-디지털 변환기 부분은, 상기 레퍼런스 신호의 제 2 에지 또는 상기 제 2 신호의 제 2 에지 중 어느 하나에 관한 지연 엘리먼트 지연들의 수를 나타내는 디지털 워드들을 출력하지 않는, 위상-동기 루프 (PLL) 회로.
  11. 제 1 항에 있어서,
    각각의 제 1 위상 에러 워드는 부호 비트를 구비한 부호를 갖는 디지털 값이며,
    상기 부호 비트는 상기 레퍼런스 신호와 상기 제 2 신호 사이의 위상 관계를 나타내는, 위상-동기 루프 (PLL) 회로.
  12. 제 1 항에 있어서,
    상기 제 1 신호는 주파수 (F1) 를 갖고,
    상기 PDC 의 상기 위상-디지털 변환기 부분은 디지털 논리 지연 엘리먼트들의 체인을 포함하며,
    상기 F1 의 1/4 보다 더 큰 주파수를 갖는 어떠한 신호도 상기 디지털 논리 지연 엘리먼트들의 체인을 통해 전파하지 않게 되는, 위상-동기 루프 (PLL) 회로.
  13. 제 1 항에 있어서,
    상기 정정 부분에 의해 수신된 상기 제 1 위상 에러 워드들은 포지티브 제 1 위상 에러 워드들 및 네거티브 제 1 위상 에러 워드들을 포함하며,
    상기 정정 부분은 상기 포지티브 제 1 위상 에러 워드들을 제 1 방식으로 프로세싱하고, 상기 네거티브 제 1 위상 에러 워드들을 제 2 방식으로 프로세싱하는, 위상-동기 루프 (PLL) 회로.
  14. 제 1 항에 있어서,
    상기 제 1 위상-디지털 전달 함수는 값들의 제 1 범위 내의 제 1 위상 에러 워드들과 연관된 제 1 부분을 갖고,
    상기 제 1 위상-디지털 전달 함수는 값들의 제 2 범위 내의 제 1 위상 에러 워드들과 연관된 제 2 부분을 갖고,
    상기 제 1 부분은 제 1 위상-디지털 이득을 나타내고,
    상기 제 2 부분은 제 2 위상-디지털 이득을 나타내며,
    상기 정정 부분은, 상기 정정 부분이 상기 제 2 범위에서 상기 제 1 위상 에러 워드들의 위상-디지털 이득을 조정하는 것과 상이하게, 상기 제 1 범위에서 상기 제 1 위상 에러 워드들의 위상-디지털 이득을 조정하는, 위상-동기 루프 (PLL) 회로.
  15. 제 14 항에 있어서,
    상기 PDC 의 상기 정정 부분은, 상기 제 1 위상-디지털 전달 함수에서의 이득 미스매치 및 상기 제 1 위상-디지털 전달 함수에서의 오프셋 미스매치 양자를 정정하여, 상기 이득 미스매치 및 상기 오프셋 미스매치가 상기 전체 위상-디지털 전달 함수 내에 존재하지 않게 하는, 위상-동기 루프 (PLL) 회로.
  16. 제 1 항에 있어서,
    상기 루프 분주기는, 정수부 (N) 및 소수부 (f) 를 갖는 제수 (N.f) 로 분주하고,
    상기 PDC 의 상기 정정 부분은 상기 제수를 수신하고 상기 제수를 사용하여, 제 1 승수 값 및 제 2 승수 값을 결정하고,
    상기 정정 부분은 상기 제 1 위상 에러 워드들의 제 1 세트를 상기 제 1 승수 값과 승산하여 상기 제 2 위상 에러 워드들의 제 1 세트를 생성하며,
    상기 정정 부분은 상기 제 1 위상 에러 워드들의 제 2 세트를 상기 제 2 승수 값과 승산하여 상기 제 2 위상 에러 워드들의 제 2 세트를 생성하는, 위상-동기 루프 (PLL) 회로.
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 레퍼런스 신호 및 피드백 신호를 수신하고 제 1 위상 에러 워드들의 스트림을 출력하는 위상-디지털 변환기 부분으로서, 상기 레퍼런스 신호 및 상기 피드백 신호는 실질적으로 동일한 주파수로 이루어지고, 상기 위상-디지털 변환기 부분은 온도 의존성을 나타내는 제 1 위상-디지털 전달 함수를 갖는, 상기 위상-디지털 변환기 부분; 및
    상기 제 1 위상 에러 워드들의 스트림을 프로세싱하여 제 2 위상 에러 워드들의 스트림을 생성하는 수단으로서, 상기 위상-디지털 변환기 부분 및 상기 제 2 위상 에러 워드들의 스트림을 생성하는 수단은 함께 제 2 위상-디지털 전달 함수를 갖고, 상기 프로세싱은 상기 제 2 위상-디지털 전달 함수가 실질적으로 온도 독립적이도록 하는, 상기 제 2 위상 에러 워드들의 스트림을 생성하는 수단을 포함하는, 위상-동기 루프.
  22. 제 21 항에 있어서,
    상기 제 2 위상 에러 워드들의 스트림을 생성하는 수단은 제 1의 제 1 위상 에러 워드들과 제 2의 제 1 위상 에러 워드들 사이의 차이를 결정하고,
    상기 제 2 위상 에러 워드들의 스트림을 생성하는 수단은 상기 차이를 사용하여 승수 값을 생성하고,
    상기 제 2 위상 에러 워드들의 스트림을 생성하는 수단은 상기 제 1의 제 1 위상 에러 워드들을 상기 승수 값과 승산하며,
    상기 제 2 위상 에러 워드들의 스트림을 생성하는 수단은 상기 제 2의 제 1 위상 에러 워드들을 상기 승수 값과 승산하는, 위상-동기 루프.
  23. 제 21 항에 있어서,
    상기 제 1 위상-디지털 전달 함수는 또한 이득 미스매치를 나타내며,
    상기 제 2 위상 에러 워드들의 스트림을 생성하는 수단은, 상기 이득 미스매치가 상기 제 2 위상-디지털 전달 함수 내에 존재하지 않도록 상기 제 2 위상 에러 워드들의 스트림을 생성하는, 위상-동기 루프.
  24. 제 21 항에 있어서,
    상기 제 1 위상-디지털 전달 함수는 또한 오프셋 미스매치를 나타내며,
    상기 제 2 위상 에러 워드들의 스트림을 생성하는 수단은, 상기 오프셋 미스매치가 상기 제 2 위상-디지털 전달 함수 내에 존재하지 않도록 상기 제 2 위상 에러 워드들의 스트림을 생성하는, 위상-동기 루프.
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