JP2001298083A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】 基板上に複数段に重なて設けるビアホールを
介して、半導体回路配線が多層配線構造で設けられ、上
層配線、下層配線及び拡散層とが電気的に導通され、下
部ビアホールの埋込み配線プラグ形成時に生ずるボイド
に係わる障害を発生させない多層配線構造を有する半導
体装置及びその製造方法を提供することである。 【解決手段】 ビアホールが少なくとも２段重ねで設け
られている多層配線構造を有する半導体装置において、
下部層間絶縁膜２中の下部ビアホール５の部位に重ねて
上部層間絶縁膜１０中の上部ビアホール１２を形成させ
るに際して、下部ビアホール内に配線プラグ４中に生じ
たボイド６ｄをＳＯＧ塗布法等で埋込み、パタ−ンエッ
チングで上部ビアホール１２を形成させる等のエッチン
グ時、このボイド６ｄが浸食拡張されて、基板１等に
迄、浸食させることを効果的に防止された複数段重ねの
ビアホールを有する半導体装置及びその製造方法であ
る。
介して、半導体回路配線が多層配線構造で設けられ、上
層配線、下層配線及び拡散層とが電気的に導通され、下
部ビアホールの埋込み配線プラグ形成時に生ずるボイド
に係わる障害を発生させない多層配線構造を有する半導
体装置及びその製造方法を提供することである。 【解決手段】 ビアホールが少なくとも２段重ねで設け
られている多層配線構造を有する半導体装置において、
下部層間絶縁膜２中の下部ビアホール５の部位に重ねて
上部層間絶縁膜１０中の上部ビアホール１２を形成させ
るに際して、下部ビアホール内に配線プラグ４中に生じ
たボイド６ｄをＳＯＧ塗布法等で埋込み、パタ−ンエッ
チングで上部ビアホール１２を形成させる等のエッチン
グ時、このボイド６ｄが浸食拡張されて、基板１等に
迄、浸食させることを効果的に防止された複数段重ねの
ビアホールを有する半導体装置及びその製造方法であ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、より詳細には、基板上に複数段に設
けられている層間絶縁膜を介して、ビアホールが複数段
に基板上の上下方向に重ねて設けられている多層配線構
造を有する半導体装置及びその製造方法に関する。
の製造方法に関し、より詳細には、基板上に複数段に設
けられている層間絶縁膜を介して、ビアホールが複数段
に基板上の上下方向に重ねて設けられている多層配線構
造を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】従来から、半導体装置を製造するに際し
て、シリコン基板上に施されているシリカ、窒化シリコ
ン、ＢＰＳＧ等の層間絶縁膜上にアルミニウム等の金属
電極膜をパターン成膜させて半導体集積回路が形成され
ている。
て、シリコン基板上に施されているシリカ、窒化シリコ
ン、ＢＰＳＧ等の層間絶縁膜上にアルミニウム等の金属
電極膜をパターン成膜させて半導体集積回路が形成され
ている。
【０００３】近年は、この半導体集積回路が、益々微細
化、高集積化の傾向にあるなかで、その高密度化の一端
として半導体集積回路が多層配線構造を形成している。
化、高集積化の傾向にあるなかで、その高密度化の一端
として半導体集積回路が多層配線構造を形成している。
【０００４】すなわち、集積回路の集積密度を高めたＬ
ＳＩを構成するには、配線も多層構造になり、ＳｉＯ2
等の層間絶縁膜による分離構造にして、縦方向の構造が
切り立った垂直な立体的構造になり、複雑な凹凸形状の
段差を有する構造となっている。
ＳＩを構成するには、配線も多層構造になり、ＳｉＯ2
等の層間絶縁膜による分離構造にして、縦方向の構造が
切り立った垂直な立体的構造になり、複雑な凹凸形状の
段差を有する構造となっている。
【０００５】そのため、例えば、配線としてＡｌを形成
させると、Ａｌ膜の配線に断線や層間絶縁不良等の障害
を発生させる傾向から、このような段差構造のない多層
配線構造であることが極めて重要である。
させると、Ａｌ膜の配線に断線や層間絶縁不良等の障害
を発生させる傾向から、このような段差構造のない多層
配線構造であることが極めて重要である。
【０００６】また、このように多層配線構造を有する半
導体装置において、複雑化する縦（又は基板上の上下）
方向に対する製造工程に係わって、品質を低下させず、
しかも、製造コストを低減化させることは重要であり、
益々その実現を困難させていることが実状である。
導体装置において、複雑化する縦（又は基板上の上下）
方向に対する製造工程に係わって、品質を低下させず、
しかも、製造コストを低減化させることは重要であり、
益々その実現を困難させていることが実状である。
【０００７】そこで、従来からこのような半導体集積回
路を設ける半導体装置を製造するに際しては、スパッタ
リング、ＣＶＤ、レジスト塗布、エッチング等の処理
に、ウエハの表面を平滑化、平坦化させる方法としての
ＣＭＰ、塗布法（ＳＯＧ法）、流動化法（リフロー）、
エッチバック法及びバイアススパッタ法等の処理技術が
組合わされているのが一般的である。
路を設ける半導体装置を製造するに際しては、スパッタ
リング、ＣＶＤ、レジスト塗布、エッチング等の処理
に、ウエハの表面を平滑化、平坦化させる方法としての
ＣＭＰ、塗布法（ＳＯＧ法）、流動化法（リフロー）、
エッチバック法及びバイアススパッタ法等の処理技術が
組合わされているのが一般的である。
【０００８】また、このようにして製造される、多層配
線構造を有する半導体集積回路を単純化させるため、従
来から、各層間絶縁膜を介してビアホール（又はコンタ
クトホール）を設けて下層と上層の配線を接続させる配
線構造が知られている。
線構造を有する半導体集積回路を単純化させるため、従
来から、各層間絶縁膜を介してビアホール（又はコンタ
クトホール）を設けて下層と上層の配線を接続させる配
線構造が知られている。
【０００９】そこで、このような多層配線構造とコンタ
クトホールに係わって、例えば、特開平４−３７２１５
７号公報には、多層配線構造を有する半導体装置が記載
され、図６を参照すると、基板３１上の第１層層間絶縁
膜３２（又は下部層間絶縁膜）とその上に設けた第２層
層間絶縁膜３７（又は上部層間絶縁膜）とに、それぞれ
コンタクトホール３２ａ、３７ａを設けている。しかし
ながら、これらのコンタクトホールは、各層間絶縁層を
介して、互いに重なることなく、基板上の横方向に離れ
た位置に設けられているものである。
クトホールに係わって、例えば、特開平４−３７２１５
７号公報には、多層配線構造を有する半導体装置が記載
され、図６を参照すると、基板３１上の第１層層間絶縁
膜３２（又は下部層間絶縁膜）とその上に設けた第２層
層間絶縁膜３７（又は上部層間絶縁膜）とに、それぞれ
コンタクトホール３２ａ、３７ａを設けている。しかし
ながら、これらのコンタクトホールは、各層間絶縁層を
介して、互いに重なることなく、基板上の横方向に離れ
た位置に設けられているものである。
【００１０】また、特開平５−３０４２１６号公報に
は、基板上の段差形状をなす下層金属配線上の層間絶縁
膜に、段差をなすコンタクトホールが設けられ、この層
間絶縁膜上に上層金属配線を設けるに際して、スパッタ
でコンタクトホール内を含む層間絶縁膜上に高融点金属
配線膜を堆積させ、次いで、この上にプラズマＣＶＤ法
で絶縁膜を堆積させ、エッチバックにて、コンタクトホ
ール内に絶縁膜を残して埋込むことで、上層金属配線を
設ける際に、コンタクトホールにボイドが発生させない
ようにしている。
は、基板上の段差形状をなす下層金属配線上の層間絶縁
膜に、段差をなすコンタクトホールが設けられ、この層
間絶縁膜上に上層金属配線を設けるに際して、スパッタ
でコンタクトホール内を含む層間絶縁膜上に高融点金属
配線膜を堆積させ、次いで、この上にプラズマＣＶＤ法
で絶縁膜を堆積させ、エッチバックにて、コンタクトホ
ール内に絶縁膜を残して埋込むことで、上層金属配線を
設ける際に、コンタクトホールにボイドが発生させない
ようにしている。
【００１１】
【発明が解決しようとする課題】以上のような状況下に
あって、多層配線構造を有する半導体装置においては、
従来から、層間絶縁膜にコンタクトホール（以下、ビア
ホールと称す）を設けて下層配線と上層配線又はこれら
の配線層と基板上拡散層を接続させることが、一般的に
行われている。
あって、多層配線構造を有する半導体装置においては、
従来から、層間絶縁膜にコンタクトホール（以下、ビア
ホールと称す）を設けて下層配線と上層配線又はこれら
の配線層と基板上拡散層を接続させることが、一般的に
行われている。
【００１２】また、近年の半導体集積回路の高集積化、
高密度化に伴い、このようなビアホールの開孔間口が一
層狭まり、ビアホールのアスペクト比が益々大きくなっ
ている。例えば、このようなビアホールにＡｌ金属等の
配線プラグをスパッタ法で堆積させると、シャドーイン
グ効果なる現象を起こし、ビアホール内にボイド（空
洞）を生じさせる傾向にある。しかも、このような高集
積化により、ビアホールの間口が、一層狭まり、このよ
うなボイドの発生を防止させることが益々困難になって
いる。
高密度化に伴い、このようなビアホールの開孔間口が一
層狭まり、ビアホールのアスペクト比が益々大きくなっ
ている。例えば、このようなビアホールにＡｌ金属等の
配線プラグをスパッタ法で堆積させると、シャドーイン
グ効果なる現象を起こし、ビアホール内にボイド（空
洞）を生じさせる傾向にある。しかも、このような高集
積化により、ビアホールの間口が、一層狭まり、このよ
うなボイドの発生を防止させることが益々困難になって
いる。
【００１３】このようなボイドを残して、多層配線に係
わって、パターニングや、エッチング等を施すと、これ
らのエッチング過程で、そのボイドが拡張浸食されて基
板にまで達してしまう。その結果、配線プラグ（コンタ
クト抵抗）を高抵抗にさせたり、ビアホール自体の信頼
性を著しく損ねることになる。
わって、パターニングや、エッチング等を施すと、これ
らのエッチング過程で、そのボイドが拡張浸食されて基
板にまで達してしまう。その結果、配線プラグ（コンタ
クト抵抗）を高抵抗にさせたり、ビアホール自体の信頼
性を著しく損ねることになる。
【００１４】また、このような状況下で、多層配線構造
を有する半導体装置において、既に上述した公報例であ
る図６からも明らかなように、コンタクトホール３２
ａ、３７ａを介して上下配線を電気的に導通させること
ができても、基板３１上に設けるコンタクトホールが、
層間絶縁膜３２と３７を介して、重なるような構造でな
ければ、基板上の上下方向に余分なスペースを残すこと
になる。また、特に、基板上の横方向に、ウエハを狭め
て配線構造をコンパクト化させ難くしている。
を有する半導体装置において、既に上述した公報例であ
る図６からも明らかなように、コンタクトホール３２
ａ、３７ａを介して上下配線を電気的に導通させること
ができても、基板３１上に設けるコンタクトホールが、
層間絶縁膜３２と３７を介して、重なるような構造でな
ければ、基板上の上下方向に余分なスペースを残すこと
になる。また、特に、基板上の横方向に、ウエハを狭め
て配線構造をコンパクト化させ難くしている。
【００１５】その結果、コンタクトホールが、互いに横
方向に離れた部位にあることで、多層配線に係わって基
板横方向の構造を単純化させて、より高密化、高集積化
させ難い構造になることがよく判る。
方向に離れた部位にあることで、多層配線に係わって基
板横方向の構造を単純化させて、より高密化、高集積化
させ難い構造になることがよく判る。
【００１６】また、上下の層間絶縁膜にビアホールを設
けて、基板上の配線に係わる横方向の構造を単純化させ
て、高密度化、高集積化等を図るために、下部ビアホー
ルに重なるようにして上部ビアホールを形成させた場合
には、既に上述した周知事実の如く、下部ビアホールに
ボイドが発生し、その上部ビアホールをパターンエッチ
ングで形成させるに際して、下部ビアホール内の配線プ
ラグ中のボイドを更に浸食（エッチング）させて、上述
したような障害を発生させることになる。
けて、基板上の配線に係わる横方向の構造を単純化させ
て、高密度化、高集積化等を図るために、下部ビアホー
ルに重なるようにして上部ビアホールを形成させた場合
には、既に上述した周知事実の如く、下部ビアホールに
ボイドが発生し、その上部ビアホールをパターンエッチ
ングで形成させるに際して、下部ビアホール内の配線プ
ラグ中のボイドを更に浸食（エッチング）させて、上述
したような障害を発生させることになる。
【００１７】すなわち、このような事実は、図４及び図
５を参照して説明すると、図４（ａ）において、基板４
１上の下層層間絶縁膜４２に開孔した下部ビアホール
に、配線プラグ４９を堆積させると、この配線プラグ中
には、ボイド４６ｂを発生させる。
５を参照して説明すると、図４（ａ）において、基板４
１上の下層層間絶縁膜４２に開孔した下部ビアホール
に、配線プラグ４９を堆積させると、この配線プラグ中
には、ボイド４６ｂを発生させる。
【００１８】このようなボイドを抱えた状態で、例え
ば、図４（ｂ）に示す如く、フォトレジストを塗布させ
て、パターンエッチングで、バリアメタル膜４３と反射
保護膜４４とからなるパターンを形成させると、このエ
ッチング中にこのボイド４６ｂは、浸食されてボイド４
６ｃに示す如く、この配線プラグ層を更に掘り下げ、ビ
アホール底部のバリアメタル膜４４をも浸食させてしま
う。
ば、図４（ｂ）に示す如く、フォトレジストを塗布させ
て、パターンエッチングで、バリアメタル膜４３と反射
保護膜４４とからなるパターンを形成させると、このエ
ッチング中にこのボイド４６ｂは、浸食されてボイド４
６ｃに示す如く、この配線プラグ層を更に掘り下げ、ビ
アホール底部のバリアメタル膜４４をも浸食させてしま
う。
【００１９】また更には、図４（ｃ）に示す如く、下層
層間絶縁膜４２上に上層層間絶縁膜４７を設け、この層
間絶縁膜４７に、例えば、下部ビアホール４８に重なる
ように上部ビアホール４５をパターンエッチングで開孔
させるに際しては、このボイド４６ｃが、更に拡張浸食
されて、ボイド４６ｄになってしまう。
層間絶縁膜４２上に上層層間絶縁膜４７を設け、この層
間絶縁膜４７に、例えば、下部ビアホール４８に重なる
ように上部ビアホール４５をパターンエッチングで開孔
させるに際しては、このボイド４６ｃが、更に拡張浸食
されて、ボイド４６ｄになってしまう。
【００２０】従って、多層配線構造を有する半導体装置
において、ビアホールを複数段に重ねた多層配線構造に
させるには、未だ十分に満足される製造方法には至って
いない。また、近年の如く、半導体装置が益々高密度
化、高集積化されて、基板上の構造が一段と複雑化且つ
微細化されるに伴う多層配線構造が、未だ満足されるよ
うに単純化され難いのが実状である。
において、ビアホールを複数段に重ねた多層配線構造に
させるには、未だ十分に満足される製造方法には至って
いない。また、近年の如く、半導体装置が益々高密度
化、高集積化されて、基板上の構造が一段と複雑化且つ
微細化されるに伴う多層配線構造が、未だ満足されるよ
うに単純化され難いのが実状である。
【００２１】そこで、本発明の目的は、多層配線構造を
有する半導体装置であって、基板上に、各層間絶縁膜に
設けるビアホールを、少なくとも２段に重なるように複
数段を設けて、このビアホールに埋込む配線プラグ中
に、ボイドが発生しても、従来のようにボイドによって
引き起こされる種々なる影響を完全に防止することがで
き、しかも、複数段に重なるビアホールを介して、上層
配線と下層配線又はこれらの配線層と基板上拡散層とが
高信頼性で、高安定に導通させられる半導体装置の製造
方法を提供することである。
有する半導体装置であって、基板上に、各層間絶縁膜に
設けるビアホールを、少なくとも２段に重なるように複
数段を設けて、このビアホールに埋込む配線プラグ中
に、ボイドが発生しても、従来のようにボイドによって
引き起こされる種々なる影響を完全に防止することがで
き、しかも、複数段に重なるビアホールを介して、上層
配線と下層配線又はこれらの配線層と基板上拡散層とが
高信頼性で、高安定に導通させられる半導体装置の製造
方法を提供することである。
【００２２】また、本発明の他の目的は、ＬＳＩ、ＶＬ
ＳＩ、ＵＳＬＩ等の高密度化、高集積化の半導体装置に
おいて、半導体配線回路が、多層配線構造を形成させ、
複雑化する配線回路を、基板上の縦方向に集約させて、
多層配線構造をより単純化、基板上の装置占有面積を縮
小させることができる半導体装置の製造方法を提供する
ことである。
ＳＩ、ＵＳＬＩ等の高密度化、高集積化の半導体装置に
おいて、半導体配線回路が、多層配線構造を形成させ、
複雑化する配線回路を、基板上の縦方向に集約させて、
多層配線構造をより単純化、基板上の装置占有面積を縮
小させることができる半導体装置の製造方法を提供する
ことである。
【００２３】更には、本発明によれば、このような製造
方法によって得られる多層配線構造を有し、この構造に
係わってビアホールが、複数段に上下方向に重なって設
けられて、複数段に重ねて設けたビアホールを介しての
配線と拡散層等の電気導通性に優れ、しかも、多層配線
構造がより単純化、その配線占有面積が縮小され、より
高密度化を可能にさせることを特徴とする多層配線構造
を有する半導体装置を提供することである。
方法によって得られる多層配線構造を有し、この構造に
係わってビアホールが、複数段に上下方向に重なって設
けられて、複数段に重ねて設けたビアホールを介しての
配線と拡散層等の電気導通性に優れ、しかも、多層配線
構造がより単純化、その配線占有面積が縮小され、より
高密度化を可能にさせることを特徴とする多層配線構造
を有する半導体装置を提供することである。
【００２４】
【課題を解決するための手段】本発明者らは、上述する
課題に鑑みて、その課題を解決すべく鋭意検討を行った
結果、複数段に設ける層間絶縁膜を介した、多層配線構
造を有する半導体装置において、各層間絶縁膜に開孔さ
れるビアホールに着目することで、多層配線構造を単純
化されることを見出して、本発明を完成させるに至っ
た。
課題に鑑みて、その課題を解決すべく鋭意検討を行った
結果、複数段に設ける層間絶縁膜を介した、多層配線構
造を有する半導体装置において、各層間絶縁膜に開孔さ
れるビアホールに着目することで、多層配線構造を単純
化されることを見出して、本発明を完成させるに至っ
た。
【００２５】すなわち、本発明によれば、このように各
層間絶縁膜を介して、複数段にビアホールを重ねて設け
ても、しかも、半導体集積回路の高密度化、高集積化に
あって、ビアホールの開孔間口が一層狭まって、このビ
アホールに配線プラグを堆積させる際、生ずるボイド
（空洞）に全く影響されることなく、上下配線層又はこ
れらの配線層と基板上拡散層とを効果的に、高信頼性、
高安定に導通させることを特徴とする多層配線構造を有
する半導体装置及びその製造方法を提供する。
層間絶縁膜を介して、複数段にビアホールを重ねて設け
ても、しかも、半導体集積回路の高密度化、高集積化に
あって、ビアホールの開孔間口が一層狭まって、このビ
アホールに配線プラグを堆積させる際、生ずるボイド
（空洞）に全く影響されることなく、上下配線層又はこ
れらの配線層と基板上拡散層とを効果的に、高信頼性、
高安定に導通させることを特徴とする多層配線構造を有
する半導体装置及びその製造方法を提供する。
【００２６】また、本発明によれば、多層配線構造を有
する半導体装置であって、基板上の各層間絶縁膜に設け
るビアホールが、少なくとも２段に重なった部位に複数
段にビアホールが設けられ、この多層配線構造に係わっ
て、基板の縦方向及び横方向に配線構造を単純化、その
占有面積を縮小させることを特徴とする多層配線構造を
有する半導体装置及びその製造方法を提供する。
する半導体装置であって、基板上の各層間絶縁膜に設け
るビアホールが、少なくとも２段に重なった部位に複数
段にビアホールが設けられ、この多層配線構造に係わっ
て、基板の縦方向及び横方向に配線構造を単純化、その
占有面積を縮小させることを特徴とする多層配線構造を
有する半導体装置及びその製造方法を提供する。
【００２７】そこで、本発明においては、基板上の下部
層間絶縁膜上に、下部ビアホールを開孔させた後、この
下部ビアホール内面を含む下部層間絶縁膜上の全表面に
第１バリアメタル膜を成長させる。
層間絶縁膜上に、下部ビアホールを開孔させた後、この
下部ビアホール内面を含む下部層間絶縁膜上の全表面に
第１バリアメタル膜を成長させる。
【００２８】次いで、この下部ビアホール内に配線プラ
グ材を堆積させ（埋込ませ）、且つ第１バリアメタル膜
の全表面を含めてこの配線プラグ材を成長（堆積）させ
た後、例えば、エッチバックにて平坦化させると共に、
この配線プラグ材を下部ビアホール内に堆積されている
ものだけにする。
グ材を堆積させ（埋込ませ）、且つ第１バリアメタル膜
の全表面を含めてこの配線プラグ材を成長（堆積）させ
た後、例えば、エッチバックにて平坦化させると共に、
この配線プラグ材を下部ビアホール内に堆積されている
ものだけにする。
【００２９】次いで、バリアメタル膜上にスパッタ法で
ＴｉＮ膜を形成させる。この時点で、配線プラグ中に生
じているボイドに対して、このボイド内に、犠牲膜とし
て施す所定の埋込み材を埋込むために、このＴｉＮ膜上
に、例えば、流動性の液状シリカ化合物を塗布（ＳＯ
Ｇ）させ、キュア（固形化）させた後、例えば、エッチ
バックさせて、このボイド内を所定の埋込み材で埋め込
む。
ＴｉＮ膜を形成させる。この時点で、配線プラグ中に生
じているボイドに対して、このボイド内に、犠牲膜とし
て施す所定の埋込み材を埋込むために、このＴｉＮ膜上
に、例えば、流動性の液状シリカ化合物を塗布（ＳＯ
Ｇ）させ、キュア（固形化）させた後、例えば、エッチ
バックさせて、このボイド内を所定の埋込み材で埋め込
む。
【００３０】次いで、下部ビアホール上を含むＴｉＮ膜
上の全表面にフォトレジストを塗布させ、露光・現像、
パターンエッチングさせて、ＴｉＮとバリアメタル膜と
からなる所定のパターンを下部層間絶縁膜上に形成させ
る。
上の全表面にフォトレジストを塗布させ、露光・現像、
パターンエッチングさせて、ＴｉＮとバリアメタル膜と
からなる所定のパターンを下部層間絶縁膜上に形成させ
る。
【００３１】次いで、上部層間絶縁膜を形成させ、例え
ば、ＣＭＰ法で平坦化させた後、パターンエッチングさ
せて、この上部層間絶縁膜上であって、且つ下部ビアホ
ールと重なる部位に、上部ビアホールを開孔させる。
ば、ＣＭＰ法で平坦化させた後、パターンエッチングさ
せて、この上部層間絶縁膜上であって、且つ下部ビアホ
ールと重なる部位に、上部ビアホールを開孔させる。
【００３２】ここで、本発明においては、この下部ビア
ホールの配線プラグに生じているボイドには、犠牲膜と
して埋込み材が埋められていることから、この上部ビア
ホールを開孔させるパターンエッチングを行っても、ボ
イド内の埋込み材の全部又はその一部が浸食（エッチン
グ）されるだけで、このボイドが更に拡張・進行して浸
食されることが全く起こらないし、このエッチング時に
この犠牲膜を同時に除去することができる。
ホールの配線プラグに生じているボイドには、犠牲膜と
して埋込み材が埋められていることから、この上部ビア
ホールを開孔させるパターンエッチングを行っても、ボ
イド内の埋込み材の全部又はその一部が浸食（エッチン
グ）されるだけで、このボイドが更に拡張・進行して浸
食されることが全く起こらないし、このエッチング時に
この犠牲膜を同時に除去することができる。
【００３３】次いで、上部ビアホール内を含む全表面に
反射保護膜を形成させた後、この上部ビアホール内に配
線プラグを埋込み平坦化させることで、この配線プラグ
面を含め、反射保護膜上に上層配線膜を形成することが
できる。
反射保護膜を形成させた後、この上部ビアホール内に配
線プラグを埋込み平坦化させることで、この配線プラグ
面を含め、反射保護膜上に上層配線膜を形成することが
できる。
【００３４】その結果、基板上に少なくとも２段重ねさ
れたビアホールを介して、上層配線層と下層配線層又は
これらの配線層と基板上拡散層とが、完全に電気的に導
通される。
れたビアホールを介して、上層配線層と下層配線層又は
これらの配線層と基板上拡散層とが、完全に電気的に導
通される。
【００３５】また、本発明においては、この下部ビアホ
ール内に配線プラグ中に生ずるボイドに係わって引き起
こされる障害を防止させる対処方法として、上述した流
動性のシリカ化合物を塗布・キュアさせる第１の対処法
とは異なる別途の第２の対処法を提供する。
ール内に配線プラグ中に生ずるボイドに係わって引き起
こされる障害を防止させる対処方法として、上述した流
動性のシリカ化合物を塗布・キュアさせる第１の対処法
とは異なる別途の第２の対処法を提供する。
【００３６】すなわち、所定の電気不良導体材を、例え
ば、プラズマＣＶＤ法で、この配線プラグ中に生じたボ
イド内の全部又はその上部の一部に犠牲膜として堆積さ
せると共に、バリアメタル膜上の全表面にこの電気不良
導体材の膜を成長（堆積）させる。従って、この第２の
対処法は、エッチング時に拡張浸食を防止させるボイド
を保護させる犠牲膜としての堆積とバリアメタルのパタ
ーニングの反射防止膜としての堆積を同時に形成させ
る。
ば、プラズマＣＶＤ法で、この配線プラグ中に生じたボ
イド内の全部又はその上部の一部に犠牲膜として堆積さ
せると共に、バリアメタル膜上の全表面にこの電気不良
導体材の膜を成長（堆積）させる。従って、この第２の
対処法は、エッチング時に拡張浸食を防止させるボイド
を保護させる犠牲膜としての堆積とバリアメタルのパタ
ーニングの反射防止膜としての堆積を同時に形成させ
る。
【００３７】これによって、以後の製造工程として、上
述した同様の製造工程を実施させても、同様にボイドに
よる障害を引き起こすことなく、上層配線膜が形成され
て、基板上に少なくとも２段重ねされたビアホールを介
して、上層配線層と下層配線層又はこれらの配線層と基
板上拡散層とを電気的に導通させられる。
述した同様の製造工程を実施させても、同様にボイドに
よる障害を引き起こすことなく、上層配線膜が形成され
て、基板上に少なくとも２段重ねされたビアホールを介
して、上層配線層と下層配線層又はこれらの配線層と基
板上拡散層とを電気的に導通させられる。
【００３８】
【発明の実施の形態】以下に、図１〜図３を参照して、
本発明による半導体装置及びその製造方法の実施形態に
ついて更に説明する。
本発明による半導体装置及びその製造方法の実施形態に
ついて更に説明する。
【００３９】そこで、既に上述した本発明による半導体
装置及びその製造方法について、図１（ａ）〜（ｄ）及
び図２（ｅ）、（ｆ）を参照して説明する。
装置及びその製造方法について、図１（ａ）〜（ｄ）及
び図２（ｅ）、（ｆ）を参照して説明する。
【００４０】図１（ａ）において、基板１上に設けた下
部層間絶縁膜２上に、下部ビアホール５が開孔されてい
る。この下部層間絶縁膜２としては、ＳｉＯ2 膜や、Ｂ
ＰＳＧ等が挙げられ、本発明においてはＳｉＯ2 膜や、
ＢＰＳＧ膜又はこれらの積層膜が適宜好適に使用され
る。
部層間絶縁膜２上に、下部ビアホール５が開孔されてい
る。この下部層間絶縁膜２としては、ＳｉＯ2 膜や、Ｂ
ＰＳＧ等が挙げられ、本発明においてはＳｉＯ2 膜や、
ＢＰＳＧ膜又はこれらの積層膜が適宜好適に使用され
る。
【００４１】また、その膜厚は、通常、６００〜１００
０ｎｍ範囲にあって、好ましくは、６００〜８００ｎｍ
範囲にあるのが好適である。
０ｎｍ範囲にあって、好ましくは、６００〜８００ｎｍ
範囲にあるのが好適である。
【００４２】また、下部ビアホール５の開孔間口径は、
半導体回路の集積度や密度等にもよるが、本発明による
製造方法では、通常、０．４μｍ未満の極狭の間口径で
あって、０．３８μｍ以下、更には０．３２μｍ以下で
０．２８μｍ以上の極狭の間口径を有するビアホールに
も適宜対処することができ、その底部径は、設けられて
いる層間絶縁膜の膜厚にもよるが、通常、０．２２〜
０．２８μｍの範囲にある。
半導体回路の集積度や密度等にもよるが、本発明による
製造方法では、通常、０．４μｍ未満の極狭の間口径で
あって、０．３８μｍ以下、更には０．３２μｍ以下で
０．２８μｍ以上の極狭の間口径を有するビアホールに
も適宜対処することができ、その底部径は、設けられて
いる層間絶縁膜の膜厚にもよるが、通常、０．２２〜
０．２８μｍの範囲にある。
【００４３】このように極狭の間口径であっても、通
常、重ねられるビアホールは、深さ方向に順次細くなる
テーパ状ビアホールとして（テーパエッチング法）形成
され、フォトリソグラフィー技術による目合わせずれを
含め、十分に目合わせマージンがとれ、重ねられたビア
ホール間の配線プラグを接続することができる。
常、重ねられるビアホールは、深さ方向に順次細くなる
テーパ状ビアホールとして（テーパエッチング法）形成
され、フォトリソグラフィー技術による目合わせずれを
含め、十分に目合わせマージンがとれ、重ねられたビア
ホール間の配線プラグを接続することができる。
【００４４】このように開孔された下部ビアホール５内
面を含み、下部層間絶縁膜２上の全上面にバリアメタル
膜３を成長（成膜）させる。本発明においては、特に限
定した材質を選ぶものではないが、下地の層間絶縁膜と
の密着性、低抵抗率、成膜性等から、バリアメタル膜３
として、ＴｉＮ（上層）／Ｔｉ（下層）の積層膜が適宜
好適に使用される。
面を含み、下部層間絶縁膜２上の全上面にバリアメタル
膜３を成長（成膜）させる。本発明においては、特に限
定した材質を選ぶものではないが、下地の層間絶縁膜と
の密着性、低抵抗率、成膜性等から、バリアメタル膜３
として、ＴｉＮ（上層）／Ｔｉ（下層）の積層膜が適宜
好適に使用される。
【００４５】その膜厚は、例えば、スパッタ法で成長さ
せて、ＴｉＮとして４０〜７０ｎｍ／Ｔｉとして２０〜
４０ｎｍの範囲で適宜使用される。
せて、ＴｉＮとして４０〜７０ｎｍ／Ｔｉとして２０〜
４０ｎｍの範囲で適宜使用される。
【００４６】次いで、この下部ビアホール５に配線プラ
グを堆積させる。このプラグ材を堆積させるには、スパ
ッタ法でも、プラズマＣＶＤ法でも適宜に選んで堆積
（形成）させることができる。
グを堆積させる。このプラグ材を堆積させるには、スパ
ッタ法でも、プラズマＣＶＤ法でも適宜に選んで堆積
（形成）させることができる。
【００４７】そこで、例えば、プラグ材として、Ｗ金属
をＣＶＤ法で、上述したバリアメタル膜３上に成長させ
ることができる。すなわち、ＷＦ6 ガスを原料に用い
て、シランガス（ＳｉＨ4 ）やＨ2 で基板温度４００℃
で還元反応させる（ＷＦ6 ＋ＳｉＨ4 →Ｗ＋ＳｉＦ４＋
４ＨＦ）。これによって、Ｗ膜４が、下部ビアホール５
の穴を埋めるように堆積されると同時に、バリアメタル
膜３上の全面に成膜される。
をＣＶＤ法で、上述したバリアメタル膜３上に成長させ
ることができる。すなわち、ＷＦ6 ガスを原料に用い
て、シランガス（ＳｉＨ4 ）やＨ2 で基板温度４００℃
で還元反応させる（ＷＦ6 ＋ＳｉＨ4 →Ｗ＋ＳｉＦ４＋
４ＨＦ）。これによって、Ｗ膜４が、下部ビアホール５
の穴を埋めるように堆積されると同時に、バリアメタル
膜３上の全面に成膜される。
【００４８】ここで、既に上述した要因により、また、
既に上述した、近年の高集積化に伴ない、ビアホールの
開孔間口径が、一層狭まる傾向にあって、益々ボイドが
発生し易くなり、ボイドの発生を防止させることが極め
て困難であるのが一般的である。図１（ａ）に示す如
く、配線プラグ中に生じるボイド６ａの大きさは、その
幅で表して、通常、０．０数μｍの大きさである。
既に上述した、近年の高集積化に伴ない、ビアホールの
開孔間口径が、一層狭まる傾向にあって、益々ボイドが
発生し易くなり、ボイドの発生を防止させることが極め
て困難であるのが一般的である。図１（ａ）に示す如
く、配線プラグ中に生じるボイド６ａの大きさは、その
幅で表して、通常、０．０数μｍの大きさである。
【００４９】また、上述した配線プラグ材として、例え
ば、抵抗率が１０-6〜１０-5Ωｃｍの範囲にある、Ａ
ｌ、Ｍｏ、Ｗ等の金属や、ＡｌＣｕＳｉ、ＡｌＳｉ、Ｔ
ｉＳｉ、ＭｏＳｉ、ＷＳｉ、ＰｔＳｉ等の合金（又は金
属シリサイド）を挙げることができる。
ば、抵抗率が１０-6〜１０-5Ωｃｍの範囲にある、Ａ
ｌ、Ｍｏ、Ｗ等の金属や、ＡｌＣｕＳｉ、ＡｌＳｉ、Ｔ
ｉＳｉ、ＭｏＳｉ、ＷＳｉ、ＰｔＳｉ等の合金（又は金
属シリサイド）を挙げることができる。
【００５０】本発明において、特に限定されるものでは
ないが、プラグ材として埋込んだ後の安定性等から高融
点であるＷ材が適宜好適に使用される。また、高融点配
線プラグ材として、Ｗ金属に限定されるものではなく、
他の高融点金属や、高融点金属シリサイドや、これらの
複合膜でもよい。
ないが、プラグ材として埋込んだ後の安定性等から高融
点であるＷ材が適宜好適に使用される。また、高融点配
線プラグ材として、Ｗ金属に限定されるものではなく、
他の高融点金属や、高融点金属シリサイドや、これらの
複合膜でもよい。
【００５１】次いで、図１（ａ）に示されているよう
に、基板平坦部の全面に堆積させている配線プラグ材４
をエッチバックさせて、下部ビアホール５内に埋込まれ
ている配線プラグ材以外を取り除き、全面を平坦にさせ
てバリアメタル膜３を露出させる。
に、基板平坦部の全面に堆積させている配線プラグ材４
をエッチバックさせて、下部ビアホール５内に埋込まれ
ている配線プラグ材以外を取り除き、全面を平坦にさせ
てバリアメタル膜３を露出させる。
【００５２】ここで、図１（ｂ）に示す如く、このバリ
アメタル膜３上に、例えば、スパッタ法でＴｉＮ７を、
膜厚２０〜４０ｎｍ範囲で成長させる。ここで、前工程
で形成させてバリアメタルのＴｉＮ／Ｔｉに加えて、Ｔ
ｉＮを形成させるのは、このバリアメタルを配線として
利用する場合に、必要に応じて、この配線抵抗を適宜調
整するために形成されるので、本発明においては、必ず
しも必要とするものではない。
アメタル膜３上に、例えば、スパッタ法でＴｉＮ７を、
膜厚２０〜４０ｎｍ範囲で成長させる。ここで、前工程
で形成させてバリアメタルのＴｉＮ／Ｔｉに加えて、Ｔ
ｉＮを形成させるのは、このバリアメタルを配線として
利用する場合に、必要に応じて、この配線抵抗を適宜調
整するために形成されるので、本発明においては、必ず
しも必要とするものではない。
【００５３】次いで、本発明による製造法の特徴として
既に上述した、配線プラグ中に生じているボイド６ｂの
対処法が講じられる。
既に上述した、配線プラグ中に生じているボイド６ｂの
対処法が講じられる。
【００５４】その第１の対処法として、図１（ｃ）に示
す如く、このボイド６ｂ内に犠牲膜として埋込み材８を
埋め込む。例えば、ＳＯＧ塗布法が挙げらる。すなわ
ち、シリコン基板をスピンさせながら、ＳｉＯ2 、ＣＨ
3Ｓ ｉＯ3/2 、（ＣＨ3 ）2 ＳｉＯ、（ＣＨ3 ）3 Ｓｉ
Ｏ3/2 等の組合わせ共重合体であるメチルシリコーンワ
ニスや、ＣＨ3 ＳｉＯ3/2 、（ＣＨ3 ）2 ＳｉＯ、Ｃ6
Ｈ5 ＳｉＯ3/2 、（Ｃ6Ｈ5 ）（ＣＨ3 ）ＳｉＯ、（Ｃ6
Ｈ5 ）2 ＳｉＯ等の組合わせ共重合体であるフェニル
メチルシリコーンワニスや、変性シリコーンワニス等の
有機シリコン液材を塗布させ、例えば、４００℃で１０
〜２０分間のアニール処理を施した後、エッチバックさ
せて、このボイド６ｂにＳＯＧを埋込むものである。
す如く、このボイド６ｂ内に犠牲膜として埋込み材８を
埋め込む。例えば、ＳＯＧ塗布法が挙げらる。すなわ
ち、シリコン基板をスピンさせながら、ＳｉＯ2 、ＣＨ
3Ｓ ｉＯ3/2 、（ＣＨ3 ）2 ＳｉＯ、（ＣＨ3 ）3 Ｓｉ
Ｏ3/2 等の組合わせ共重合体であるメチルシリコーンワ
ニスや、ＣＨ3 ＳｉＯ3/2 、（ＣＨ3 ）2 ＳｉＯ、Ｃ6
Ｈ5 ＳｉＯ3/2 、（Ｃ6Ｈ5 ）（ＣＨ3 ）ＳｉＯ、（Ｃ6
Ｈ5 ）2 ＳｉＯ等の組合わせ共重合体であるフェニル
メチルシリコーンワニスや、変性シリコーンワニス等の
有機シリコン液材を塗布させ、例えば、４００℃で１０
〜２０分間のアニール処理を施した後、エッチバックさ
せて、このボイド６ｂにＳＯＧを埋込むものである。
【００５５】また、本発明においては、このような有機
系ＳＯＧの他に無機系ＳＯＧが適宜好適に使用すること
ができる。
系ＳＯＧの他に無機系ＳＯＧが適宜好適に使用すること
ができる。
【００５６】更には、このような第１の対処法の塗布法
の他に、Ｏ3 ／ＴＥＯＳ［Ｓｉ（ＯＣ2 Ｈ3 ）4 ］によ
るＣＶＤ法によって対処させることができる。すなわ
ち、４００℃程度の常圧ＣＶＤで、Ｏ3 とＴＥＯＳとを
原料に用いることで、このボイドに流し込める流動性の
良い形状で、ＳｉＯ2 酸化膜を形成させて、同様にエッ
チバックさせて、ボイドを埋込むことができる。
の他に、Ｏ3 ／ＴＥＯＳ［Ｓｉ（ＯＣ2 Ｈ3 ）4 ］によ
るＣＶＤ法によって対処させることができる。すなわ
ち、４００℃程度の常圧ＣＶＤで、Ｏ3 とＴＥＯＳとを
原料に用いることで、このボイドに流し込める流動性の
良い形状で、ＳｉＯ2 酸化膜を形成させて、同様にエッ
チバックさせて、ボイドを埋込むことができる。
【００５７】これによって、図１（ｄ）に示す如く、こ
のＴｉＮ膜７上に、フォトレジストを塗布し、露光・現
像し、パターンエッチングさせて、下部層間絶縁膜上に
バリアメタル膜３とＴｉＮ膜７とからなるパターンを形
成させても、埋込み材８（犠牲膜）によって保護されて
いるので、全くボイド６ｂが拡張浸食されない。
のＴｉＮ膜７上に、フォトレジストを塗布し、露光・現
像し、パターンエッチングさせて、下部層間絶縁膜上に
バリアメタル膜３とＴｉＮ膜７とからなるパターンを形
成させても、埋込み材８（犠牲膜）によって保護されて
いるので、全くボイド６ｂが拡張浸食されない。
【００５８】また、この図１（ｄ）の工程に続いて、又
はこの工程前の何れかにおいて、本発明において、図２
（ｅ）に示す如く、上部層間絶縁膜１０を形成し、ＣＭ
Ｐ処理にて平坦化させた後、この上部層間絶縁膜１０上
に上部ビアホール１２を開孔させるに際して、このビア
ホール１２が、下部ビアホール５に重なるように、パタ
ーンエッチング（反応性イオンエッチング）で開孔させ
ても、その浸食は、図１（ｄ）に示す埋込み材８を浸食
させて除去されるに止まり、図２（ｅ）に示す如く、全
くボイド６ｄは、拡張浸食されない。
はこの工程前の何れかにおいて、本発明において、図２
（ｅ）に示す如く、上部層間絶縁膜１０を形成し、ＣＭ
Ｐ処理にて平坦化させた後、この上部層間絶縁膜１０上
に上部ビアホール１２を開孔させるに際して、このビア
ホール１２が、下部ビアホール５に重なるように、パタ
ーンエッチング（反応性イオンエッチング）で開孔させ
ても、その浸食は、図１（ｄ）に示す埋込み材８を浸食
させて除去されるに止まり、図２（ｅ）に示す如く、全
くボイド６ｄは、拡張浸食されない。
【００５９】また、このパターンエッチングで上部のビ
アホールを開孔するに際して、この埋込み材が一緒に除
去（エッチング）されることは、本発明の製造方法の利
点でもある。なお、ビアホールをパターンエッチング
（反応性イオンエッチング）させるに、例えば、ＣＦ
4 、ＣＨＦ3 、Ｃ2 Ｆ6 等のガスに、Ｏ2 、Ａｒを添加
した混合ガスが使用される。
アホールを開孔するに際して、この埋込み材が一緒に除
去（エッチング）されることは、本発明の製造方法の利
点でもある。なお、ビアホールをパターンエッチング
（反応性イオンエッチング）させるに、例えば、ＣＦ
4 、ＣＨＦ3 、Ｃ2 Ｆ6 等のガスに、Ｏ2 、Ａｒを添加
した混合ガスが使用される。
【００６０】その結果、図２（ｅ）に示す如く、基板１
上に設けた下部層間絶縁膜２と上部層間絶縁膜１０とを
介して、下部ビアホール５及び上部ビアホール１２を、
基板上において、縦方向に２段に重なるように形成させ
ても、全く下部ビアホールに生じているボイドに係わっ
て引き起こす、既に上述した種々の障害を完全に、効果
的に防止させられることがよく判る。
上に設けた下部層間絶縁膜２と上部層間絶縁膜１０とを
介して、下部ビアホール５及び上部ビアホール１２を、
基板上において、縦方向に２段に重なるように形成させ
ても、全く下部ビアホールに生じているボイドに係わっ
て引き起こす、既に上述した種々の障害を完全に、効果
的に防止させられることがよく判る。
【００６１】また、本発明において、このような同様の
目的である第２の対処法を製造工程に、適宜に組合わせ
ることができる。
目的である第２の対処法を製造工程に、適宜に組合わせ
ることができる。
【００６２】すなわち、図３（ａ）〜（ｃ）において、
既に上述した図１（ａ）−（ｂ）の製造工程後、図３
（ａ）に示す如く、例えば、ＳｉＯＮ膜等の所定の電気
不良導体材１６（絶縁材）を、プラズマＣＶＤ法で、こ
の配線プラグ中に生じたボイド内部の全部又はボイドの
上部の一部に犠牲膜として堆積させて埋込むと同時に、
既に上述した如く、反射防止膜をも兼ねてＳｉＯＮ膜を
堆積させることができる。
既に上述した図１（ａ）−（ｂ）の製造工程後、図３
（ａ）に示す如く、例えば、ＳｉＯＮ膜等の所定の電気
不良導体材１６（絶縁材）を、プラズマＣＶＤ法で、こ
の配線プラグ中に生じたボイド内部の全部又はボイドの
上部の一部に犠牲膜として堆積させて埋込むと同時に、
既に上述した如く、反射防止膜をも兼ねてＳｉＯＮ膜を
堆積させることができる。
【００６３】ここで、図３（ａ）に示す如く、ボイド６
ｂを完全に電気不良導体材１６で埋込む必要がない。ま
た、既に上述した如く、この第２の対処法は、図３
（ａ）に示す如く、同時に下部層間絶縁膜の平坦部に形
成されているバリアメタル上の全表面にも電気不良導体
材の膜１６が堆積（成長）されて、この電気不良導体材
の膜１６が、バリアメタルのパターニング時の反射保護
膜として形成されることになる。
ｂを完全に電気不良導体材１６で埋込む必要がない。ま
た、既に上述した如く、この第２の対処法は、図３
（ａ）に示す如く、同時に下部層間絶縁膜の平坦部に形
成されているバリアメタル上の全表面にも電気不良導体
材の膜１６が堆積（成長）されて、この電気不良導体材
の膜１６が、バリアメタルのパターニング時の反射保護
膜として形成されることになる。
【００６４】従って、第１の対処法のように、反射保護
膜の形成工程を設けなければならない場合であっても、
第２の対処法によれば、別途に反射保護膜を形成させる
必要のないことが特徴である。
膜の形成工程を設けなければならない場合であっても、
第２の対処法によれば、別途に反射保護膜を形成させる
必要のないことが特徴である。
【００６５】すなわち、第１の対処法では、ＳＯＧによ
る単にボイドを保護する目的だけの犠牲膜であるが、こ
の第２の対処法によるＳｉＯＮは反射防止膜としても有
用であり、これをボイドの保護にも兼ねて堆積させら
れ、このボイドに堆積したＳｉＯＮが犠牲膜となるが、
その他の堆積層は、反射保護膜として利用されることが
特徴である。
る単にボイドを保護する目的だけの犠牲膜であるが、こ
の第２の対処法によるＳｉＯＮは反射防止膜としても有
用であり、これをボイドの保護にも兼ねて堆積させら
れ、このボイドに堆積したＳｉＯＮが犠牲膜となるが、
その他の堆積層は、反射保護膜として利用されることが
特徴である。
【００６６】また、この反射防止ＳｉＯＮは、製造工程
にもよるが、近年の微細なパターンのリソグラフィーに
は必要な膜であり、反射防止ＳｉＯＮを必要とする場合
に、工程を増やすことなく、ボイドを保護できることに
なる。この場合に、図３（ｂ）に示す如く、バリアメタ
ルのパターニングの前に同じフォトレジストパターンで
反射防止ＳｉＯＮのパターニングを行うに際しては、ボ
イド内に残るようにオーバエッチングさせないことが重
要である。なお、このような反射防止ＳｉＯＮのエッチ
ングは、例えば、ＣＦ4 等のガスが使用される。
にもよるが、近年の微細なパターンのリソグラフィーに
は必要な膜であり、反射防止ＳｉＯＮを必要とする場合
に、工程を増やすことなく、ボイドを保護できることに
なる。この場合に、図３（ｂ）に示す如く、バリアメタ
ルのパターニングの前に同じフォトレジストパターンで
反射防止ＳｉＯＮのパターニングを行うに際しては、ボ
イド内に残るようにオーバエッチングさせないことが重
要である。なお、このような反射防止ＳｉＯＮのエッチ
ングは、例えば、ＣＦ4 等のガスが使用される。
【００６７】このように成長させた電気不良導体材の膜
１６の膜厚が、１００〜２００ｎｍで、特に、反射保護
膜として形成させる場合には、３０〜１００ｎｍ膜厚程
度に成長させればよい。
１６の膜厚が、１００〜２００ｎｍで、特に、反射保護
膜として形成させる場合には、３０〜１００ｎｍ膜厚程
度に成長させればよい。
【００６８】これによって、この電気不良導体材の膜１
６上にフォトレジストを塗布し、露光・現像、所定のパ
ターンエッチングで、図３（ｂ）に示す如く、下部層間
絶縁膜上に所定のバリアメタル３と電気不良導体材の膜
１６とからなるパターンを形成させても、全くボイド６
ｂは、犠牲膜として埋込まれている電気不良導体材１６
によって拡張浸食されることがない。なお、バリアメタ
ルのＴｉＮ／Ｔｉのエッチングでは、Ｃｌ2 、ＢＣｌ3
等のガスが使用されるので、Ｓｉの酸化物系であるボイ
ド内の犠牲膜は、ほとんど浸食（エッチング）されな
い。
６上にフォトレジストを塗布し、露光・現像、所定のパ
ターンエッチングで、図３（ｂ）に示す如く、下部層間
絶縁膜上に所定のバリアメタル３と電気不良導体材の膜
１６とからなるパターンを形成させても、全くボイド６
ｂは、犠牲膜として埋込まれている電気不良導体材１６
によって拡張浸食されることがない。なお、バリアメタ
ルのＴｉＮ／Ｔｉのエッチングでは、Ｃｌ2 、ＢＣｌ3
等のガスが使用されるので、Ｓｉの酸化物系であるボイ
ド内の犠牲膜は、ほとんど浸食（エッチング）されな
い。
【００６９】また、図３（ｂ）の工程に続いて、図３
（ｃ）に示す如く、上部層間絶縁膜１０を成長させ、Ｃ
ＭＰ処理にて平坦化させた後、この上部層間絶縁膜に、
上部ビアホール１２を開孔するに際して、下部ビアホー
ル５に重なるようにパターンエッチングさせても、その
浸食は、図３（ｂ）に示す埋込み材１６を浸食させて除
去されるに止まり、図３（ｃ）に示す如く、全くボイド
６ｄは、浸食されることがない。
（ｃ）に示す如く、上部層間絶縁膜１０を成長させ、Ｃ
ＭＰ処理にて平坦化させた後、この上部層間絶縁膜に、
上部ビアホール１２を開孔するに際して、下部ビアホー
ル５に重なるようにパターンエッチングさせても、その
浸食は、図３（ｂ）に示す埋込み材１６を浸食させて除
去されるに止まり、図３（ｃ）に示す如く、全くボイド
６ｄは、浸食されることがない。
【００７０】以上のように、本発明においては、特に、
そのビアホールの開孔間口径が、０．４μｍ未満の極微
細径であっても、下層層間絶縁膜に下部ビアホールを開
孔させ、配線プラグを埋込み、発生するボイド対処法を
講ずることができる。次いで、上層層間膜−上部ビアホ
ール開孔−配線プラグ埋込み−ボイド対処させ、下部ビ
アホール上に、上部ビアホールを重ねて、上層面から基
板面に貫通させ、且つ配線プラグが埋込まれている２段
重ねのビアホールを有する多層配線構造とすることがで
きる。
そのビアホールの開孔間口径が、０．４μｍ未満の極微
細径であっても、下層層間絶縁膜に下部ビアホールを開
孔させ、配線プラグを埋込み、発生するボイド対処法を
講ずることができる。次いで、上層層間膜−上部ビアホ
ール開孔−配線プラグ埋込み−ボイド対処させ、下部ビ
アホール上に、上部ビアホールを重ねて、上層面から基
板面に貫通させ、且つ配線プラグが埋込まれている２段
重ねのビアホールを有する多層配線構造とすることがで
きる。
【００７１】このように順次に下部ビアホール上に、上
部ビアホールを積重ねて形成させるので、下部、中間部
及び上部に少なくとも３段以上にビアホールを重ねて、
同様に上層から基板面に貫通するビアホールを形成する
ことができ、且つ配線プラグが埋込まれたビアホールと
することができる。
部ビアホールを積重ねて形成させるので、下部、中間部
及び上部に少なくとも３段以上にビアホールを重ねて、
同様に上層から基板面に貫通するビアホールを形成する
ことができ、且つ配線プラグが埋込まれたビアホールと
することができる。
【００７２】しかも、その内壁がバリアメタル膜で被膜
（又は被着）され、且つ内部にＷ等の配線プラグを設け
ても、従来の処理技術では困難であったビアホール配線
プラグに生ずるボイドに起因する障害を起こすことな
く、本発明による製造方法を適宜好適に適用することが
できるのである。
（又は被着）され、且つ内部にＷ等の配線プラグを設け
ても、従来の処理技術では困難であったビアホール配線
プラグに生ずるボイドに起因する障害を起こすことな
く、本発明による製造方法を適宜好適に適用することが
できるのである。
【００７３】また、ビアホール内に導電性材料で配線プ
ラグを埋込むに際して、又は配線プラグ中に生じたボイ
ドに犠牲膜を埋込むに際しては、通常の一般的な方法と
しての、ブランケット全面膜形成後の、全面エッチバッ
グ法だけでなく、このエッチバッグの代わりにＣＭＰを
行ってもよいし、また、ビアホール内に配線プラグ材を
選択成長させるか、或いはこの選択成長にＣＭＰを組合
わせて適宜対処することもできる。
ラグを埋込むに際して、又は配線プラグ中に生じたボイ
ドに犠牲膜を埋込むに際しては、通常の一般的な方法と
しての、ブランケット全面膜形成後の、全面エッチバッ
グ法だけでなく、このエッチバッグの代わりにＣＭＰを
行ってもよいし、また、ビアホール内に配線プラグ材を
選択成長させるか、或いはこの選択成長にＣＭＰを組合
わせて適宜対処することもできる。
【００７４】また、本発明において、図１（ｂ）、
（ｃ）及び図２（ｅ）、（ｆ）を参照して説明すると、
配線プラグのボイド６ｂに対して、第１及び第２の対処
法によって埋込み材８及び電気不良導体材１６［（図３
（ｂ）参照］がボイドに埋め込まれる。既に上述した如
く、上部ビアホール形成時や、パターン配線形成時に、
同時にボイド内に埋め込まれたこれらの埋込み材及び電
気不良導体材自体は、エッチングで浸食されながらボイ
ドを保護しながら完全に除去（再度堀起）できるので
［図２（ｅ）参照］、上部ビアホール開孔時に、ボイド
の更なる浸食を防止する犠牲膜となっている。
（ｃ）及び図２（ｅ）、（ｆ）を参照して説明すると、
配線プラグのボイド６ｂに対して、第１及び第２の対処
法によって埋込み材８及び電気不良導体材１６［（図３
（ｂ）参照］がボイドに埋め込まれる。既に上述した如
く、上部ビアホール形成時や、パターン配線形成時に、
同時にボイド内に埋め込まれたこれらの埋込み材及び電
気不良導体材自体は、エッチングで浸食されながらボイ
ドを保護しながら完全に除去（再度堀起）できるので
［図２（ｅ）参照］、上部ビアホール開孔時に、ボイド
の更なる浸食を防止する犠牲膜となっている。
【００７５】また、この犠牲膜は、既に上述したよう
に、図２（ｆ）から明らかなように、このボイドを保護
するためボイドに埋込んだ埋込み材又は堆積させた電気
不良導体材自体であって、ビアホールを順次に２段、３
段に積み重ねて開孔させる際には、層間絶縁膜と同系の
Ｓｉの酸化物系である犠牲膜は、この開孔のエッチング
で同時に除去される。
に、図２（ｆ）から明らかなように、このボイドを保護
するためボイドに埋込んだ埋込み材又は堆積させた電気
不良導体材自体であって、ビアホールを順次に２段、３
段に積み重ねて開孔させる際には、層間絶縁膜と同系の
Ｓｉの酸化物系である犠牲膜は、この開孔のエッチング
で同時に除去される。
【００７６】また、この上部ビアホールに配線プラグを
埋込む際に、配線プラグ材によって、容易に再埋込みす
ることができる。本発明による多層配線構造を有する半
導体装置の製造方法は、積重ねビアホールを介して、多
層配線間、配線層と基板上拡散層との安定した電気的導
通を達成させることができる。
埋込む際に、配線プラグ材によって、容易に再埋込みす
ることができる。本発明による多層配線構造を有する半
導体装置の製造方法は、積重ねビアホールを介して、多
層配線間、配線層と基板上拡散層との安定した電気的導
通を達成させることができる。
【００７７】なお、本発明においては、例えば、図２
（ｆ）を参照すると、上部ビアホールにはボイドが発生
した形跡が図示されていないが、必要に応じて、積み重
ねた最上部ビアホールのアスペクト比が大きくなってボ
イドを発生させても、最上部のビアホールにあっては、
プラグ形成時のボイド発生又はそのボイドを残したま
ま、次工程を実施させても、既に上述した如くの諸問題
を引き起こすものではない。
（ｆ）を参照すると、上部ビアホールにはボイドが発生
した形跡が図示されていないが、必要に応じて、積み重
ねた最上部ビアホールのアスペクト比が大きくなってボ
イドを発生させても、最上部のビアホールにあっては、
プラグ形成時のボイド発生又はそのボイドを残したま
ま、次工程を実施させても、既に上述した如くの諸問題
を引き起こすものではない。
【００７８】
【発明の効果】以上から、本発明によれば、基板上の複
数段に設けられた層間絶縁膜に設ける複数個のビアホー
ルが、基板上の上下方向に複数段に重ねて設けられ、し
かも、ビアホールの開孔間口径が、従来に比べて著しく
極狭であることを特徴とする多層配線構造を有する半導
体装置及びその製造方法を提供できる。
数段に設けられた層間絶縁膜に設ける複数個のビアホー
ルが、基板上の上下方向に複数段に重ねて設けられ、し
かも、ビアホールの開孔間口径が、従来に比べて著しく
極狭であることを特徴とする多層配線構造を有する半導
体装置及びその製造方法を提供できる。
【００７９】これにより、基板上の各層間絶縁膜に設け
るビアホールを、少なくとも２段に重なるように複数段
として設けても、この配線プラグ中に生ずるボイドによ
る影響を完全に防止できることから、上層配線と下層配
線及びこれらの配線層と拡散層とが、高信頼性で、高安
定に導通された多層配線構造を有する半導体装置を提供
できる。
るビアホールを、少なくとも２段に重なるように複数段
として設けても、この配線プラグ中に生ずるボイドによ
る影響を完全に防止できることから、上層配線と下層配
線及びこれらの配線層と拡散層とが、高信頼性で、高安
定に導通された多層配線構造を有する半導体装置を提供
できる。
【００８０】また、ビヤホールを開孔させるにその間口
径を大きくさせる必要がなく、しかも、このビアホール
を基板上の横方向に並べて設けずに縦方向に集約させて
設けられ、ＬＳＩ、ＶＬＳＩ、ＵＳＬＩ等の高密度化、
高集積化で複雑化する多層配線構造をより単純化、基板
上での装置占有面積を縮小させることができる。
径を大きくさせる必要がなく、しかも、このビアホール
を基板上の横方向に並べて設けずに縦方向に集約させて
設けられ、ＬＳＩ、ＶＬＳＩ、ＵＳＬＩ等の高密度化、
高集積化で複雑化する多層配線構造をより単純化、基板
上での装置占有面積を縮小させることができる。
【図１】本発明による製造工程の一実施例を示す。
【図２】図１に示す製造工程の実施例の続きを示す。
【図３】本発明による製造工程の別の実施例を示す。
【図４】従来技術により２段重ねでコンタクトホールを
有する半導体装置を製造した場合に発生する障害を説明
する工程図である。
有する半導体装置を製造した場合に発生する障害を説明
する工程図である。
【図５】図４に示す工程図の続きを表す。
【図６】従来法におけるコンタクトホールが２段に設け
られている多層配線構造を有する半導体装置を示す図で
ある。
られている多層配線構造を有する半導体装置を示す図で
ある。
１，３１，４１ 基板 ２，３２，４２ 下部層間絶縁膜 ３，４３ バリアメタル ４，１５，４９ 配線プラグ ５，３２ａ，４８ 下部ビアホール（又は下部コンタク
トホール） ６ａ，６ｂ，６ｃ，６ｄ ボイド ７ ＴｉＮ膜 １１，１４，４４ 反射保護膜 ８ 埋込み材（ボイドの埋込み材、又は犠牲膜） ９ フォトレジスト １０，３７，４７ 上部層間絶縁膜 １２，３７ａ，４５ 上部ビアホール（又は上部コンタ
クトホール） １３，３８，５０ 上層配線層 １６ 電気不良導体材 ３３ 下層配線層
トホール） ６ａ，６ｂ，６ｃ，６ｄ ボイド ７ ＴｉＮ膜 １１，１４，４４ 反射保護膜 ８ 埋込み材（ボイドの埋込み材、又は犠牲膜） ９ フォトレジスト １０，３７，４７ 上部層間絶縁膜 １２，３７ａ，４５ 上部ビアホール（又は上部コンタ
クトホール） １３，３８，５０ 上層配線層 １６ 電気不良導体材 ３３ 下層配線層
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F033 HH08 HH09 HH18 HH19 HH20 HH26 HH27 HH28 HH29 HH33 JJ08 JJ09 JJ18 JJ19 JJ20 JJ26 JJ27 JJ28 JJ29 JJ33 KK08 KK09 KK18 KK19 KK20 KK26 KK27 KK28 KK29 KK33 MM05 NN07 PP06 PP07 PP15 QQ04 QQ08 QQ09 QQ13 QQ31 QQ34 QQ48 RR04 RR15 XX03 5F058 AA06 AC03 AF04 AG01 AH05 BA09 BC20 BF46 BH01 BJ05
Claims (15)
- 【請求項１】多層配線構造を有し、基板上にビアホール
を少なくとも２段に重ねて設ける半導体装置の製造方法
において、 下部層間絶縁膜に、下部ビアホールを開孔し、 前記下部ビアホール内面を含む前記下部層間絶縁膜上の
全表面にバリアメタル膜を堆積し、 次いで、前記下部ビアホール内に配線プラグを埋込み、 前記配線プラグ中に生じたボイド内に、所定の埋込み材
を埋込み、 所定のパターンでエッチングさせて前記バリアメタル膜
からなる所定のパターンを形成し、 次いで、上部層間絶縁膜を形成させた後、前記下部ビア
ホール上に重なる前記上部層間絶縁膜の部位に、エッチ
ングによって上部ビアホールを開孔し、 前記上部ビアホール内に配線プラグを埋込み、基板上に
少なくとも２段にビアホールを重ねて設けることを特徴
とする半導体装置の製造方法。 - 【請求項２】多層配線構造を有し、基板上にビアホール
を少なくとも２段に重ねて設ける半導体装置の製造方法
において、 下部層間絶縁膜に、下部ビアホールを開孔し、 前記下部ビアホール内面を含む前記下部層間絶縁膜上の
全表面にバリアメタル膜を堆積し、 次いで、前記下部ビアホール内に配線プラグを埋込み、 前記配線プラグ中に生じたボイド内の全部又はその一部
を含む前記バリアメタル膜上の全表面に、電気不良導体
材を堆積し、 所定のパターンでエッチングさせて前記バリアメタル膜
と前記電気不良導体材膜とからなる所定のパターンを形
成し、 次いで、上部層間絶縁膜を形成させた後、前記下部ビア
ホール上に重なる前記上部層間絶縁膜の部位に、エッチ
ングによって上部ビアホールを開孔し、 前記上部ビアホール内に配線プラグを埋込み、基板上に
少なくとも２段にビアホールを重ねて設けることを特徴
とする半導体装置の製造方法。 - 【請求項３】前記上部ビアホールを開孔させるエッチン
グ時に、前記ボイド内に埋込まれた所定の埋込み材の全
部を除去することを特徴とする請求項１に記載の半導体
装置の製造方法。 - 【請求項４】前記上部ビアホールを開孔させるエッチン
グ時に、前記ボイド内に堆積された所定の電気不良導体
材の全部を除去することを特徴とする請求項２に記載の
半導体装置の製造方法。 - 【請求項５】前記電気不良導体材膜が、前記バリアメタ
ル膜のパターニング時の反射保護膜として形成されるこ
とを特徴とする請求項２又は４に記載の半導体装置の製
造方法。 - 【請求項６】前記埋込み材は、ＳＯＧ塗布法によって形
成されることを特徴とする請求項１又は３に記載の半導
体装置の製造方法。 - 【請求項７】前記電気不良導体材は、プラズマＣＶＤ法
によって形成されるＳｉＯＮ膜であることを特徴とする
請求項２、４又は５に記載の半導体装置の製造方法。 - 【請求項８】前記配線プラグ材が、Ａｌ、Ｍｏ及びＷの
金属、Ａｌ、ＡｌＣｕ、Ｔｉ、Ｍｏ及びＷのＳｉ合金及
び多結晶シリコンの群から選ばれた少なくとも１種であ
ることを特徴とする請求項１〜７に記載の半導体装置の
製造方法。 - 【請求項９】前記バリアメタル膜が、ＴｉＮ（上層）／
Ｔｉ（下層）の積層膜であることを特徴とする請求項１
〜８の何れかに記載の半導体装置の製造方法。 - 【請求項１０】前記ビアホールが、基板上に下部と上部
との２段重ねで設けられていることを特徴とする請求項
１〜９の何れかに記載の半導体装置の製造方法。 - 【請求項１１】前記ビアホールが、下部と少なくとも１
段の中間部と上部との少なくとも３段重ねで設けられて
いることを特徴とする請求項１〜９の何れかに記載の半
導体装置の製造方法。 - 【請求項１２】前記上部ビアホールを除く前記ビアホー
ルの開孔間口径が、０．４μｍ未満であることを特徴と
する請求項１〜１１の何れかに記載の半導体装置の製造
方法。 - 【請求項１３】多層配線構造を有し、基板上には複数段
に層間絶縁膜を有している半導体装置であって、 上記複数段の層間絶縁膜に開孔されている上部と下部の
ビアホールが、又は上部と少なくとも１段の中間部と下
部のビアホールが、基板上の上下方向に少なくとも２段
に重なって設けられ、且つ前記ビアホール内に配線プラ
グが埋込まれ、て上層配線層と下層配線又は前記配線と
基板上拡散層とが電気的に導通されていることを特徴と
する半導体装置。 - 【請求項１４】前記下部と前記上部とのビアホール内
面、又は前記上部と少なくとも１段の中間部と下部との
ビアホール内面を含む中間層層間絶縁膜上及び上層層間
絶縁膜上に、バリアメタル膜を有し、 前記下部及び／又は前記中間部のビアホールの配線プラ
グ中に生じたボイド内には、犠牲膜として施された所定
の埋込み材又は電気不良導体材が除去された後に、前記
配線プラグ材が埋込まれ、 且つ前記下層層間絶縁膜上及び／又は中間層層間絶縁膜
上には、前記バリアメタルと反射保護膜、又は前記バリ
アメタルと前記電気不良導体材の膜とからなる所定のパ
ターンを有し、 ていることを特徴とする請求項１３に記載の半導体装
置。 - 【請求項１５】前記上部のビアホールを除く前記ビアホ
ールの開孔間口径が、０．４μｍ未満であることを特徴
とする請求項１３又は１４に記載の半導体装置。
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