KR100632041B1 - 반도체 소자의 금속 배선 형성 방법 - Google Patents

반도체 소자의 금속 배선 형성 방법 Download PDF

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Abstract

본 발명은 접속홀 상부에 있는 전도성 물질이 과도하게 제거되는 것을 방지함으로써, 안정된 연결 구조를 얻음과 동시에 저항 증가를 억제할 수 있도록 한다는 것으로, 이를 위하여 본 발명은, 비아 또는 콘택용 홀을 완전히 매립하는 형태로 전도성 물질을 증착한 후 바로 CMP 하여 홀 이외의 영역에 있는 전도성 물질을 제거하는 종래 방법과는 달리, 비아 또는 콘택용 홀을 완전히 매립하는 형태로 전도성 물질을 증착하고, 홀의 상부에 식각 장벽 물질을 형성한 후 1차 에치백 공정으로 홀 주변에 있는 전도성 물질의 일정 두께를 제거하고, 다시 전도성 물질을 증착한 후 에치백 공정으로 홀 이외의 영역에 있는 전도성 물질을 제거하는 방식으로 접속홀을 형성하기 때문에 접속홀과 상부 금속 배선간의 접속 안정성을 높일 수 있을 뿐만 아니라 저항이 증가하는 것을 방지할 수 있으며, 이를 통해 반도체 소자의 제품 신뢰도를 대폭 증진시킬 수 있는 것이다.
비아홀, 콘택홀, 보이드, 금속 배선

Description

반도체 소자의 금속 배선 형성 방법{METHOD FOR FORMING A METAL LINE OF SEMICONDUCTOR DEVICE}
도 1a 내지 1g는 본 발명의 일 실시 예에 따라 반도체 소자의 금속 배선을 형성하는 과정을 도시한 공정 순서도,
도 2a 내지 2g는 본 발명의 다른 실시 예에 따라 반도체 소자의 금속 배선을 형성하는 과정을 도시한 공정 순서도,
도 3a 및 3b는 본 발명의 다른 실시 예에 따라 금속 배선을 제조할 때 얻어지는 다른 효과를 설명하기 위해 도시한 단면도,
도 4a 내지 4c는 종래 방법에 따라 반도체 소자의 금속 배선을 형성할 때 나타나는 현상을 설명하기 위해 도시한 단면도.
본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 다른 층의 금속간을 전기적으로 연결하는 콘택홀 또는 비아홀을 형성하는데 적합한 반도체 소자의 금속 배선 형성 기법에 관한 것이다.
최근 들어, 반도체 디바이스가 대용량화 및 고집적화됨에 따라 반도체 디바 이스의 면적은 점진적으로 축소되고 있으며, 그에 따라 반도체 디바이스내의 금속 배선 및 그 선폭이 감소되고 있는 추세이다.
잘 알려진 바와 같이, 다층 구조의 반도체 소자는 다수개의 층으로 이루어지고 각 층들은 필요에 따라 임의의 형상으로 패터닝된 접점 또는 금속 배선들을 가지며, 각 접점과 금속 배선 혹은 서로 다른 층의 금속 배선간은 전도성 물질로 채워진 콘택홀 또는 비아홀을 통해 전기적으로 접속된다. 여기에서, 콘택홀 또는 비아홀에 매립되는 전도성 물질로는 텅스턴(W)이 주로 사용되고 있다.
도 4a 내지 4c는 종래 방법에 따라 반도체 소자의 금속 배선을 형성할 때 나타나는 현상을 설명하기 위해 도시한 단면도이다.
잘 알려진 바와 같이, 하부 금속(402)과 상부 금속(도시 생략)간을 전기적으로 연결하기 위해서는 먼저 하부 금속(402) 위에 적층된 후막의 산화막(404)의 일부를 선택적으로 제거하여 하부 금속(402)의 상부 일부를 노출시키는 홀을 형성하고, 예를 들면 Ti/TiN 등으로 된 박막의 베리어막(406)을 반도체 기판의 전면에 형성하며, 다시 홀을 완전히 매립하는 형태로 텅스턴 등의 전도성 물질을 적층하고, 이어서 에치백 공정을 통해 전도성 물질을 제거하여 홀 이외의 영역에 있는 베리어막(406)의 상부가 노출되도록 함으로써, 일 예로서 도 4a에 도시된 바와 같이, 접속홀(비아홀 또는 콘택홀)(408)을 완성한다.
이때, 전도성 물질을 제거하는 에치백 공정에서는 하부막인 베리어막(406)이 확실하게 드러날 수 있도록 오우버 에치백을 하게 되며, 이러한 오우버 에치백으로 인해, 도 4a에 도시된 바와 같이, 접속홀(408)에 매립된 전도성 물질이 과도하게 제거된다.
따라서, 상기한 바와 같이, 접속홀(408)에 매립된 전도성 물질이 과도하게 제거된 상태에서 증착 공정을 수행하여 반도체 기판의 전면에 금속 배선용의 전도성 물질(예를 들면, Al 등)(410)을 증착하면, 도 4b에 도시된 바와 같이, 패턴의 프로파일이 나빠지게 되는 문제점이 있으며, 심한 경우에는, 도 4c에 도시된 바와 같이, 접속홀(408)의 상단 부분에 보이드(412)가 생기게 되는 문제점이 있다. 이러한 문제들은 내부 접속의 불안정 및 저항의 증가를 수반하여 결국 반도체 소자의 불량을 야기시키는 원인 중의 하나가 되고 있는 실정이다.
한편, 여러 가지 공정들을 추가로 수행함으로써 보이드의 발생을 방지할 수는 있으나, 이 경우 새로운 여러 가지 공정들이 추가되기 때문에 제조 비용의 상승과 공정 추가에 따른 생산 수율의 감소 등과 같은 또 다른 문제를 갖는다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 접속홀 상부에 있는 전도성 물질이 과도하게 제거되는 것을 방지함으로써, 안정된 연결 구조를 얻음과 동시에 저항 증가를 억제할 수 있는 반도체 소자의 금속 배선 형성 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 반도체 기판 상에 비아 또는 콘택용의 접속홀에 의해 전기적으로 접속되는 금속 배선을 형성하는 방법에 있어서, 하부 접점의 상부 일부를 노출시키는 홀이 형성된 반도체 기판의 전면에 박막의 베리어막을 형성하고, 상기 홀을 완전히 매립하는 형태로 후막의 전도성 물질을 증착하는 과정; 상기 홀의 상부에 마스크 패턴을 형성하는 과정; 상기 마스크 패턴을 식각 장벽으로 이용하는 1차의 에치백 공정을 수행하여 상기 홀 주변에 있는 상기 전도성 물질의 일정 두께를 제거하는 과정; 상기 마스크 패턴을 제거한 후 상기 반도체 기판의 전면에 상기 전도성 물질을 다시 증착하는 과정; 상기 홀 주변에 형성된 베리어막의 상부가 노출될 때까지 2차의 에치백 공정을 수행하여 상기 전도성 물질을 선택적으로 제거함으로써, 전도성 물질로 매립된 상기 접속홀을 완성하는 과정; 및 상기 접속홀에 연결되는 금속 배선을 형성하는 과정으로 이루어진 반도체 소자의 금속 배선 형성 방법을 제공한다.
본 발명의 상기 및 기타 목적과 여러 가지 장점은 이 기술분야에 숙련된 사람들에 의해 첨부된 도면을 참조하여 하기에 기술되는 본 발명의 바람직한 실시 예로부터 더욱 명확하게 될 것이다.
이하 첨부된 도면을 참조하여 본 고안의 바람직한 실시 예에 대하여 상세하게 설명한다.
[실시 예1]
도 1a 내지 1g는 본 발명의 일 실시 예에 따라 반도체 소자의 금속 배선을 형성하는 과정을 도시한 공정 순서도이다.
도 1a를 참조하면, 하부 금속(또는 하부 접점)(102) 위에 적층된 후막의 산화막(104)의 일부를 선택적으로 제거하여 하부 금속(102)의 상부 일부를 노출시키는 홀을 형성하고, 예를 들면 Ti/TiN 등으로 된 박막의 베리어막(106)을 반도체 기판의 전면에 형성하며, 다시 홀을 완전히 매립하는 형태로 텅스턴 등의 전도성 물질(108a)을 적층한다.
다음에, 반도체 기판 전면에 포토레지스트를 도포한 후 노광 및 현상 공정을 통해 포토레지스트를 선택적으로 제거함으로써, 도 1b에 도시된 바와 같이, 홀의 상부를 덮는 형태의 마스크 패턴(110)을 형성한다.
이어서, 마스크 패턴(110)을 식각 장벽으로 하는 에치백 공정을 수행함으로써, 도 1c에 도시된 바와 같이, 전도성 물질(108a)을 일정 두께만큼 제거하며, 다시 스트리핑 공정을 수행하여, 도 1d에 도시된 바와 같이, 마스크 패턴(110)을 제거한다.
다시, 증착 공정을 수행하여, 도 1e에 도시된 바와 같이, 반도체 기판의 전면에 텅스턴 등의 전도성 물질(112)을 적층한 후, 에치백 공정을 수행하여 접속홀(비아홀 또는 콘택홀)(108)을 완성한다. 이때, 수행되는 에치백 공정은, 도 1f에 도시된 바와 같이, 홀 상부의 전도성 물질이 홀 주변의 베리어막(106)과 평탄하게 될 때까지 수행한다.
마지막으로, 증착 공정을 수행하여 반도체 기판의 전면에 Al 등의 금속 물질(114)을 증착한 후 임의의 패턴으로 패터닝함으로써, 도 1g에 도시된 바와 같이, 금속 배선을 제조를 완료한다.
따라서, 본 실시 예에 따르면, 홀을 매립하기 위해 증착한 전도성 물질 중 홀의 상부에 있는 전도성 물질을 일정 두께만큼 잔류시켜 두고 이후 전도성 물질을 다시 증착한 후 전면 에치백 공정을 수행하여 비아홀 또는 콘택홀 등의 접속홀을 형성하기 때문에 접속홀의 상부가 주변에 비해 과도하게 제거되는 것을 효과적으로 방지할 수 있으며, 이를 통해 안정된 내부 접속과 낮은 저항을 갖는 고 신뢰도의 반도체 소자를 제조할 수 있다.
[실시 예2]
도 2a 내지 2g는 본 발명의 다른 실시 예에 따라 반도체 소자의 금속 배선을 형성하는 과정을 도시한 공정 순서도이다.
본 실시 예에서 도 2a와 2b에 도시된 바와 같이 하부 금속(202), 산화막(204), 베리어막(206), 전도성 물질(208a) 및 마스크 패턴(210)을 형성하는 과정들은, 도 1a 및 1b에 도시된 바와 같은 구조를 제조하는 전술한 실시 예1에서의 과정들과 실질적으로 동일하므로 불필요한 중복 기재를 피하기 위하여 여기에서의 설명은 생략한다.
도 2c를 참조하면, 마스크 패턴(210)을 식각 장벽으로 이용하는 이방성 식각을 통해 전도성 물질(208a)의 일정 두께를 제거하는 전술한 실시 예1과는 달리, 본 실시 예에서는 등방성 식각으로 전도성 물질(208a)의 일정 두께를 제거한다. 따라서, 등방성 식각으로 전도성 물질(208a)의 일정 두께를 제거하게 되면, 마스크 패턴(210)과 베리어막(206)의 상부에 잔류하는 전도성 물질 사이에는 소정의 각도(예를 들면, 45℃)를 갖는 전도성 물질(208b, 208c)이 잔류하게 된다. 이를 위하여, 본 실시 예에서는 식각 마진의 확보를 위해 카본과 플로린 계통의 폴리머 유발 가스를 사용하여 45도 경사지게 테이퍼(Taper) 식각을 실시하였다.
본 실시 예에서 등방성 식각을 통해 마스크 패턴(210)과 베리어막(206)의 상부에 잔류하는 전도성 물질 사이에 소정의 각도(예를 들면, 45℃)를 갖는 전도성 물질(208b, 208c)을 잔류시키는 것은 홀의 상부에 마스크 패턴(210)을 형성할 때 미스 얼라인이 발생할 경우까지를 커버할 수 있도록 하기 위해서이다.
즉, 도 3a에 도시된 바와 같이, 마스크 패턴에서 참조부호 A로 표시한 바와 같은 미스 얼라인이 나는 경우, 전술한 실시 예1에 따라 이방성 식각을 하게 되면, 도 3b에서 참조부호 B로 표시한 바와 같이, 접속홀의 상부에서 부분적인 리세스(Recess)가 발생하게 되는 문제가 야기될 수 있다.
따라서, 본 실시 예에서는 등방성 식각을 통해 이와 같은 마스크 패턴의 미스 얼라인으로 인해 야기될 수 있는 접속홀 상부에서의 리세스 발생을 효과적으로 방지할 수 있다.
이어서, 도 2d 내지 2g에 도시된 바와 같이, 마스크 패턴(210)을 스트리핑하고, 전도성 물질(212)을 증착하며, 접속홀(208)에 매립된 전도성 물질(208a)의 상부가 평탄하게 될 때까지 에치백 공정을 수행하고, 다시 반도체 기판의 상부 전면에 금속 물질(214)을 증착한 후 패터닝함으로써, 금속 배선을 완성하는 과정들은, 도 1d 내지 1g를 참조하여 설명한 전술한 실시 예1에서의 과정들과 실질적으로 동일하므로, 명세서의 간결화를 위한 불필요한 중복기재를 피하기 위하여 여기에서의 상세한 설명은 생략한다.
따라서, 본 실시 예에 따르면, 전술한 실시 예1에서 얻어지는 효과와 동일한 효과를 얻을 수 있을 뿐만 아니라 마스크 패턴의 미스 얼라인에 능동적으로 대처할 수 있는 부수적인 다른 효과를 더 얻을 수 있다.
이상 설명한 바와 같이 본 발명에 따르면, 비아 또는 콘택용 홀을 완전히 매립하는 형태로 전도성 물질을 증착한 후 바로 CMP 하여 홀 이외의 영역에 있는 전도성 물질을 제거하는 종래 방법과는 달리, 비아 또는 콘택용 홀을 완전히 매립하는 형태로 전도성 물질을 증착하고, 홀의 상부에 식각 장벽 물질을 형성한 후 1차 에치백 공정으로 홀 주변에 있는 전도성 물질의 일정 두께를 제거하고, 다시 전도성 물질을 증착한 후 에치백 공정으로 홀 이외의 영역에 있는 전도성 물질을 제거하는 방식으로 접속홀을 형성하기 때문에 접속홀과 상부 금속 배선간의 접속 안정성을 높일 수 있을 뿐만 아니라 저항이 증가하는 것을 방지할 수 있으며, 이를 통해 반도체 소자의 제품 신뢰도를 대폭 증진시킬 수 있다.

Claims (3)

  1. 반도체 기판 상에 비아 또는 콘택용의 접속홀에 의해 전기적으로 접속되는 금속 배선을 형성하는 방법에 있어서,
    하부 접점의 상부 일부를 노출시키는 홀이 형성된 반도체 기판의 전면에 박막의 베리어막을 형성하고, 상기 홀을 완전히 매립하는 형태로 후막의 전도성 물질을 증착하는 과정;
    상기 홀의 상부에 마스크 패턴을 형성하는 과정;
    상기 마스크 패턴을 식각 장벽으로 이용하는 1차의 에치백 공정을 수행하여 상기 홀 주변에 있는 상기 전도성 물질의 일정 두께를 제거하는 과정;
    상기 마스크 패턴을 제거한 후 상기 반도체 기판의 전면에 상기 전도성 물질을 다시 증착하는 과정;
    상기 홀 주변에 형성된 베리어막의 상부가 노출될 때까지 2차의 에치백 공정을 수행하여 상기 전도성 물질을 선택적으로 제거함으로써, 전도성 물질로 매립된 상기 접속홀을 완성하는 과정; 및
    상기 접속홀에 연결되는 금속 배선을 형성하는 과정으로 이루어진 반도체 소자의 금속 배선 형성 방법.
  2. 제 1 항에 있어서, 상기 2차의 에치백 공정은, 등방성 에치백으로 수행되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  3. 제 2 항에 있어서, 상기 2차의 에치백 공정은, 카본과 플로린 계통의 폴리머 유발 가스를 사용하여 행해지는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
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