JP2006100571A - 半導体装置およびその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 39
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- 239000010410 layer Substances 0.000 claims abstract description 73
- 239000011229 interlayer Substances 0.000 claims abstract description 48
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 238000005498 polishing Methods 0.000 claims abstract description 11
- 229910052751 metal Inorganic materials 0.000 claims abstract description 7
- 239000002184 metal Substances 0.000 claims abstract description 7
- 238000000034 method Methods 0.000 abstract description 18
- 230000003247 decreasing effect Effects 0.000 abstract description 4
- 230000007423 decrease Effects 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 230000003628 erosive effect Effects 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- 239000000126 substance Substances 0.000 description 5
- 229910052721 tungsten Inorganic materials 0.000 description 5
- 239000010937 tungsten Substances 0.000 description 5
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000007517 polishing process Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5226—Via connections in a multilevel interconnection structure
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
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Abstract
【解決手段】 下層配線3および上層配線10が層間絶縁膜4を介在させて設けられ、かつ下層配線3と上層配線10がビアホールプラグ8aを介して電気的に接続されている半導体装置の製造方法にかかる。下層配線3を覆うように半導体基板1の上に層間絶縁膜を4形成する。層間絶縁膜4中に、下層配線3の表面を露出させるビアホール6aを形成し、同時に、ビアホール6aの存在しない層間絶縁膜4の領域に、下層配線3の深さに到達しない、ダミービアホール7aを、ビアホール6aが形成される領域から、徐々にその密度を減少させて形成する。ビアホール6aとダミービアホール7aを埋め込むように金属層8を半導体基板1の上に形成する。半導体基板1上を研磨して、ビアホールプラグ8aとダミービアホールプラグ8bを形成する。ビアホールプラグ8aに接触するように上層配線10を形成する。
【選択図】図1
Description
図4は、ビアホールの分布に疎密がある場合、すなわちビアホールが蜜に形成された領域Hとビアホールが存在しない領域Lを併有する場合のCMPの問題を示す図である。
2 絶縁層
3 下層配線
4 層間絶縁膜
5 フォトレジスト
8 導電膜
6a 接続用ビアホール
7a ダミービアホール
8a 接続用ビアホールプラグ
8b ダミービアホールプラグ
10 上層配線
H ビアホールプラグが形成される領域
L ビアホールプラグの存在しない領域
Claims (6)
- 半導体基板上のチップ内に、下層配線および上層配線が層間絶縁膜を介して形成され、前記下層配線と上層配線はビアホールプラグを介して、電気的に接続される構成を有する半導体装置において、
前記下層配線と上層配線を接続するビアホールプラグに対して、ビアホールプラグの存在しない前記層間絶縁膜の領域に、下層配線の深さに到達しない、ダミービアホールプラグを、ビアホールプラグが形成されている領域から、徐々にダミービアホールプラグ密度を減少させて配置することを特徴とする半導体装置。 - 前記ダミービアホールプラグの開口部面積は、前記ビアホールプラグの開口部面積の25%以上75%以下である請求項1に記載の半導体装置
- 前記ダミービアホールプラグは、前記ビアホールプラグの存在しない領域に1%以上15%以下の密度で設けられている請求項1または2に記載の半導体装置。
- 下層配線および上層配線が層間絶縁膜を介在させて設けられ、かつ前記下層配線と前記上層配線はビアホールプラグを介して電気的に接続されている半導体装置の製造方法であって、
下層配線を覆うように半導体基板の上に層間絶縁膜を形成する工程と、
前記層間絶縁膜中に、前記下層配線の表面を露出させるビアホールを形成し、同時に、前記ビアホールの存在しない前記層間絶縁膜の領域に、下層配線の深さに到達しない、ダミービアホールを、前記ビアホールが形成される領域から、徐々にその密度を減少させて形成する工程と、
前記ビアホールと前記ダミービアホールを埋め込むように金属層を前記半導体基板の上に形成する工程と、
前記半導体基板上を研磨して、前記ビアホールプラグとダミービアホールプラグを形成する工程と、
前記ビアホールプラグに接触するように前記上層配線を形成する工程とを備えた半導体装置の製造方法。 - 前記ダミービアホールプラグの開口部面積は、前記ビアホールプラグの開口部面積の25%以上75%以下にする請求項4に記載の半導体装置の製造方法。
- 前記ダミービアホールプラグを、前記ビアホールプラグの存在しない領域に1%以上15%以下の密度で形成することを特徴とする請求項4または5に記載の半導体装置の製造方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004284938A JP4338614B2 (ja) | 2004-09-29 | 2004-09-29 | 半導体装置およびその製造方法 |
TW094131341A TWI278062B (en) | 2004-09-29 | 2005-09-12 | Semiconductor device and manufacturing method thereof |
US11/235,548 US7470981B2 (en) | 2004-09-29 | 2005-09-27 | Semiconductor device with varying dummy via-hole plug density |
KR1020050091212A KR100724319B1 (ko) | 2004-09-29 | 2005-09-29 | 반도체 장치 및 그 제조 방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004284938A JP4338614B2 (ja) | 2004-09-29 | 2004-09-29 | 半導体装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006100571A true JP2006100571A (ja) | 2006-04-13 |
JP4338614B2 JP4338614B2 (ja) | 2009-10-07 |
Family
ID=36098081
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004284938A Expired - Fee Related JP4338614B2 (ja) | 2004-09-29 | 2004-09-29 | 半導体装置およびその製造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US7470981B2 (ja) |
JP (1) | JP4338614B2 (ja) |
KR (1) | KR100724319B1 (ja) |
TW (1) | TWI278062B (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2006108541A (ja) * | 2004-10-08 | 2006-04-20 | Ricoh Co Ltd | 半導体集積回路装置 |
KR100934808B1 (ko) | 2008-03-03 | 2009-12-31 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 형성 방법 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7282451B2 (en) * | 2005-08-31 | 2007-10-16 | Samsung Electronics Co., Ltd. | Methods of forming integrated circuit devices having metal interconnect layers therein |
KR100887010B1 (ko) * | 2007-05-25 | 2009-03-04 | 주식회사 동부하이텍 | 금속 포토 공정 시 포토 정렬키 형성 방법 |
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US8796855B2 (en) | 2012-01-13 | 2014-08-05 | Freescale Semiconductor, Inc. | Semiconductor devices with nonconductive vias |
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FR3003962B1 (fr) | 2013-03-29 | 2016-07-22 | St Microelectronics Rousset | Procede d'elaboration d'un masque de photolitographie destine a la formation de contacts, masque et circuit integre correspondants |
US10541205B1 (en) * | 2017-02-14 | 2020-01-21 | Intel Corporation | Manufacture of interconnects for integration of multiple integrated circuits |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3348327B2 (ja) | 1995-02-13 | 2002-11-20 | ソニー株式会社 | 多層配線形成方法および構造 |
KR100253411B1 (ko) | 1998-03-26 | 2000-04-15 | 김영환 | 반도체 소자의 다층 배선 구조 형성 방법 |
KR20000019031A (ko) | 1998-09-08 | 2000-04-06 | 윤종용 | 반도체 소자의 더미패턴 구조 |
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JP3505465B2 (ja) * | 2000-03-28 | 2004-03-08 | 株式会社東芝 | 半導体装置及びその製造方法 |
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-
2004
- 2004-09-29 JP JP2004284938A patent/JP4338614B2/ja not_active Expired - Fee Related
-
2005
- 2005-09-12 TW TW094131341A patent/TWI278062B/zh not_active IP Right Cessation
- 2005-09-27 US US11/235,548 patent/US7470981B2/en not_active Expired - Fee Related
- 2005-09-29 KR KR1020050091212A patent/KR100724319B1/ko not_active IP Right Cessation
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US9496175B2 (en) | 2014-11-11 | 2016-11-15 | Canon Kabushiki Kaisha | Semiconductor device, method of manufacturing the same and camera |
JP2021136320A (ja) * | 2020-02-26 | 2021-09-13 | キオクシア株式会社 | 半導体装置およびその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JP4338614B2 (ja) | 2009-10-07 |
US7470981B2 (en) | 2008-12-30 |
TWI278062B (en) | 2007-04-01 |
US20060065981A1 (en) | 2006-03-30 |
TW200623324A (en) | 2006-07-01 |
KR20060051839A (ko) | 2006-05-19 |
KR100724319B1 (ko) | 2007-06-04 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071119 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090303 |
|
A521 | Request for written amendment filed |
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|
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120710 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120710 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130710 Year of fee payment: 4 |
|
LAPS | Cancellation because of no payment of annual fees |