KR100426764B1 - 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
하부 층간 절연막(2) 내에 형성된 하부 비어 홀(5) 내부에 플러그 재료(4)가 충전되어, 하부 비어 홀(5) 내부에 보이드(6B)가 생성된다. 보이드(6B)는 충전 재료(8)로 충전된다. 하부 층간 절연막(2)의 표면 상에 형성된 막(3)이 에칭되는 경우에도, 보이드(6B)가 확대되는 것이 방지된다. 하부 층간 절연막(2) 상에 상부 층간 절연막(10)이 형성된다. 하부 비어 홀(5) 바로 위 영역에 상부 비어 홀(12)을 형성하도록 상부 층간 절연막(10)이 에칭된다. 이 에칭 결과, 충전 재료(8)가 제거되어, 보이드(6B)가 확대될 수 없다. 이후, 소정의 상부 배선 등이 형성되어, 반도체 장치가 완성된다.
Description
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다. 특히, 본 발명은 복수의 배선층이 층간 절연막을 통하여 서로 중첩하여 형성되어 있는 다층 배선 구조를 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
매년, 반도체 장치에 포함된 집적 회로의 소형화와 더불어, 그러한 집적 회로의 집적도가 증가하여 왔다. 집적 회로의 고집적을 실현하기 위하여, 서로 중첩하여 형성된 복수의 배선층을 포함하는 다층 배선 구조가 채용된다. 복수의 배선층은 층간 절연막을 통하여 서로 중첩하여 형성되고, 층간 절연막 내에 형성된 비어 홀(또는 콘택트 홀)을 통하여 서로 접속된다.
다층 배선 구조를 갖는 그러한 반도체 장치는 미심사 일본 특허 출원 공개 공보 평4-372157호에 개시되어 있다. 도 3에 도시된 바와 같이, 상기 공보에 개시된 반도체 장치에서는, 비어 홀(32A)을 갖는 하부 층간 절연막(32)이 기판(31) 상에 형성된다. 하부 배선층용의 금속막(33)이 하부 층간 절연막(32)의 표면 및 비어 홀(32A)의 내벽 및 저부의 전면에 걸쳐서 형성된다. 비어 홀(37A)을 갖는 상부 층간 절연막(37)이 금속막(33) 상에 형성된다. 상부 배선용의 금속막(38)이 상부 층간 절연막(37)의 표면 및 비어 홀(37A)의 내벽 및 저부의 전면에 걸쳐서 형성된다. 금속막(38)은 비어 홀(37A)을 통하여 금속막(33)에 전기적으로 접속된다.
비어 홀(32A)의 형성 위치 및 비어 홀(37A)의 형성 위치는 수직으로 서로 일치하지 않는다. 그러므로, 도 3에 도시된 상기 구조를 갖는 반도체 장치를 소형화하는 것은 곤란하다.
반도체 장치가 소형화된 형태로 만들어지고, 집적도가 향상되면, 비어 홀의 종횡비(aspect ratio)가 높게 설정된다. 높은 종횡비를 갖는 비어 홀을 갖는 층간 절연막 상에 스퍼터링 기술 등을 이용하여 배선층이 형성되는 경우, 섀도잉 효과에 의해 비어 홀 내부에 보이드(void)가 생성될 가능성이 있다.
비어 홀 내부에 보이드를 남기고서 배선층이 에칭되면, 보이드가 확대되어 층간 절연막 하부의 층(예를 들면, 기판)도 본의 아니게 에칭될 수 있다. 이 결과, 반도체 장치가 바람직하게 동작하지 않을 수 있다.
미심사 일본 특허 출원 공개 공보 평5-304216호에 개시된 기술에 따르면, 비어 홀이 실리콘 산화물로 충전되어, 반도체 장치가 보이드의 영향으로부터 보호된다.
특히, 도 4에 도시된 바와 같이, 층간 절연막(42)이 하부 배선층(41) 상에 형성된다. 층간 절연막(42) 상에 그리고 층간 절연막(42)의 소정 위치에 형성되는비어 홀 내부에 스퍼터링 기술을 이용하여 금속막(43)이 형성된다. 금속막(43)의 형성 후에, 비어 홀은 실리콘 산화물(45)로 충전된다. 금속층(43)과 실리콘 산화물(45) 상에 스퍼터링 기술을 이용하여 상부 배선층(44)이 형성된다. 이 구조에서, 상부 배선층(44)은 금속막(43)을 통하여 하부 배선층(41)에 전기적으로 접속된다.
도 4에 도시된 바와 같이, 비어 홀이 실리콘 산화물(45)로 대부분 충전되는 구조에서는, 비어 홀을 통한 하부 배선층(41)과 금속막(43) 사이의 저항이 높다고 하는 문제점이 있다.
층간 절연막(42)의 비어 홀 바로 위에 또 다른 비어 홀이 형성되는 경우, 상부 배선층(44)이 과에칭(over-etch)될 수 있다. 그러므로, 반도체 장치가 바람직하게 동작하지 않을 수 있다.
미심사 일본 특허 출원 공개 공보 평4-372157호 및 평5-304216호의 전체 내용이 본 명세서에 반영되어 있다.
따라서, 본 발명의 목적은 높은 동작 신뢰도를 갖는 반도체 장치 및 그 제조 방법을 제공하는 데 있다.
본 발명의 다른 목적은 비어 홀 내부에 생성된 보이드의 영향을 받지 않는 반도체 장치를 제공하는 데 있다.
본 발명의 또 다른 목적은 비어 홀 내부에 생성된 보이드의 영향을 받는 것이 방지되는 반도체 장치를 제조하는 방법을 제공하는 데 있다.
상기 목적들을 달성하기 위하여, 본 발명의 제1 국면에 따르면, 수직으로 서로 만나는 적어도 2개의 비어 홀을 갖는 반도체 장치를 제조하는 방법이 제공되며, 이 방법은,
제1 층간 절연막(2) 내에 제1 비어 홀(5)을 형성하는 단계;
상기 제1 층간 절연막(2)의 표면과 상기 제1 비어 홀(5)의 측벽 및 저부 상에 장벽 금속(3)을 형성하는 단계;
상기 장벽 금속(3) 상에 제1 도전성 재료(4)를 퇴적시킴으로써, 상기 제1 비어 홀(5)을 상기 제1 도전성 재료(4)로 충전하는 단계;
상기 제1 비어 홀(5)을 상기 제1 도전성 재료(4)로 충전함으로써 상기 제1 비어 홀(5) 내부에 형성되어 있는 보이드(6B)를 충전 재료(8, 16)로 충전하는 단계;
상기 제1 층간 절연막(2)의 표면 상에 형성되어 있는 장벽 금속(3)을 에칭하는 단계;
상기 제1 층간 절연막(2) 상에 제2 층간 절연막(10)을 형성하는 단계;
상기 제2 층간 절연막(10)에 있어서 상기 제1 비어 홀(5) 상부의 영역을 에칭함으로써, 제2 비어 홀(12)을 형성하고 상기 보이드(6B)로부터 상기 충전 재료(8, 16)를 제거하는 단계; 및
상기 제2 비어 홀(12)과 상기 보이드(6B)를 제2 도전성 재료(13)로 충전하는 단계를 포함한다.
본 발명에 따르면, 비어 홀 내부에 생성되는 보이드로부터 아무런 영향을 받지 않는 반도체 장치가 제조될 수 있다. 이 결과, 높은 동작 신뢰도를 갖는 반도체 장치를 제공하는 것이 가능하다.
상기 보이드(6B)를 상기 충전 재료(8)로 충전하는 단계는, 유동성을 갖는 충전 재료(8)를 사용하는 단계를 포함할 수 있다.
상기 보이드(6B)를 상기 충전 재료(8)로 충전하는 단계는, SOG(Spin On Glass) 기술을 이용하여 상기 보이드(6B)를 상기 충전 재료(8)로 충전하는 단계를 포함할 수 있다.
상기 보이드(6B)를 상기 충전 재료(8)로 충전하는 단계는, 상기 장벽 금속(3)을 에칭하기 위한 물질에 의해 실질적으로 에칭되지 않는 물질을 포함하는 충전 재료(8)를 사용하는 단계를 포함할 수 있다.
상기 보이드(6B)를 상기 충전 재료(16)로 충전하는 단계는, 상기 장벽 금속(3) 및 상기 제1 비어 홀(5) 내에 충전되어 있는 상기 도전성 재료(4) 상에 상기 충전 재료(16)를 퇴적시킴으로써, 상기 보이드(6B)를 상기 충전 재료(16)로 충전하고 상기 장벽 금속(3) 상에 상기 장벽 금속(3)의 소정 영역을 에칭하기 위한 반사 방지막을 형성하는 단계를 포함할 수 있다.
상기 보이드(6B)를 상기 충전 재료(16)로 충전하는 단계는, 플라스마 CVD(Chemical Vapor Deposition) 기술을 이용하여 상기 보이드(6B) 내부에 상기 충전 재료(16)로서 SiON을 퇴적시키는 단계를 포함할 수 있다.
상기 SiON을 퇴적시키는 단계는, 상기 반사 방지막의 두께가 30 내지 100 ㎚의 범위 내에 있도록 상기 SiON을 퇴적시키는 단계를 포함할 수 있다.
상기 장벽 금속(3)을 형성하는 단계는,
상기 제1 층간 절연막(2)의 표면 및 상기 제1 비어 홀(5)의 측벽 및 저부의 전면에 걸쳐서 Ti 막을 형성하는 단계, 및
상기 Ti 막 상에 TiN 막을 형성하는 단계를 포함할 수 있고,
상기 보이드(6B)를 상기 충전 재료(16)로 충전하는 단계는, 실리콘 산화물을 포함하는 충전 재료(16)를 사용하는 단계를 포함하고,
상기 장벽 금속(3)을 에칭하는 단계는, 상기 장벽 금속(3)을 염소계 가스(chloric gas)로 에칭하는 단계를 포함할 수 있다.
상기 목적들을 달성하기 위하여, 본 발명의 제2 국면에 따르면, 수직으로 서로 만나는 적어도 2개의 비어 홀을 갖는 반도체 장치가 제공되며, 이 장치는,
제1 비어 홀(5)을 포함하는 제1 층간 절연막(2);
상기 제1 층간 절연막(2) 상에 형성되어 있고 상기 제1 비어 홀 상부의 영역에 제2 비어 홀(12)을 포함하는 제2 층간 절연막(10);
상기 제1 비어 홀(5) 내부에 퇴적되어 있는 제1 도전성 재료(4); 및
상기 제1 도전성 재료를 퇴적할 때 생성된 보이드(6B) 및 상기 제2 비어 홀(12) 내부에 퇴적되어 있는 제2 도전성 재료(13)를 포함한다.
상기 제1 비어 홀(5)은 0.28 내지 0.32 ㎛ 범위 내의 직경을 가질 수 있다.
본 발명의 이들 목적 및 다른 목적과 이점들은 이하의 상세한 설명과 첨부된 도면을 참조하면 보다 명백해질 것이다.
도 1a 내지 1h는 제1 실시예에 따른 제조 방법에 포함되는 공정에서의 반도체 장치의 구조를 각각 도시하는 도면.
도 2a 내지 2d는 제2 실시예에 따른 제조 방법에 포함되는 공정에서의 반도체 장치의 구조를 각각 도시하는 도면.
도 3은 종래의 반도체 장치의 구조를 도시하는 도면.
도 4는 다른 종래의 반도체 장치의 구조를 도시하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
1 : 실리콘 기판
2 : 하부 층간 절연막
3 : 장벽 금속(barrier metal)
4 : 도전성 재료
5 : 하부 비어 홀
6A, 6B : 보이드(void)
7 : TiN 막
8 : 충전 재료
9 : 마스크
10 : 상부 층간 절연막
11 : 반사 방지막
12 : 상부 비어 홀
13 : 금속막
16 : 절연 재료
이하에서는, 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법에 대하여 첨부 도면을 참조하여 설명한다.
제1 실시예에 따른 제조 방법에 따라서 제조되는 반도체 장치는 수직으로 서로 만나는 적어도 2개의 비어 홀을 갖는다. 도 1a 내지 1h는 제1 실시예의 제조 방법에 포함되는 공정을 각각 도시하는 도면들이다.
도 1a에 도시된 바와 같이, 실리콘 기판(1) 상에 예를 들어 CVD(Chemical Vapor Deposition) 기술을 이용하여 하부 층간 절연막(2)이 형성된다. 하부 층간 절연막(2)은 SiO2또는 BPSG(Boro-Phospho Silicate Glass) 또는 이 둘의 다층막으로 형성된다. 하부 층간 절연막(2)의 두께는 일반적으로 600 내지 1000 ㎚의 범위 내에 있으며, 바람직하게는 600 내지 800㎚의 범위 내에 있다.
도 1a에 도시된 바와 같이, 하부 층간 절연막(2)의 소정 위치에 깊어질수록 좁아지는 하부 비어 홀(5)이 형성된다.
비어 홀의 개구 직경은 반도체 장치에 포함된 집적 회로의 집적도 또는 밀도에 따라서 달라진다. 본 발명의 제조 방법은 그 개구 직경이 0.40㎛ 미만인, 특히 0.28 내지 0.32㎛의 범위 내에 있는 극히 좁은 비어 홀을 갖는 집적 회로를 갖는 반도체 장치를 제조하는 데 이용될 수 있다. 비어 홀의 저부의 직경은 층간 절연막의 두께에 따라 달라지고, 일반적으로 0.22 내지 0.28㎛의 범위 내에 있다.
비어 홀(5)의 개구 직경 및 저부 직경은 상기 범위로 설정된다. 그러한 직경의 크기는 비어 홀(5)의 상부에 놓일 비어 홀의 위치 편차를 고려하여 계산되는마진을 포함한다. 이것은 비어 홀(5)의 상부에 놓일 비어 홀을 확실하게 달성한다.
하부 비어 홀(5)이 그렇게 형성된 후, 도 1b에 도시된 바와 같이, 예를 들면 스퍼터링 기술을 이용하여, 하부 층간 절연막(2)의 표면과, 하부 비어 홀(5)의 측벽 및 저부의 전면에 걸쳐서 장벽 금속(3)이 형성된다. 장벽 금속(3)은 20 내지 40㎚ 범위 내의 두께를 갖는 Ti 막 및 그 Ti 막 상에 형성되고 40 내지 70㎚ 범위 내의 두께를 갖는 TiN 막으로 이루어진다.
장벽 금속(3) 상에 플라스마 CVD 기술을 이용하여 플러그 재료(4)(예를 들면, W(텅스텐))가 퇴적되어 하부 비어 홀(5)을 충전한다. 특히, 플러그 재료(4)는, 소스 가스(WF6)와 실란(SiH4) 또는 수소(H2)의 환원 반응(WF6+SiH4→W+SiF4+4HF)에 의해, 400℃의 온도로 설정되어 있는 기판(1) 상부의 장벽 금속(3) 상에 성장된다.
하부 비어 홀(5)은 좁게 만들어지기 때문에, 도 1b에 도시된 바와 같이, 섀도잉 효과 등의 결과로서, 플러그 재료(4) 내부에 보이드(6A)가 생성된다. 보이드(6A)의 폭은 0.02 내지 0.07㎛의 범위 내에 있다.
하부 비어 홀(5) 내부 이외에 형성되는 플러그 재료(4)의 부분은, 도 1c에 도시된 바와 같이, 에치백되어 제거된다. 그 후, 보이드(6A)는 보이드(6B)로서 나타난다.
비어 홀(5) 내부에 남아 있는 플러그 재료(4)는 기판(1) 상의 회로와 상부배선을 접속하기 위한 플러그의 부분으로서 기능한다.
도 1c에 도시된 바와 같이, 플러그 재료(4)의 부분의 에치백의 결과로서 나타나는 장벽 금속(3) 및 플러그 재료(4) 상에 스퍼터링 기술을 이용하여 TiN 막(7)이 형성된다. TiN 막(7)의 두께는 20 내지 40㎛의 범위 내에 있다. 장벽 금속(3)이 배선으로서 사용되는 경우, TiN 막(7)은 배선의 저항을 조정하기 위해 형성된다.
이후, 본 발명의 구별되는 특징인, 보이드(6B)를 충전하는 공정이 수행된다.
구체적으로는, SOG(Spin On Glass) 기술을 이용하여, 유기 실리콘 액체와 같은 충전 재료(8)가 TiN 막(7) 상에 도포된다. 따라서, 액체 충전 재료(8)가 그렇게 사용되어, 극히 좁은 보이드(6B)가 충전 재료(8)로 충전된다.
예를 들면, 유기 실리콘 액체는 SiO2, CH3SiO3/2, (CH3)2SiO, (CH3)3SiO3/2등으로 이루어진 공중합체인 메틸 실리콘 니스, 또는 CH3SiO3/2, (CH3)2SiO, C6H5SiO3/2, (C6H5)(CH3)SiO, 및 (C6H5)2SiO, 등으로 이루어진 공중합체인 페닐 메틸 실리콘 니스, 또는 변성 실리콘 니스 등이다.
도포된 충전 재료(8)는 예를 들면 400℃의 온도에서 10 내지 20분간 열처리됨으로써 경화된다.
보이드(6B) 내부 이외에 형성되어 있는 충전 재료(8)의 부분은 에치백되어 제거된다. 이를 수행하면, 도 1d에 도시된 바와 같이, 보이드(6B)는 충전 재료(8)로 충전된다.
그러한 충전 처리를 완료하면, 충전 재료(8)의 에치백의 결과로서 나타나는 TiN 막 상에, 그리고 충전 재료(8) 상에 포토레지스트가 도포된다. 도 1d에 도시된 바와 같이, 포토레지스트를 노광 및 현상함으로써, TiN 막(7)의 소정 영역에 마스크(9)가 형성된다. 마스크(9)는 장벽 금속(3) 및 TiN 막(7)의 소정 부분을 에칭하기 위해 사용된다.
도 1e에 도시된 바와 같이, Cl2, BCl3등과 같은 가스를 사용하여, 마스크(9)가 형성되어 있는 소정 영역을 제외하고, 장벽 금속(3) 및 TiN 막(7)이 에치백되어 제거된다. 이때, 실리콘 산화물을 포함하는 충전 재료(8)는 거의 에칭되지 않는다. 그러므로, 종래의 경우와 다르게, 보이드(6B)는 확대되지 않는다.
마스크가 제거된 후에, 도 1f에 도시된 바와 같이, 하부 층간 절연막(2), 장벽 금속(3), 플러그 재료(4), TiN 막(7), 및 충전 재료(8) 위에 CVD 기술을 이용하여 상부 층간 절연막(10)이 형성된다. 상부 층간 절연막(10)의 표면은 CMP(Chemical Mechanical Polishing) 기술을 이용하여 평탄화된다. 상부 층간 절연막(10)은 하부 층간 절연막(2)과 동일한 재료로 형성된다.
도 1g에 도시된 바와 같이, 에칭 기술 등을 사용하여, 하부 비어 홀(5)의 바로 위에 있는 상부 층간 절연막(10)의 영역에, 깊어질수록 폭이 좁아지도록 테이퍼형 형상으로 되어 있는 상부 비어 홀(12)이 형성된다.
이때, 예를 들면 반응성 이온 에칭 기술을 이용하여 상부 비어 홀(12)이 형성되는 경우에도, 종래의 경우와 다르게 보이드(6B)는 확대될 수 없다. 왜냐하면,보이드(6B)는 상기 충전 처리에 따라서 충전 재료(8)로 충전되기 때문이다. 따라서, 충전 재료(8)는 에칭되지만, 보이드(6B)는 크기가 확대되지 않는다. 반응성 이온 에칭을 수행하기 위한 에칭 가스로서, CF4, CHF3, 또는 C2F6등의 가스에 O2또는 Ar이 혼합된 혼합 가스가 사용된다.
플러그 재료(4), 보이드(6B)의 측벽, 상부 층간 절연막(10), 및 상부 비어 홀(12)의 내벽의 전면에 걸쳐서 AR(Anti-Reflection) 코트(반사 방지막)(11)가 형성된다. AR 코트(11)는 AR 코트(11) 상에 형성된 막을 패터닝할 때 사용되고, 예를 들면 실리콘 질화물로 형성된다.
도 1h에 도시된 바와 같이, 예를 들면 CVD 기술을 사용하여 AR 코트(11) 상에 금속막(13)이 형성된다. 금속막(13)은 소정 패턴으로 에칭되어, 배선으로서 이용된다. 이후, 수직으로 서로 만나는 하부 및 상부 비어 홀(5, 12)을 통하여 기판(1)에 접속되는 상부 배선이 형성된다.
상술한 바와 같이, 하부 비어 홀(5) 내부에 생성된 보이드(6A)(보이드(6B))는 충전 재료(8)로 충전됨에 따라서, 에칭 처리 등에 의해 보이드(6B)의 확대가 초래되는 것이 방지된다. 액체 충전 재료(8)가 사용되기 때문에, 극히 좁은 보이드(6B)가 확실하게 충전 재료로 충전될 수 있다. 상부 비어 홀(12)을 형성할 때 충전 재료(8)가 제거되기 때문에, 비어 홀 내부의 저항이 충전 재료(8)의 영향에 의해 증가하는 것이 방지될 수 있다. 이에 따라, 동작 신뢰도가 높은 반도체 장치의 제조가 실현된다.
이하에서는, 제2 실시예에 따른 반도체 장치의 제조 방법에 대하여 첨부 도면을 참조하여 설명한다.
제2 실시예에 따른 방법은, 도 1c의 상태에서 TiN 막을 형성하는 공정까지, 제1 실시예에 따른 방법과 동일하게 수행된다.
TiN 막(7)이 그렇게 형성된 후에, 예를 들면 플라스마 CVD 기술을 이용하여, 도 2a에 도시된 바와 같이, TiN 막(7) 상에 그리고 보이드(6B) 내부에 SiON 등과 같은 절연 재료(16)가 퇴적된다.
절연 재료(16)는, 장벽 금속(3)과 TiN 막(7)을 에칭할 때, 보이드(6B)의 확대를 방지한다. TiN 막(7) 상에 퇴적되어 있는 절연 재료(16)는 또한 장벽 금속(3)과 TiN 막(7)의 소정 영역을 에칭하기 위한 공정에서 반사 방지막으로서도 사용된다. 절연 재료(16)는 일반적으로 100 내지 200㎚의 두께로 퇴적되지만, 절연 재료(16)가 반사 방지막으로서 사용될 때는 30 내지 100㎚의 두께로 퇴적된다.
도 2a에 도시된 바와 같이, 보이드(6B)의 확대를 방지하기에 충분하게 보이드(6B)가 충전 재료(16)로 충전되는 한은, 보이드(6B)가 완전히 충전 재료(16)로 충전될 필요는 없다. 환언하면, 도 2a에 도시된 바와 같이, 보이드(6B) 내부에 작은 보이드(16A)가 형성될 수도 있다.
제1 실시예와 마찬가지로, TiN 막(7) 상에 퇴적된 절연 재료(16) 상에 포토레지스트가 도포된다. 포토레지스트를 노광하는 공정과 포토레지스트를 현상하는 공정이 수행되고, 그에 따라 도 2b에 도시된 바와 같이, 절연 재료(16)의 소정 영역에 마스크(19)가 형성된다. 이때, TiN 막(7) 상에 퇴적되어 있는 절연 재료(16)는 반사 방지막으로서 기능한다. 그러므로, 정확한 크기를 갖는 마스크(19)가 형성될 수 있다. 마스크(19)는 장벽 금속(3), TiN 막(7), 및 절연 재료(16)의 소정 부분을 에칭하기 위해 사용된다.
도 2c에 도시된 바와 같이, 장벽 금속(3), TiN 막(7), 및 절연 재료(16)는 에칭되어, 마스크(19)가 형성되어 있는 영역을 제외한 대응 부분들이 제거된다.
구체적으로는, 절연 재료(16)는 예를 들면 CF4가스에 의해 에칭 기술을 이용하여 제거된다. 이때, 에칭은 보이드(6B) 내부의 절연 재료(16)를 제거하지 않고서 이루어져야 한다.
장벽 금속(3) 및 TiN 막(7)은 Cl2또는 BCl3와 같은 가스에 의해 에칭되어 제거된다. 실리콘 산화물을 포함하는 절연 재료(16)는 Cl2, BCl3와 같은 가스에 의해 거의 에칭되지 않는다. 그러므로, 장벽 금속(3) 및 TiN 막(7)을 에칭할 때, 보이드(6B) 내부의 절연 재료(16)는 거의 에칭되지 않는다. 이러한 사정에서, 종래의 기술과 다르게, 보이드(6B)는 에칭되는 것에 의해 확대될 수 없다.
마스크(19)가 제거된 후, 제1 실시예와 같이, 하부 층간 절연막(2), 장벽 금속(3), 플러그 재료(4), 절연 재료(16) 상에 전면에 걸쳐서 예를 들면 CVD 기술을 이용하여 상부 층간 절연막(21)이 형성된다. 상부 층간 절연막(21)의 표면은 CMP 기술을 이용하여 평탄화된다.
그후, 제1 실시예와 마찬가지로, 하부 비어 홀(5)의 바로 위에 있는 상부 층간 절연막(21)의 영역에, 깊어질수록 폭이 좁아지도록 테이퍼형 형상으로 되어 있는 상부 비어 홀(22)이 형성된다.
상부 비어 홀(22)을 형성할 때, 절연 재료(16)는 에칭되지만, 보이드(6B)는 확대되지 않는다. 따라서, 종래 기술과 다르게, 보이드(6B)는 확대되지 않는다.
다음으로, 제1 실시예와 마찬가지로, AR 코트 및 금속막이 형성되고, 수직으로 서로 만나는 복수개의 비어 홀을 통하여 기판(1)에 접속되는 상부 배선이 형성된다.
상술한 바와 같이, 하부 비어 홀(5) 내부에 생성된 보이드(6A)(보이드(6B))는 절연 재료(16)로 충전됨에 따라서, 에칭 처리 등의 영향에 의한 보이드(6B)의 확대가 방지된다. TiN 막(7) 상에 퇴적되는 절연 재료(16)는 반사 방지막으로서 사용될 수 있다. 또 다른 반사 방지막을 형성할 필요가 없게 되어, 반도체 장치를 제조하는 공정들이 간단해진다. 절연 재료(16)는 상부 비어 홀(22)을 형성할 때 제거된다. 이에 따라, 절연 재료(16)에 의해 초래될 수 있는 비어 홀 내부의 저항의 증가가 방지된다. 그 결과, 높은 동작 신뢰도를 갖는 반도체 장치를 제조할 수 있다.
장벽 금속(3)은 TiN 및 Ti 이외의, TiW, 천이 금속의 질화물, 붕화물, 탄화물, 또는 규화물 등으로 형성될 수도 있다. 하부 층간 절연막(2)에 대한 부착성, 저항, 막 형성의 용이성의 측면에서, TiN과 Ti의 2층이 장벽 금속(3)으로서 사용되는 것이 바람직하다.
플러그 재료(4)는 스퍼터링 기술을 이용하여 장벽 금속(3) 상에 퇴적될 수 있다.
플러그 재료(4)는 W 이외의 재료일 수도 있다. 예를 들면, 플러그 재료(4)는 고융점 금속 또는 고융점 금속 규화물일 수 있다. 플러그 재료(4)는 그 고유 저항이 10-6내지 10-5Ω㎝의 범위 내에 있는 Al, Mo 등과 같은 금속, 또는 AlCuSi, AlSi, TiSi, MoSi, WSi, PtSi 등과 같은 합금(금속 규화물)으로 형성될 수도 있다.
충전 재료(8)는 O3및 TEOS(TetraEthylOrethoSilicate; Si(C2H5O)4)를 필요로 하는 대기압 CVD 기술을 이용하여 보이드(6B) 내에 퇴적될 수 있다. 이때, 400℃의 온도에서, O3와 TEOS가 모두 사용되므로, 충전 재료(8)(SiO2)는 보이드(6B) 내로 용이하게 유입될 수 있다. 이 사실에 기초하여, 보이드(6B)는 SiO2로 확실하게 충전될 수 있다.
상기 유기 재료 외에, 무기 재료가 충전 재료(8)로서 사용될 수도 있다.
하부 비어 홀(5)의 내부 이외의 임의 위치에 형성되어 있는, 플러그 재료(4)의 부분, 및 보이드(6B)의 내부 이외의 임의 위치에 형성되어 있는, 충전 재료(8)의 부분은 에치백 대신에 CMP 기술을 이용하여 제거될 수 있다. 그렇지 않으면, 플러그 재료(4)는 선택적으로 하부 비어 홀(5) 내부로 성장될 수 있고, 충전 재료(8)는 선택적으로 보이드(6B) 내부로 성장될 수 있다. 플러그 재료(4) 및 충전 재료(8)의 CMP 기술 및 선택적 성장이 적절히 조합될 수도 있다.
AR 코트(11)는 비어 홀(12)의 형성 전에 상부 층간 절연막(10) 상에 형성될 수 있으므로, AR 코트(11)는 비어 홀(12) 내부에 형성되지 않는다. 이 구조에서는, 금속막(13)과 기판(1) 사이의 저항이 감소될 수 있다.
상술한 제1 및 제2 실시예에서는, 수직으로 서로 만나는 2개의 비어 홀을 형성하는 방법에 대하여 설명하였다. 3개 이상의 비어 홀을 수직으로 서로 만나도록 형성하는 경우에도, 상술한 형성 공정이 수행될 수 있으며, 따라서 높은 동작 신뢰도를 갖는 반도체 장치가 제조될 수 있다.
집적 회로 내의 최상부 층간 절연막에 형성되어 있는 비어 홀 내부에 보이드가 생성되는 경우에, 이 최상부 층간 절연막 위에 아무런 막도 존재하지 않기 때문에, 비어 홀 내부의 보이드는 아무 재료로도 충전될 필요가 없다.
본 발명의 넓은 취지 및 범위를 벗어나지 않고서 각종 실시예 및 변경이 이루어질 수 있다. 상술한 실시예들은 본 발명을 예시하기 위한 것이지, 본 발명의 범위를 제한하기 위해 의도된 것이 아니다. 본 발명의 범위는 실시예가 아닌 첨부된 특허청구범위에 의해 제시된다. 본 발명의 특허청구범위의 균등한 의미 내에서 및 특허청구범위 내에서 이루어진 각종 변경은 본 발명의 범위 내에 있는 것으로 간주된다.
본 출원은 2000년 4월 13일 출원되고, 명세서, 청구범위, 도면 및 요약서를 포함하는 일본특허출원 2000-111976호에 기초한 것이다. 상기 일본특허출원의 개시 내용은 온전히 그대로 본 출원에 반영되어 있다.
본 발명에 따르면, 높은 동작 신뢰도를 갖는 반도체 장치 및 그 제조 방법이 제공된다. 또한, 비어 홀 내부에 생성된 보이드의 영향을 받지 않는 반도체 장치가 제공된다. 또한, 비어 홀 내부에 생성된 보이드의 영향을 받는 것이 방지되는반도체 장치를 제조하는 방법이 제공된다.
Claims (11)
- 상하로 중첩되는 적어도 2개의 비어 홀을 갖는 반도체 장치를 제조하는 방법에 있어서,제1 층간 절연막(2)에 제1 비어 홀(5)을 형성하는 단계;상기 제1 층간 절연막(2)의 표면과 상기 제1 비어 홀(5)의 측벽 및 저부 상에 장벽 금속(3)을 형성하는 단계;상기 장벽 금속(3) 상에 제1 도전성 재료(4)를 퇴적시킴으로써, 상기 제1 비어 홀(5)을 상기 제1 도전성 재료(4)로 충전하는 단계;상기 제1 도전성 재료(4)로 충전함으로써 생긴 상기 제1 비어 홀(5) 내의 보이드(6B)를 충전 재료(8, 16)로 충전하는 단계;상기 제1 층간 절연막(2)의 표면 상에 형성되어 있는 장벽 금속(3)을 에칭하는 단계;상기 제1 층간 절연막(2) 상에 제2 층간 절연막(10)을 형성하는 단계;상기 제2 층간 절연막(10)의 상기 제1 비어 홀(5) 상부의 영역을 에칭함으로써, 제2 비어 홀(12)을 형성하고 또한 상기 보이드(6B) 내의 상기 충전 재료(8, 16)를 제거하는 단계; 및상기 제2 비어 홀(12) 내 및 상기 보이드(6B) 내를 제2 도전성 재료(13)로 충전하는 단계를 포함하고,상기 보이드(6B)를 상기 충전 재료(8)로 충전하는 단계는, 유동성을 갖는 충전 재료(8)를 사용하는 단계를 포함하는 반도체 장치의 제조 방법.
- 삭제
- 제1항에 있어서, 상기 보이드(6B)를 상기 충전 재료(8)로 충전하는 단계는, SOG(Spin On Glass) 기술을 이용하여 상기 보이드(6B)를 상기 충전 재료(8)로 충전하는 단계를 포함하는 반도체 장치의 제조 방법.
- 제1항에 있어서, 상기 보이드(6B)를 상기 충전 재료(8)로 충전하는 단계는, 상기 장벽 금속(3)을 에칭하기 위한 물질에 의해 실질적으로 에칭되지 않는 물질을 포함하는 충전 재료(8)를 사용하는 단계를 포함하는 반도체 장치의 제조 방법.
- 제4항에 있어서,상기 장벽 금속(3)을 형성하는 단계는,상기 제1 층간 절연막(2)의 표면과 상기 제1 비어 홀(5)의 측벽 및 저부 상에 Ti 막을 형성하는 단계, 및상기 Ti 막 상에 TiN 막을 형성하는 단계를 포함하고,상기 보이드(6B)를 상기 충전 재료(8)로 충전하는 단계는, 실리콘 산화물을 포함하는 충전 재료(8)를 사용하는 단계를 포함하고,상기 장벽 금속(3)을 에칭하는 단계는, 상기 장벽 금속(3)을 염소계 가스로 에칭하는 단계를 포함하는 반도체 장치의 제조 방법.
- 상하로 중첩되는 적어도 2개의 비어 홀을 갖는 반도체 장치를 제조하는 방법에 있어서,제1 층간 절연막(2)에 제1 비어 홀(5)을 형성하는 단계;상기 제1 층간 절연막(2)의 표면과 상기 제1 비어 홀(5)의 측벽 및 저부 상에 장벽 금속(3)을 형성하는 단계;상기 장벽 금속(3) 상에 제1 도전성 재료(4)를 퇴적시킴으로써, 상기 제1 비어 홀(5)을 상기 제1 도전성 재료(4)로 충전하는 단계;상기 제1 도전성 재료(4)로 충전함으로써 생긴 상기 제1 비어 홀(5) 내의 보이드(6B)를 충전 재료(8, 16)로 충전하는 단계;상기 제1 층간 절연막(2)의 표면 상에 형성되어 있는 장벽 금속(3)을 에칭하는 단계;상기 제1 층간 절연막(2) 상에 제2 층간 절연막(10)을 형성하는 단계;상기 제2 층간 절연막(10)의 상기 제1 비어 홀(5) 상부의 영역을 에칭함으로써, 제2 비어 홀(12)을 형성하고 또한 상기 보이드(6B) 내의 상기 충전 재료(8, 16)를 제거하는 단계; 및상기 제2 비어 홀(12) 내 및 상기 보이드(6B) 내를 제2 도전성 재료(13)로 충전하는 단계를 포함하고,상기 보이드(6B)를 상기 충전 재료(16)로 충전하는 단계는, 상기 장벽 금속(3) 및 상기 제1 비어 홀(5) 내에 충전되어 있는 상기 도전성 재료(4) 상에 상기 충전 재료(16)를 퇴적시킴으로써, 상기 보이드(6B)를 상기 충전 재료(16)로 충전함과 함께, 상기 장벽 금속(3) 상에 상기 장벽 금속(3)의 소정 영역을 에칭하기 위한 반사 방지막을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
- 제6항에 있어서, 상기 보이드(6B)를 상기 충전 재료(16)로 충전하는 단계는, 플라스마 CVD(Chemical Vapor Deposition) 기술을 이용하여 상기 보이드(6B) 내부에 상기 충전 재료(16)로서 SiON을 퇴적시키는 단계를 포함하는 반도체 장치의 제조 방법.
- 제7항에 있어서, 상기 SiON을 퇴적시키는 단계는, 상기 반사 방지막의 두께가 30 내지 100 ㎚의 범위 내에 있도록 상기 SiON을 퇴적시키는 단계를 포함하는 반도체 장치의 제조 방법.
- 제6항에 있어서,상기 장벽 금속(3)을 형성하는 단계는,상기 제1 층간 절연막(2)의 표면과 상기 제1 비어 홀(5)의 측벽 및 저부의 전면에 걸쳐서 Ti 막을 형성하는 단계, 및상기 Ti 막 상에 TiN 막을 형성하는 단계를 포함하고,상기 보이드(6B)를 상기 충전 재료(16)로 충전하는 단계는, 실리콘 산화물을 포함하는 충전 재료(16)를 사용하는 단계를 포함하고,상기 장벽 금속(3)을 에칭하는 단계는, 상기 장벽 금속(3)을 염소계 가스로 에칭하는 단계를 포함하는 반도체 장치의 제조 방법.
- 상하로 중첩되는 적어도 2개의 비어 홀을 갖는 반도체 장치에 있어서,제1 비어 홀(5)을 포함하는 제1 층간 절연막(2);상기 제1 층간 절연막(2) 상에 형성되어 있고 상기 제1 비어 홀 상부의 영역에 제2 비어 홀(12)을 포함하는 제2 층간 절연막(10);상기 제1 비어 홀(5) 내부에 퇴적되어 있는 제1 도전성 재료(4); 및상기 제1 도전성 재료를 퇴적할 때 생성된 보이드(6B) 및 상기 제2 비어 홀(12) 내부에 퇴적되어 있는 제2 도전성 재료(13)를 포함하는 반도체 장치.
- 제10항에 있어서, 상기 제1 비어 홀(5)은 0.28 내지 0.32 ㎛ 범위 내의 직경을 갖는 반도체 장치.
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