JP2004253688A - 半導体装置及びその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 89
- 238000004519 manufacturing process Methods 0.000 title claims description 40
- 239000000463 material Substances 0.000 claims abstract description 125
- 238000000034 method Methods 0.000 claims abstract description 60
- 238000005530 etching Methods 0.000 claims abstract description 36
- 239000010949 copper Substances 0.000 claims description 118
- 238000009792 diffusion process Methods 0.000 claims description 14
- 230000002950 deficient Effects 0.000 claims description 13
- 229910052802 copper Inorganic materials 0.000 claims description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 2
- 230000008034 disappearance Effects 0.000 abstract description 29
- 230000015572 biosynthetic process Effects 0.000 abstract description 6
- 230000007547 defect Effects 0.000 abstract description 4
- 239000010410 layer Substances 0.000 description 72
- 230000004888 barrier function Effects 0.000 description 24
- 239000002184 metal Substances 0.000 description 24
- 229910052751 metal Inorganic materials 0.000 description 24
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 12
- 229910052710 silicon Inorganic materials 0.000 description 12
- 239000010703 silicon Substances 0.000 description 12
- 239000000758 substrate Substances 0.000 description 12
- 239000011800 void material Substances 0.000 description 12
- 238000000151 deposition Methods 0.000 description 9
- 238000001459 lithography Methods 0.000 description 7
- 238000009713 electroplating Methods 0.000 description 6
- 238000013508 migration Methods 0.000 description 6
- 230000005012 migration Effects 0.000 description 6
- 238000007747 plating Methods 0.000 description 6
- 238000005498 polishing Methods 0.000 description 6
- 238000004544 sputter deposition Methods 0.000 description 6
- 238000003860 storage Methods 0.000 description 5
- 238000012360 testing method Methods 0.000 description 5
- 239000012141 concentrate Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000005553 drilling Methods 0.000 description 4
- 230000002265 prevention Effects 0.000 description 4
- 239000011248 coating agent Substances 0.000 description 3
- 238000000576 coating method Methods 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 229910052715 tantalum Inorganic materials 0.000 description 3
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 3
- 238000011156 evaluation Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 239000011148 porous material Substances 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
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- E—FIXED CONSTRUCTIONS
- E02—HYDRAULIC ENGINEERING; FOUNDATIONS; SOIL SHIFTING
- E02D—FOUNDATIONS; EXCAVATIONS; EMBANKMENTS; UNDERGROUND OR UNDERWATER STRUCTURES
- E02D29/00—Independent underground or underwater structures; Retaining walls
- E02D29/02—Retaining or protecting walls
- E02D29/0225—Retaining or protecting walls comprising retention means in the backfill
- E02D29/0233—Retaining or protecting walls comprising retention means in the backfill the retention means being anchors
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- E02—HYDRAULIC ENGINEERING; FOUNDATIONS; SOIL SHIFTING
- E02D—FOUNDATIONS; EXCAVATIONS; EMBANKMENTS; UNDERGROUND OR UNDERWATER STRUCTURES
- E02D29/00—Independent underground or underwater structures; Retaining walls
- E02D29/02—Retaining or protecting walls
- E02D29/0258—Retaining or protecting walls characterised by constructional features
- E02D29/0266—Retaining or protecting walls characterised by constructional features made up of preformed elements
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
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- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
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- H01L23/5226—Via connections in a multilevel interconnection structure
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- E02—HYDRAULIC ENGINEERING; FOUNDATIONS; SOIL SHIFTING
- E02D—FOUNDATIONS; EXCAVATIONS; EMBANKMENTS; UNDERGROUND OR UNDERWATER STRUCTURES
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- E02D2600/40—Miscellaneous comprising stabilising elements
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Engineering & Computer Science (AREA)
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Abstract
【解決手段】第1の埋め込み配線105の上層に第2の埋め込み配線を形成する過程で、第1の埋め込み配線105上に開孔径の異なるコンタクトホール108とダミーホール109を形成する。このとき、ダミーホール109をコンタクトホール109よりも大きな開孔径で形成することにより、エッチングレートの違いを利用してダミーホール109の底部でのみ第1の埋め込み配線105の表面を露出させ、この露出部分にエッチングダメージを与えることにより、コンタクトホール108の底部で配線材料との密着性を相対的に上げる一方、ダミーホール109の底部で配線材料との密着性を相対的に下げる。
【選択図】 図2
Description
【発明の属する技術分野】
本発明は、2つの配線をコンタクトホールで導通させた配線パターンを有する半導体装置及びその製造方法に関する。
【0002】
【従来の技術】
異なる層(上層、下層)に形成された2つの配線を導通(電気的に接続)させるためのコンタクトホールは、接続の対象となる配線層の幅(配線幅)、及び、コンタクトホール内を流れる電流により、配置される個数が決定される。そのため、通常、相対的に配線幅が広い、幅広配線と呼ばれる配線層を接続対象としたコンタクトホールは、1つの配線に対して複数個配置される。ただし、配線幅が大きく異なる2つの配線、例えば、幅広配線とそれよりも配線幅が狭い微細配線とを接続する場合(例えば、電源線から電位固定のために、微細配線で引き出す場合など)は、コンタクトホールの個数を微細配線の配線幅に合わせて決定する必要があるため、幅広配線であっても単一のコンタクトホールで接続されることがある。
【0003】
一方、配線層を形成する配線材料や、配線層間の絶縁に使用する絶縁材料は、配線ピッチのスケールダウンによる配線遅延対応として、Cu(銅)に代表される低抵抗の配線材料や、SiLK,SiOC等に代表される低誘電体材料へと移行している。低抵抗の配線材料としてのCuは、これまで配線材料として広く用いられてきたAl(アルミニウム)よりもエレクトロマイグレーション耐性に優れるとの報告もある。ただし、Cuを使って微細配線に形成する場合は、ドライエッチング方法において、下地となる絶縁膜に対して高い選択比でCuをエッチングする適当なガスが存在しないため、ダマシン法によって埋め込み配線を形成するのが一般的である。特に、絶縁層に形成したコンタクトホールと、埋め込み配線の形成部位となる配線溝とを同時に埋め込むデュアルダマシン法は、リソグラフィでの合わせマージンの拡大、及び、工程短縮化の観点で有望である。Cuによる埋め込み配線の形成方法に関しては、例えば、下記特許文献1に記載されたものが知られている。
【0004】
【特許文献1】
特開平10−154709号公報
【0005】
【発明が解決しようとする課題】
しかしながら、配線材料としてCuを用いた場合は、以下のような不具合があった。すなわち、図19(A),(B)に示すように、下層の幅広配線401と上層の微細配線402とをコンタクトホール403で導通させた配線パターンを有する半導体装置を用いて、配線信頼性評価としての高温放置試験を行った場合に、配線抵抗が上昇し、最終的には電気的接続(導通)が遮断される現象が確認された。また、この現象の不良部分を解析した結果、コンタクトホール403下の幅広配線401側でCuの消失部分404が確認された。この例では、幅広配線401がコンタクトホール403の下に形成されているが、幅広配線がコンタクトホールの上に形成される場合にも同様の現象が確認されている。すなわち、図20(A),(B)に示すように、上層の幅広配線501と下層の微細配線502とをコンタクトホール503で導通させた配線パターンを有する半導体装置を用いて、配線信頼性評価としての高温放置試験を行った場合に、コンタクトホール503の内部でCuの消失部分504が確認された。
【0006】
このようなCuの消失は、特に、幅広配線と微細配線を一つのコンタクトホールで導通させる場合に、幅広配線の配線幅とコンタクトホールの開孔径の寸法関係が、ある範囲の条件を満たしたときに発生しやすくなる。本発明者による実験では、配線の幅が1.0μmで、これにつながるコンタクトホールの開孔径が直径0.14μmのときに、Cuの消失が見られた。そのため、Cuの消失を避けるには、そうした条件を満たさないように幅広配線とコンタクトホールとの寸法関係を設定することが有効である。ただし、配線パターンを設計するうえでは様々な制約条件が重なるため、Cuの消失を避けることを優先して幅広配線とコンタクトホールとの寸法関係を最適化するのは極めて困難である。
【0007】
現在のところ、Cu消失のメカニズムは明確になっていないが、例えば、技術論文誌「IRPS(International Reliability Physics Symposium)2002」の論文名「stress−Induced Voiding Under Vias Connected To Wide Cu Metal Leads」(p.312_321)でも報告されているように、ストレスマイグレーションによるCuの消失、すなわちCu膜のグレイン(grain)成長に伴って生じる空孔が、配線層と絶縁膜の熱膨張係数差に伴うストレスや、絶縁膜自体のストレスの影響により、相対的に密着性の低い部分(ストレスが開放された部分)に集中し、結果的にCuの消失を引き起こすと考えられる。
【0008】
本発明は、上記課題を解決するためになされたもので、その目的とするところは、配線材料にCuを用いて、幅広配線と微細配線をコンタクトホールで導通させる場合に、Cuの消失を防止することができる半導体装置の製造方法とこれによって得られる半導体装置を提供することにある。
【0009】
【課題を解決するための手段】
本発明に係る半導体装置は、第1の埋め込み配線と、この第1の埋め込み配線と異なる層に形成された第2の埋め込み配線と、これら第1の埋め込み配線と第2の埋め込み配線とを導通させるために第1の埋め込み配線と第2の埋め込み配線との間に形成されるとともに、孔内に配線材料が埋め込まれたコンタクトホールと、このコンタクトホールの近傍でコンタクトホールと異なる開孔径をもって第1の埋め込み配線に連通するように形成されるとともに、孔内に配線材料が埋め込まれたダミーホールとを備えるものである。
【0010】
この半導体装置においては、コンタクトホールの近傍で第1の埋め込み配線に連通するようにダミーホールが形成されるとともに、このダミーホールがコンタクトホールと異なる開口径をもって形成された構成となっているため、実際にこの半導体装置を製造する場合にコンタクトホールとダミーホールの開孔径の違いを利用したプロセスの採用により、配線材料の消失箇所をダミーホールの形成箇所に集中させることが可能となる。
【0011】
例えば、第2の埋め込み配線が第1の埋め込み配線の上層に形成されるとともに、ダミーホールがコンタクトホールよりも大きな開孔径をもって第1の埋め込み配線上に形成される場合は、その製造過程で、第1の埋め込み配線上にコンタクトホールとダミーホールをエッチングで同時に形成(孔開け)するときにエッチングレートの違いを利用してダミーホール下の第1の埋め込み配線部分だけにエッチングダメージを与えて配線材料との密着性を悪化させることにより、Cu消失による空孔をダミーホール下に集中的に発生させることが可能となる。
【0012】
また、第2の埋め込み配線が第1の埋め込み配線の上層に形成されるとともに、ダミーホールがコンタクトホールよりも小さな開孔径をもって第1の埋め込み配線下に形成される場合や、第2の埋め込み配線が第1の埋め込み配線の下層に形成されるとともに、ダミーホールがコンタクトホールよりも小さな開口径をもって第1の埋め込み配線上に形成される場合、あるいは第2の埋め込み配線が第1の埋め込み配線の上層に形成されるとともに、ダミーホールがコンタクトホールよりも小さな開孔径をもって第1の埋め込み配線上に形成される場合は、それぞれの製造過程で、ダミーホールの開孔径を配線材料の埋め込み不良が生じる大きさに設定してダミーホールを形成することにより、実際にダミーホールに配線材料を埋め込んだときに埋め込み不良が発生するため、Cu消失による空孔をダミーホールの埋め込み不良部分に集中的に発生させることが可能となる。
【0013】
また本発明は、第1の埋め込み配線と、この第1の埋め込み配線の上層に形成された第2の埋め込み配線と、これら第1の埋め込み配線と第2の埋め込み配線とを導通させるために第1の埋め込み配線と第2の埋め込み配線との間に形成されるとともに、孔内に配線材料が埋め込まれたコンタクトホールと、このコンタクトホールの近傍でコンタクトホールよりも大きな開孔径をもって第1の埋め込み配線上に形成されるとともに、孔内に配線材料が埋め込まれたダミーホールとを備える半導体装置の製造方法であって、第1の埋め込み配線を形成する工程と、第1の埋め込み配線上に拡散防止膜を介して絶縁膜を形成した後、この絶縁膜にコンタクトホールとダミーホールとをエッチングによって同時に形成することにより、ダミーホールの底部で第1の埋め込み配線の表面を露出させる工程と、コンタクトホールとダミーホールに配線材料を埋め込む工程とを有するものである。
【0014】
この半導体装置の製造方法においては、第1の埋め込み配線上の絶縁膜にコンタクトホールとダミーホールとをエッチングによって同時に形成すると、開孔径の大小関係によるエッチングレートの違いによってダミーホールがコンタクトホールよりも深くなるため、コンタクトホールの底部で第1の埋め込み配線の表面を露出させずに、ダミーホールの底部で第1の埋め込み配線の表面を露出させ、そこにエッチングダメージを与えることが可能となる。したがって、その後、コンタクトホールとダミーホールに配線材料を埋め込んだときには、コンタクトホールの底部で配線材料との密着性を相対的に上げる一方、ダミーホールの底部で配線材料との密着性を相対的に下げることが可能となる。その結果、Cu消失による空孔をダミーホール下に集中的に発生させることが可能となる。
【0015】
また本発明は、第1の埋め込み配線と、この第1の埋め込み配線の上層に形成された第2の埋め込み配線と、これら第1の埋め込み配線と第2の埋め込み配線とを導通させるために第1の埋め込み配線と第2の埋め込み配線との間に形成されるとともに、孔内に配線材料が埋め込まれたコンタクトホールと、このコンタクトホールの近傍でコンタクトホールよりも小さな開孔径をもって第1の埋め込み配線下に形成されるとともに、孔内に配線材料が埋め込まれたダミーホールとを備える半導体装置の製造方法であって、第1の埋め込み配線を形成するための配線溝を形成するとともに、当該配線溝の下に配線材料の埋め込み不良が生じる大きさでダミーホールを形成する工程と、ダミーホールと配線溝に配線材料を埋め込む工程と、配線材料の埋め込みによって形成された第1の埋め込み配線上にコンタクトホールを形成した後、コンタクトホールに配線材料を埋め込む工程とを有するものである。
【0016】
この半導体装置の製造方法においては、第1の埋め込み配線を形成するための配線溝の下に、配線材料の埋め込み不良が生じる大きさでダミーホールを形成するため、このダミーホールに配線材料を埋め込むときにダミーホール内に埋め込み不良が発生することになる。したがって、かかる製造方法によって得られた半導体装置では、Cu消失による空孔をダミーホール内の埋め込み不良部分に集中的に発生させ、コンタクトホールでのCu消失を回避することが可能となる。
【0017】
また本発明は、第1の埋め込み配線と、この第1の埋め込み配線の下層に形成された第2の埋め込み配線と、これら第1の埋め込み配線と第2の埋め込み配線とを導通させるために第1の埋め込み配線と第2の埋め込み配線との間に形成されるとともに、孔内に配線材料が埋め込まれたコンタクトホールと、このコンタクトホールの近傍でコンタクトホールよりも小さな開孔径をもって第1の埋め込み配線下に形成されるとともに、孔内に配線材料が埋め込まれたダミーホールとを備える半導体装置の製造方法であって、第2の埋め込み配線を形成する工程と、ダミーホールに配線材料を埋め込むときに埋め込み不良が生じる大きさで、第2の埋め込み配線上にコンタクトホールとダミーホールとを形成する工程と、コンタクトホールとダミーホールに連通する状態で第1の埋め込み配線を形成するための配線溝を形成する工程と、コンタクトホール、ダミーホール及び配線溝に配線材料を埋め込む工程とを有するものである。
【0018】
この半導体装置の製造方法においては、第2の埋め込み配線上にコンタクトホールとダミーホールとを形成するときに、配線材料の埋め込み不良が生じる大きさでダミーホールを形成するため、このダミーホールに配線材料を埋め込むときにダミーホール内に埋め込み不良が発生することになる。したがって、かかる製造方法によって得られた半導体装置では、Cu消失による空孔をダミーホール内の埋め込み不良部分に集中的に発生させ、コンタクトホールでのCu消失を回避することが可能となる。
【0019】
また本発明は、第1の埋め込み配線と、この第1の埋め込み配線の上層に形成された第2の埋め込み配線と、これら第1の埋め込み配線と第2の埋め込み配線とを導通させるために第1の埋め込み配線と第2の埋め込み配線との間に形成されるとともに、孔内に配線材料が埋め込まれたコンタクトホールと、このコンタクトホールの近傍でコンタクトホールよりも小さな開孔径をもって第1の埋め込み配線上に形成されるとともに、孔内に配線材料が埋め込まれたダミーホールとを備える半導体装置の製造方法であって、第1の埋め込み配線を形成する工程と、ダミーホールに配線材料を埋め込むときに埋め込み不良が生じる大きさで、第1の埋め込み配線上にコンタクトホールとダミーパターンとを形成する工程と、第1の埋め込み配線の上層に、コンタクトホールとダミーパターンに連通する状態で第2の埋め込み配線を形成するための配線溝を形成する工程と、コンタクトホール、ダミーホール及び配線溝に配線材料を埋め込む工程とを有するものである。
【0020】
この半導体装置の製造方法においては、第1の埋め込み配線上にコンタクトホールとダミーパターンとを形成するときに、配線材料の埋め込み不良が生じる大きさでダミーホールを形成するため、このダミーホールに配線材料を埋め込むときにダミーホール内に埋め込み不良が発生することになる。したがって、かかる製造方法によって得られた半導体装置では、Cu消失による空孔をダミーホール内の埋め込み不良部分に集中的に発生させ、コンタクトホールでのCu消失を回避することが可能となる。
【0021】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しつつ詳細に説明する。
【0022】
[第1実施形態]
本発明の第1実施形態に係る半導体装置の製造方法とこれによって得られる半導体装置の構成について、図1〜図6を用いて説明する。
【0023】
先ず、図1(A)に示すように、シリコン基板100上に所定の素子等(不図示)を形成するとともに、このシリコン基板100を例えばSiO2からなる絶縁膜101で被覆した状態で、絶縁膜101上に所望の配線パターンにしたがって第1の埋め込み配線を形成するための配線溝102を形成する。配線溝102の形成は、第1の埋め込み配線と同じ層に形成される他の配線部分の溝加工と同時に、周知のリソグラフィ法及びエッチング法を用いて行う。また、配線溝102の深さは、例えば200nmとする。
【0024】
次に、図1(B)に示すように、絶縁膜101上に配線層を形成するため、例えばTa(タンタル)からなるバリアメタル103を絶縁膜101の表面(全面)に被覆形成した後、このバリアメタル103を介して絶縁膜101上にCu配線材料104を堆積することにより、上記配線溝102をCu配線材料104で埋め込む。Cu配線材料104による埋め込みは、例えば、バリアメタル103の上にスパッタリング法でCuのシード層を80nmの厚みで成膜した後、電界めっき法でCuのめっき層を700nmの厚みで堆積することにより行う。ちなみに、Cuの埋め込み技術としては、気相成長法(CVD法)を採用することもできる。
【0025】
次いで、図1(C)に示すように、余分なCu配線材料104をCMP(化学的機械研磨)法により研磨して取り除くことにより、絶縁膜101の表面を露出させる。これにより、配線溝102やこれと同層の溝部分だけにCu配線材料104が埋め込まれた状態で残る。この時点で、配線溝102にバリアメタル103を介してCu配線材料104が埋め込まれた状態で第1の埋め込み配線105が形成される。第1の埋め込み配線105は、後述する第2の埋め込み配線よりも配線幅が広い幅広配線として形成される。
【0026】
続いて、図2(A)に示すように、Cuの拡散防止膜106として絶縁膜101及び第1の埋め込み配線105の上にSiC膜を50nmの厚みで成膜した後、第1の埋め込み配線105が形成されている配線層とその上層に形成される配線層とを絶縁するための絶縁層(層間絶縁膜)107を例えば600nmの厚みで成膜する。
【0027】
次いで、図2(B)に示すように、第1の埋め込み配線105上で絶縁膜107にリソグラフィ法及びエッチング法によってコンタクトホール108とダミーホール109とを同時に形成することにより、ダミーホール109の底部で第1の埋め込み配線105の表面を露出させる。このとき、コンタクトホール108の近傍にダミーホール109が位置するように、例えば、孔の中心ピッチで1μmほど離してコンタクトホール108とダミーホール109を1つずつ形成する。
【0028】
ここで、本明細書において、「コンタクトホール」とは、互いに異なる層に形成された第1の埋め込み配線と第2の埋め込み配線とを導通させるために、当該第1の埋め込み配線と第2の埋め込み配線との間に形成されたものをいう。一方、「ダミーホール」とは、回路動作上はダミーホール内の導電路が分断していても何ら影響を及ぼさないものをいい、より具体的には、ダミーホールに配線材料を埋め込んだ状態で、それ自体が第1の埋め込み配線以外にどこにも接続されずに電気的に浮いた状態で形成されたもの、又は第1の埋め込み配線以外の配線に接続されているが、その接続先の配線が電気的に浮いた状態のダミー配線であるもの、あるいは第1の埋め込み配線と第2の埋め込み配線との間にコンタクトホールとともに形成されたものをいう。また、「コンタクトホールの近傍」とは、例えば、このコンタクトホールの中心から、当該コンタクトホールの開孔径を20倍した寸法範囲内をいう。また、「コンタクトホールの近傍」では、このコンタクトホールに最も近接する位置に「ダミーホール」が形成されることが望ましい。
【0029】
ここで、プラズマエッチングなどのドライエッチング法により絶縁膜107に孔開け加工する場合は、その前のレジストパターニングによるパターン形状に合わせて、コンタクトホール108よりも大きな開孔径をもってダミーホール109を形成することにより、コンタクトホール108よりもダミーホール109の方がエッチングレートが大きくなる。
【0030】
以下に、孔開け加工に適用するエッチング条件の一例を示す。
C4F8ガス流量:2sccm
Arガス流量:1000sccm
N2ガス流量:160sccm
このエッチング条件では、通常使用するエッチング条件に対して、エッチングに寄与するC4F8ガス流量を相対的に減じることにより、開孔径に対するエッチングレートの依存性を大きくした。また、ダミーホール109の開孔径は、下層に位置する第1の埋め込み配線105の表面がエッチングによって露出するように、例えば0.2μmに設定した。
【0031】
このような条件でコンタクトホール108とダミーホール109とを同時にエッチングすると、必然的にダミーホール109の方がコンタクトホール108よりも深く形成される。したがって、エッチング時間等を適宜調整することにより、上記図2(B)に示すように、コンタクトホール108の底部では拡散防止膜106が残存していて第1の埋め込み配線105の表面が露出せず、ダミーホール109の底部では拡散防止膜106が除去(エッチング)されて第1の埋め込み配線105の表面が露出した状態が得られる。この状態では第1の埋め込み配線105の露出部がダミーホール109を通して大きなエッチングダメージを受けることになる。
【0032】
続いて、図3(A)に示すように、絶縁膜107上にレジスト110を塗布することにより、コンタクトホール108とダミーホール109とをレジスト110で埋め込んだ後、このレジスト110の上に別のレジスト111を塗布してパターニングする。
【0033】
次いで、図3(B)に示すように、レジスト111のパターンをマスクとして、レジスト110と絶縁膜107をエッチング法により溝加工することにより、第2の埋め込み配線を形成するための配線溝112を例えば300nmの深さで形成した後、絶縁膜107上に残っているレジスト110,111を除去する。次いで、コンタクトホール108の底部に残存している拡散防止膜106をエッチングで除去することにより、コンタクトホール108の底部に第1の埋め込み配線105の表面を露出させる。これにより、コンタクトホール108とダミーホール109が共に第1の埋め込み配線105に連通した状態となる。
【0034】
次に、図4(A)に示すように、絶縁膜107上に配線層を形成するため、例えば上記同様にTaからなるバリアメタル113を絶縁膜107の表面(一部は第1の埋め込み配線105の表面)に被覆形成した後、このバリアメタル113を介して絶縁膜107上にCu配線材料114を堆積することにより、上記配線溝112と同時にコンタクトホール108とダミーホール109をCu配線材料114で埋め込む。Cu配線材料114による埋め込みは、例えば、バリアメタル113の上にスパッタリング法でCuのシード層を80nmの厚みで成膜した後、電界めっき法でCuのめっき層を800nmの厚みで堆積することにより行う。
【0035】
次いで、図4(B)に示すように、余分なCu配線材料114をCMP法により研磨して取り除くことにより、絶縁膜107の表面を露出させる。これにより、配線溝112やこれと同層の溝部分だけにCu配線材料114が埋め込まれた状態で残る。この時点で、配線溝112にバリアメタル113を介してCu配線材料114が埋め込まれた状態で第2の埋め込み配線115が形成される。第2の埋め込み配線115は、前述した第1の埋め込み配線105の上層に、当該第1の埋め込み配線105よりも配線幅が狭い微細配線として形成される。
【0036】
続いて、図5に示すように、Cuの拡散防止膜116として絶縁膜107及び第2の埋め込み配線115の上にSiC膜を50nmの厚みで成膜する。これにより、シリコン基板100上の配線パターンを平面的に透視して見るとと、図6に示すように、第1の埋め込み配線105の上層に第2の埋め込み配線115が重なった状態で形成されるとともに、第2の埋め込み配線115の端部に当該第2の埋め込み配線115の配線幅とほぼ同じ径でコンタクトホール108が形成される。また、第1の埋め込み配線105上では、コンタクトホール108とダミーホール109が互いに隣り合うように形成される。以後、上記同様の手順で絶縁層、配線層等を形成することにより、シリコン基板100上に多層配線を形成することができる。なお、ここでは、第2の埋め込み配線115と同層の配線パターンDp(図6)でダミーホール109を覆うように形成しているが、この配線パターンDpは回路動作に何ら寄与しないダミーの配線パターンであって、無くてもかまわない。
【0037】
このようにして得られた半導体装置においては、第1の埋め込み配線105の上層に第2の埋め込み配線115が形成されるとともに、これら第1の埋め込み配線105と第2の埋め込み配線115との間にコンタクトホール108が形成され、かつ第1の埋め込み配線105上でダミーホール109がコンタクトホール108よりも大きな開孔径をもって形成された状態となる。また、コンタクトホール108とダミーホール109の各孔内に、それぞれCu配線材料104,114(図1、図4参照)が埋め込まれた状態となる。
【0038】
かかる構成の半導体装置にあっては、コンタクトホール108と第1の埋め込み配線108との物理的な接続部分と、ダミーホール109と第1の埋め込み配線108との物理的な接続部分とで、それぞれの密着性を相対的に比較した場合、前者の方が後者よりも密着性が高くなる(強固になる)。この理由としては、エッチングによる孔開け加工において、ダミーホール109の底部に第1の埋め込み配線105の表面が露出し、この露出部がエッチングで大きなダメージを受けて密着性が悪化するためであると考えられる。これに対して、ストレスマイグレーションによるCuの消失(空孔)は、密着性が低い部分を起点に集中的に発生する。そのため、上記構成の半導体装置の場合は、上記図5に示すように、第1の埋め込み配線105上でダミーホール109の底部に、Cu消失による空孔117が集中的に発生することになる。これにより、ダミーホール109での空孔117の発生によってストレスが開放されるため、ダミーホール109の近傍に位置するコンタクトホール108の内部や、このコンタクトホール108と第1の埋め込み配線105との接続部分、及びコンタクトホール108と第2の埋め込み配線115との接続部分では、Cuの消失による空孔の発生を確実に回避することができる。その結果、第1の埋め込み配線105と第2の埋め込み配線115との間で配線抵抗の上昇や断線不良の発生を未然に防止し、第1の埋め込み配線105と第2の埋め込み配線115との導通状態を良好に維持することができる。
【0039】
ちなみに、本発明の第1実施形態に係る半導体装置を用いて、200℃、1000時間の高温放置試験を行ったところ、ダミーホール109の底部ではCuの消失による空孔が確認されたものの、導通を確保すべきコンタクトホール108の内部や、このコンタクトホール108につながる第1の埋め込み配線105の接続部分及び第2の埋め込み配線115の接続部分で、Cuの消失が見られなかった。
【0040】
[第2実施形態]
本発明の第2実施形態に係る半導体装置の製造方法とこれによって得られる半導体装置の構成について、図7〜図12を用いて説明する。
【0041】
先ず、図7(A)に示すように、シリコン基板200上に所定の素子等(不図示)を形成するとともに、このシリコン基板200を例えばSiO2からなる絶縁膜201で被覆した状態で、絶縁膜201上に所望の配線パターンにしたがって第1の埋め込み配線を形成するための配線溝202を形成するとともに、この配線溝202の下に当該配線溝202に連通する状態でダミーホール203を1つ形成する。配線溝202の形成は、第1の埋め込み配線と同じ層に形成される他の配線部分の溝加工と同時に、周知のリソグラフィ法及びエッチング法を用いて行う。また、配線溝202の深さは、例えば300nmとする。一方、ダミーホール203については、配線溝202内に開孔するように形成するとともに、後述するCu配線材料をダミーホール203に埋め込むときに、配線材料の埋め込み不良(ボイド)が生じる大きさ(例えば、0.12μm)で形成する。つまり、後述するCu配線材料の埋め込み時に、ダミーホール203内で意図的に埋め込み不良を発生させるように、ダミーホール203の開孔径を設定する。配線材料の埋め込み不良は、ダミーホール203の深さが深くなるほど(アスペクト比が大きくなるほど)発生しやすなる。そのため、Cu配線材料の埋め込み不良が生じる大きさ(開孔径)は、ダミーホール203の深さとの関係で設定する必要がある。
【0042】
次に、図7(B)に示すように、絶縁膜201上に配線層を形成するため、例えばTa(タンタル)からなるバリアメタル204を絶縁膜201の表面(全面)に被覆形成した後、このバリアメタル204を介して絶縁膜201上にCu配線材料205を堆積することにより、上記配線溝202とダミーホール203をCu配線材料205で埋め込む。Cu配線材料205による埋め込みは、例えば、バリアメタル204の上にスパッタリング法でCuのシード層を80nmの厚みで成膜した後、電界めっき法でCuのめっき層を700nmの厚みで堆積することにより行う。このとき、ダミーホール203の内部では、その孔径が小さい(アスペクト比が大きい)ことに起因してCu配線材料205の埋め込み性が低くなる。そのため、ダミーホール203内がCu配線材料205で完全に埋め込まれず、結果としてダミーホール203の内部にボイド206が発生する。
【0043】
次いで、図7(C)に示すように、余分なCu配線材料205をCMP法により研磨して取り除くことにより、絶縁膜201の表面を露出させる。これにより、ダミーホール203や配線溝202、さらには配線溝202と同層の溝部分だけにCu配線材料205が埋め込まれた状態で残る。この時点で、配線溝202にバリアメタル204を介してCu配線材料205が埋め込まれた状態で第1の埋め込み配線207が形成される。第1の埋め込み配線207は、後述する第2の埋め込み配線よりも配線幅が広い幅広配線として形成される。また、第1の埋め込み配線207の下にダミーホール203が形成される。
【0044】
続いて、図8(A)に示すように、Cuの拡散防止膜208として絶縁膜201及び第1の埋め込み配線207の上にSiC膜を50nmの厚みで成膜した後、第1の埋め込み配線207が形成されている配線層とその上層に形成される配線層とを絶縁するための絶縁層(層間絶縁膜)209を例えば600nmの厚みで成膜する。
【0045】
次いで、図8(B)に示すように、第1の埋め込み配線207上で絶縁膜209にリソグラフィ法及びエッチング法(ドライエッチング)によってコンタクトホール210を1つ形成する。このとき、コンタクトホール210の近傍にダミーホール203が位置するように、ダミーホール203から中心ピッチで1μmほど離れたところにコンタクトホール210を形成する。また、コンタクトホール210の底部では拡散防止膜208が残存していて第1の埋め込み配線207の表面が露出しない状態とする。
【0046】
続いて、図9(A)に示すように、絶縁膜209上にレジスト211を塗布することにより、コンタクトホール210をレジスト211で埋め込んだ後、このレジスト2110の上に別のレジスト212を塗布してパターニングする。
【0047】
次いで、図9(B)に示すように、レジスト212のパターンをマスクとして、レジスト211と絶縁膜209をエッチング法により溝加工することにより、第2の埋め込み配線を形成するための配線溝213を例えば300nmの深さで形成した後、絶縁膜209上に残っているレジスト211,212を除去する。次いで、コンタクトホール210の底部に残存している拡散防止膜208をエッチングで除去することにより、コンタクトホール210の底部に第1の埋め込み配線207の表面を露出させる。これにより、第1の埋め込み配線207上に当該第1の埋め込み配線207に連通する状態でコンタクトホール210が形成される。
【0048】
次に、図10(A)に示すように、絶縁膜209上に配線層を形成するため、例えば上記同様にTaからなるバリアメタル214を絶縁膜209の表面(一部は第1の埋め込み配線105の表面)に被覆形成した後、このバリアメタル214介して絶縁膜209上にCu配線材料215を堆積することにより、上記配線溝213をCu配線材料215で埋め込む。Cu配線材料215による埋め込みは、例えば、バリアメタル214の上にスパッタリング法でCuのシード層を80nmの厚みで成膜した後、電界めっき法でCuのめっき層を800nmの厚みで堆積することにより行う。
【0049】
次いで、図10(B)に示すように、余分なCu配線材料215をCMP法により研磨して取り除くことにより、絶縁膜209の表面を露出させる。これにより、配線溝213やこれと同層の溝部分だけにCu配線材料215が埋め込まれた状態で残る。この時点で、配線溝213にバリアメタル214を介してCu配線材料215が埋め込まれた状態で第2の埋め込み配線216が形成される。第2の埋め込み配線216は、前述した第1の埋め込み配線207の上層に、当該第1の埋め込み配線207よりも配線幅が狭い微細配線として形成される。
【0050】
続いて、図11に示すように、Cuの拡散防止膜217として絶縁膜209及び第2の埋め込み配線216の上にSiC膜を50nmの厚みで成膜する。これにより、シリコン基板200上の配線パターンを平面的に透視して見るとと、図12に示すように、第1の埋め込み配線207の上層に第2の埋め込み配線216が重なった状態で形成されるとともに、第2の埋め込み配線216の端部に当該第2の埋め込み配線216の配線幅とほぼ同じ径でコンタクトホール210が形成される。また、第1の埋め込み配線207上では、コンタクトホール210とダミーホール203が互いに隣り合うように形成される。以後、上記同様の手順で絶縁層、配線層等を形成することにより、シリコン基板200上に多層配線を形成することができる。
【0051】
このようにして得られた半導体装置においては、第1の埋め込み配線207の上層に第2の埋め込み配線216が形成されるとともに、これら第1の埋め込み配線207と第2の埋め込み配線216との間にコンタクトホール210が形成され、かつ第1の埋め込み配線207下でダミーホール203がコンタクトホール210より小さな開孔径をもって形成された状態となる。また、コンタクトホール210とダミーホール203の各孔内に、それぞれCu配線材料205,215(図7、図10参照)が埋め込まれた状態となる。
【0052】
かかる構成の半導体装置にあっては、ダミーホール203の内部にCu配線材料の埋め込み不良によるボイド206が存在することになるため、ストレスマイグレーションによるCuの消失(空孔)がボイド206の部分に集中的に発生する。そのため、上記構成の半導体装置の場合は、上記図11に示すように、ダミーホール203の内部でCuの消失によりボイド206が大きくなるものの、これによってストレスが開放されるため、ダミーホール203の近傍に位置するコンタクトホール210の内部や、このコンタクトホール210と第1の埋め込み配線207との接続部分、及びコンタクトホール210と第2の埋め込み配線216との接続部分では、Cuの消失による空孔の発生を確実に回避することができる。その結果、第1の埋め込み配線207と第2の埋め込み配線216との間で配線抵抗の上昇や断線不良の発生を未然に防止し、第1の埋め込み配線207と第2の埋め込み配線216との導通状態を良好に維持することができる。
【0053】
ちなみに、本発明の第2実施形態に係る半導体装置を用いて、200℃、1000時間の高温放置試験を行ったところ、ダミーホール203内のボイド206は大きくなったものの、導通を確保すべきコンタクトホール210の内部や、このコンタクトホール210につながる第1の埋め込み配線207の接続部分及び第2の埋め込み配線216の接続部分で、Cuの消失が見られなかった。
【0054】
なお、ダミーホール203の開孔径を埋め込み不良が生じる大きさに設定すると、通常のコンタクトホールと比較して、孔開け加工時のエッチングレートが小さくなるため、仮にダミーホール203の下に配線層が存在するとしても、実際にはダミーホール203の底部が下層の配線層まで達しないことが考えられる。そうした場合は、下層の配線パターンを配慮せずにダミーホール203の形成位置を任意に決定することができる。
【0055】
[第3実施形態]
本発明の第3実施形態に係る半導体装置の製造方法とこれによって得られる半導体装置の構成について、図13〜図18を用いて説明する。
【0056】
先ず、図13(A)に示すように、シリコン基板300上に所定の素子等(不図示)を形成するとともに、このシリコン基板300を例えばSiO2からなる絶縁膜301で被覆した状態で、絶縁膜301上に所望の配線パターンにしたがって第2の埋め込み配線を形成するための配線溝302を形成する。配線溝302の形成は、第2の埋め込み配線と同じ層に形成される他の配線部分の溝加工と同時に、周知のリソグラフィ法及びエッチング法を用いて行う。また、配線溝302の深さは、例えば300nmとする。
【0057】
次に、図13(B)に示すように、絶縁膜301上に配線層を形成するため、例えばTa(タンタル)からなるバリアメタル303を絶縁膜301の表面(全面)に被覆形成した後、このバリアメタル303を介して絶縁膜301上にCu配線材料304を堆積することにより、上記配線溝302をCu配線材料304で埋め込む。Cu配線材料304による埋め込みは、例えば、バリアメタル303の上にスパッタリング法でCuのシード層を80nmの厚みで成膜した後、電界めっき法でCuのめっき層を700nmの厚みで堆積することにより行う。
【0058】
次いで、図13(C)に示すように、余分なCu配線材料304をCMP法により研磨して取り除くことにより、絶縁膜301の表面を露出させる。これにより、配線溝302やこれと同層の溝部分だけにCu配線材料304が埋め込まれた状態で残る。この時点で、配線溝302にバリアメタル303を介してCu配線材料304が埋め込まれた状態で第2の埋め込み配線305が形成される。第2の埋め込み配線305は、後述する第1の埋め込み配線よりも配線幅が狭い微細配線として形成される。
【0059】
続いて、図14(A)に示すように、Cuの拡散防止膜306として絶縁膜301及び第2の埋め込み配線305の上にSiC膜を50nmの厚みで成膜した後、第2の埋め込み配線305が形成されている配線層とその上層に形成される配線層とを絶縁するための絶縁層(層間絶縁膜)307を例えば600nmの厚みで成膜する。
【0060】
次いで、図14(B)に示すように、第2の埋め込み配線305上で絶縁膜307にリソグラフィ法及びエッチング法によってコンタクトホール308とダミーホール309とを同時に形成する。このとき、コンタクトホール308の近傍にダミーホール309が位置するように、例えば、孔の中心ピッチで1μmほど離してコンタクトホール308とダミーホール309を1つずつ形成する。また、コンタクトホール308及びダミーホール309の底部では、それぞれ拡散防止膜306が残存していて第2の埋め込み配線305の表面が露出しない状態とする。また、ダミーホール309は、コンタクトホール308よりも大きな開孔径をもって形成する。さらに詳述すると、コンタクトホール308については、後述するCu配線材料をコンタクトホール308に埋め込むときに埋め込み不良(ボイド)が生じない大きさで形成するが、ダミーホール309については、後述するCu配線材料をダミーホール309に埋め込むときに埋め込み不良(ボイド)が生じる大きさ(例えば、0.12μm)で形成する。つまり、後述するCu配線材料の埋め込み時に、ダミーホール309内で意図的に埋め込み不良を発生させるように、ダミーホール309の開孔径を設定する。配線材料の埋め込み不良は、ダミーホール309の深さが深くなるほど(アスペクト比が大きくなるほど)発生しやすなる。そのため、Cu配線材料の埋め込み不良が生じる大きさ(開孔径)は、ダミーホール309の深さとの関係で設定する必要がある。
【0061】
続いて、図15(A)に示すように、絶縁膜307上にレジスト310を塗布することにより、コンタクトホール308とダミーホール309とをレジスト310で埋め込んだ後、このレジスト310の上に別のレジスト311を塗布してパターニングする。
【0062】
次いで、図15(B)に示すように、レジスト311のパターンをマスクとして、レジスト310と絶縁膜307をエッチング法により溝加工することにより、第1の埋め込み配線を形成するための配線溝312を例えば300nmの深さで形成した後、絶縁膜307上に残っているレジスト310,311を除去する。次いで、コンタクトホール308及びダミーホール309の底部に残存している拡散防止膜306をエッチングで除去することにより、コンタクトホール308及びダミーホール309の底部に第2の埋め込み配線305の表面を露出させる。これにより、コンタクトホール308とダミーホール309が共に第2の埋め込み配線305に連通した状態となる。
【0063】
次に、図16(A)に示すように、絶縁膜307上に配線層を形成するため、例えば上記同様にTaからなるバリアメタル313を絶縁膜307の表面(一部は第2の埋め込み配線305の表面)に被覆形成した後、このバリアメタル313を介して絶縁膜307上にCu配線材料314を堆積することにより、上記配線溝312と同時にコンタクトホール308とダミーホール309をCu配線材料314で埋め込む。Cu配線材料314による埋め込みは、例えば、バリアメタル313の上にスパッタリング法でCuのシード層を80nmの厚みで成膜した後、電界めっき法でCuのめっき層を800nmの厚みで堆積することにより行う。このとき、ダミーホール309の内部では、その孔径が小さい(アスペクト比が大きい)ことに起因してCu配線材料314の埋め込み性が低くなる。そのため、ダミーホール309内がCu配線材料314で完全に埋め込まれず、結果としてダミーホール309の内部にボイド315が発生する。
【0064】
次いで、図16(B)に示すように、余分なCu配線材料314をCMP法により研磨して取り除くことにより、絶縁膜307の表面を露出させる。これにより、配線溝312やこれと同層の溝部分だけにCu配線材料314が埋め込まれた状態で残る。この時点で、配線溝312にバリアメタル313を介してCu配線材料314が埋め込まれた状態で第1の埋め込み配線316が形成される。第1の埋め込み配線316は、前述した第2の埋め込み配線305の上層に、当該第2の埋め込み配線305よりも配線幅が広い幅広配線として形成される。
【0065】
続いて、図17に示すように、Cuの拡散防止膜317として絶縁膜307及び第1の埋め込み配線316の上にSiC膜を50nmの厚みで成膜する。これにより、シリコン基板300上の配線パターンを平面的に透視して見るとと、図18に示すように、第2の埋め込み配線305の上層に第1の埋め込み配線316が重なった状態で形成されるとともに、その重なり部分にコンタクトホール308とダミーホール309が互いに隣り合うように形成される。以後、上記同様の手順で絶縁層、配線層等を形成することにより、シリコン基板300上に多層配線を形成することができる。
【0066】
このようにして得られた半導体装置においては、第1の埋め込み配線316の下層に第1の埋め込み配線305が形成されるとともに、これら第1の埋め込み配線316と第2の埋め込み配線305との間にコンタクトホール308とダミーホール309が形成され、かつ第1の埋め込み配線316下でダミーホール309がコンタクトホール210より小さな開孔径をもって形成された状態となる。また、コンタクトホール308とダミーホール309の各孔内に、それぞれCu配線材料304,314(図13、図16参照)が埋め込まれた状態となる。
【0067】
かかる構成の半導体装置にあっては、ダミーホール309の内部にCu配線材料の埋め込み不良によるボイド315が存在することになるため、ストレスマイグレーションによるCuの消失(空孔)がボイド315の部分に集中的に発生する。そのため、上記構成の半導体装置の場合は、上記図17に示すように、ダミーホール309の内部でCuの消失によりボイド315が大きくなるものの、これによってストレスが開放されるため、ダミーホール309の近傍に位置するコンタクトホール308の内部や、このコンタクトホール308と第1の埋め込み配線316との接続部分、及びコンタクトホール308と第2の埋め込み配線305との接続部分では、Cuの消失による空孔の発生を確実に回避することができる。その結果、第1の埋め込み配線316と第2の埋め込み配線305との間で配線抵抗の上昇や断線不良の発生を未然に防止し、第1の埋め込み配線316と第2の埋め込み配線305との導通状態を良好に維持することができる。
【0068】
ちなみに、本発明の第3実施形態に係る半導体装置を用いて、200℃、1000時間の高温放置試験を行ったところ、ダミーホール309内のボイド315は大きくなったものの、導通を確保すべきコンタクトホール308の内部や、このコンタクトホール308につながる第1の埋め込み配線316の接続部分及び第2の埋め込み配線305の接続部分で、Cuの消失が見られなかった。
【0069】
なお、ダミーホール309の開孔径を埋め込み不良が生じる大きさに設定すると、通常のコンタクトホールと比較して、孔開け加工時のエッチングレートが小さくなるため、仮にダミーホール309の下に配線層が存在するとしても、実際にはダミーホール309の底部が下層の配線層まで達しないことが考えられる。そうした場合は、下層の配線パターンを配慮せずにダミーホール309の形成位置を任意に決定することができる。
【0070】
また、上記第3実施形態においては、第2の埋め込み配線305を第1の埋め込み配線316の下層に形成する場合を例に挙げて説明したが、これらの上下関係を逆にした場合、すなわち図17において、下層の配線305を第1の埋め込み配線(幅広配線)、上層の配線316を第2の埋め込み配線(微細配線)とした場合でも、上記同様の効果が得られる。この場合、半導体装置の構成としては、第2の埋め込み配線は、第1の埋め込み配線の上層に形成され、ダミーホールは、コンタクトホールよりも小さな開孔径をもって第1の埋め込み配線上に形成されるとなる。また、半導体装置の製造方法としては、各々の配線を形成するための配線溝の幅が変わるだけで、基本的には上記第3実施形態の場合と同様である。すなわち、第1の埋め込み配線を形成する工程と、ダミーホールに配線材料を埋め込むときに埋め込み不良が生じる大きさで、第1の埋め込み配線上にコンタクトホールとダミーホールとを形成する工程と、第1の埋め込み配線の上層に、コンタクトホールとダミーホールに連通する状態で第2の埋め込み配線を形成するための配線溝を形成する工程と、これらコンタクトホール、ダミーホール及び配線溝に配線材料(Cu)を埋め込む工程とを有するものとなる。
【0071】
また、上記第1〜第3実施形態においては、第1の埋め込み配線を幅広配線とし、第2の埋め込み配線を微細配線としたが、ストレスマイグレーションによるCuの消失は、主に配線幅とホール開孔径の関係に依存し、且つ、プロセスによりコンタクトホール内部で生じるか、また、コンタクトホール底部の下層配線側で発生するが支配される為、第1の埋め込み配線が第2の埋め込み配線よりも幅狭の場合や、第1の埋め込み配線と第2の埋め込み配線の幅が互いに同じ場合でも同様に起こり得る。したがって、本発明は、第1の埋め込み配線の幅と第2の埋め込み配線の幅が相対的にどのような関係であっても適用可能である。
【0072】
【発明の効果】
以上説明したように本発明によれば、低抵抗の配線材料としてCuを用いた場合に、ストレスマイグレーションによるCuの消失を確実に防止し、第1の埋め込み配線と第2の埋め込み配線との導通状態を長期にわたって良好に維持することができる。その結果、信頼性の高い半導体装置を提供することが可能となる。
【図面の簡単な説明】
【図1】本発明の第1実施形態に係る半導体装置の製造方法とこれによって得られる半導体装置の構成を説明するための図(その1)である。
【図2】本発明の第1実施形態に係る半導体装置の製造方法とこれによって得られる半導体装置の構成を説明するための図(その2)である。
【図3】本発明の第1実施形態に係る半導体装置の製造方法とこれによって得られる半導体装置の構成を説明するための図(その3)である。
【図4】本発明の第1実施形態に係る半導体装置の製造方法とこれによって得られる半導体装置の構成を説明するための図(その4)である。
【図5】本発明の第1実施形態に係る半導体装置の製造方法とこれによって得られる半導体装置の構成を説明するための図(その5)である。
【図6】本発明の第1実施形態に係る半導体装置の製造方法とこれによって得られる半導体装置の構成を説明するための図(その6)である。
【図7】本発明の第2実施形態に係る半導体装置の製造方法とこれによって得られる半導体装置の構成を説明するための図(その1)である。
【図8】本発明の第2実施形態に係る半導体装置の製造方法とこれによって得られる半導体装置の構成を説明するための図(その2)である。
【図9】本発明の第2実施形態に係る半導体装置の製造方法とこれによって得られる半導体装置の構成を説明するための図(その3)である。
【図10】本発明の第2実施形態に係る半導体装置の製造方法とこれによって得られる半導体装置の構成を説明するための図(その4)である。
【図11】本発明の第2実施形態に係る半導体装置の製造方法とこれによって得られる半導体装置の構成を説明するための図(その5)である。
【図12】本発明の第2実施形態に係る半導体装置の製造方法とこれによって得られる半導体装置の構成を説明するための図(その6)である。
【図13】本発明の第3実施形態に係る半導体装置の製造方法とこれによって得られる半導体装置の構成を説明するための図(その1)である。
【図14】本発明の第3実施形態に係る半導体装置の製造方法とこれによって得られる半導体装置の構成を説明するための図(その2)である。
【図15】本発明の第3実施形態に係る半導体装置の製造方法とこれによって得られる半導体装置の構成を説明するための図(その3)である。
【図16】本発明の第3実施形態に係る半導体装置の製造方法とこれによって得られる半導体装置の構成を説明するための図(その4)である。
【図17】本発明の第3実施形態に係る半導体装置の製造方法とこれによって得られる半導体装置の構成を説明するための図(その5)である。
【図18】本発明の第3実施形態に係る半導体装置の製造方法とこれによって得られる半導体装置の構成を説明するための図(その6)である。
【図19】本発明の課題を説明するための図(その1)である。
【図20】本発明の課題を説明するための図(その2)である。
【符号の説明】
105…第1の埋め込み配線、108…コンタクトホール、109…ダミーホール、115…第2の埋め込み配線、203…ダミーホール、206…ボイド、207…第1の埋め込み配線、210…コンタクトホール、216…第2の埋め込み配線、305…第2の埋め込み配線、308…コンタクトホール、309…ダミーホール、315…ボイド、316…第1の埋め込み配線
Claims (13)
- 第1の埋め込み配線と、
前記第1の埋め込み配線と異なる層に形成された第2の埋め込み配線と、
前記第1の埋め込み配線と前記第2の埋め込み配線とを導通させるために前記第1の埋め込み配線と前記第2の埋め込み配線との間に形成されるとともに、孔内に配線材料が埋め込まれたコンタクトホールと、
前記コンタクトホールの近傍で前記コンタクトホールと異なる開孔径をもって前記第1の埋め込み配線に連通するように形成されるとともに、孔内に配線材料が埋め込まれたダミーホールと
を備えることを特徴とする半導体装置。 - 前記第2の埋め込み配線は、前記第1の埋め込み配線の上層に形成され、
前記ダミーホールは、前記コンタクトホールよりも大きな開孔径をもって前記第1の埋め込み配線上に形成されている
ことを特徴とする請求項1記載の半導体装置。 - 前記第2の埋め込み配線は、前記第1の埋め込み配線の上層に形成され、
前記ダミーホールは、前記コンタクトホールよりも小さな開孔径をもって前記第1の埋め込み配線下に形成されている
ことを特徴とする請求項1記載の半導体装置。 - 前記第2の埋め込み配線は、前記第1の埋め込み配線の下層に形成され、
前記ダミーホールは、前記コンタクトホールよりも小さな開孔径をもって前記第1の埋め込み配線下に形成されている
ことを特徴とする請求項1記載の半導体装置。 - 前記第2の埋め込み配線は、前記第1の埋め込み配線の上層に形成され、
前記ダミーホールは、前記コンタクトホールよりも小さな開孔径をもって前記第1の埋め込み配線上に形成されている
ことを特徴とする請求項1記載の半導体装置。 - 前記配線材料として銅を用いた
ことを特徴とする請求項1記載の半導体装置。 - 前記ダミーホールの開孔径は、当該ダミーホールに前記配線材料を埋め込むときに埋め込み不良が生じる大きさに設定されている
ことを特徴とする請求項3記載の半導体装置。 - 前記ダミーホールの開孔径は、当該ダミーホールに前記配線材料を埋め込むときに埋め込み不良が生じる大きさに設定されている
ことを特徴とする請求項4記載の半導体装置。 - 前記ダミーホールの開孔径は、当該ダミーホールに前記配線材料を埋め込むときに埋め込み不良が生じる大きさに設定されている
ことを特徴とする請求項5記載の半導体装置。 - 第1の埋め込み配線と、前記第1の埋め込み配線の上層に形成された第2の埋め込み配線と、前記第1の埋め込み配線と前記第2の埋め込み配線とを導通させるために前記第1の埋め込み配線と前記第2の埋め込み配線との間に形成されるとともに、孔内に配線材料が埋め込まれたコンタクトホールと、前記コンタクトホールの近傍で前記コンタクトホールよりも大きな開孔径をもって前記第1の埋め込み配線上に形成されるとともに、孔内に配線材料が埋め込まれたダミーホールとを備える半導体装置の製造方法であって、
前記第1の埋め込み配線を形成する工程と、
前記第1の埋め込み配線上に拡散防止膜を介して絶縁膜を形成した後、この絶縁膜に前記コンタクトホールと前記ダミーホールとをエッチングによって同時に形成することにより、前記ダミーホールの底部で前記第1の埋め込み配線の表面を露出させる工程と、
前記コンタクトホールと前記ダミーホールに前記配線材料を埋め込む工程と
を有することを特徴とする半導体装置の製造方法。 - 第1の埋め込み配線と、前記第1の埋め込み配線の上層に形成された第2の埋め込み配線と、前記第1の埋め込み配線と前記第2の埋め込み配線とを導通させるために前記第1の埋め込み配線と前記第2の埋め込み配線との間に形成されるとともに、孔内に配線材料が埋め込まれたコンタクトホールと、前記コンタクトホールの近傍で前記コンタクトホールよりも小さな開孔径をもって前記第1の埋め込み配線下に形成されるとともに、孔内に配線材料が埋め込まれたダミーホールとを備える半導体装置の製造方法であって、
前記第1の埋め込み配線を形成するための配線溝を形成するとともに、当該配線溝の下に前記配線材料の埋め込み不良が生じる大きさで前記ダミーホールを形成する工程と、
前記ダミーホールと前記配線溝に配線材料を埋め込む工程と、
前記配線材料の埋め込みによって形成された前記第1の埋め込み配線上に前記コンタクトホールを形成した後、前記コンタクトホールに配線材料を埋め込む工程と
を有することを特徴とする半導体装置の製造方法。 - 第1の埋め込み配線と、前記第1の埋め込み配線の下層に形成された第2の埋め込み配線と、前記第1の埋め込み配線と前記第2の埋め込み配線とを導通させるために前記第1の埋め込み配線と前記第2の埋め込み配線との間に形成されるとともに、孔内に配線材料が埋め込まれたコンタクトホールと、前記コンタクトホールの近傍で前記コンタクトホールよりも小さな開孔径をもって前記第1の埋め込み配線下に形成されるとともに、孔内に配線材料が埋め込まれたダミーホールとを備える半導体装置の製造方法であって、
前記第2の埋め込み配線を形成する工程と、
前記ダミーホールに前記配線材料を埋め込むときに埋め込み不良が生じる大きさで、前記第2の埋め込み配線上に前記コンタクトホールと前記ダミーホールとを形成する工程と、
前記コンタクトホールと前記ダミーホールに連通する状態で前記第1の埋め込み配線を形成するための配線溝を形成する工程と、
前記コンタクトホール、前記ダミーホール及び前記配線溝に配線材料を埋め込む工程と
を有することを特徴とする半導体装置の製造方法。 - 第1の埋め込み配線と、前記第1の埋め込み配線の上層に形成された第2の埋め込み配線と、前記第1の埋め込み配線と前記第2の埋め込み配線とを導通させるために前記第1の埋め込み配線と前記第2の埋め込み配線との間に形成されるとともに、孔内に配線材料が埋め込まれたコンタクトホールと、前記コンタクトホールの近傍で前記コンタクトホールよりも小さな開孔径をもって前記第1の埋め込み配線上に形成されるとともに、孔内に配線材料が埋め込まれたダミーホールとを備える半導体装置の製造方法であって、
前記第1の埋め込み配線を形成する工程と、
前記ダミーホールに前記配線材料を埋め込むときに埋め込み不良が生じる大きさで、前記第1の埋め込み配線上に前記コンタクトホールと前記ダミーパターンとを形成する工程と、
前記第1の埋め込み配線の上層に、前記コンタクトホールと前記ダミーパターンに連通する状態で前記第2の埋め込み配線を形成するための配線溝を形成する工程と、
前記コンタクトホール、前記ダミーホール及び前記配線溝に配線材料を埋め込む工程と
を有することを特徴とする半導体装置の製造方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003043896A JP4082236B2 (ja) | 2003-02-21 | 2003-02-21 | 半導体装置及びその製造方法 |
US10/776,375 US7154181B2 (en) | 2003-02-21 | 2004-02-11 | Semiconductor device and method of manufacturing the same |
KR1020040010918A KR20040075746A (ko) | 2003-02-21 | 2004-02-19 | 반도체 장치 및 그 제조 방법 |
TW093104339A TWI247360B (en) | 2003-02-21 | 2004-02-20 | Semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003043896A JP4082236B2 (ja) | 2003-02-21 | 2003-02-21 | 半導体装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004253688A true JP2004253688A (ja) | 2004-09-09 |
JP4082236B2 JP4082236B2 (ja) | 2008-04-30 |
Family
ID=33026761
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003043896A Expired - Fee Related JP4082236B2 (ja) | 2003-02-21 | 2003-02-21 | 半導体装置及びその製造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US7154181B2 (ja) |
JP (1) | JP4082236B2 (ja) |
KR (1) | KR20040075746A (ja) |
TW (1) | TWI247360B (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006173390A (ja) * | 2004-12-16 | 2006-06-29 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
JP2006202852A (ja) * | 2005-01-18 | 2006-08-03 | Toshiba Corp | 半導体装置 |
JP2013120937A (ja) * | 2011-12-07 | 2013-06-17 | Freescale Semiconductor Inc | ビア故障から保護するための方法及び構造 |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004273523A (ja) * | 2003-03-05 | 2004-09-30 | Renesas Technology Corp | 配線接続構造 |
JP4425707B2 (ja) * | 2004-05-25 | 2010-03-03 | Necエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
US7485968B2 (en) | 2005-08-11 | 2009-02-03 | Ziptronix, Inc. | 3D IC method and device |
JP5466102B2 (ja) * | 2010-07-08 | 2014-04-09 | セイコーインスツル株式会社 | 貫通電極付きガラス基板の製造方法及び電子部品の製造方法 |
US8883638B2 (en) * | 2012-01-18 | 2014-11-11 | United Microelectronics Corp. | Method for manufacturing damascene structure involving dummy via holes |
US9177910B2 (en) | 2012-04-18 | 2015-11-03 | Micron Technology, Inc. | Interconnect structures for integrated circuits and their formation |
US9583438B2 (en) * | 2014-12-26 | 2017-02-28 | Taiwan Semiconductor Manufacturing Company Ltd. | Interconnect structure with misaligned metal lines coupled using different interconnect layer |
US9953941B2 (en) | 2015-08-25 | 2018-04-24 | Invensas Bonding Technologies, Inc. | Conductive barrier direct hybrid bonding |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2940432B2 (ja) * | 1995-04-27 | 1999-08-25 | ヤマハ株式会社 | 半導体装置とその製造方法 |
US6468894B1 (en) * | 2001-03-21 | 2002-10-22 | Advanced Micro Devices, Inc. | Metal interconnection structure with dummy vias |
-
2003
- 2003-02-21 JP JP2003043896A patent/JP4082236B2/ja not_active Expired - Fee Related
-
2004
- 2004-02-11 US US10/776,375 patent/US7154181B2/en not_active Expired - Lifetime
- 2004-02-19 KR KR1020040010918A patent/KR20040075746A/ko not_active Application Discontinuation
- 2004-02-20 TW TW093104339A patent/TWI247360B/zh not_active IP Right Cessation
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006173390A (ja) * | 2004-12-16 | 2006-06-29 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
JP2006202852A (ja) * | 2005-01-18 | 2006-08-03 | Toshiba Corp | 半導体装置 |
US7898084B2 (en) | 2005-01-18 | 2011-03-01 | Kabushiki Kaisha Toshiba | Semiconductor device |
JP2013120937A (ja) * | 2011-12-07 | 2013-06-17 | Freescale Semiconductor Inc | ビア故障から保護するための方法及び構造 |
Also Published As
Publication number | Publication date |
---|---|
US20040227241A1 (en) | 2004-11-18 |
TWI247360B (en) | 2006-01-11 |
KR20040075746A (ko) | 2004-08-30 |
TW200426948A (en) | 2004-12-01 |
US7154181B2 (en) | 2006-12-26 |
JP4082236B2 (ja) | 2008-04-30 |
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Date | Code | Title | Description |
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A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050428 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070821 |
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A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071018 |
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A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110222 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120222 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130222 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130222 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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LAPS | Cancellation because of no payment of annual fees |