KR100339414B1 - 반도체 파워 라인 분석용 패드의 형성 방법 - Google Patents

반도체 파워 라인 분석용 패드의 형성 방법 Download PDF

Info

Publication number
KR100339414B1
KR100339414B1 KR1019990037403A KR19990037403A KR100339414B1 KR 100339414 B1 KR100339414 B1 KR 100339414B1 KR 1019990037403 A KR1019990037403 A KR 1019990037403A KR 19990037403 A KR19990037403 A KR 19990037403A KR 100339414 B1 KR100339414 B1 KR 100339414B1
Authority
KR
South Korea
Prior art keywords
forming
metal
pad
semiconductor substrate
power line
Prior art date
Application number
KR1019990037403A
Other languages
English (en)
Other versions
KR20010026189A (ko
Inventor
박현
Original Assignee
박종섭
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 박종섭, 주식회사 하이닉스반도체 filed Critical 박종섭
Priority to KR1019990037403A priority Critical patent/KR100339414B1/ko
Publication of KR20010026189A publication Critical patent/KR20010026189A/ko
Application granted granted Critical
Publication of KR100339414B1 publication Critical patent/KR100339414B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/14—Measuring as part of the manufacturing process for electrical parameters, e.g. resistance, deep-levels, CV, diffusions by electrical means

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체 파워 라인 분석용 패드의 형성 방법에 관한 것으로, 반도체 기판상에 폭이 다른 다수의 메탈 배선을 형성하는 공정, 상기 메탈 배선을 포함한 반도체 기판의 전면에 산화막을 형성하는 공정, 상기 산화막상에 감광막을 도포하고 노광 및 현상공정으로 패터닝하여 콘택 영역을 정의하는 공정, 상기 패터닝된 감광막을 마스크로 이용하여 상기 각 메탈 배선의 일정 표면이 노출되도록 상기 산화막을 선택적으로 제거하여 콘택홀을 형성하는 공정, 상기 감광막을 제거하고 상기 콘택홀을 포함한 반도체 기판의 전면에 메탈층을 형성하는 공정, 상기 메탈층을 선택적으로 패터닝하여 상기 콘택홀 및 그에 인접한 산화막상에 각 메탈 배선과 콘택되는 패드를 형성하는 공정을 포함하여 이루어진다.

Description

반도체 파워 라인 분석용 패드의 형성 방법{FORMING METHOD OF PAD USING SEMICONDUCTOR POWER LINE ANALSIS }
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 전원선 불량 분석을 위한 반도체 파워 라인 분석용 패드의 형성 방법에 관한 것이다.
일반적으로 반도체 기판상에 모든 소자의 제조를 완료한 후에 이들을 상호 연결하여 회로 기능을 갖도록 하는 기술을 금속화 공정(metallization)이라고 한다.
그리고 반도체 제조 공정이 끝난 웨이퍼에 전기적 신호를 인가하여 정상 칩과 불량 칩을 구별하는 프로브 테스트(probe test)(이하 P-검)를 실시한다.
이하 첨부 도면을 참조하여 종래 기술에 따른 반도체 파워 라인 분석용 패드의 형성 방법에 대해 설명하면 다음과 같다.
도 1a 내지 도 1b는 종래 기술에 따른 반도체 파워 라인 분석용 패드의 형성 방법을 나타낸 도면이다.
도 1a에 도시된 바와 같이, 반도체 기판(1)상에 메탈을 증착한 후, 상기 메탈을 선택적으로 패터닝하여 회로부의 메탈 배선(2)과 프로빙 테스트용 패드 메탈(2a)을 동시에 형성한다.
이어 상기 매탈 배선(2)과 패드 메탈(2a)을 포함한 전면에 산화막(3)을 증착하고 상기 산화막(3)상에 감광막을 도포한다.
이어 상기 감광막을 노광 및 현상으로 패터닝하여 프로빙(probing) 영역(5)을 정의한 후, 상기 패터닝된 감광막(4)을 마스크로 하여 상기 패드 메탈(2a) 상부의 산화막(3)을 선택적으로 식각한다.
여기서 상기 프로빙 영역(5)은 상기 패드 메탈(2a)보다 일정 폭 작게 형성된다.
도 1b에 도시된 바와 같이, 상기 패터닝된 감광막(4)을 제거한 후, 프로빙 영역(5)에 대한 프로빙 테스트를 실시한다.
이와 같이 형성된 반도체 소자는 전원 회로부 불량 발생시 불량 부분을 정의하기 위하여 FIB(Focused Ion Beam)공정을 실시한 후, 회로부의 메탈 배선이 수십㎛정도로 클 경우에는 직접 피코(pico) 또는 나노(nano) 프로브 팁 (probe tip)을 이용하여 프로빙한다.
또한 P-검용(probe-test) 패드 또는 인터널 프로빙 패드(internal probing pad)를 이용한다.
상기 P-검용 패드는 80 ×80㎛이상, 인터널 프로빙 패드는 20 ×20㎛를 이용하고, 인터널 프로빙 패드는 메탈 사진 및 식각시 P-검용 패드와 동일하게 형성되며 그 목적은 회로의 주요부분을 정의하여 추후 정의된 회로의 퍼포먼스를 측정하기 위함이다.
그러나 상기와 같은 종래 기술에 따른 반도체 파워 라인 분석용 패드의 형성 방법은 다음과 같은 문제점이 있다.
첫째, P-검용 패드 및 인터널 프로빙 패드는 십수 ㎛ 이상의 크기를 가지며 메탈 사진 및 식각시 회로부와 동일하게 형성되므로, 회로부의 면적을 증가시키는 문제점이 있다.
둘째, 회로부 불량 발생시 효과적으로 회로부를 정의하지 못하므로, 불량분석의 효율을 저하시키는 문제점이 있다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로, 특히 메탈 배선 상층부에 불량 분석을 위한 프로빙 패드를 형성하는데 적당한 반도체 파워 라인 분석용 패드의 형성 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1b는 종래 기술에 따른 반도체 파워 라인 분석용 패드의 형성 방법을 나타낸 도면
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 파워 라인 분석용 패드의 형성 방법을 나타낸 도면
도 3은 본 발명의 실시예에 따른 반도체 파워 라인 분석용 패드의 평면도
도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 메탈 배선
23 : 산화막 24 : 감광막
25 : 패드
상기의 목적을 달성하기 위한 본 발명에 따른 반도체 파워 라인 분석용 패드의 형성 방법은 반도체 기판상에 폭이 다른 다수의 메탈 배선을 형성하는 공정, 상기 메탈 배선을 포함한 반도체 기판의 전면에 산화막을 형성하는 공정, 상기 산화막상에 감광막을 도포하고 노광 및 현상공저으로 패터닝하여 콘택 영역을 정의하는 공정, 상기 패터닝된 감광막을 마스크로 이용하여 상기 각 메탈 배선의 일정 표면이 노출되도록 상기 산화막을 선택적으로 제거하여 콘택홀을 형성하는 공정, 상기 감광막을 제거하고 상기 콘택홀을 포함한 반도체 기판의 전면에 메탈층을 형성하는 공정, 상기 메탈층을 선택적으로 패터닝하여 상기 콘택홀 및 그에 인접한 산화막상에 각 메탈 배선과 콘택되는 패드를 형성하는 공정을 포함하여 이루어짐을 특징으로 한다.
이하 본 발명의 실시예에 따른 반도체 파워 라인 분석용 패드의 형성 방법에 대해 첨부도면을 참조하여 설명하면 다음과 같다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 파워 라인 분석용 패드의 제조 공정 단면도이고, 도 3은 본 발명의 실시예에 따른 패드의 평면도이다.
도 2a에 도시된 바와 같이, 반도체 기판(21)상에 메탈을 증착하고 선택적으로 패터닝하여 다수의 메탈 배선(22)을 형성한다.
이때 상기 메탈 배선(22)은 다양한 폭을 갖고 형성된다.
이어 상기 메탈 배선(22)을 포함한 전면에 산화막(23)을 형성하고, 상기 산화막(23)상에 감광막을 도포하고 노광 및 현상으로 선택적으로 패터닝한다.
여기서 상기 패터닝된 감광막(24)은 제 1 패드 마스크로 이용하며, 메탈 배선(22)의 폭에 비례한 콘택 형태의 마스크를 사용한다.
도 2b에 도시된 바와 같이, 상기 패터닝된 감광막(24)을 마스크로 하여 상기 산화막(23)을 식각한다.
이 때, 상기 산화막(23)의 식각으로 상기 메탈 배선(22)의 일정 표면이 노출되는 콘택홀을 형성한다.
즉 상기 산화막(23)의 식각은 상기 메탈 배선(22)의 양측에 일정 폭 오버랩되도록 진행된다.
도 2c에 도시된 바와 같이, 상기 패터닝된 감광막(24)을 제거한 후, 상기 식각된 산화막(23)을 포함한 전면에 패드용 메탈을 증착한다.
여기서 상기 패드용 메탈은 상기 메탈 배선(22)과 콘택된다.
이어 상기 메탈상에 감광막을 도포하고 노광 및 현상으로 패터닝한 후, 상기 패터닝된 감광막을 마스크로 하여 상기 메탈을 선택적으로 패터닝한다.
이어 상기 메탈 패터닝으로 상기 콘택홀 및 그에 인접한 산화막(23)상에 패드(25)를 형성한다.
여기서 상기 패터닝된 감광막은 제 2 패드 마스크로 이용된다.
도 2d에 도시된 바와 같이, 상기 패드(25)는 다수의 메탈 배선(22)의 상층부에 각각 형성할 수 있으며, 또한 형성되는 위치, 크기 및 형태를 조정할 수 있다.
즉 이는 상기 감광막을 패터닝할 때, 그 위치, 크기, 형태를 다양하게 조정하므로써 가능하다.
이와 같은 패드(25)는 불량 분석을 위한 프로빙시 이용되며, 회로부의 메탈 배선(22)과 다르게 상기 메탈 배선(22)의 상층부에 패드(25) 부분만 별도로 형성된다.
도 3은 본 발명의 실시예에 따른 반도체 파워 라인 분석용 패드의 평면도로서, 기판(21)상에 각각 폭이 다른 회로부의 메탈 배선(22)이 형성되고, 상기 메탈 배선(22)의 폭에 따라 콘택의 크기가 다르다.
또한 상기 콘택과 연결되는 패드(25)가 형성되며, 상기 패드(25)는 메탈 배선(22)에 따라 그 크기, 위치, 모양이 각각 다르다.
이와 같은 상기 패드(25)를 이용하여 P-검 프로빙이 진행되며, 회로부의 메탈 배선(22)의 상부에 패드(25)를 별도로 형성하므로 회로부를 충분히 요소요소로 정의할 수 있다.
이와 같은 본 발명에 따른 반도체 파워 라인 분석용 패드의 형성 방법은 다음과 같은 효과가 있다.
첫째, 회로부의 메탈 배선 상층에 프로빙용 패드 메탈을 형성하므로 회로부 불량발생시 회로부를 적절하게 정의할 수 있다.
둘째, 선택적으로 패드 메탈의 크기, 형태를 변화시킬 수 있으므로, 소자의 면적을 감소시킬 수 있다.

Claims (4)

  1. 반도체 기판상에 폭이 다른 다수의 메탈 배선을 형성하는 공정,
    상기 메탈 배선을 포함한 반도체 기판의 전면에 산화막을 형성하는 공정,
    상기 산화막상에 감광막을 도포하고 노광 및 현상을 이용하여 선택적으로 패터닝하여 콘택 영역을 정의하는 공정,
    상기 패터닝된 감광막을 마스크로 이용하여 상기 각 메탈 배선의 일정 표면이 노출되도록 상기 산화막을 선태적으로 제거하여 콘택홀을 형성하는 공정,
    상기 감광막을 제거하고 상기 콘택홀을 포함한 반도체 기판의 전면에 메탈층을 형성하는 공정,
    상기 메탈층을 선택적으로 패터닝하여 상기 콘택홀 및 그에 인접한 산화막상에 각 메탈 배선과 콘택되는 메탈 패드를 형성하는 공정을 포함하여 이루어짐을 특징으로 하는 반도체 파워 라인 분석용 패드의 형성 방법.
  2. 제 1 항에 있어서,
    상기 패터닝된 감광막은 상기 메탈 배선의 폭에 비례하여 패터닝되는 것을 특징으로 하는 반도체 파워 라인 분석용 패드의 형성 방법.
  3. 삭제
  4. 삭제
KR1019990037403A 1999-09-03 1999-09-03 반도체 파워 라인 분석용 패드의 형성 방법 KR100339414B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019990037403A KR100339414B1 (ko) 1999-09-03 1999-09-03 반도체 파워 라인 분석용 패드의 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990037403A KR100339414B1 (ko) 1999-09-03 1999-09-03 반도체 파워 라인 분석용 패드의 형성 방법

Publications (2)

Publication Number Publication Date
KR20010026189A KR20010026189A (ko) 2001-04-06
KR100339414B1 true KR100339414B1 (ko) 2002-05-31

Family

ID=19610026

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990037403A KR100339414B1 (ko) 1999-09-03 1999-09-03 반도체 파워 라인 분석용 패드의 형성 방법

Country Status (1)

Country Link
KR (1) KR100339414B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040007154A (ko) * 2002-07-16 2004-01-24 주식회사 하이닉스반도체 에프에이 모듈 제조방법
KR100722128B1 (ko) 2005-12-28 2007-05-25 동부일렉트로닉스 주식회사 반도체 소자 제조방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03156944A (ja) * 1989-11-14 1991-07-04 Mitsubishi Electric Corp 半導体装置
JPH09199564A (ja) * 1996-01-17 1997-07-31 Yamaha Corp プロセス監視回路
KR19990009973A (ko) * 1997-07-14 1999-02-05 윤종용 멀티-플로빙용 패드 및 그 제조방법
KR19990039156A (ko) * 1997-11-11 1999-06-05 윤종용 반도체 소자의 패드 및 그 제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03156944A (ja) * 1989-11-14 1991-07-04 Mitsubishi Electric Corp 半導体装置
JPH09199564A (ja) * 1996-01-17 1997-07-31 Yamaha Corp プロセス監視回路
KR19990009973A (ko) * 1997-07-14 1999-02-05 윤종용 멀티-플로빙용 패드 및 그 제조방법
KR19990039156A (ko) * 1997-11-11 1999-06-05 윤종용 반도체 소자의 패드 및 그 제조방법

Also Published As

Publication number Publication date
KR20010026189A (ko) 2001-04-06

Similar Documents

Publication Publication Date Title
US5840627A (en) Method of customizing integrated circuits using standard masks and targeting energy beams for single resist development
US7614147B2 (en) Method of creating contour structures to highlight inspection region
KR20020066937A (ko) 반도체 장치의 제조 방법 및 그것에 이용되는 레티클과웨이퍼
KR100339414B1 (ko) 반도체 파워 라인 분석용 패드의 형성 방법
US5985518A (en) Method of customizing integrated circuits using standard masks and targeting energy beams
US7056817B2 (en) Forming a cap above a metal layer
KR100480590B1 (ko) 프로빙을 위한 패드를 갖는 반도체소자 및 그 제조방법
KR100195279B1 (ko) Teg용 전극 패드
KR100224716B1 (ko) 반도체장치의 제조방법
KR0156172B1 (ko) 반도체 소자의 테스트패턴 형성방법
KR100261178B1 (ko) 파인드타겟 감도향상방법
KR100275949B1 (ko) 반도체장치의제조방법
KR100209729B1 (ko) 본딩패드 배선형성 방법
KR101092989B1 (ko) 금속막 구조물 및 이의 형성 방법
KR100307488B1 (ko) 반도체디바이스의콘택홀형성방법
JPH04116948A (ja) 絶縁層貫通孔の寸法測定法
KR19990086481A (ko) 반도체장치의 제조방법
KR19990005876A (ko) 반도체 소자의 테스트 패드 형성 방법
KR20010094211A (ko) 켈빈형 저항측정방법을 이용한 반도체장치의 패턴평가방법
KR19980057582A (ko) 패드 형성방법
KR20050002311A (ko) 반도체 소자의 금속배선 형성방법
JP2001044250A (ja) 半導体基板およびその製造方法
KR20010068538A (ko) 반도체 장치의 테스트 패턴 형성 방법
KR20050047298A (ko) 반도체 소자의 패드부 구조 및 그 제조 방법
JPH11102913A (ja) 半導体装置および半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
N231 Notification of change of applicant
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110429

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee