NL8902964A - Op substraat geintegreerd teststelsel. - Google Patents
Op substraat geintegreerd teststelsel. Download PDFInfo
- Publication number
- NL8902964A NL8902964A NL8902964A NL8902964A NL8902964A NL 8902964 A NL8902964 A NL 8902964A NL 8902964 A NL8902964 A NL 8902964A NL 8902964 A NL8902964 A NL 8902964A NL 8902964 A NL8902964 A NL 8902964A
- Authority
- NL
- Netherlands
- Prior art keywords
- terminals
- test
- amplifiers
- substrate
- test system
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318505—Test of Modular systems, e.g. Wafers, MCM's
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318505—Test of Modular systems, e.g. Wafers, MCM's
- G01R31/318511—Wafer Test
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Tests Of Electronic Circuits (AREA)
Description
De uitvinding heeft betrekking op een op een substraat geïntegreerd teststelsel voor het meten en/of testen van parameters van teststrukturen, waarbij met een multiplexschakeling naar keuze een van de verscheidene teststrukturen op dezelfde extern toegankelijke aansluitklemmen aansluitbaar is.
Een dergelijk geïntegreerd teststelsel is bekend uit een publikatie van de IEEE VLSI Workshop on Test Structures, gehouden te Long Beach in California op februari 17 en 18, 1986. In deze publikatie van A. Nishimura en anderen, getiteld “Multiplex Test Structure; a Novel VLSI Technology Development Tool" wordt beschreven hoe het aantal aansluitklemmen voor het meten en/of testen van parameters van teststrukturen die in een proces control module zijn opgenomen, kan worden beperkt. Daarbij wordt gebruik gemaakt van een multiplexschakeling waaraan van extern tien selektiesignalen worden toegevoerd, waarmee 1024 verschillende teststrukturen gekozen kunnen worden. Met behulp van de multiplexschakeling wordt een gekozen teststruktuur op enkele verdere aansluitklemmen aangesloten waarop voedingsspanningen/stimuli worden toegevoerd en op andere aansluitklemmen wordt de response van de teststruktuur op de aangeboden stimulus gemeten. In de genoemde publikatie zijn de teststrukturen en de multiplexschakeling opgenomen in een zogenaamd test-chip die wordt gebruikt voor ontwikkelen van nieuwe CMOS technologie en/of nieuwe CMOS schakelingen. Wordt een dergelijke techniek gebruikt om het produktieproces te bewaken dan zouden verspreid over de te bewerken halfgeleiderplak verscheidene proces control modules worden opgenomen. Deze proces control modules nemen dan substraatoppervlak in beslag die normalerwijze gebruikt kan worden voor het produceren van geïntegreerde halfgeleiderschakelingen. Het voorgaande leidt tot een reduktie van de opbrengst van een siliciumplak. Derhalve is voorgesteld (in het tijdschrift Solid State Technology, mei 1985) om proces control modules niet op de plaats van de te fabriceren halfgeleiderschakelingen te zetten maar in de kerfgebieden die de halfgeleiderschakelingen omgeven proces control modules/testschakelingen op te nemen. Hoewel in de publikatie ervan uitgegaan wordt dat de kerfgebieden een breedte van 200 micrometer hebben, zijn deze in de praktijk veel smaller. Het is dus duidelijk dat het aantal aansluitklemmen van testschakelingen tot een minimum beperkt moet blijven omdat deze aansluitklemmen een relatief
, O
grote afmeting van 80x80 tot 125 tot 125 μπΓ hebben.
De uitvinding heeft tot doel om het aantal aansluitklemmen voor een op een substraat geïntegreerd teststelsel tot een minimum te beperken.
Een op een substraat geïntegreerd teststelsel heeft volgens de uitvinding daartoe tot kenmerk, dat de multiplexschakeling en de teststrukturen op dezelfde aansluitklemmen zijn aangesloten, waarbij een teststimulus op ten minste één van de aansluitklemmen bepaalt, welke teststruktuur op de aansluitklemmen wordt aangesloten. Het geïntegreerd teststelsel heeft het voordeel dat de aansluitklemmen zowel voor het selekteren van de teststrukturen als voor het toevoeren van voedingsspanningen en het uitvoeren van de te meten signalen worden gebruikt. Hierdoor wordt het op eenvoudiger wijze mogelijk om teststrukturen in de kerfgebieden onder te brengen. Het gunstige gevolg van het voorgaande is dat voor de proces control modules geen oppervlak gebruikt wordt van het funktioneel silicium terwijl toch alle noodzakelijke proces control modules in de kerfgebieden ondergebracht kunnen worden.
De uitvinding zal verder worden toegelicht aan de hand van in een tekening weergegeven voorbeelden, in welke tekening figuur 1 een voorbeeld van een siliciumpak geeft; figuur 2 een voorbeeld van een teststruktuur weergeeft; figuren 3a en b een uitvoeringsvoorbeeld geven van een automultiplexende vierpunt-meetstruktuur volgens de uitvinding; en figuur 4 een gedeelte van een verdere uitvoeringsvorm van een zelfmultiplexende teststruktuur volgens de uitvinding geeft.
De in figuur 1 getoonde plak silicium W bevat een regelmatig patroon van geïntegreerde schakelingen IC. Deze schakelingen IC zijn onderling gescheiden door kerfgebieden K. Verder kunnen op de halfgeleiderplak W in het regelmatig patroon van geïntegreerde schakelingen IC testschakelingen zijn opgenomen die hier met TIC zijn aangeduid. Deze testschakelingen TIC werden vaak gebruikt om teststrukturen onder te brengen die veel aansluitklemmen vroegen, zoals vierpunts-metingen: zoals Kelvin-metingen en van der Pauw-metingen. Het is derhalve noodzaak om het aantal aansluitklemmen voor de teststrukturen te beperken. Uit de reeds genoemde publikatie IEEE VLSI Workshop, Long Beach, California, is het bekend multiplexschakelingen te kombineren met teststrukturen. Hierdoor wordt het aantal aansluitklemmen drastisch verminderd en wordt het mogelijk teststrukturen in de kerfgebieden tussen de IC's onder te brengen.
In figuur 2 is één van de teststrukturen weergegeven die hier bestaat in drie in serie geschakelde weerstanden R1, R2 en R3. Door deze weerstandstruktuur R1, R2 en R3 wordt een stroom gestuurd of er wordt een spanning op gedrukt, waarbij de opgenomen stroom wordt gemeten terwijl de spanning over een gekozen deel van de struktuur wordt gemeten. In de weerstanden R1 en R3 zijn de parasitaire serieweerstanden verdisconteerd. De teststruktuur is via schakelaars S1, S2, S3 en S4 aangesloten op voedingspunten 1 en 2 en op meetpunten 3 en 4. Ook de parasitaire weerstanden die zijn veroorzaakt door de schakelaars zijn verdisconteerd in de weerstanden R1 en R3. De schakelaars S1, S2, S3 en S4 worden nu gestuurd door de multiplexschakeling waarmee wordt bepaald welke teststruktuur op de aansluitklemmen 1, 2, 3 en 4 wordt aangesloten. Op de aansluitklemmen 1 en 2 wordt een spanning opgedrukt: de stimulus, en op de klemmen 3 en 4 wordt de response van de teststruktuur op die stimulus gemeten. Volgens de stand van de techniek zoals die bekend is uit de IEEE VLSI Workshop on Test Structures, Long Beach, California, 1986, worden voor het aanleggen van de stimuli, het meten van de response en het bedienen van de multiplexschakeling separate aansluitklemmen gebruikt.
In figuur 3a en b is een voorkeursuitvoeringsvorm van een schakeling van een op een substraat te integreren teststelsel volgens de uitvinding weergegeven. Hierin is het aantal benodigde aansluitklemmen ten opzichte van de stand van de techniek drastisch gereduceerd. Het in figuur 2 weergegeven voorbeeld van een vierpunts-meetstruktuur bevat vier schakelaars S1, S2, S3 en S4 die alle tegelijk worden geopend of gesloten. In figuur 3a zijn vier van zulke vierpunts-meetstrukturen weergegeven. Volgens de stand van de techniek zouden hiervoor zes aansluitklemmen nodig zijn, te weten twee aansluitklemmen voor de stimuli, twee aansluitklemmen voor het meten van de response en twee aansluitklemmen voor het besturen van de multiplexschakeling. In figuur 3a zijn de vier teststrukturen elk weergegeven roet de verwijzingstekens R1a, R2a, R3a; R1b, R2b, R3b; R1c, R2c, R3c; R1d, R2d en R3d. De eerstgenoemde teststruktuur R1a, R2a en R3a wordt met behulp van vier halfgeleiderschakelaars MOS-transistoren A1, A2, A3 en A4 aangesloten op de aansluitklemmen 31, 32, 33 en 34 indien op het knooppunt A een voldoend hoog stuurpotentiaal wordt aangelegd. De vier stuurelektroden van de genoemde transistoren A1 tot en met A4 zijn daartoe met het punt a verbonden. Evenzo is de teststruktuur R1b, R2b en R3b via vier schakelaars MOS-transistoren B1, B2, B3 en B4 aangesloten op dezelfde uitgangsklemmen 31, 32, 33 en 34. De stuurelektroden van de transistoren B1, B2, B3 en B4 zijn aangesloten op het punt b. Opgemerkt wordt dat de aansluitingen van de teststruktuur R1b, R2b, R3b ten opzichte van de teststruktuur R1a, R2a en R3a op de aansluitklemmen 31 en 32 verwisseld zijn. Echter is de aansluiting van R2b ten opzicht van de aansluiting van R2a op de uitgangsklemmen 33 en 34 niet verwisseld. Het gevolg is dat de response op een aan te leggen stimulus op klem 32 in plaats van 31 van omgekeerde polariteit zal zijn op de klemmen 33 en 34. Door het verwisselen van de aansluitingen van de uitgangsklemmen 33 en 34 op de weerstand R2b is deze polariteitsomkering op te heffen. In figuur 3a is een derde teststruktuur weergegeven R1c, R2c en R3c die met vier schakelaars MOS-transistoren C1, C2, C3 en C4 op de aansluitklemmen 31 tot en met 34 zijn aangesloten. De stuurelektroden van de genoemde transistoren C1 tot en met C4 zijn alle verbonden met het knooppunt c. Wordt aan dit punt c een spanning van voldoende hoge potentiaal toegevoerd dan zullen de schakelaars de teststruktuur R1c, R2c en R3c met de aansluitklemmen 31 tot en met 34 verbinden. De verbinding tussen de teststruktuur en de genoemde aansluitklemmen is zodanig van aard dat nu de stimulus via aansluitklem 33 toegevoerd dient te worden en dat de response op aansluitklemmen 31 en 32 dient te worden gemeten. De vierde teststruktuur die in figuur 3a is weergegeven, bevat de testweerstanden R1d, R2d en R3d die via vier schakelaars MOS-transistoren D1 tot en met D4 op de aansluitklemmen 31 tot en met 34 is aangesloten. Deze aansluiting is uitgevoerd dat de stimulus op aansluitklem 34 dient te worden gegeven en dat de response op de aansluitklemmen 31 en 32 verschijnt, welke response tegengesteld van polariteit zal zijn ten opzichte van de response van de teststruktuur R1c, R2c en R3c.
In figuur 3b is het verdere gedeelte 30 van het teststelsel volgens de uitvinding weergegeven welke deelschakeling 30 ingangen 31 tot en met 34 heeft, die respektievelijk met de knooppunten 31 tot en met 34 uit figuur 3a zijn verbonden. Op de ingangen zijn vier versterkers aangesloten die successievelijk zijn opgebouwd uit transistoren T1,L1; T2,L2; T3,L3 en T4,L4 waarbij de stuurelektroden van de transistoren T1 tot en met T4 respektievelijk zijn aangesloten op de ingangen 31 tot en met 34. De transistorparen T1,L1 tot en roet T4,L4 zijn elk in serie geschakeld tussen een voedingslijn V en een stroombron CS. De transistoren L1 tot en met L4 zijn elk als last geschakeld. De uitgangen van de vier versterkers gevormd door de transistoren L1,T4 tot en met L4,T4 zijn aangesloten op een ingang van een invertor 11 tot en met 14. Deze invertoren worden ook gevoed via de voedingslijn V. De uitgangen van deze vier invertoren 11 tot en met 14 vormen respektievelijk de aansluitpunten a, b, c en d die respektievelijk de schakelaars A1 tot en met A4, B1 tot en met B4, C1 tot en met C4 en D1 tot en met D4 uit figuur 3a besturen. De voeding via voedingslijn V voor de invertoren gevormd door de transistorparen T1 en L1 tot en met T4,L4 en de invertoren 11 tot en met 14 wordt verkregen uit de op één van de vier aansluitklemmen 31 tot en met 34 aan te leggen stimulus. Daartoe zijn de ingangen 31 tot en met 34 via diodes D1 tot en met D4 aangesloten op de voedingslijn V. De werking van de schakeling die in figuur 3b is weergegeven, is als volgt. Wordt een stimulus aangelegd op aansluitklem 31 dan zal via de invertoren T1,L1 en 11 de uitgangsknoop a logisch hoog worden, waardoor de teststruktuur R1a, R2a en R3a (zie figuur 3a) wordt geselekteerd. De knooppunten zijn de uitgangen van de invertoren 12, 13 en 14 blijven alle laag, omdat op de betreffende ingangen 32 tot en met 34 geen voldoend hoge spanning wordt aangelegd.
De spanningsdeler die in figuur 3a is weergegeven en de teststruktuur Rla, R2a en R3a vormt, moet zodanig zijn gedimensioneerd dat de spanning op de knooppunten 33 en 34 voldoende laag blijven en de drempelspanningen van de transistoren T3 en T4 niet overschrijdt. De spanning op aansluitklem 32 bedraagt 0 volt zodat over de meetteststruktuur R1a, R2a en R3a de volledige stimulus staat, de vier schakelaars/transistoren A1 tot en met A4 geopend zijn en de response op de stimulus te meten is op de uitgangsklemmen 33 en 34.
Wordt echter in een andere situatie een stimulus aangelegd op aansluitklem 33 en wordt klem 34 op 0 volt gehouden dan zal de uitgang van invertor 13 zijnde knooppunt c logisch hoog worden zodat de schakelaars C1 tot en met C4 (zie figuur 3a) worden geopend. De teststruktuur R1c tot en met R3c wordt aangesloten op de aansluitklemmen 33 en 34 zodat daarover de volledige stimulus staat en de response is dan meetbaar op de aansluitklemmen 31 en 32. Uit het voorgaande is duidelijk dat in dit uitvoeringsvoorbeeld met behulp van vier aansluitklemmen vier verschillende teststrukturen selekteerbaar zijn en de response op een stimulus ervan meetbaar is. Bij de in de aanhef genoemde stand van de techniek zouden hiervoor zes aansluitklemmen noodzakelijk zijn. Zouden met het teststruktuurstelsel volgens de uitvinding eveneens 1024 verschillende meetstrukturen gemeten moeten worden, dan zouden volgens de uitvinding hiervoor twaalf aansluitklemmen nodig zijn in tegenstelling tot de zeventien aansluitklemmen die de stand van de techniek nodig blijkt te hebben.
In figuur 4 is een gedeelte van een verdere uitvoeringsvorm van een zelfmultiplexende teststruktuur volgens de uitvinding weergegeven. Het weergegeven gedeelte van de zelfmultiplexende teststruktuur bevat de elektronika voor het selekteren van de meetstrukturen op de halfgeleiderplak. Met de weergegeven elektronische schakeling is een van twaalf verschillende meetstrukturen selekteerbaar, welke meetstruktuur volgens de in figuur 2 weergegeven wijze met schakelaars op twee voedingsaansluitklemmen en twee aansluitklemmen voor het meten van de response wordt aangesloten. Deze vier aansluitklemmen zijn genummerd 41, 42, 43 en 44 en zijn in figuur 4 weergegeven. Een subschakeling 301 is op deze vier aansluitklemmen 41 tot en met 44 aangesloten waarbij deze subschakeling 301 dezelfde configuratie heeft als de schakeling 30 die in figuur 3b is weergegeven. De in figuur 4 weergegeven schakeling is uitgebreid met een verdere subschakeling 302 waarvan vier ingangen via invertoren 141 tot en met 144 respektievelijk zijn verbonden met de aansluitklemmen 41 tot en met 44. De subschakeling 302 kan op dezelfde wijze zijn uitgevoerd als de schakeling 30 die in figuur 3b is weergegeven met uitzondering van de diodes D1 tot en met D4, die niet met de uitgangen van de invertoren 141 tot en met 144 echter respektievelijk direkt met de aansluitklemmen 41 tot en met 44 zijn verbonden. De uitgangen van de subschakeling 301 ah, bh, ch en dh zijn verbonden met respektievelijk de logische poorten Pa2 tot en met 4, Pb1, Pb3 tot en met Pb4; Pc1, Pc2 en Pc4 en Pd1 tot en met Pd3. De uitgangen van de subschakeling 302 al, bl, cl en dl zijn verbonden met respektievelijk de ingangen van de logische poorten Pb1, Pc1, Pd 1; Pa2, Pc2, Pd2; Pa3, Pb3, Pd3; Pa4, Pb4 en Pc4.
De werking van de in figuur 4 weergegeven multiplexschakeling is als volgt. De logische poorten die op de uitgangen van de subschakelingen 301 en 302 zijn aangesloten zijn logische EN-poorten. Wordt nu op een aansluitklem 41 een spanning +V gezet dan zal de uitgang ah van subschakeling 301 logisch hoog worden. Wordt nu op aansluitklem 44 een signaal van 0 Volt gezet dan zal de uitgang dl van subschakeling 301 ook logisch hoog worden. Immers via inverter 44 wordt het 0 Volt signaal op aansluitklem 44 omgezet in een logisch hoog signaal op de ingang van subschakeling 302. De logische EN-poort PA4 is aangesloten op zowel de uitgang ah van subschakeling 301 als op de uitgang dl van de subschakeling 302. Het resultaat is dat de uitgang mm van de poort Pa4 logisch hoog wordt. Met de uitgang mm van de poort Pa4 wordt nu één van de twaalf meetstrukturen geselekteerd door het sluiten van de daarop aangesloten schakelaars. De schakelaars zijn zodanig uitgevoerd dat een eerste schakelaar de meetstruktuur verbindt met de voedingsklem 41, een andere schakelaar met de 0 Volt-aansluitklem 44 en twee andere schakelaars verbinden de meetstruktuur met de aansluitklemmen 42 en 43 voor het meten van de response op de stimulus. Opgemerkt dient te worden dat na het inschakelen van een meetstruktuur via de uitgang mm van logische poort PA4 op de aansluitklemmen 42 en 43 een spanning zal ontstaan vanwege de spanningsdeling die de serieschakeling van de weerstanden van de geaktiveerde meetstruktuur zal veroorzaken. Het is evident dat de omschakelspanning van de invertoren 41 tot en met 44, waar beneden deze invertoren een logisch laag signaal omzetten in een logisch hoog niveau, moet liggen beneden door de spanningsdeler veroorzaakte spanningen op de klemmen 42 en 43. Worden nu op andere aansluitklemmen, bijvoorbeeld op 42 en 44, de voedingsspanningen V en de 0-spanning nul aangelegd dan zal een andere meetstruktuur worden geselekteerd zoals in dit voorbeeld de meetstruktuur die door de uitgang nn van de logische EN-poort Pb4 wordt geaktiveerd.
De logische EN-poorten Pa2 tot en met Pa4, Pb1, Pb3, Pb4;
Pc1, Pc2, Pc4; Pd1 tot en met Pd3 kunnen worden uitgevoerd als één enkelvoudige NMOS-transistor waarbij de drains op de uitgangen van de subschakeling 301 zijn aangesloten en de gates op de uitgangen van de logische subschakeling 302. De sources van zulke transistoren zijn dan verbonden met de gates van de schakelaars die in figuur 2b zijn weergegeven. Om de schakelaars na afloop van een testcyclus te deaktiveren is het van voordeel om de sources van de als transistor uitgevoerde EN-poort via een last naar een 0 Volt-lijn te verbinden.
De subschakelingen 301 en 302 kunnen ook vereenvoudigd worden door de invertoren die in figuur 3b zijn weergegeven met 11 tot en met 14 weg te laten. Echter dienen dan de logische EN-poorten die in figuur 4 zijn weergegeven vervangen te worden door logische N0R-poorten. In dit laatstgegeven voorbeeld zijn minder componenten nodig hetgeen van voordeel is.
Claims (9)
1. Op een substraat geïntegreerd teststelsel voor het meten en/of testen van parameters van teststrukturen, waarbij met een multiplexschakeling naar keuze één van de verscheidene teststrukturen op dezelfde extern toegankelijke aansluitklemmen aansluitbaar is, met het kenmerk, dat de multiplexschakeling en de teststrukturen op dezelfde aansluitklemmen zijn aangesloten, waarbij een teststimulus op één van de aansluitklemmen bepaalt, welke teststruktuur op de aansluitklemmen wordt aangesloten.
2. Op een substraat geïntegreerd teststelsel volgens conclusie 1, met het kenmerk, dat de teststruktuur via schakelaars op uitgangsklemmen is aangesloten voor het meten van de response erop en voor het ontvangen van de teststimuli.
3. Op een substraat geïntegreerd teststelsel, volgens conclusie 2, met het kenmerk, dat de schakelaars van verschillende teststrukturen via een versterker op verschillende aansluitklemmen zijn aangesloten.
4. Op een substraat geïntegreerd teststelsel volgens conclusie 1, 2 of 3, met het kenmerk, dat de multiplexschakeling een eerste en een tweede subschakeling bevat elk met een aantal versterkers, waarbij de verschillende versterkers van de eerste subschakeling met verschillende aansluitklemmen zijn verbonden en de verschillende versterkers in de tweede subschakeling elk via een bijbehorende inverter aan de verschillende aansluitklemmen zijn gekoppeld, waarbij bij een combinatie van elke uitgang van de versterkers van de eerste subgroep en elke uitgang van de versterkers van de tweede subgroep, met uitzondering van de combinatie van uitgangen van die versterkers die met eenzelfde aansluitklem zijn gekoppeld, een logische poort behoort, waarvan de ingangen met de betreffende uitgangen zijn verbonden, van welke logische poorten uitgangen elk een groep schakelaars van een teststruktuur voor het selecteren en aansluiten ervan op de aansluitklemmen.
5. Op een substraat geïntegreerd teststelsel volgens conclusie 4, met het kenmerk, dat de versterkers elk twee in serie geschakelde invertoren bevatten en de logische poorten een EN-poort zijn.
6. Op een substraat geïntegreerd teststelsel volgens conclusie 4, met het kenmerk, dat de versterkers elk uit een inverter bestaan en dat de logische poort een NOR-poort is.
7. Op een substraat geïntegreerd teststelsel volgens conclusie 3 of 4, met het kenmerk, dat de versterkers twee in serie geschakelde invertoren bevatten.
8. Op een substraat geïntegreerd teststelsel volgens conclusie 2, met het kenmerk, dat de versterkers worden gevoed via een spanningslijn die via diodes met elke aansluitklem van het teststelsel is verbonden, waarbij de dioden alle dezelfde gelijkrichtzin hebben.
9. Substraat in de vorm van een schijf waarop in een regelmatig patroon verscheidene geïntegreerde schakelingen zijn aangebracht die onderling gescheiden zijn door kerfgebieden, met het kenmerk, dat in de kerfgebieden op het substraat ten minste een geïntegreerd teststelsel volgens één van de conclusies 1, 2, 3, 4, 5, 6, 7 of 8 is aangebracht.
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
NL8902964A NL8902964A (nl) | 1989-12-01 | 1989-12-01 | Op substraat geintegreerd teststelsel. |
DE69016947T DE69016947T2 (de) | 1989-12-01 | 1990-11-26 | Auf einem Substrat integriertes Prüfsystem und Verfahren zur Nutzung dieses Prüfsystems. |
EP90203121A EP0430372B1 (en) | 1989-12-01 | 1990-11-26 | Test system integrated on a substrate and a method for using such a test system |
JP32334690A JP3304355B2 (ja) | 1989-12-01 | 1990-11-28 | テスト装置 |
KR1019900019654A KR100238744B1 (ko) | 1989-12-01 | 1990-11-30 | 기판상에 집적된 테스트 시스템,동 테스트 시스템이 제공된 기판 및 동 테스트 시스템의 사용 방법 |
US08/004,477 US5313158A (en) | 1989-12-01 | 1993-01-12 | Test system integrated on a substrate and a method for using such a test system |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
NL8902964 | 1989-12-01 | ||
NL8902964A NL8902964A (nl) | 1989-12-01 | 1989-12-01 | Op substraat geintegreerd teststelsel. |
Publications (1)
Publication Number | Publication Date |
---|---|
NL8902964A true NL8902964A (nl) | 1991-07-01 |
Family
ID=19855729
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
NL8902964A NL8902964A (nl) | 1989-12-01 | 1989-12-01 | Op substraat geintegreerd teststelsel. |
Country Status (6)
Country | Link |
---|---|
US (1) | US5313158A (nl) |
EP (1) | EP0430372B1 (nl) |
JP (1) | JP3304355B2 (nl) |
KR (1) | KR100238744B1 (nl) |
DE (1) | DE69016947T2 (nl) |
NL (1) | NL8902964A (nl) |
Families Citing this family (25)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5994912A (en) * | 1995-10-31 | 1999-11-30 | Texas Instruments Incorporated | Fault tolerant selection of die on wafer |
US5969538A (en) * | 1996-10-31 | 1999-10-19 | Texas Instruments Incorporated | Semiconductor wafer with interconnect between dies for testing and a process of testing |
US5760643A (en) * | 1995-10-31 | 1998-06-02 | Texas Instruments Incorporated | Integrated circuit die with selective pad-to-pad bypass of internal circuitry |
US6046600A (en) * | 1995-10-31 | 2000-04-04 | Texas Instruments Incorporated | Process of testing integrated circuit dies on a wafer |
US6064219A (en) * | 1997-02-05 | 2000-05-16 | Tektronix, Inc. | Modular test chip for multi chip module |
US6405335B1 (en) | 1998-02-25 | 2002-06-11 | Texas Instruments Incorporated | Position independent testing of circuits |
WO2000045323A1 (en) * | 1999-01-29 | 2000-08-03 | Bp Microsystems | In-line programming system and method |
JP3277914B2 (ja) * | 1999-04-30 | 2002-04-22 | 日本電気株式会社 | プロセスパラメータ測定回路を有する集積回路装置 |
US6728915B2 (en) | 2000-01-10 | 2004-04-27 | Texas Instruments Incorporated | IC with shared scan cells selectively connected in scan path |
DE10010285A1 (de) * | 2000-02-25 | 2001-09-13 | Infineon Technologies Ag | Teststruktur bei integriertem Halbleiter |
US6769080B2 (en) | 2000-03-09 | 2004-07-27 | Texas Instruments Incorporated | Scan circuit low power adapter with counter |
US6721913B1 (en) * | 2000-04-24 | 2004-04-13 | Marvell International, Ltd. | Method and apparatus for testing an interface between separate hardware components |
DE10028145C2 (de) * | 2000-06-07 | 2002-04-18 | Infineon Technologies Ag | Integrierte Schaltungsanordnung zum Testen von Transistoren und Halbleiterscheibe mit einer solchen Schaltungsanordnung |
DE10043350C2 (de) | 2000-08-22 | 2003-01-02 | Infineon Technologies Ag | Verfahren zur Untersuchung von Strukturen auf einem Wafer |
US6624651B1 (en) | 2000-10-06 | 2003-09-23 | International Business Machines Corporation | Kerf circuit for modeling of BEOL capacitances |
DE10115613A1 (de) * | 2001-03-29 | 2002-10-10 | Infineon Technologies Ag | Integrierte Schaltung mit einem Auswahlschalter für Testschaltungen |
DE10119523A1 (de) * | 2001-04-20 | 2002-10-31 | Infineon Technologies Ag | Substrat, Herstellungsprozess-Überwachungsschaltung sowie Verfahren zur elektronischen Überwachung eines Herstellungsprozesses von Chips auf einem Substrat |
US6503765B1 (en) | 2001-07-31 | 2003-01-07 | Xilinx, Inc. | Testing vias and contacts in integrated circuit fabrication |
DE10240897A1 (de) * | 2002-09-04 | 2004-04-01 | Infineon Technologies Ag | Substrat, Herstellungsprozess-Überwachungsvorrichtung sowie Verfahren zur elektronischen Überwachung eines Herstellungsprozesses von Chips auf einem Substrat |
US7435990B2 (en) * | 2003-01-15 | 2008-10-14 | International Business Machines Corporation | Arrangement for testing semiconductor chips while incorporated on a semiconductor wafer |
US7115997B2 (en) * | 2003-11-19 | 2006-10-03 | International Business Machines Corporation | Seedless wirebond pad plating |
WO2008052940A2 (en) | 2006-10-30 | 2008-05-08 | Koninklijke Philips Electronics N.V. | Test structure for detection of defect devices with lowered resistance |
US8120356B2 (en) * | 2009-06-11 | 2012-02-21 | International Business Machines Corporation | Measurement methodology and array structure for statistical stress and test of reliabilty structures |
US8823405B1 (en) * | 2010-09-10 | 2014-09-02 | Xilinx, Inc. | Integrated circuit with power gating |
KR102593109B1 (ko) * | 2015-09-23 | 2023-10-26 | 삼성전자주식회사 | 반도체 소자 형성 방법, 그의 구조 |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3335340A (en) * | 1964-02-24 | 1967-08-08 | Ibm | Combined transistor and testing structures and fabrication thereof |
US3466544A (en) * | 1965-10-18 | 1969-09-09 | Boeing Co | Integrated circuits having integrated test transformation networks incorporated therewith on common substrate chips |
DE2905271A1 (de) * | 1979-02-12 | 1980-08-21 | Philips Patentverwaltung | Integrierte schaltungsanordnung in mos-technik mit feldeffekttransistoren |
DE2905294A1 (de) * | 1979-02-12 | 1980-08-21 | Philips Patentverwaltung | Integrierte schaltungsanordnung in mos-technik mit feldeffekttransistoren |
US4357703A (en) * | 1980-10-09 | 1982-11-02 | Control Data Corporation | Test system for LSI circuits resident on LSI chips |
JPS6188538A (ja) * | 1984-10-05 | 1986-05-06 | Fujitsu Ltd | 半導体装置 |
JPS61265829A (ja) * | 1985-05-20 | 1986-11-25 | Fujitsu Ltd | 半導体集積回路 |
US4684884A (en) * | 1985-07-02 | 1987-08-04 | Gte Communication Systems Corporation | Universal test circuit for integrated circuit packages |
US4931722A (en) * | 1985-11-07 | 1990-06-05 | Control Data Corporation | Flexible imbedded test system for VLSI circuits |
US4710927A (en) * | 1986-07-24 | 1987-12-01 | Integrated Device Technology, Inc. | Diagnostic circuit |
FR2606887B1 (fr) * | 1986-11-18 | 1989-01-13 | Thomson Semiconducteurs | Circuit de mesure des caracteristiques dynamiques d'un boitier pour circuit integre rapide, et procede de mesure de ces caracteristiques dynamiques |
US4970454A (en) * | 1986-12-09 | 1990-11-13 | Texas Instruments Incorporated | Packaged semiconductor device with test circuits for determining fabrication parameters |
JP2827229B2 (ja) * | 1988-10-14 | 1998-11-25 | 日本電気株式会社 | 半導体集積回路 |
-
1989
- 1989-12-01 NL NL8902964A patent/NL8902964A/nl not_active Application Discontinuation
-
1990
- 1990-11-26 EP EP90203121A patent/EP0430372B1/en not_active Expired - Lifetime
- 1990-11-26 DE DE69016947T patent/DE69016947T2/de not_active Expired - Lifetime
- 1990-11-28 JP JP32334690A patent/JP3304355B2/ja not_active Expired - Lifetime
- 1990-11-30 KR KR1019900019654A patent/KR100238744B1/ko not_active IP Right Cessation
-
1993
- 1993-01-12 US US08/004,477 patent/US5313158A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH03274478A (ja) | 1991-12-05 |
KR910013500A (ko) | 1991-08-08 |
EP0430372A1 (en) | 1991-06-05 |
EP0430372B1 (en) | 1995-02-15 |
DE69016947T2 (de) | 1995-09-07 |
JP3304355B2 (ja) | 2002-07-22 |
KR100238744B1 (ko) | 2000-01-15 |
DE69016947D1 (de) | 1995-03-23 |
US5313158A (en) | 1994-05-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
NL8902964A (nl) | Op substraat geintegreerd teststelsel. | |
KR100886857B1 (ko) | 반도체 장치 및 그의 테스트 방법 | |
US5977751A (en) | Battery monitoring unit having a sense FET circuit arrangement | |
US5068604A (en) | Method of and device for testing multiple power supply connections of an integrated circuit on a printed circuit board | |
KR0142080B1 (ko) | 집적 모놀리딕 디지탈 회로 및 그의 정지 전류 측정용 장치 | |
KR100673665B1 (ko) | 자동차용 승객 보호 시스템의 적어도 하나의 점화 캡의 저항 및 누설 전류를 측정하기 위한진단회로 및 이에 대응하는 승객 보호 시스템 | |
KR100485462B1 (ko) | 집적회로검사방법 | |
JPS59122123A (ja) | 高電圧アナログ・ソリツドステイト・スイツチ | |
US5936448A (en) | Integrated circuit having independently testable input-output circuits and test method therefor | |
US7030639B2 (en) | Semiconductor apparatus including a switch element and resistance element connected in series | |
JPH09503053A (ja) | 高速伝送ゲートスイッチを用いたスキャンテスト回路 | |
JP4117917B2 (ja) | パワートランジスタの電流監視回路の動作を試験する回路配置 | |
US6242966B1 (en) | Leakage current correcting circuit | |
JP2002122638A (ja) | 半導体装置及びそのテスト方法 | |
US5563507A (en) | Method of testing the interconnection between logic devices | |
US5753927A (en) | Majority voted optical power switch | |
JP3980560B2 (ja) | テスト可能なカスコード回路およびそれをテストする方法 | |
JPH0792492B2 (ja) | 電子デバイス駆動回路 | |
KR19980032620A (ko) | 반도체 장치 | |
JP3331712B2 (ja) | 半導体装置 | |
JP3586972B2 (ja) | 半導体集積回路及びそのテスト方法 | |
US20030052706A1 (en) | Bus signal hold cell, bus system, and method | |
JPS63135879A (ja) | 電源回路 | |
JPS5831875B2 (ja) | 断線および短絡チエツク回路 | |
JPH03279882A (ja) | 半導体集積回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A1B | A search report has been drawn up | ||
BV | The patent application has lapsed |