JPS6164138A - モノリシツク集積回路 - Google Patents
モノリシツク集積回路Info
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- JPS6164138A JPS6164138A JP59186803A JP18680384A JPS6164138A JP S6164138 A JPS6164138 A JP S6164138A JP 59186803 A JP59186803 A JP 59186803A JP 18680384 A JP18680384 A JP 18680384A JP S6164138 A JPS6164138 A JP S6164138A
- Authority
- JP
- Japan
- Prior art keywords
- teg
- pads
- internal circuit
- decoupling
- integrated circuit
- Prior art date
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- Granted
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
- H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Automation & Control Theory (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は製造パラメータを直接入出力端子からモニタ出
来る様にしたそノリシック集積回路に関する。
来る様にしたそノリシック集積回路に関する。
（従来の技術）
近年、高密度集積回路の大規模化、高密度化及び高性能
化の進歩は目ざましいものがあシ、これには素子の微細
化、配線の幅及びピッチの縮小によるところが大きい。
化の進歩は目ざましいものがあシ、これには素子の微細
化、配線の幅及びピッチの縮小によるところが大きい。
素子の微細化に伴って生ずる問題の一つとして最近とみ
に製造パラメータのばらつきがクローズアップされてき
て居シ、特に生産技術の面からいかにばらつきを少なく
するかにせまられている。また、原価低減の手段の一つ
としてウェーハの大口径化も急ピッチで進められてきて
居り、４〜５年はど前には３インテロ径であったものが
今では４イ／チ、５インチ化され一部には既に６インチ
も量産化に入ろうとしている。
に製造パラメータのばらつきがクローズアップされてき
て居シ、特に生産技術の面からいかにばらつきを少なく
するかにせまられている。また、原価低減の手段の一つ
としてウェーハの大口径化も急ピッチで進められてきて
居り、４〜５年はど前には３インテロ径であったものが
今では４イ／チ、５インチ化され一部には既に６インチ
も量産化に入ろうとしている。
ウェーハの大口径化が進むほどにウェーノル内のチップ
間の特性の均一化が難かしくなってきてお９、素子の微
細化とあいまって益々製造ばらつきを抑える事が難しく
なってきている。
間の特性の均一化が難かしくなってきてお９、素子の微
細化とあいまって益々製造ばらつきを抑える事が難しく
なってきている。
もちろん製造工程の途中で時々適宜にウェーハ上の標準
パター／素子の特性チェ、りによシモニタの強化は計ら
れているが、数点の特性チェックによシ拡散口、トある
いはクエーノ・毎の代表特性としているのでプロセスの
複雑化している今日では十分なモニタ方法とは言えなく
、従って製造パラメータの把握精度向上の為にはウェー
Ｉ・の製造工程の最終段階に近い所で特性のモニタが必
要となる。
パター／素子の特性チェ、りによシモニタの強化は計ら
れているが、数点の特性チェックによシ拡散口、トある
いはクエーノ・毎の代表特性としているのでプロセスの
複雑化している今日では十分なモニタ方法とは言えなく
、従って製造パラメータの把握精度向上の為にはウェー
Ｉ・の製造工程の最終段階に近い所で特性のモニタが必
要となる。
（発明が解決しようとする問題点）
この様な最終段階での製造パラメータのモニタ方法とし
ては、半導体テップ上に基準となる素子及び配線等のパ
ターン（以下素子ＴＥＧと称す）を内部回路とは別に独
立に配し、これら素子ＴＥＧの電流増幅率とか抵抗素子
及び配線系の層抵抗とか、接合部分の耐圧等のチェック
を行って居り、素子ＴＢＧの配置方法としてこれまでに
いくつかの方法がとられている。
ては、半導体テップ上に基準となる素子及び配線等のパ
ターン（以下素子ＴＥＧと称す）を内部回路とは別に独
立に配し、これら素子ＴＥＧの電流増幅率とか抵抗素子
及び配線系の層抵抗とか、接合部分の耐圧等のチェック
を行って居り、素子ＴＢＧの配置方法としてこれまでに
いくつかの方法がとられている。
まず、第１の例として、一般的なものは、第４図に示す
様な素子ＴＥＧにミニパッドを設ける例が挙られよう。
様な素子ＴＥＧにミニパッドを設ける例が挙られよう。
電極パッドＰ１〜Ｐ１０はチップ内全体回路にアルミパ
ターン配線等で接続されると同時に封入用ケースの外部
端子にアルミ線及び金線等でボンディング接続され、か
つクエーハ状で針を立て、自動測定装置に接続されて試
験時に用いられる通常の電極パッドである。
ターン配線等で接続されると同時に封入用ケースの外部
端子にアルミ線及び金線等でボンディング接続され、か
つクエーハ状で針を立て、自動測定装置に接続されて試
験時に用いられる通常の電極パッドである。
パッドＰｍ １〜ＰｍＢは素子ＴＥＧ測定用のミニパッ
ド電極である。ミニパッドＰｍ１〜Ｐｍｇには素子ＴＢ
Ｇの例としてＮＰＮ トランジスタＱＮＰＮ。
ド電極である。ミニパッドＰｍ１〜Ｐｍｇには素子ＴＢ
Ｇの例としてＮＰＮ トランジスタＱＮＰＮ。
抵抗素子孔、配線パターンＡｔがそれぞれ単独に接続さ
れている。この方法はウェーハ状態に於いてこれら素子
ＴＥＧの特性をチェックし製造上の特性を把握するもの
である。しかしながら、通常の入出力信号用電極□とし
て使われるパッドＰｌ〜ＰＩＯは約５０〜【ＯＯμｄと
大きく、ある程度太い針でも接触可能な様に設計されて
いるので自動測定装置への接続が容易でちるのに対して
、素子ＴＢＧ用のミニパッドＰｍｌ〜Ｐｍ８は１０〜３
０μ−と小さい為非常に細い針を立てる必要があシ自動
装置への接続は難かしくなる。従って、ウェーハ内の各
チップ金一つ一つ手作業で行わねばならないのでウェー
ハ内のすべてのチップの素子ＴＥＧＯ特性チェ、りをす
るわけにはいかず、数点の素子ＴＥＧ測定によってクエ
ーハ全体の製造パラメータの代表特性とする。
れている。この方法はウェーハ状態に於いてこれら素子
ＴＥＧの特性をチェックし製造上の特性を把握するもの
である。しかしながら、通常の入出力信号用電極□とし
て使われるパッドＰｌ〜ＰＩＯは約５０〜【ＯＯμｄと
大きく、ある程度太い針でも接触可能な様に設計されて
いるので自動測定装置への接続が容易でちるのに対して
、素子ＴＢＧ用のミニパッドＰｍｌ〜Ｐｍ８は１０〜３
０μ−と小さい為非常に細い針を立てる必要があシ自動
装置への接続は難かしくなる。従って、ウェーハ内の各
チップ金一つ一つ手作業で行わねばならないのでウェー
ハ内のすべてのチップの素子ＴＥＧＯ特性チェ、りをす
るわけにはいかず、数点の素子ＴＥＧ測定によってクエ
ーハ全体の製造パラメータの代表特性とする。
しかしながら、前述の様に微細素子でかつプロセス複雑
化、クエーハ大口径化が進められて拡散ロット内及びウ
ェーハ内チップ間の特性の均一が困難な昨今では、数点
抜取の手作業特性チェック圧たよりているのでは製造パ
ラメータの把握としては不十分である欠点がある。
化、クエーハ大口径化が進められて拡散ロット内及びウ
ェーハ内チップ間の特性の均一が困難な昨今では、数点
抜取の手作業特性チェック圧たよりているのでは製造パ
ラメータの把握としては不十分である欠点がある。
この欠点を克服する手段の例として、第５図に示す様な
各チップ毎にウェーハ状態で自動測定が出来る様、素子
ＴＢＧ専用パ、パッｄｔ〜Ｐｄ５ｔ設ける方法がある。
各チップ毎にウェーハ状態で自動測定が出来る様、素子
ＴＢＧ専用パ、パッｄｔ〜Ｐｄ５ｔ設ける方法がある。
第５図の従来例を参照して説明すると、この方法は封入
用ケースの外部端子へのボンディング用でかつウェーハ
の自動測定出来る様に設計された通常の電極パッドＰＩ
””’ＰＩＯの面積と同程度の素子ＴＢＧ用電極パッド
Ｐｄ１〜Ｐｄａｔ−設け、太い針でも接触出来る様にし
てウェーハ内のすべてのテップを測定する様に考えられ
たものである。ウェーハ状態で測定した後のチップはボ
ンディング用パッドＰ１〜ＰＩＧから金属線で封入用ケ
ースの外部リード端子に接続されて製品として完成する
わけであるが、素子ＴＢＧ用のｔ極パッドＰｄｌ〜Ｐｄ
ｓは外部リード端子に接続されない。
用ケースの外部端子へのボンディング用でかつウェーハ
の自動測定出来る様に設計された通常の電極パッドＰＩ
””’ＰＩＯの面積と同程度の素子ＴＢＧ用電極パッド
Ｐｄ１〜Ｐｄａｔ−設け、太い針でも接触出来る様にし
てウェーハ内のすべてのテップを測定する様に考えられ
たものである。ウェーハ状態で測定した後のチップはボ
ンディング用パッドＰ１〜ＰＩＧから金属線で封入用ケ
ースの外部リード端子に接続されて製品として完成する
わけであるが、素子ＴＢＧ用のｔ極パッドＰｄｌ〜Ｐｄ
ｓは外部リード端子に接続されない。
なぜならば、一般の集ｆｆ１回路は端子数、端子への機
能割当てが既忙限定されて固定しているものかはとんと
あ）、素子ＴＥＧ用パッドＰｄ１〜Ｐｄ１゜から接続さ
れる余分な端子はなく、よしんばオリジナル製品の場合
自由忙外部端子へ引出す事が出来でも、外形寸法が大き
くなシネ利になるからである。この方法ではチップ毎に
自動測定が可能であるので、第４図の従来例に比べて製
造パラメータの把握としては十分であるが、通常電極パ
ッドＰ１〜ＰＩＯの他に大面積のパッドＰｄ□〜Ｐｄａ
’ｆｃ要するのでチップ縮小による原価低減の方向に
反するという欠点があった。
能割当てが既忙限定されて固定しているものかはとんと
あ）、素子ＴＥＧ用パッドＰｄ１〜Ｐｄ１゜から接続さ
れる余分な端子はなく、よしんばオリジナル製品の場合
自由忙外部端子へ引出す事が出来でも、外形寸法が大き
くなシネ利になるからである。この方法ではチップ毎に
自動測定が可能であるので、第４図の従来例に比べて製
造パラメータの把握としては十分であるが、通常電極パ
ッドＰ１〜ＰＩＯの他に大面積のパッドＰｄ□〜Ｐｄａ
’ｆｃ要するのでチップ縮小による原価低減の方向に
反するという欠点があった。
本発明の第１の目的は、第１の従来例の欠点である素子
ＴＥＧの自動測定不可という事と、第２の例の欠点であ
るチップ面積が大きくなる事を同時に克服し、各チップ
毎に素子ＴＢＧを測定して製造パラメータの把握を十分
にする高品質、高密度のモノリシック集積回路を提供す
ることにある。
ＴＥＧの自動測定不可という事と、第２の例の欠点であ
るチップ面積が大きくなる事を同時に克服し、各チップ
毎に素子ＴＢＧを測定して製造パラメータの把握を十分
にする高品質、高密度のモノリシック集積回路を提供す
ることにある。
本発明の第２の目的は、試験後のチップをケースに封入
した後でも個別に素子ＴＥＧの測定を可能にし製造側へ
のフィードパ、りを容易にするモノリフツク集積回路を
提供することにある。
した後でも個別に素子ＴＥＧの測定を可能にし製造側へ
のフィードパ、りを容易にするモノリフツク集積回路を
提供することにある。
（問題点を解決するための手段）
本発明のモノリシック集積回路は、半導体チップの内部
回路とチップ封入用ケースの外部端子に共通に接続され
る電極パッドに、前記内部回路の使用電圧範囲以上の電
圧で活性化されるデカップル用素子を介して前記内部回
路とは独立した特性モニタ用素子が接続されていること
を特徴として構成される。
回路とチップ封入用ケースの外部端子に共通に接続され
る電極パッドに、前記内部回路の使用電圧範囲以上の電
圧で活性化されるデカップル用素子を介して前記内部回
路とは独立した特性モニタ用素子が接続されていること
を特徴として構成される。
前記デカップル用素子はツェナーダイオードあるいは直
列に接続された複数のダイオードで構成される。
列に接続された複数のダイオードで構成される。
前記特性モニタ用素子はＮＰＮ トランジスタ。
ＰＮＰ トランジスタウ抵抗素子、金属配線、多結晶抵
抗素子、多層配線用スルーホール測定用素子等の栴造を
有する。
抗素子、多層配線用スルーホール測定用素子等の栴造を
有する。
（実施例）
次に、本発明の実施例について図面を用いて説明する。
第１図は本発明の一実施例の模式図である。
第１図において、Ｐｌ ’＝ Ｐｌｏは半導体チップ内
全体回路と封入用ケースの外部電子を接続する電極パッ
ドであり、もちろんクエーハ状態で自動試験装置に端針
で接続し特性試験を行う為の電極バ、ドである。製造パ
ラメータを測定する為の素子ＴＥＧは本実施例ではＮＰ
Ｎ トランジスタＱＮＰＮ。
全体回路と封入用ケースの外部電子を接続する電極パッ
ドであり、もちろんクエーハ状態で自動試験装置に端針
で接続し特性試験を行う為の電極バ、ドである。製造パ
ラメータを測定する為の素子ＴＥＧは本実施例ではＮＰ
Ｎ トランジスタＱＮＰＮ。
層抵抗測定用基準抵抗素子几、ＰＮＰトランジスタＱＰ
ＮＰ 、金属配線の配線抵抗測定用Ａｔｆｔチ、グチッ
全体回路とは独立て配置し、全体回路の使用電圧範囲と
デカップルする為のツェナーダイオードｚｌ−Ｚ８１介
してそれぞれ電極パッドＰ２．Ｐ３゜Ｐ４）Ｐ７．Ｐ８
１Ｐ９に接続されている。ツェナーダイオードｚ１と２
２はトランジスタＱＮＰＮのコレクタ・ベース間を通じ
て相互に背中合せの関係に電極パッドＰ２＋ Ｐ３に接
続され、ｚ３とｚ４は抵抗素子凡の両端に相互に背中合
せとなる様に電極パッドＰ３．Ｐ４に接続されＺ、と２
６はＰＮＰ ）う／ジスタＱＰＮＰのエミッタ・ベース
を通じて相互に背中合せとなる様に電極パッドＰ７ｅ
Ｐ８に接続され、Ｚ７と２８は金属配線パターンＡｔの
両端に背中合せとなる様にＰ８．Ｐ、に接続されている
。
ＮＰ 、金属配線の配線抵抗測定用Ａｔｆｔチ、グチッ
全体回路とは独立て配置し、全体回路の使用電圧範囲と
デカップルする為のツェナーダイオードｚｌ−Ｚ８１介
してそれぞれ電極パッドＰ２．Ｐ３゜Ｐ４）Ｐ７．Ｐ８
１Ｐ９に接続されている。ツェナーダイオードｚ１と２
２はトランジスタＱＮＰＮのコレクタ・ベース間を通じ
て相互に背中合せの関係に電極パッドＰ２＋ Ｐ３に接
続され、ｚ３とｚ４は抵抗素子凡の両端に相互に背中合
せとなる様に電極パッドＰ３．Ｐ４に接続されＺ、と２
６はＰＮＰ ）う／ジスタＱＰＮＰのエミッタ・ベース
を通じて相互に背中合せとなる様に電極パッドＰ７ｅ
Ｐ８に接続され、Ｚ７と２８は金属配線パターンＡｔの
両端に背中合せとなる様にＰ８．Ｐ、に接続されている
。
本実施例では、第４図に示した従来例の素子ＴＥＧ用ミ
ニパ、パッｍｌ’＝ｐｍｓや第５図に示した従来例の素
子ＴＥＧ用大面状の電極パッドが不要になっている。
ニパ、パッｍｌ’＝ｐｍｓや第５図に示した従来例の素
子ＴＥＧ用大面状の電極パッドが不要になっている。
次に、この実施例の動作について、第２図に示すＮＰＮ
トランジスタＱＮＰＮの特性図を例にとって説明する
。チップ内部回路の使用電圧範囲内とのデカップル用ツ
ェナーダイオードは、例えばエミ、り・ベースＰＮ接合
（エミ、りがアノード側に、ベースがカソード側に対応
）で構成すれば通常７〜８Ｖ程度のツェナー電圧を有す
る。第２図の特性はトランジスタの代表的な特性例であ
るコレクタ・エミッタ間電圧ＶＯＥ＋対コレクタ電流工
０特であシ、電極パッドＰ３に電流ＩＰ３を流し込んで
やれば電流増幅率を乗じた電流がコレクタ１流として電
極パッドＰ２から流れる。但し、ツェナーダイオードＺ
ｌの活性化電圧は７〜８■であるので、電極パッドＰ２
からみた電圧ＶＰ２ ＝Ｖｚ ｔ ＃７〜８ｖまでは電
流が零である。もちろんパッドＰ３から電流を流し込む
時もＶｐａ ＜ Ｖｚｒ ：； ７〜８Ｖでは電流が零
である。すなわち、電極パッドＰ２．Ｐ３からみて、７
〜８ Ｖ以下では完全な無限大のインピーダンスであシ
、例えば電極Ｐ１〜Ｐｌｏに接続されているチップ内回
路がＴＴＬの様な使用電王範囲一０．５〜５．５■の回
路であればトランジスタＱＮＰＮ ｅツェナーダイオー
ドＺ １ ｅ Ｚ２は完全にオフしており実使用状態に
同等影響を与えない。
トランジスタＱＮＰＮの特性図を例にとって説明する
。チップ内部回路の使用電圧範囲内とのデカップル用ツ
ェナーダイオードは、例えばエミ、り・ベースＰＮ接合
（エミ、りがアノード側に、ベースがカソード側に対応
）で構成すれば通常７〜８Ｖ程度のツェナー電圧を有す
る。第２図の特性はトランジスタの代表的な特性例であ
るコレクタ・エミッタ間電圧ＶＯＥ＋対コレクタ電流工
０特であシ、電極パッドＰ３に電流ＩＰ３を流し込んで
やれば電流増幅率を乗じた電流がコレクタ１流として電
極パッドＰ２から流れる。但し、ツェナーダイオードＺ
ｌの活性化電圧は７〜８■であるので、電極パッドＰ２
からみた電圧ＶＰ２ ＝Ｖｚ ｔ ＃７〜８ｖまでは電
流が零である。もちろんパッドＰ３から電流を流し込む
時もＶｐａ ＜ Ｖｚｒ ：； ７〜８Ｖでは電流が零
である。すなわち、電極パッドＰ２．Ｐ３からみて、７
〜８ Ｖ以下では完全な無限大のインピーダンスであシ
、例えば電極Ｐ１〜Ｐｌｏに接続されているチップ内回
路がＴＴＬの様な使用電王範囲一０．５〜５．５■の回
路であればトランジスタＱＮＰＮ ｅツェナーダイオー
ドＺ １ ｅ Ｚ２は完全にオフしており実使用状態に
同等影響を与えない。
又、抵抗素子凡の抵抗値を測定する場合も、第３図に示
す様に、電極パッドＰ３と２４間に電圧印加又はｔ流を
流し込んで抵抗値Ｂ〔Ω〕を測定するわけであるが、パ
ッドＰ３−Ｐ４間の電圧ＶＰ３−ＶＰ４ （Ｖ）がツェ
ナーダイオードの活性化電圧ＶＺ３＋ＶＺ４＝７〜８Ｖ
１では電流が零であシ、第２図にて説明したＮＰＮ
トランジスタの例と同様に、ＴＴＬの使用電圧範囲−０
，５〜５．５■に対してはツェナーダイオードｚ３＋ｚ
４＊抵抗素子Ｒは完全にオフしておプ、実使用状態に何
のさまたげにもならない。
す様に、電極パッドＰ３と２４間に電圧印加又はｔ流を
流し込んで抵抗値Ｂ〔Ω〕を測定するわけであるが、パ
ッドＰ３−Ｐ４間の電圧ＶＰ３−ＶＰ４ （Ｖ）がツェ
ナーダイオードの活性化電圧ＶＺ３＋ＶＺ４＝７〜８Ｖ
１では電流が零であシ、第２図にて説明したＮＰＮ
トランジスタの例と同様に、ＴＴＬの使用電圧範囲−０
，５〜５．５■に対してはツェナーダイオードｚ３＋ｚ
４＊抵抗素子Ｒは完全にオフしておプ、実使用状態に何
のさまたげにもならない。
ｍｔ図の素子ＴＢＧ例であるＰＮＰ トランジスタＱＰ
ＮＰや配線パターン人ｔＫついても前述したトランジス
タＱＮＰＮや抵抗素子凡の場合と同様の事が言える。す
なわち、素子ＴＢＧｔ−デカップル用ツェナーダイオー
ドを介して内部回路の入出力電極パッドＰ工〜ＰＩＯの
任意の位置に接続して通常の回路動作機能パッドと素子
ＴＢＧ用バ、パッ共用する事が出来、従来例の素子ＴＥ
Ｇ専用電極パッドが不要となる。
ＮＰや配線パターン人ｔＫついても前述したトランジス
タＱＮＰＮや抵抗素子凡の場合と同様の事が言える。す
なわち、素子ＴＢＧｔ−デカップル用ツェナーダイオー
ドを介して内部回路の入出力電極パッドＰ工〜ＰＩＯの
任意の位置に接続して通常の回路動作機能パッドと素子
ＴＢＧ用バ、パッ共用する事が出来、従来例の素子ＴＥ
Ｇ専用電極パッドが不要となる。
な卦１０本実施例では１０個の電極パッドを例にと９説
明してきたが、電極数はもちろん任意であシ、又素子Ｔ
ＥＧｉ接続する為のパッド位置及び該素子ＴＥＧを構成
する素子も本実施例のＮＰＮトランジスタＱＮＰＮ ｐ
抵抗素子Ｒ，ＰＮＰトランジスタＱＰＮＰ ｅ配線パタ
ーンＡｔに限定されるものではない。
明してきたが、電極数はもちろん任意であシ、又素子Ｔ
ＥＧｉ接続する為のパッド位置及び該素子ＴＥＧを構成
する素子も本実施例のＮＰＮトランジスタＱＮＰＮ ｐ
抵抗素子Ｒ，ＰＮＰトランジスタＱＰＮＰ ｅ配線パタ
ーンＡｔに限定されるものではない。
（発明の効果）
以上説明した様に、本発明によれば、半導体チ、グ内回
路の入出力信号用電極パッドと製造パラメータモニタ用
素子ＴＥＧｔ−接続する電極パッドを共用出来る事で該
素子ＴＥＧ専用としての余分す電極パッドｔ−要しない
のでチア１面積を大きくする事なしに該素子ＴＥＧのテ
ップ毎自動測定が可能になるので回路全体の特性と素子
ＴＥＧとのｌ対ｌの対比が出来る事で製造パラメータの
十分な把握が出来るとともに、プロセスへのフィードバ
ックが容易になるという効果がある。又、回路機能とし
ての試験は合格しても、素子ＴＵＧのチップ毎の測定に
よシ製造パラメータの分布のすそにあたるチップは予め
チップ個々のレベルで除去できるので品質の均一化され
九七ノリフ、り集積回路を得ることができる。
路の入出力信号用電極パッドと製造パラメータモニタ用
素子ＴＥＧｔ−接続する電極パッドを共用出来る事で該
素子ＴＥＧ専用としての余分す電極パッドｔ−要しない
のでチア１面積を大きくする事なしに該素子ＴＥＧのテ
ップ毎自動測定が可能になるので回路全体の特性と素子
ＴＥＧとのｌ対ｌの対比が出来る事で製造パラメータの
十分な把握が出来るとともに、プロセスへのフィードバ
ックが容易になるという効果がある。又、回路機能とし
ての試験は合格しても、素子ＴＵＧのチップ毎の測定に
よシ製造パラメータの分布のすそにあたるチップは予め
チップ個々のレベルで除去できるので品質の均一化され
九七ノリフ、り集積回路を得ることができる。
第り図は本発明の一実施例の模式図、第２図及び第３図
は第１図に示す実施例の素子ＴＥＧの特性図、第４図及
び第５図は従来の素子ＴＥＧを搭載した半導体チップの
第１及び第２の例の模式図である。 １・・・・・・チップ、Ａｔ・・・・・・配線パターン
、Ｐ１〜ＰＩＯ・・・・・・チップ内回路と外部端子接
続用電極パッド、２ｍ１〜Ｐｍ８・・・・・・素子ＴＢ
Ｇ専用ミニ電極パ。 ド、Ｐｄｔ〜Ｐｄ８・・・・・・素子ＴＥＧ専用電極パ
ッド、ＱＮＰＮ・・・・・・ＮＰＮ トランジスタ、Ｑ
ＰＮＰ・・・・・・ＰＮＰトランジスタ、几・・・・・
・層抵抗測定用抵抗素子。 ＄／Ｔｇｉ −茅 ２ 図
は第１図に示す実施例の素子ＴＥＧの特性図、第４図及
び第５図は従来の素子ＴＥＧを搭載した半導体チップの
第１及び第２の例の模式図である。 １・・・・・・チップ、Ａｔ・・・・・・配線パターン
、Ｐ１〜ＰＩＯ・・・・・・チップ内回路と外部端子接
続用電極パッド、２ｍ１〜Ｐｍ８・・・・・・素子ＴＢ
Ｇ専用ミニ電極パ。 ド、Ｐｄｔ〜Ｐｄ８・・・・・・素子ＴＥＧ専用電極パ
ッド、ＱＮＰＮ・・・・・・ＮＰＮ トランジスタ、Ｑ
ＰＮＰ・・・・・・ＰＮＰトランジスタ、几・・・・・
・層抵抗測定用抵抗素子。 ＄／Ｔｇｉ −茅 ２ 図
Claims (4)
- （１）半導体チップの内部回路とチップ封入用ケースの
外部端子に共通に接続される電極パッドに、前記内部回
路の使用電圧範囲以上の電圧で活性化されるデカップル
用素子を介して前記内部回路とは独立した特性モニタ用
素子が接続されていることを特徴としたモノリシック集
積回路。 - （２）デカップル用素子がツェナーダイオードで構成さ
れている特許請求の範囲第（１）項記載のモノリシック
集積回路。 - （３）デカップル用素子が直列に接続された複数のダイ
オードで構成されている特許請求の範囲第（１）項記載
のモノリシック集積回路。 - （４）特性モニタ用素子がＮＰＮトランジスタ、ＰＮＰ
トランジスタ、抵抗素子、金属配線、多結晶シリコン抵
抗素子、多層配線用スルーホール測定用素子等の構造を
有する特許請求の範囲第（１）項記載のモノリシック集
積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59186803A JPS6164138A (ja) | 1984-09-06 | 1984-09-06 | モノリシツク集積回路 |
| US06/773,060 US4800418A (en) | 1984-09-06 | 1985-09-06 | Integrated circuit with improved monitoring function by use of built-in elements |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59186803A JPS6164138A (ja) | 1984-09-06 | 1984-09-06 | モノリシツク集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6164138A true JPS6164138A (ja) | 1986-04-02 |
| JPH0342503B2 JPH0342503B2 (ja) | 1991-06-27 |
Family
ID=16194856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP59186803A Granted JPS6164138A (ja) | 1984-09-06 | 1984-09-06 | モノリシツク集積回路 |
Country Status (2)
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| JP (1) | JPS6164138A (ja) |
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- 1984-09-06 JP JP59186803A patent/JPS6164138A/ja active Granted
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1985
- 1985-09-06 US US06/773,060 patent/US4800418A/en not_active Expired - Fee Related
Patent Citations (3)
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Also Published As
| Publication number | Publication date |
|---|---|
| US4800418A (en) | 1989-01-24 |
| JPH0342503B2 (ja) | 1991-06-27 |
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