KR100755614B1 - 직류 옵셋 상쇄 회로 및 이를 이용한 프로그래머블 이득 증폭기 - Google Patents

직류 옵셋 상쇄 회로 및 이를 이용한 프로그래머블 이득 증폭기 Download PDF

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양창수
이광두
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Abstract

본 발명은 직류 옵셋 상쇄 회로 및 이를 이용한 프로그래머블 이득 증폭기에 관한 것으로, 반전입력단자, 비반전입력단자 및 출력단자를 구비한 연산증폭기, 상기 반전입력단자에 연결되는 제1 저항, 상기 반전입력단자와 상기 출력단자 사이에 연결되는 제2 저항 및 상기 반전입력단자와 상기 비반전입력단자 사이에 연결되는 직류 옵셋 상쇄 저항을 포함하는 것을 특징으로 하는 직류 옵셋 상쇄 회로와 반전입력단자, 비반전입력단자 및 출력단자를 구비한 연산증폭기, 상기 반전입력단자에 연결되는 제1 저항, 상기 반전입력단자와 상기 출력단자 사이에 연결되는 제2 저항 및 상기 반전입력단자와 상기 비반전입력단자 사이에 연결되는 직류 옵셋 상쇄 저항을 각각 구비한 제1 및 제2 직류 옵셋 상쇄회로를 포함하고 상기 제1 직류 옵셋 상쇄회로 및 제2 직류 옵셋 상쇄회로는 직렬 연결되는 것을 특징으로 하는 프로그래머블 이득 증폭기를 제공한다.
직류 옵셋(DC offset), 프로그래머블 이득 증폭기(Programmable Gain Amplifier, PGA), 연산증폭기(OP amplifier)

Description

직류 옵셋 상쇄 회로 및 이를 이용한 프로그래머블 이득 증폭기{DC OFFSET CANCELLATION CIRCUIT AND PROGRAMMABLE GAIN AMPLIFIER USING IT}
도 1은 카오스 RF 송수신기의 수신부의 일부를 나타내는 블록도이다.
도 2는 종래 기술에 따른 일반적인 프로그래머블 이득 증폭기(Programmable Gain Amplifier)의 회로도.
도 3은 본 발명에 따른 직류 옵셋 상쇄 회로의 회로도.
도 4a는 본 발명에 따른 직류 옵셋 상쇄 회로의 연산증폭기 비반전입력단자의 내부입력 임피던스 주파수 특성도.
도 4b 및 도 4c는 본 발명에 따른 직류 옵셋 상쇄 회로의 출력전압 주파수 특성도.
도 5는 본 발명에 따른 프로그래머블 이득 증폭기(Programmable Gain Amplifier)의 회로도.
<도면의 주요 부분에 대한 부호의 설명>
301, 511, 521 : 연산증폭기
302 : 제1 저항
303 : 제2 저항
304, 514, 524 : 직류 옵셋 상쇄 저항
305, 515, 525 : 캐패시터
306 : 연산증폭기 내부 캐패시터
510 : 제1 직류 옵셋 상쇄 회로
520 : 제2 직류 옵셋 상쇄 회로
본 발명은 직류 옵셋 상쇄 회로 및 이를 이용한 프로그래머블 이득 증폭기에 관한 것으로서, 보다 상세하게는 연산증폭기의 반전입력단자와 비반전입력단자 사이에 직류 옵셋 상쇄 저항이 연결된 직류 옵셋 상쇄회로와 이를 이용한 프로그래머블 이득 증폭기(Programmable Gain Amplifer)에 관한 것이다.
일반적으로, 이상적인 연산증폭기(OP-Amp)는, 입력전압이 "0'일 때 출력전압이 "0"이 되는 특징을 갖는다. 그러나 실제의 연산증폭기는 입력전압이 "0"이더라도 약간의 출력전압을 가지게 되는데 이러한 전압을 직류 옵셋이라 한다. 이러한 직류 옵셋의 발생은 연산 증폭기의 내부 구조에 의하여 발생된다. 이에 따라, 흔히 연산증폭기에서는 직류 옵셋을 조정하기 위하여 입력이 "0"인 경우 출력이 "0"이 될 수 있도록 하는 옵셋 조정수단을 구비하기도 한다. 이는, 직류 옵셋이 발생하는 경우, 정상적인 신호원의 처리에 악영향을 미칠 수가 있기 때문이다. 이러한 직류 옵셋은 무선통신기기 등의 성능을 좌우하는 중요한 요소가 된다.
특히, 카오스 RF 송수신기 등의 아날로그/디지털 변환기에 입력되는 아날로그 신호는 직류 옵셋의 영향을 크게 받으므로 직류 옵셋의 제거는 필수적이다.
도 1은 카오스 RF 송수신기의 수신부의 일부를 나타내는 블록도이다.
도 1에 도시된 바와 같이, 아날로그/디지털 변환기(104)에 입력되는 신호는 안테나를 통해 수신 후 검파기(101)와 저역 통과 필터(Low Pass Filter)(102)를 통과하여 입력되는 신호이다. 검파기(101)에서 검파된 신호는 안테나를 통해 수신된 신호를 검파한 신호이기 때문에 멀티 패스 패이딩(multi-path fading)에 의한 영향이나 주위의 다른 간섭신호 등이 들어오는 경우, 검파된 신호의 크기가 일정하지 않고 불안정한 출렁거림 현상이 발생한다. 이렇게 되면, 신호의 크기에 의해 아날로그 신호를 디지털 펄스로 변환하는 아날로그/디지털 변환기(104)에 영향을 주어 신호의 판별을 흐리게 만들기 때문에, 검파된 신호를 아날로그/디지털 변환기에 입력되기 전에 전력에 무관하게 일정한 크기로 유지시켜 주는 것이 필요하다. 이러한 기능을 하는 것이 프로그래머블 이득 증폭기(PGA)(103)라 한다.
도 2는 종래 기술에 따른 일반적인 프로그래머블 이득 증폭기의 블록도이다.
도 2에 도시된 프로그래머블 이득 증폭기는 3개의 연산증폭기(201, 202, 203)를 포함하고 있다. 제1 연산증폭기(201)의 반전입력단자에는 검파된 신호가 저항(221, 222)을 거쳐 입력되고, 제1 연산증폭기(201)의 출력은 저항(223)과 캐패시터(231)를 거쳐 제1 연산증폭기(201)의 반전입력단자에 피드백된다. 제1 연산증폭기(201)의 반전입력단자의 입력저항값은 디지털 제어신호에 따라 동작하는 스위치(211)에 의해 가변되며, 이에 따라 제1 연산증폭기(201)의 이득이 제어된다.
제2 연산증폭기(202)의 반전입력단자에는 제1 연산증폭기(201)의 출력이 저항(224, 225, 226)을 거쳐 입력되고, 제2 연산증폭기(202)의 출력은 저항(227)과 캐패시터(232)를 거쳐 제2 연산증폭기(202)의 반전입력단자에 피드백된다. 제2 연산증폭기(202)의 반전입력단자의 입력저항값은 디지털 제어신호에 따라 동작하는 스위치(212, 213)에 의해 가변되며, 이에 따라 제2 연산증폭기(202)의 이득이 제어된다.
상기 스위치(211, 212, 213)는 3비트의 디지털 제어 신호를 이용하여 동작되며, 이에 따라 제1 연산증폭기(201)와 제2 연산증폭기(202)의 이득을 제어함으로써, 프로그래머블 이득 증폭기의 전체 이득을 일정하게 유지하게 된다. 상기 캐패시터(231, 232)는 저역 통과 필터의 역할을 하는 것으로, 낮은 주파수 대역만을 피드백하며, 이는 선택적으로 적용된다.
제3 연산증폭기(203)의 반전입력단자에는 저항(228)을 거친 제2 연산증폭기(202)의 출력이 입력되며, 제3 연산증폭기(203)의 출력이 저항(229)과 커패시터(233)로 이루어진 저역 통과 필터(LPF)에서 필터링되어 비반전입력단자로 피드백된다. 제3 연산증폭기(203)의 출력은 저항(230)을 거쳐 제1 연산증폭기(201)의 반전입력단자로 입력된다.
종래 기술에 따른 프로그래머블 이득 증폭기에서의 직류 옵셋 상쇄는 다음과 같이 이루어진다.
제2 연산증폭기(203)에서 출력되는 프로그래머블 이득 증폭기 출력은 낮은 주파수 성분이 프로그래머블 이득 증폭기의 입력으로 피드백되는데, 피드백되는 과정에서 제3 연산증폭기(203)의 피드백 회로인 저항(229)과 캐패시터(233)으로 구성된 저역 통과 필터에서 통과된 후 제1 연산증폭기(201)의 반전입력단으로 인가되어 직류 성분이 출력하지 못하게 된다.
종래 기술에 의한 프로그래머블 이득 증폭기의 경우 직류 상쇄를 위하여는 피드백을 하는 과정이 필수적이므로 이를 위한 추가적인 연산증폭기와 그에 따른 부수적인 소자가 필요하게 된다. 이에 따라, 전력 소모가 증가하게 되어 저전력을 요구하는 휴대용 무선통신기기에 사용하기에는 적합하지 않은 문제점이 있다. 또한, 피드백에 사용되는 제3 연산증폭기(203)도 비이상적인 연산증폭기이므로 직류 옵셋 상쇄가 필요하며, 직류 옵셋에 해당하는 별도의 직류 전압을 가하여야만 저역 통과 필터로 정상 동작한다. 그리고, 종래 기술에 의한 프로그래머블 이득 증폭기를 집적회로에서 구현하는 경우에는 상대적으로 넓은 공간을 차지하는 패드를 추가하여야 하므로 면적을 많이 차지하고 칩 밖에서 전압을 가변시키는 회로와 최적화해야 하는 등 설계와 구현상에서 어려움이 있다
본 발명은 상술한 종래 기술의 문제를 해결하기 위한 것으로서, 그 목적은 직류 옵셋 상쇄 저항을 이용한 직류 옵셋 상쇄 회로와 이를 이용한 프로그래머블 이득 증폭기 회로를 제공함으로써, 저전력의 무선통신기기를 가능하게 한다.
상기한 기술적 과제를 달성하기 위해서, 본 발명은, 반전입력단자, 비반전입력단자 및 출력단자를 구비한 연산증폭기; 상기 반전입력단자에 일단이 연결되고 타단으로 입력신호가 인가되는 제1 저항; 상기 반전입력단자와 상기 출력단자에 양단이 각각 연결된 제2 저항; 및 상기 반전입력단자와 상기 비반전입력단자에 양단이 각각 연결된 직류 옵셋 상쇄 저항을 포함하는 것을 특징으로 하는 직류 옵셋 상쇄 회로를 제공한다.
본 발명의 일 실시형태에서, 상기 반전입력단자와 상기 출력단자에 양단이 각각 연결되어 상기 제2 저항과 병렬연결을 형성하는 캐패시터를 더 포함할 수 있다.
또한, 본 발명은, 반전입력단자, 비반전입력단자 및 출력단자를 구비한 연산증폭기, 상기 반전입력단자에 일단이 연결된 제1 저항, 상기 반전입력단자와 상기 출력단자에 양단이 각각 연결되는 제2 저항 및 상기 반전입력단자와 상기 비반전입력단에 각각 양단이 연결되는 직류 옵셋 상쇄 저항을 각각 포함하는 제1 및 제2 직류 옵셋 상쇄회로로 구성되며, 상기 제1 직류 옵셋 상쇄회로의 제1 저항의 타단으로 입력신호가 인가되고, 상기 제1 직류 옵셋 상쇄회로의 출력단자는 상기 제2 직류 옵셋 상쇄회로의 제1 저항의 타단과 연결되는 것을 특징으로 하는 프로그래머블 이득 증폭기를 제공한다.
본 발명의 일 실시형태에서, 상기 제1 직류 옵셋 상쇄회로 및 제2 직류 옵셋 상쇄회로는 각각 상기 반전입력단자와 상기 출력단자에 양단이 각각 연결되어 상기 제2 저항과 병렬연결을 형성하는 캐패시터를 더 포함할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 일 실시형태에 따른 직류 옵셋 상쇄 회로 및 이를 이용한 프로그래머블 이득 증폭기에 대한 바람직한 실시형태를 상세하게 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명되는 실시형태로 한정되는 것은 아니다. 본 발명의 실시형태는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 따라서, 도면에 도시된 구성요소들의 형상 및 크기 등은 보다 명확한 설명을 위하여 과장될 수 있으며, 도면 상에서 실질적으로 동일한 구성과 기능을 가진 구성요소들은 동일한 참조부호를 사용할 것이다.
도 3은 본 발명에 따른 직류 옵셋 상쇄 회로의 회로도이다.
도 3에 도시된 바와 같이, 본 발명에 따른 직류 옵셋 상쇄 회로는 반전입력단자, 비반전입력단자 및 출력단자를 구비한 연산증폭기(301), 상기 반전입력단자에 일단이 연결되고 타단으로 입력신호가 인가되는 제1 저항(302), 상기 반전입력단자와 상기 출력단자에 양단이 각각 연결된 제2 저항(303) 및 상기 반전입력단자와 상기 비반전입력단자에 양단이 각각 연결된 직류 옵셋 상쇄 저항(304)을 포함하여 구성되어 있다.
본 발명의 일 실시형태에서, 상기 반전입력단자와 상기 출력단자에 양단이 각각 연결되어 상기 제2 저항(303)과 병렬연결을 형성하는 캐패시터(305)를 더 포함할 수 있다.
이하, 본 발명에 따른 직류 옵셋 상쇄 회로의 작용과 효과를 도면을 참조하여 설명한다.
이상적인 연산증폭기에서는 이득은 무한대, 입력 임피던스(Zin)은 무한대이며, 출력저항은 0이다. 그러나, 실제의 연산증폭기는 이득과 임피던스는 유한한 값을 가지게 되며, 특히 연산증폭기의 입력단에는 주파수에 따라 변하는 캐패시터 성분(Cgs)을 가지고 되고, 등가적으로 도 3에 도시된 캐패시터(306)로 표현된다.
이 때, 연산증폭기(301)의 내부입력 임피던스(Zgs)은 아래의 수학식으로 표현된다.
Figure 112006017656128-pat00001
상기 수학식 1에 기재한 바와 같이, 비반전입력단자의 내부입력 임피던스(Zgs)는 주파수(f)에 따라 그 값이 변화한다. 상기 수학식 1에서 fDC는 직류 옵셋 상쇄를 위한 기준주파수로, 입력 신호의 주파수(f)가 fDC보다 낮은 경우, 즉 입력 신호에 직류 옵셋 성분이 포함되는 경우에는 직류 옵셋이 상쇄되어야 하며, fDC보다 높은 주파수의 입력 신호에서는 직류 옵셋을 상쇄할 필요가 없다.
도 4a는 본 발명에 따른 직류 옵셋 상쇄회로의 주파수에 대한 비반전입력단자 내부입력 임피던스를 도시한 그래프이다.
도 4a를 참조하면, 상기 수학식 1에 나타난 바와 같이 입력 신호의 주파수(f)가 fDC보다 높은 경우(f≥fDC)에서는 내부입력 임피던스(Zgs)는 0에 가까워지며, 반전입력단자의 전압은 가상접지되고, 연산증폭기(301)는 이상적인 연산증폭기와 같이 동작할 수 있다. 또한, 입력 신호의 주파수(f)가 fDC보다 낮은 경우(f≤fDC)에서는 내부입력 임피던스(Zgs)는 무한대로 증가한다.
주파수를 fDC를 기준으로 나누어서 연산증폭기의 동작을 살펴보면 다음과 같다.
먼저 주파수가 fDC 이상인 경우(직류 옵셋이 존재하지 않는 경우)는 상술한 바와 같이 연산증폭기는 이상적인 연산증폭기와 같이 동작한다. 또한 비반전입력단자의 내부입력 임피던스(Zgs)는 0에 수렴하며, 이상적인 연산증폭기의 가상단락원리에 의하여 반전입력단자와 비반전입력단자는 단락된 것으로 간주되므로 반전입력단자와 비반전입력단자는 동일한 전압을 가지게 되고, 비반전입력단자는 입력저항이 0이므로 전압이 0이 된다.
이 때, 입력 신호의 전압을 Vin, 연산증폭기의 반전입력단자의 전압을 V-, 제1 저항의 저항값을 R1, 제2 저항의 저항값을 R2라 하면, 연산증폭기의 반전입력단자의 가상접지에 의해 V-는 0이 되므로 제1 저항에 흐르는 전류 I와 연산증폭기(301)의 출력 전압 Vout 및 이득 G는 아래의 수학식과 같이 구할 수 있다.
Figure 112006017656128-pat00002
도 4b는 주파수가 fDC보다 높은 경우에서의 본 발명에 따른 직류 옵셋 상쇄회로의 출력을 도시한 그래프이다.
주파수가 fDC 보다 낮은 경우(직류 옵셋이 존재하는 경우)에는 연산증폭기는 더 이상 이상적인 연산증폭기와 같이 동작하지 않는다. 이 경우의 제1 저항에 흐르는 전류 I와 연산증폭기(301)의 출력 전압 Vout 및 이득 G는 아래의 수학식에서 구할 수 있다.
Figure 112006017656128-pat00003
도 4c는 주파수가 fDC보다 낮은 경우에서의 본 발명에 따른 직류 옵셋 상쇄회로의 출력을 도시한 그래프이다.
상기 수학식 3에서 이득은 이상적인 연산증폭기에서의 이득
Figure 112007027206930-pat00004
과, 비이상적인 연산증폭기에 의하여 생기는 이득인
Figure 112007027206930-pat00005
의 합으로 이루어진다. 즉, 주파수가 fDC보다 낮은 경우에는 V-의 성분에 의한 이득이 줄어들기 때문에
Figure 112007027206930-pat00006
만큼 줄어들게 되는데, 이 성분이 직류 옵셋 상쇄 성분이다. 즉, 저주파 대역(직류 옵셋이 존재하는 대역)에서는
Figure 112007027206930-pat00012
만큼 이득을 감쇄시킴으로써 직류 옵셋 성분이 증폭되는 것을 방지할 수 있다.
이와 같이, 연산 증폭기를 도 3과 같이 회로를 구성하는 경우, 직류 성분을 상쇄할 수 있게 된다.
본 발명의 일 실시형태에서, 상기 연산증폭기(301)의 반전입력단자와 출력단자 사이에 제2 저항(303)과 병렬로 연결되는 캐패시터(305)를 포함할 수 있다. 캐패시터(305)와 제2 저항(303)의 RC 병렬회로는 저역 통과 필터의 역할을 하여, 출력되는 신호에서 낮은 주파수 대역만 통과시켜 반전입력단자로 피드백하므로, 연산증폭기의 직류 옵셋이 상쇄되는 주파수 대역만을 선택하여 피드백함으로써 보다 정확한 직류 옵셋 상쇄 효과를 얻을 수 있다.
이와 같이, 1개의 연산증폭기의 반전입력단자와 비반전입력단자에 직류 옵셋 상쇄 저항을 연결함으로써 간단하게 직류 옵셋 상쇄 회로를 구성할 수 있으므로 설계가 용이하며, 직류 옵셋 상쇄를 위한 회로 구성에 필요한 소자수를 줄여 비용과 소비전력을 줄일 수 있다.
도 5는 본 발명에 따른 프로그래머블 이득 증폭기의 회로도이다.
도 5를 참조하면, 본 발명에 따른 프로그래머블 이득 증폭기는 서로 직렬연결되는 제1 직류 옵셋 상쇄 회로(510)와 제2 직류 옵셋 상쇄 회로(520)로 구성된다. 각각의 직류 옵셋 상쇄회로(510, 520)는, 반전입력단자, 비반전입력단자 및 출력단자를 구비한 연산증폭기(511, 521), 상기 반전입력단자에 일단이 연결되는 제1 저항(512, 516, 522, 526, 528), 상기 반전입력단자와 상기 출력단자에 양단이 각각 연결되는 제2 저항(513, 523) 및 상기 반전입력단자와 상기 비반전입력단자에 양단이 연결되는 직류 옵셋 상쇄 저항(514, 524)을 포함한다. 상기 제1 직류 옵셋 상쇄 회로(510)의 제1 저항(512)의 타단으로는 입력신호가 인가되며, 상기 제1 직류 옵셋 상쇄회로(510)의 연산증폭기(511)의 출력단자는 상기 제2 직류 옵셋 상쇄회로(520)의 제1 저항(522, 526, 528)의 타단과 연결된다.
또한, 본 발명의 바람직한 실시형태에서, 상기 제1 직류 옵셋 상쇄 회로(510) 는 상기 반전입력단자와 상기 출력단자에 상기 제2 저항(513)과 병렬로 연결되는 캐패시터(515)를 더 포함하고, 상기 제2 직류 옵셋 상쇄 회로(520)는 상기 반전입력단자와 상기 출력단자에 상기 제2 저항(523)과 병렬로 연결되는 캐패시터(525)를 더 포함하는 것일 수 있다.
이하, 본 발명에 따른 프로그래머블 이득 증폭기의 작용과 효과를 도면을 참조하여 설명한다.
도 5에 도시된 바와 같이, 본 발명에 따른 프로그래머블 이득 증폭기는 2개의 직류 옵셋 상쇄회로(510, 520)가 직렬로 연결된다. 제1 직류 옵셋 상쇄회로(510)를 거쳐 1차적으로 직류 옵셋을 상쇄하고, 제2 직류 옵셋 상쇄회로(520)에서 직류 옵셋을 상쇄하여 보다 효과적으로 직류 옵셋을 상쇄할 수 있다.
도 5를 참조하면, 제1 직류 옵셋 상쇄 회로(510)의 제1 저항(512, 516)은 디지털 제어신호에 따라 동작하는 스위치(517)에 의하여 저항값이 가변된다. 또한, 제2 직류 옵셋 상쇄 회로(520)의 제1 저항(522, 526, 528)은 디지털 제어신호에 따라 동작하는 스위치(527, 529)에 의하여 저항값이 가변된다.
본 발명의 일 실시형태에 따른 프로그래머블 이득 증폭기는 3비트의 디지털 제어신호를 이용하여 프로그래머블 이득 증폭기의 이득을 제어하는데, 상기 제어신호에 의하여 스위치(517, 527, 529)가 동작하면서 제1 직류 옵셋 상쇄회로(510)와 제2 직류 옵셋 상쇄회로(520)의 제1 저항의 저항값을 변화시키고, 이에 따라 프로그래머블 이득 증폭기의 전체 이득을 일정하게 유지하게 된다. 프로그래머블 이득 증폭기의 디지털 제어신호의 수는 예시적인 것이며, 본 발명은 이에 한정되지 않는다. 디지털 제어신호의 수에 따라 스위치와 이와 연결되는 저항의 수는 변경될 수 있다.
이와 같이, 프로그래머블 이득 증폭기를 2개의 연산증폭기(511, 521)을 사용하여 구성함으로써, 종래 기술의 3개의 연산증폭기를 사용하는 프로그래머블 이득 증폭기보다 적은 수의 소자를 사용하여 저비용으로 프로그래머블 이득 증폭기를 구현할 수 있으며, 용이하게 프로그래머블 이득 증폭기를 설계할 수 있다. 그리고 전체 소자의 수가 줄어들어 소비 전력을 절감할 수 있고, 따라서, 배터리를 사용하는 휴대용 무선통신기기의 동작시간을 연장시키는 효과가 있다.
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상술한 바와 같이, 본 발명에 따르면, 연산증폭기의 반전입력단자와 비반전입력단자에 직류 옵셋 상쇄 저항을 연결함으로써 간단한 회로구성으로 직류 옵셋 상쇄 회로를 구현할 수 있고, 이를 이용하여 간단하게 프로그래머블 이득 증폭기를 구현할 수 있어 설계가 용이해진다. 또한 프로그래머블 이득 증폭기의 구현에 사용되는 연산증폭기 수를 줄임으로써 전체적으로 소자의 수가 감소되어 비용을 절감할 수 있을 뿐만 아니라, 소비 전력을 절감함으로써, 프로그래머블 이득 증폭기가 채용되는 배터리를 사용하는 휴대용 무선통신기기의 사용시간을 연장할 수 있다.

Claims (4)

  1. 반전입력단자, 비반전입력단자 및 출력단자를 구비한 연산증폭기;
    상기 반전입력단자에 일단이 연결되고 타단으로 입력신호가 인가되는 제1 저항;
    상기 반전입력단자와 상기 출력단자에 양단이 각각 연결된 제2 저항; 및
    상기 반전입력단자와 상기 비반전입력단자에 양단이 각각 연결된 직류 옵셋 상쇄 저항
    을 포함하는 것을 특징으로 하는 직류 옵셋 상쇄 회로.
  2. 제1항에 있어서,
    상기 반전입력단자와 상기 출력단자에 양단이 각각 연결되어 상기 제2 저항과 병렬연결을 형성하는 캐패시터를 더 포함하는 것을 특징으로 하는 직류 옵셋 상쇄 회로.
  3. 반전입력단자, 비반전입력단자 및 출력단자를 구비한 연산증폭기, 상기 반전입력단자에 일단이 연결된 제1 저항, 상기 반전입력단자와 상기 출력단자에 양단이 각각 연결되는 제2 저항 및 상기 반전입력단자와 상기 비반전입력단에 각각 양단이 연결되는 직류 옵셋 상쇄 저항을 각각 포함하는 제1 및 제2 직류 옵셋 상쇄회로로 구성되며,
    상기 제1 직류 옵셋 상쇄회로의 제1 저항의 타단으로 입력신호가 인가되고, 상기 제1 직류 옵셋 상쇄회로의 출력단자는 상기 제2 직류 옵셋 상쇄회로의 제1 저항의 타단과 연결되는 것을 특징으로 하는 프로그래머블 이득 증폭기.
  4. 제3항에 있어서,
    상기 제1 직류 옵셋 상쇄회로 및 제2 직류 옵셋 상쇄회로는 각각 상기 반전입력단자와 상기 출력단자에 양단이 각각 연결되어 상기 제2 저항과 병렬연결을 형성하는 캐패시터를 더 포함하는 것을 특징으로 하는 프로그래머블 이득 증폭기.
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