JPH0870251A - デルタシグマ型ad変換回路 - Google Patents
デルタシグマ型ad変換回路Info
- Publication number
- JPH0870251A JPH0870251A JP20228094A JP20228094A JPH0870251A JP H0870251 A JPH0870251 A JP H0870251A JP 20228094 A JP20228094 A JP 20228094A JP 20228094 A JP20228094 A JP 20228094A JP H0870251 A JPH0870251 A JP H0870251A
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- JP
- Japan
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- switch
- input
- capacitor
- output
- circuit
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Abstract
(57)【要約】
【目的】 スイッチの数を減少されることにより、構成
素子数の削減とスイッチングノイズの低減を計ったデル
タシグマ型AD変換回路を実現する。 【構成】 入力コンデンサ1の一端にスイッチ2を介し
て入力信号VINを入力し、他端をスイッチ3を介して増
幅回路4の入力に接続し、両端を各々スイッチ5,6を
介して接地電位に接続する。また、ステップ電圧ーVR
をスイッチ7を介して帰還コンデンサ8の一端に入力
し、この一端をスイッチ9を介して接地電位に接続し、
帰還コンデンサ8の他端と入力コンデンサ1の他端を直
接接続する。増幅回路4は、入出力間を積分コンデンサ
10で接続し、その出力を比較回路11に入力し、比較
結果であるデジタル信号を遅延してこの遅延信号に基づ
きスイッチ7,9をオンオフ制御するクロックパルスを
生成する。
素子数の削減とスイッチングノイズの低減を計ったデル
タシグマ型AD変換回路を実現する。 【構成】 入力コンデンサ1の一端にスイッチ2を介し
て入力信号VINを入力し、他端をスイッチ3を介して増
幅回路4の入力に接続し、両端を各々スイッチ5,6を
介して接地電位に接続する。また、ステップ電圧ーVR
をスイッチ7を介して帰還コンデンサ8の一端に入力
し、この一端をスイッチ9を介して接地電位に接続し、
帰還コンデンサ8の他端と入力コンデンサ1の他端を直
接接続する。増幅回路4は、入出力間を積分コンデンサ
10で接続し、その出力を比較回路11に入力し、比較
結果であるデジタル信号を遅延してこの遅延信号に基づ
きスイッチ7,9をオンオフ制御するクロックパルスを
生成する。
Description
【0001】
【産業上の利用分野】本発明は、スイッチトキャパシタ
を利用して、アナログ信号をデジタル信号に変換するデ
ルタシグマ型AD変換回路に関する。
を利用して、アナログ信号をデジタル信号に変換するデ
ルタシグマ型AD変換回路に関する。
【0002】
【従来の技術】図3は、スイッチトキャパシタを利用し
た従来のデルタシグマ型AD変換回路であり、入力コン
デンサ20の一端にスイッチ21を介して入力信号VIN
を入力し、入力コンデンサ20の他端をスイッチ24を
介して増幅回路25のー端子に接続し、入力コンデンサ
20の一端及び他端を各々スイッチ23,22を介して
接地電位に接続する。また、単一電圧源からのステップ
電圧ーVRをスイッチ31を介して帰還コンデンサ30
の一端に入力し、帰還コンデンサ30の他端をスイッチ
36を介して増幅回路25のー端子に接続し、帰還コン
デンサ30の一端及び他端を各々スイッチ32,35を
介して接地電位に接続する。更に、スイッチ31及び3
2に並列に各々スイッチ34及び33を接続する。
た従来のデルタシグマ型AD変換回路であり、入力コン
デンサ20の一端にスイッチ21を介して入力信号VIN
を入力し、入力コンデンサ20の他端をスイッチ24を
介して増幅回路25のー端子に接続し、入力コンデンサ
20の一端及び他端を各々スイッチ23,22を介して
接地電位に接続する。また、単一電圧源からのステップ
電圧ーVRをスイッチ31を介して帰還コンデンサ30
の一端に入力し、帰還コンデンサ30の他端をスイッチ
36を介して増幅回路25のー端子に接続し、帰還コン
デンサ30の一端及び他端を各々スイッチ32,35を
介して接地電位に接続する。更に、スイッチ31及び3
2に並列に各々スイッチ34及び33を接続する。
【0003】増幅回路25は+端子に接地電位が入力さ
れ、入出力間が積分コンデンサ26で接続されることに
より積分回路として動作するものであり、その出力は後
段の比較回路27で接地電位と比較され、比較結果がデ
ジタル信号として出力される。このデジタル信号は遅延
回路28によって1サンプリング期間遅延され、その遅
延出力に基づきスイッチ31〜34をオンオフ制御する
ためのクロックパルスφ1A,φ2A,φ1B,φ2Bがスイッチ
制御回路29で生成される。
れ、入出力間が積分コンデンサ26で接続されることに
より積分回路として動作するものであり、その出力は後
段の比較回路27で接地電位と比較され、比較結果がデ
ジタル信号として出力される。このデジタル信号は遅延
回路28によって1サンプリング期間遅延され、その遅
延出力に基づきスイッチ31〜34をオンオフ制御する
ためのクロックパルスφ1A,φ2A,φ1B,φ2Bがスイッチ
制御回路29で生成される。
【0004】スイッチ21,22,35は、図4のアに
示すクロックパルスφ1に応じてオンオフ制御され、ス
イッチ23,24,36は、図4のイに示すクロックパ
ルスφ2に応じてオンオフ制御される。また、スイッチ
制御回路29においては、図4のウ,エに示すように、
遅延回路の出力が「1」のときは、φ1A,φ2Aとしてφ
1,φ2が出力され、遅延回路の出力が「0」のとき
は、φ1B,φ2Bとしてφ1,φ2が出力される。
示すクロックパルスφ1に応じてオンオフ制御され、ス
イッチ23,24,36は、図4のイに示すクロックパ
ルスφ2に応じてオンオフ制御される。また、スイッチ
制御回路29においては、図4のウ,エに示すように、
遅延回路の出力が「1」のときは、φ1A,φ2Aとしてφ
1,φ2が出力され、遅延回路の出力が「0」のとき
は、φ1B,φ2Bとしてφ1,φ2が出力される。
【0005】このように構成されているため、クロック
パルスφ1がHレベルになったときスイッチ21,22
がオンして入力コンデンサ20に入力電圧VINが充電さ
れ、また、帰還コンデンサ30の端子bが接地される。
このとき、遅延回路28の出力が「1」の場合、クロッ
クパルスφ1A,φ2Aにより、スイッチ31がオンして3
2がオフするため帰還コンデンサ30の端子aに電圧ー
VRが印加される。そこで、クロックパルスφ2がHレ
ベルになると、スイッチ23,24がオンし、入力コン
デンサ20に充電された電圧が演算増幅回路25の入力
に供給される。また、クロックパルスφ2及びφ2Aによ
りスイッチ32,36がオンして帰還コンデンサ30に
充電されたーVRが演算増幅回路25の入力に印加さ
れ、従って、入力電圧VINに電圧ーVRが加算され、こ
の加算電圧が積分コンデンサ26蓄積される。
パルスφ1がHレベルになったときスイッチ21,22
がオンして入力コンデンサ20に入力電圧VINが充電さ
れ、また、帰還コンデンサ30の端子bが接地される。
このとき、遅延回路28の出力が「1」の場合、クロッ
クパルスφ1A,φ2Aにより、スイッチ31がオンして3
2がオフするため帰還コンデンサ30の端子aに電圧ー
VRが印加される。そこで、クロックパルスφ2がHレ
ベルになると、スイッチ23,24がオンし、入力コン
デンサ20に充電された電圧が演算増幅回路25の入力
に供給される。また、クロックパルスφ2及びφ2Aによ
りスイッチ32,36がオンして帰還コンデンサ30に
充電されたーVRが演算増幅回路25の入力に印加さ
れ、従って、入力電圧VINに電圧ーVRが加算され、こ
の加算電圧が積分コンデンサ26蓄積される。
【0006】一方、遅延回路28の出力が「0」の場
合、クロックパルスφ1B,φ2Bが出力されるためスイッ
チ33がオンし、帰還コンデンサ30の両端は接地さ
れ、帰還コンデンサ30は完全に放電される。次に、ク
ロックパルスφ2Bのタイミングでスイッチ34がオンす
ると、帰還コンデンサ30の端子aが電圧ーVRに接続
されるため、入力コンデンサ20に充電された入力電圧
VINに電圧VRが加算され、この電圧が積分コンデンサ
26に蓄積される。
合、クロックパルスφ1B,φ2Bが出力されるためスイッ
チ33がオンし、帰還コンデンサ30の両端は接地さ
れ、帰還コンデンサ30は完全に放電される。次に、ク
ロックパルスφ2Bのタイミングでスイッチ34がオンす
ると、帰還コンデンサ30の端子aが電圧ーVRに接続
されるため、入力コンデンサ20に充電された入力電圧
VINに電圧VRが加算され、この電圧が積分コンデンサ
26に蓄積される。
【0007】このように、単一の電圧ーVRと単一の帰
還コンデンサ30によって、遅延回路28の出力をDA
変換した2種類の電圧を発生し、入力電圧VINから差し
引くことができる。
還コンデンサ30によって、遅延回路28の出力をDA
変換した2種類の電圧を発生し、入力電圧VINから差し
引くことができる。
【0008】
【発明が解決しようとする課題】図3に示した従来構成
では、単一の電圧源と単一の帰還コンデンサを用いてい
るので、複数の電圧源あるいは帰還コンデンサを利用す
るものに比べれば、特定周波数の雑音の発生が防止で
き、S/N比を向上させることができるが、使用するス
イッチの数が多く、このために、構成素子数が増加する
と共にスイッチングノイズが増加するという課題があっ
た。
では、単一の電圧源と単一の帰還コンデンサを用いてい
るので、複数の電圧源あるいは帰還コンデンサを利用す
るものに比べれば、特定周波数の雑音の発生が防止で
き、S/N比を向上させることができるが、使用するス
イッチの数が多く、このために、構成素子数が増加する
と共にスイッチングノイズが増加するという課題があっ
た。
【0009】
【課題を解決するための手段】本発明は、第1スイッチ
を介して入力信号が一端に入力される入力コンデンサ
と、該入力コンデンサの一端を接地電位に接続するため
の第2スイッチと、第3スイッチを介して単一電圧源か
らのステップ電圧が入力される帰還コンデンサと、該帰
還コンデンサの一端を接地電位に接続するための第4ス
イッチと、前記入力コンデンサの他端と前記帰還コンデ
ンサの他端とを接続し該接続点を接地電位に接続するた
めの第5スイッチと、入出力間に積分コンデンサを接続
し前記接続点の電圧を第6スイッチを介して入力する増
幅回路にて構成される積分回路と、該積分回路の出力と
接地電位とを比較してデジタル信号を出力する比較回路
と、該比較回路の出力デジタル信号を遅延する遅延回路
と、該遅延回路の出力に基づき前記第3及び第4スイッ
チのオンオフ制御を行うための第3及び第4クロックパ
ルスを出力するスイッチ制御回路とを備え、前記第1及
び第5スイッチを第1クロックパルスによりオンオフ制
御し、且つ、前記第2及び第6スイッチを第2クロック
パルスによりオンオフ制御すると共に、前記第3及び第
4スイッチに、前記遅延回路の出力が第1レベルのとき
は各々前記第1及び第2クロックパルスを印加し、第2
レベルのときは各々前記第2及び第1クロックパルスを
印加するようにして、上記課題を解決するものである。
を介して入力信号が一端に入力される入力コンデンサ
と、該入力コンデンサの一端を接地電位に接続するため
の第2スイッチと、第3スイッチを介して単一電圧源か
らのステップ電圧が入力される帰還コンデンサと、該帰
還コンデンサの一端を接地電位に接続するための第4ス
イッチと、前記入力コンデンサの他端と前記帰還コンデ
ンサの他端とを接続し該接続点を接地電位に接続するた
めの第5スイッチと、入出力間に積分コンデンサを接続
し前記接続点の電圧を第6スイッチを介して入力する増
幅回路にて構成される積分回路と、該積分回路の出力と
接地電位とを比較してデジタル信号を出力する比較回路
と、該比較回路の出力デジタル信号を遅延する遅延回路
と、該遅延回路の出力に基づき前記第3及び第4スイッ
チのオンオフ制御を行うための第3及び第4クロックパ
ルスを出力するスイッチ制御回路とを備え、前記第1及
び第5スイッチを第1クロックパルスによりオンオフ制
御し、且つ、前記第2及び第6スイッチを第2クロック
パルスによりオンオフ制御すると共に、前記第3及び第
4スイッチに、前記遅延回路の出力が第1レベルのとき
は各々前記第1及び第2クロックパルスを印加し、第2
レベルのときは各々前記第2及び第1クロックパルスを
印加するようにして、上記課題を解決するものである。
【0010】
【作用】本発明では、スイッチの数が5個と少なくなる
にもかかわらず、遅延回路の出力が第1レベルのとき
は、入力電圧VINに電圧ーVRを加算した電圧が積分コ
ンデンサに蓄積され、遅延回路の出力が第2レベルのと
きは、入力電圧VINに電圧VRを加算した電圧が積分コ
ンデンサに蓄積されるようになる。そして、蓄積された
電圧が比較回路で接地電位と比較され、比較結果がデジ
タル信号として出力される。
にもかかわらず、遅延回路の出力が第1レベルのとき
は、入力電圧VINに電圧ーVRを加算した電圧が積分コ
ンデンサに蓄積され、遅延回路の出力が第2レベルのと
きは、入力電圧VINに電圧VRを加算した電圧が積分コ
ンデンサに蓄積されるようになる。そして、蓄積された
電圧が比較回路で接地電位と比較され、比較結果がデジ
タル信号として出力される。
【0011】
【実施例】図1は、本発明の実施例の構成を示す回路図
であり、入力コンデンサ1の一端にスイッチ2を介して
入力信号VINを入力し、入力コンデンサ1の他端をスイ
ッチ3を介して増幅回路4のー端子に接続し、入力コン
デンサ1の一端及び他端を各々スイッチ5,6を介して
接地電位に接続する。また、単一電圧源からのステップ
電圧ーVRをスイッチ7を介して帰還コンデンサ8の一
端に入力し、この一端をスイッチ9を介して接地電位に
接続する。また、帰還コンデンサ8の他端と入力コンデ
ンサ1の他端を直接接続している。
であり、入力コンデンサ1の一端にスイッチ2を介して
入力信号VINを入力し、入力コンデンサ1の他端をスイ
ッチ3を介して増幅回路4のー端子に接続し、入力コン
デンサ1の一端及び他端を各々スイッチ5,6を介して
接地電位に接続する。また、単一電圧源からのステップ
電圧ーVRをスイッチ7を介して帰還コンデンサ8の一
端に入力し、この一端をスイッチ9を介して接地電位に
接続する。また、帰還コンデンサ8の他端と入力コンデ
ンサ1の他端を直接接続している。
【0012】増幅回路4は、従来同様、+端子に接地電
位が入力され、入出力間が積分コンデンサ10で接続さ
れて積分回路が構成され、その出力は比較回路11で接
地電位と比較され、比較結果がデジタル信号として出力
される。このデジタル信号は遅延回路12によって1サ
ンプリング期間遅延され、その遅延出力に基づきスイッ
チ7,9をオンオフ制御するためのクロックパルスφ
A,φBがスイッチ制御回路13で生成される。
位が入力され、入出力間が積分コンデンサ10で接続さ
れて積分回路が構成され、その出力は比較回路11で接
地電位と比較され、比較結果がデジタル信号として出力
される。このデジタル信号は遅延回路12によって1サ
ンプリング期間遅延され、その遅延出力に基づきスイッ
チ7,9をオンオフ制御するためのクロックパルスφ
A,φBがスイッチ制御回路13で生成される。
【0013】ここで、スイッチ2,6は、図2のアに示
すクロックパルスφ1に応じてオンオフ制御され、スイ
ッチ3,5は、図2のイに示すクロックパルスφ2に応
じてオンオフ制御される。また、スイッチ制御回路13
においては、図2のウ,エに示すように、遅延回路の出
力が「1」のときは、φA,φBとしてφ1,φ2が出
力され、遅延回路の出力が「0」のときは、φA,φB
としてφ2,φ1が出力されるようゲートか構成されて
いる。
すクロックパルスφ1に応じてオンオフ制御され、スイ
ッチ3,5は、図2のイに示すクロックパルスφ2に応
じてオンオフ制御される。また、スイッチ制御回路13
においては、図2のウ,エに示すように、遅延回路の出
力が「1」のときは、φA,φBとしてφ1,φ2が出
力され、遅延回路の出力が「0」のときは、φA,φB
としてφ2,φ1が出力されるようゲートか構成されて
いる。
【0014】以下、本実施例の動作を図2を参照しなが
ら説明する。まず、クロックパルスφ2がLレベルでク
ロックパルスφ1がHレベルになると、スイッチ2,6
がオンしてスイッチ3,5がオフするので、入力コンデ
ンサ1に入力電圧VINが充電される。遅延回路12の出
力が「1」のときは、スイッチ制御回路13からクロッ
クパルスφAとしてクロックパルスφ1が出力され、ク
ロックパルスφBとしてクロックパルスφ2が出力され
るので、入力コンデンサ1が充電されているときは、ス
イッチ6と共に7がオンし、スイッチ9はオフするの
で、ステップ電圧ーVRが帰還コンデンサ8の一端に入
力され、帰還コンデンサ8はこの電圧により充電され
る。
ら説明する。まず、クロックパルスφ2がLレベルでク
ロックパルスφ1がHレベルになると、スイッチ2,6
がオンしてスイッチ3,5がオフするので、入力コンデ
ンサ1に入力電圧VINが充電される。遅延回路12の出
力が「1」のときは、スイッチ制御回路13からクロッ
クパルスφAとしてクロックパルスφ1が出力され、ク
ロックパルスφBとしてクロックパルスφ2が出力され
るので、入力コンデンサ1が充電されているときは、ス
イッチ6と共に7がオンし、スイッチ9はオフするの
で、ステップ電圧ーVRが帰還コンデンサ8の一端に入
力され、帰還コンデンサ8はこの電圧により充電され
る。
【0015】次に、クロックパルスφ1がLレベルでク
ロックパルスφ2がHレベルになると、スイッチ3,5
がオンしてスイッチ2,6がオフするので、入力コンデ
ンサ1に充電された電圧が増幅回路4の入力に供給され
る。これと同時に、φA,φBによりスイッチ9がオン
してスイッチ7がオフするため、帰還コンデンサ8に充
電された電圧もスイッチ3を介して増幅回路4の入力に
供給される。よって、入力電圧VINとステップ電圧ーV
Rが加算され、加算した電圧が積分コンデンサ10に蓄
積される。
ロックパルスφ2がHレベルになると、スイッチ3,5
がオンしてスイッチ2,6がオフするので、入力コンデ
ンサ1に充電された電圧が増幅回路4の入力に供給され
る。これと同時に、φA,φBによりスイッチ9がオン
してスイッチ7がオフするため、帰還コンデンサ8に充
電された電圧もスイッチ3を介して増幅回路4の入力に
供給される。よって、入力電圧VINとステップ電圧ーV
Rが加算され、加算した電圧が積分コンデンサ10に蓄
積される。
【0016】一方、遅延回路12の出力が「0」のとき
は、スイッチ制御回路13からクロックパルスφAとし
てクロックパルスφ2が出力され、クロックパルスφB
としてクロックパルスφ1が出力されるので、入力コン
デンサ1が充電されているときは、スイッチ6と共に9
がオンし、スイッチ7はオフするので、帰還コンデンサ
8の両端は接地されてしまい、帰還コンデンサ8は放電
状態になる。
は、スイッチ制御回路13からクロックパルスφAとし
てクロックパルスφ2が出力され、クロックパルスφB
としてクロックパルスφ1が出力されるので、入力コン
デンサ1が充電されているときは、スイッチ6と共に9
がオンし、スイッチ7はオフするので、帰還コンデンサ
8の両端は接地されてしまい、帰還コンデンサ8は放電
状態になる。
【0017】次に、クロックパルスφ1がLレベルでク
ロックパルスφ2がHレベルになると、φA,φBによ
りスイッチ7がオンしてスイッチ9がオフするため、帰
還コンデンサ8の端子aは電圧ーVRに接続され、入力
コンデンサ1に充電された電圧VINに電圧VRが加算さ
れ、この加算電圧が積分コンデンサ10に蓄積されるこ
ととなる。
ロックパルスφ2がHレベルになると、φA,φBによ
りスイッチ7がオンしてスイッチ9がオフするため、帰
還コンデンサ8の端子aは電圧ーVRに接続され、入力
コンデンサ1に充電された電圧VINに電圧VRが加算さ
れ、この加算電圧が積分コンデンサ10に蓄積されるこ
ととなる。
【0018】このように、図3に示す従来例と同様の動
作を行うこととなる。
作を行うこととなる。
【0019】
【発明の効果】本発明によれば、スイッチの数を減少さ
れることにより、構成素子数の削減とスイッチングノイ
ズの低減を計ることができる。
れることにより、構成素子数の削減とスイッチングノイ
ズの低減を計ることができる。
【図1】本発明の実施例の構成を示す回路図である。
【図2】実施例の動作を説明するためのタイミングチャ
ートである。
ートである。
【図3】従来のデルタシグマ型AD変換回路の構成を示
す回路図である。
す回路図である。
【図4】従来例の動作を説明するためのタイミングチャ
ートである。
ートである。
1 入力コンデンサ 2,3,5,6,7,9 スイッチ 4 演算増幅回路 8 帰還コンデンサ 10 積分コンデンサ 11 比較回路 12 遅延回路 13 スイッチ制御回路
Claims (1)
- 【請求項1】 第1スイッチを介して入力信号が一端に
入力される入力コンデンサと、該入力コンデンサの一端
を接地電位に接続するための第2スイッチと、第3スイ
ッチを介して単一電圧源からのステップ電圧が入力され
る帰還コンデンサと、該帰還コンデンサの一端を接地電
位に接続するための第4スイッチと、前記入力コンデン
サの他端と前記帰還コンデンサの他端とを接続し該接続
点を接地電位に接続するための第5スイッチと、入出力
間に積分コンデンサを接続し前記接続点の電圧を第6ス
イッチを介して入力する増幅回路にて構成される積分回
路と、該積分回路の出力と接地電位とを比較してデジタ
ル信号を出力する比較回路と、該比較回路の出力デジタ
ル信号を遅延する遅延回路と、該遅延回路の出力に基づ
き前記第3及び第4スイッチのオンオフ制御を行うため
の第3及び第4クロックパルスを出力するスイッチ制御
回路とを備え、前記第1及び第5スイッチを第1クロッ
クパルスによりオンオフ制御し、且つ、前記第2及び第
6スイッチを第2クロックパルスによりオンオフ制御す
ると共に、前記第3及び第4スイッチに、前記遅延回路
の出力が第1レベルのときは各々前記第1及び第2クロ
ックパルスを印加し、第2レベルのときは各々前記第2
及び第1クロックパルスを印加するようにしたことを特
徴とするデルタシグマ型AD変換回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP06202280A JP3108281B2 (ja) | 1994-08-26 | 1994-08-26 | デルタシグマ型ad変換回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP06202280A JP3108281B2 (ja) | 1994-08-26 | 1994-08-26 | デルタシグマ型ad変換回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0870251A true JPH0870251A (ja) | 1996-03-12 |
JP3108281B2 JP3108281B2 (ja) | 2000-11-13 |
Family
ID=16454928
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP06202280A Expired - Fee Related JP3108281B2 (ja) | 1994-08-26 | 1994-08-26 | デルタシグマ型ad変換回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3108281B2 (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007049232A (ja) * | 2005-08-05 | 2007-02-22 | Sanyo Electric Co Ltd | スイッチ制御回路、δς変調回路、及びδς変調型adコンバータ |
KR100828271B1 (ko) * | 2005-08-05 | 2008-05-07 | 산요덴키가부시키가이샤 | 스위치 제어 회로, δ∑ 변조 회로, 및 δ∑ 변조형 ad컨버터 |
JP2009044391A (ja) * | 2007-08-08 | 2009-02-26 | Digian Technology Inc | Ad変換器 |
JP2010528501A (ja) * | 2007-04-23 | 2010-08-19 | クゥアルコム・インコーポレイテッド | スイッチトキャパシタ積分および加算回路 |
US8779957B2 (en) | 2012-08-02 | 2014-07-15 | Qualcomm Incorporated | Low distortion feed-forward delta-sigma modulator |
-
1994
- 1994-08-26 JP JP06202280A patent/JP3108281B2/ja not_active Expired - Fee Related
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