JP2001282181A - プラズマディスプレイ装置及びその製造方法 - Google Patents
プラズマディスプレイ装置及びその製造方法Info
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- G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
- G09G3/28—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels
- G09G3/288—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels
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Abstract
(57)【要約】
【課題】 サステインパルスの立ち上り・立ち下りのタ
イミングのずれや形状のずれのないサステイン回路を有
し、低消費電力で誤動作しないＰＤＰ装置の実現。 【解決手段】 隣接して交互に配置された第１の電極
（Ｘ）11及び第２の電極（Ｙ）12と、第１の電極及び第
２の電極の伸びる方向と直交する方向に伸びるアドレス
電極13とを有するプラズマディスプレイパネルと、第１
の電極にサステインパルスを供給するＸサステイン回路
18と、第２の電極にサステインパルスを供給するＹサス
テイン回路19とを備えるプラズマディスプレイ装置にお
いて、Ｘサステイン回路18とＹサステイン回路19は、サ
ステインパルスの変化エッジのタイミングを調整する位
相調整回路51-54 を備える。
イミングのずれや形状のずれのないサステイン回路を有
し、低消費電力で誤動作しないＰＤＰ装置の実現。 【解決手段】 隣接して交互に配置された第１の電極
（Ｘ）11及び第２の電極（Ｙ）12と、第１の電極及び第
２の電極の伸びる方向と直交する方向に伸びるアドレス
電極13とを有するプラズマディスプレイパネルと、第１
の電極にサステインパルスを供給するＸサステイン回路
18と、第２の電極にサステインパルスを供給するＹサス
テイン回路19とを備えるプラズマディスプレイ装置にお
いて、Ｘサステイン回路18とＹサステイン回路19は、サ
ステインパルスの変化エッジのタイミングを調整する位
相調整回路51-54 を備える。
Description
【０００１】
【発明の属する技術分野】本発明は、プラズマディスプ
レイ装置及びその製造方法に関し、特に消費電力を低減
するためにサステイン回路に電力回収回路を有するプラ
ズマディスプレイ装置、及び複数の第１及び第２の電極
を隣接して配置し、すべての電極間で表示ラインを形成
するＡＬＩＳ（登録商標）方式のプラズマディスプレイ
パネルの駆動方法及びプラズマディスプレイ装置に関す
る。
レイ装置及びその製造方法に関し、特に消費電力を低減
するためにサステイン回路に電力回収回路を有するプラ
ズマディスプレイ装置、及び複数の第１及び第２の電極
を隣接して配置し、すべての電極間で表示ラインを形成
するＡＬＩＳ（登録商標）方式のプラズマディスプレイ
パネルの駆動方法及びプラズマディスプレイ装置に関す
る。
【０００２】
【従来の技術】プラズマディスプレイパネル（ＰＤＰ）
は、自己発光型であるので視認性がよく、薄型で大画面
表示及び高速表示が可能であることから、ＣＲＴに替わ
る表示パネルとして注目されている。基本的なＰＤＰの
構成については、特開平７−１６０２１９号公報、特開
平９−１６０５２５号公報及び特開平９−３２５７３５
号公報などに開示されているので、ここでは詳細な説明
は省略し、本発明に直接関係する点についてのみ説明す
る。
は、自己発光型であるので視認性がよく、薄型で大画面
表示及び高速表示が可能であることから、ＣＲＴに替わ
る表示パネルとして注目されている。基本的なＰＤＰの
構成については、特開平７−１６０２１９号公報、特開
平９−１６０５２５号公報及び特開平９−３２５７３５
号公報などに開示されているので、ここでは詳細な説明
は省略し、本発明に直接関係する点についてのみ説明す
る。
【０００３】図１は、一般的なＰＤＰ装置の全体構成を
示すブロック図である。ＰＤＰ１０は、ｎ本のＸ電極１
１とＹ電極１２とを隣接して交互に配置して、ｎ組のＸ
電極１１とＹ電極１２の組を形成し、各組のＸ電極１１
とＹ電極１２の間で表示のための発光を行う。Ｙ電極と
Ｘ電極は表示電極と呼ばれるが、維持電極又はサステイ
ン電極とも呼ばれることもある。アドレス電極１３は、
表示電極の伸びる方向に垂直な方向に設けら、Ｘ電極１
１とＹ電極１２の組との交点部分に表示セルが形成され
る。
示すブロック図である。ＰＤＰ１０は、ｎ本のＸ電極１
１とＹ電極１２とを隣接して交互に配置して、ｎ組のＸ
電極１１とＹ電極１２の組を形成し、各組のＸ電極１１
とＹ電極１２の間で表示のための発光を行う。Ｙ電極と
Ｘ電極は表示電極と呼ばれるが、維持電極又はサステイ
ン電極とも呼ばれることもある。アドレス電極１３は、
表示電極の伸びる方向に垂直な方向に設けら、Ｘ電極１
１とＹ電極１２の組との交点部分に表示セルが形成され
る。
【０００４】Ｙ電極１２はスキャンドライバ１４に接続
されている。スキャンドライバ１４にはＹ電極の本数分
のスイッチ１６が設けられており、アドレス期間には走
査信号発生回路１５からのスキャンパルスが順に印加さ
れるように切り換えられ、維持放電期間には、Ｙサステ
イン回路１９からのサステインパルスが同時に印加され
るように切り換えられる。Ｘ電極１１はＸサステイン回
路１８に共通に接続され、アドレス電極１３はアドレス
ドライバ１７に接続される。画像信号処理回路２１は、
画像信号をＰＤＰ装置内部での動作に適した形式に変換
した後、アドレス回路１７に供給する。駆動制御回路２
０は、ＰＤＰ装置の各部を制御する信号を発生して供給
する。
されている。スキャンドライバ１４にはＹ電極の本数分
のスイッチ１６が設けられており、アドレス期間には走
査信号発生回路１５からのスキャンパルスが順に印加さ
れるように切り換えられ、維持放電期間には、Ｙサステ
イン回路１９からのサステインパルスが同時に印加され
るように切り換えられる。Ｘ電極１１はＸサステイン回
路１８に共通に接続され、アドレス電極１３はアドレス
ドライバ１７に接続される。画像信号処理回路２１は、
画像信号をＰＤＰ装置内部での動作に適した形式に変換
した後、アドレス回路１７に供給する。駆動制御回路２
０は、ＰＤＰ装置の各部を制御する信号を発生して供給
する。
【０００５】図２は、ＰＤＰ装置の駆動波形を示すタイ
ムチャートである。ＰＤＰ装置は、１つの表示画面を所
定の周期毎に書き換えながら表示しており、１表示周期
を１フィールドと称する。階調表示を行う場合には、１
フィールドを更に複数のサブフィールドに分割し、表示
セル毎に発光するサブフィールドを組み合わせて表示を
行う。各サブフィールドは、全表示セルを初期化するリ
セット期間と、全表示セルを表示する画像に対応した状
態に設定するアドレス期間と、設定された状態に応じて
各表示セルを発光させる維持放電（サステイン）期間と
で構成される。維持放電期間には、Ｘ電極とＹ電極に交
互に維持（サステイン）パルスが印加され、アドレス期
間に発光するように設定された表示セルで維持放電が行
われ、これが表示のための発光になる。
ムチャートである。ＰＤＰ装置は、１つの表示画面を所
定の周期毎に書き換えながら表示しており、１表示周期
を１フィールドと称する。階調表示を行う場合には、１
フィールドを更に複数のサブフィールドに分割し、表示
セル毎に発光するサブフィールドを組み合わせて表示を
行う。各サブフィールドは、全表示セルを初期化するリ
セット期間と、全表示セルを表示する画像に対応した状
態に設定するアドレス期間と、設定された状態に応じて
各表示セルを発光させる維持放電（サステイン）期間と
で構成される。維持放電期間には、Ｘ電極とＹ電極に交
互に維持（サステイン）パルスが印加され、アドレス期
間に発光するように設定された表示セルで維持放電が行
われ、これが表示のための発光になる。
【０００６】ＰＤＰ装置では、維持放電期間に、電極間
に最大で２００Ｖ程度の電圧を高周波数のパルスとして
印加する必要があり、特に、サブフィールド表示で階調
表示を行うものではパルス幅は数μｓである。このよう
な高電圧で且つ高周波の信号で駆動するため、一般にＰ
ＤＰ装置の消費電力は大きく、省電力化が要望されてい
る。米国特許第4,070,663 号は、ＥＬ（エレクトロルミ
ネッセンス）装置等の容量性表示ユニットの消費電力を
低減するために、表示ユニットの容量と共振回路を構成
するインダクタンス素子を設ける制御方法を開示してい
る。また、米国特許第4,866,349 号と米国特許第5,081,
400 号はインダクタンス素子で構成される電力回収回路
を有するＰＤＰパネル用のサステイン（維持放電）ドラ
イバとアドレスドライバを開示している。更に、特開平
７−１６０２１９号公報は、３電極型の表示ニットにお
いて、Ｙ電極側に、Ｙ電極が高電位から低電位に切り換
えられる時に印加されている電力を回収する回収経路を
形成するインダクタンスと、Ｙ電極が低電位から高電位
に切り換えられる時に蓄積した電力を印加する印加経路
を形成するインダクタンスの２つのインダクタンスを設
ける構成を開示している。
に最大で２００Ｖ程度の電圧を高周波数のパルスとして
印加する必要があり、特に、サブフィールド表示で階調
表示を行うものではパルス幅は数μｓである。このよう
な高電圧で且つ高周波の信号で駆動するため、一般にＰ
ＤＰ装置の消費電力は大きく、省電力化が要望されてい
る。米国特許第4,070,663 号は、ＥＬ（エレクトロルミ
ネッセンス）装置等の容量性表示ユニットの消費電力を
低減するために、表示ユニットの容量と共振回路を構成
するインダクタンス素子を設ける制御方法を開示してい
る。また、米国特許第4,866,349 号と米国特許第5,081,
400 号はインダクタンス素子で構成される電力回収回路
を有するＰＤＰパネル用のサステイン（維持放電）ドラ
イバとアドレスドライバを開示している。更に、特開平
７−１６０２１９号公報は、３電極型の表示ニットにお
いて、Ｙ電極側に、Ｙ電極が高電位から低電位に切り換
えられる時に印加されている電力を回収する回収経路を
形成するインダクタンスと、Ｙ電極が低電位から高電位
に切り換えられる時に蓄積した電力を印加する印加経路
を形成するインダクタンスの２つのインダクタンスを設
ける構成を開示している。
【０００７】図３は、電力を回収する回収経路と蓄積し
た電力を印加する印加経路を分離した電力回収回路を有
するサステイン回路の基本構成例を示す図である。な
お、信号Ｖ１〜Ｖ４を発生する回路も設けられている
が、ここでは省略してある。参照符号ＣｐはＰＤＰのＸ
電極とＹ電極で形成される表示セルの駆動容量を示す。
ここでは、一方の電極のサステイン回路を示したが、他
方の電極も類似のサステイン回路に接続される。図３の
回路で、出力素子（トランジスタ）３１と３３及びドラ
イブ回路３２と３４で構成される部分は、電力回収回路
のない場合のサステイン回路であり、出力素子（トラン
ジスタ）３７と４０、ドライブ回路３８と４１、インダ
クタンス素子３５と４３、容量３９及びダイオード３６
と４２で構成される部分が電力回収回路である。信号Ｖ
１とＶ２は、それぞれドライブ回路３２と３４に入力さ
れ、そこから出力される信号ＶＧ１とＶＧ２が出力素子
（トランジスタ）３１と３３のゲートに印加される。信
号Ｖ１が「高（Ｈ）」の時には出力素子３１がオンし、
Ｈレベルの信号が電極に印加される。この時、信号Ｖ２
は「低（Ｌ）」で、出力素子３３はオフである。信号Ｖ
１がＬになって出力素子３１がオフすると同時に、信号
Ｖ２がＨになって出力素子３３がオンして電極にはグラ
ンドレベルが印加される。
た電力を印加する印加経路を分離した電力回収回路を有
するサステイン回路の基本構成例を示す図である。な
お、信号Ｖ１〜Ｖ４を発生する回路も設けられている
が、ここでは省略してある。参照符号ＣｐはＰＤＰのＸ
電極とＹ電極で形成される表示セルの駆動容量を示す。
ここでは、一方の電極のサステイン回路を示したが、他
方の電極も類似のサステイン回路に接続される。図３の
回路で、出力素子（トランジスタ）３１と３３及びドラ
イブ回路３２と３４で構成される部分は、電力回収回路
のない場合のサステイン回路であり、出力素子（トラン
ジスタ）３７と４０、ドライブ回路３８と４１、インダ
クタンス素子３５と４３、容量３９及びダイオード３６
と４２で構成される部分が電力回収回路である。信号Ｖ
１とＶ２は、それぞれドライブ回路３２と３４に入力さ
れ、そこから出力される信号ＶＧ１とＶＧ２が出力素子
（トランジスタ）３１と３３のゲートに印加される。信
号Ｖ１が「高（Ｈ）」の時には出力素子３１がオンし、
Ｈレベルの信号が電極に印加される。この時、信号Ｖ２
は「低（Ｌ）」で、出力素子３３はオフである。信号Ｖ
１がＬになって出力素子３１がオフすると同時に、信号
Ｖ２がＨになって出力素子３３がオンして電極にはグラ
ンドレベルが印加される。
【０００８】電力回収回路のある場合には、サステイン
パルスを印加する時には、信号Ｖ１がＨになる前に、信
号Ｖ２がＬになり出力素子３３がオフした後、信号Ｖ３
がＨになって出力素子４０がオンして容量３９、ダイオ
ード４２、インダクタンス４３及び容量Ｃｐで共振回路
が形成され、容量３９に蓄積された電力が電極に供給さ
れ、電極の電位が上昇する。この電位の上昇が終了する
直前に信号Ｖ３がＬになって出力素子４０がオフし、更
に信号Ｖ１がＨになって出力素子３１がオンし、電極の
電位をＶｓに固定する。サステインパルスの印加を終了
する時には、まず信号Ｖ１がＬになり出力素子３１がオ
フした後、信号Ｖ４がＨになって出力素子３７がオンし
て容量３９、ダイオード３６、インダクタンス３５及び
容量Ｃｐで共振回路が形成され、容量Ｃｐに蓄積された
電極が容量３９に供給され、容量３９の電圧が上昇す
る。これにより、電極に印加されたサステインパルスに
より容量Ｃｐに蓄積された電力が容量３９に回収され
る。この電極の電位の低下が終了する直前に信号Ｖ４が
Ｌになって出力素子３７がオフし、更に信号Ｖ２がＨに
なって出力素子３３がオンし、電極の電位をグランドに
固定する。維持放電期間の間は、サステインパルス数だ
け上記の動作を繰り返す。以上の構成により、維持放電
に伴う消費電力を低減することが可能になる。
パルスを印加する時には、信号Ｖ１がＨになる前に、信
号Ｖ２がＬになり出力素子３３がオフした後、信号Ｖ３
がＨになって出力素子４０がオンして容量３９、ダイオ
ード４２、インダクタンス４３及び容量Ｃｐで共振回路
が形成され、容量３９に蓄積された電力が電極に供給さ
れ、電極の電位が上昇する。この電位の上昇が終了する
直前に信号Ｖ３がＬになって出力素子４０がオフし、更
に信号Ｖ１がＨになって出力素子３１がオンし、電極の
電位をＶｓに固定する。サステインパルスの印加を終了
する時には、まず信号Ｖ１がＬになり出力素子３１がオ
フした後、信号Ｖ４がＨになって出力素子３７がオンし
て容量３９、ダイオード３６、インダクタンス３５及び
容量Ｃｐで共振回路が形成され、容量Ｃｐに蓄積された
電極が容量３９に供給され、容量３９の電圧が上昇す
る。これにより、電極に印加されたサステインパルスに
より容量Ｃｐに蓄積された電力が容量３９に回収され
る。この電極の電位の低下が終了する直前に信号Ｖ４が
Ｌになって出力素子３７がオフし、更に信号Ｖ２がＨに
なって出力素子３３がオンし、電極の電位をグランドに
固定する。維持放電期間の間は、サステインパルス数だ
け上記の動作を繰り返す。以上の構成により、維持放電
に伴う消費電力を低減することが可能になる。
【０００９】一方、ＰＤＰ装置では高精細化が求められ
ており、特許第２８０１８９３号はすべての表示電極間
で表示のための発光を行う方式を開示している。この方
式はＡＬＩＳ（登録商標）方式と呼ばれるので、ここで
もこの語を使用する。ＡＬＩＳ方式の詳細な構成は特許
第２８０１８９３号に開示されており、ここでは本発明
に関係する点についてのみ簡単に説明する。
ており、特許第２８０１８９３号はすべての表示電極間
で表示のための発光を行う方式を開示している。この方
式はＡＬＩＳ（登録商標）方式と呼ばれるので、ここで
もこの語を使用する。ＡＬＩＳ方式の詳細な構成は特許
第２８０１８９３号に開示されており、ここでは本発明
に関係する点についてのみ簡単に説明する。
【００１０】図４は、ＡＬＩＳ方式のＰＤＰの全体ブロ
ック図である。図示のように、ＡＬＩＳ方式のＰＤＰで
は、ｎ本のＹ電極（第２の電極）１２−Ｏ及び１２−Ｅ
とｎ＋１本のＸ電極（第１の電極）１１−Ｏ及び１１−
Ｅを隣接して交互に配置して、すべての表示電極（Ｙ電
極とＸ電極）の間で表示発光を行う。従って、２ｎ＋１
本の表示電極で、２ｎ本の表示ラインが形成される。つ
まり、ＡＬＩＳ方式は、図１の構成と同等の表示電極数
で２倍の精細度が実現できる。また、放電空間を無駄な
く使用でき、かつ電極などによる遮光が小さいため、高
い開口率が得られるので高輝度が実現できるという特徴
を有する。ＡＬＩＳ方式では、すべての表示電極間を表
示のための放電に利用するが、それらの放電を同時に発
生することはできない。そこで、表示を奇数ラインと偶
数ラインで時間的に分割して行う、いわゆるインターレ
ース走査を行う。奇数フィールドでは奇数番目の表示ラ
インで表示を行い、偶数フィールドでは偶数番目の表示
ラインで表示を行い、全体としては奇数フィールドと偶
数フィールドの表示を合わせた表示が得られる。
ック図である。図示のように、ＡＬＩＳ方式のＰＤＰで
は、ｎ本のＹ電極（第２の電極）１２−Ｏ及び１２−Ｅ
とｎ＋１本のＸ電極（第１の電極）１１−Ｏ及び１１−
Ｅを隣接して交互に配置して、すべての表示電極（Ｙ電
極とＸ電極）の間で表示発光を行う。従って、２ｎ＋１
本の表示電極で、２ｎ本の表示ラインが形成される。つ
まり、ＡＬＩＳ方式は、図１の構成と同等の表示電極数
で２倍の精細度が実現できる。また、放電空間を無駄な
く使用でき、かつ電極などによる遮光が小さいため、高
い開口率が得られるので高輝度が実現できるという特徴
を有する。ＡＬＩＳ方式では、すべての表示電極間を表
示のための放電に利用するが、それらの放電を同時に発
生することはできない。そこで、表示を奇数ラインと偶
数ラインで時間的に分割して行う、いわゆるインターレ
ース走査を行う。奇数フィールドでは奇数番目の表示ラ
インで表示を行い、偶数フィールドでは偶数番目の表示
ラインで表示を行い、全体としては奇数フィールドと偶
数フィールドの表示を合わせた表示が得られる。
【００１１】Ｙ電極はスキャンドライバ１４に接続され
ている。スキャンドライバ１４にはスイッチ１６が設け
られており、アドレス期間には順にスキャンパルスが印
加されるように切り換えられ、維持放電期間には、奇数
Ｙ電極１２−Ｏは第１Ｙサステイン回路１９−Ｏに、偶
数Ｙ電極１２−Ｅは第２Ｙサステイン回路１９−Ｅに接
続されるように切り換えられる。奇数Ｘ電極１１−Ｏは
第１Ｘサステイン回路１８−Ｏに、偶数Ｘ電極１１−Ｅ
は第２Ｘサステイン回路１８−Ｅに接続される。アドレ
ス電極１３は、アドレスドライバ１７に接続される。画
像信号処理回路２１と駆動制御回路２０は、図１で説明
したのと同様の動作を行う。
ている。スキャンドライバ１４にはスイッチ１６が設け
られており、アドレス期間には順にスキャンパルスが印
加されるように切り換えられ、維持放電期間には、奇数
Ｙ電極１２−Ｏは第１Ｙサステイン回路１９−Ｏに、偶
数Ｙ電極１２−Ｅは第２Ｙサステイン回路１９−Ｅに接
続されるように切り換えられる。奇数Ｘ電極１１−Ｏは
第１Ｘサステイン回路１８−Ｏに、偶数Ｘ電極１１−Ｅ
は第２Ｘサステイン回路１８−Ｅに接続される。アドレ
ス電極１３は、アドレスドライバ１７に接続される。画
像信号処理回路２１と駆動制御回路２０は、図１で説明
したのと同様の動作を行う。
【００１２】図５は、ＡＬＩＳ方式の維持放電期間にお
ける駆動波形を示す図であり、図５（Ａ）は奇数フィー
ルドの波形を、図５（Ｂ）は偶数フィールドの波形を示
す。奇数フィールドでは、電極Ｙ１とＸ２に電圧Ｖｓを
印加し、Ｘ１とＹ２をグランドレベルとし、Ｘ１とＹ１
間及びＸ２とＹ２間で、すなわち奇数表示ラインで放電
を発生させる。この時、偶数表示ラインのＹ１とＸ２の
間の電位差はゼロであり、放電は発生しない。同様に、
偶数フィールドでは、電極Ｘ１とＹ２に電圧Ｖｓを印加
し、Ｙ１とＸ２をグランドレベルとし、Ｙ１とＸ２間及
びＹ２とＸ１間で、すなわち偶数表示ラインで放電を発
生させる。リセット期間やアドレス期間の駆動波形につ
いての説明は省略する。
ける駆動波形を示す図であり、図５（Ａ）は奇数フィー
ルドの波形を、図５（Ｂ）は偶数フィールドの波形を示
す。奇数フィールドでは、電極Ｙ１とＸ２に電圧Ｖｓを
印加し、Ｘ１とＹ２をグランドレベルとし、Ｘ１とＹ１
間及びＸ２とＹ２間で、すなわち奇数表示ラインで放電
を発生させる。この時、偶数表示ラインのＹ１とＸ２の
間の電位差はゼロであり、放電は発生しない。同様に、
偶数フィールドでは、電極Ｘ１とＹ２に電圧Ｖｓを印加
し、Ｙ１とＸ２をグランドレベルとし、Ｙ１とＸ２間及
びＹ２とＸ１間で、すなわち偶数表示ラインで放電を発
生させる。リセット期間やアドレス期間の駆動波形につ
いての説明は省略する。
【００１３】
【発明が解決しようとする課題】図３に示したような電
力回収回路では、電力の回収と印加を効率的に行うこと
が重要であり、高い電力回収率を実現することが望まれ
ている。高い電力回収率は、出力素子３１、３３、３７
及び４０のオン・オフのタイミングに影響される。図６
はこの影響を説明する図であり、図６（Ａ）はクランプ
のタイミングが早くなった場合を示し、図６（Ｂ）はク
ランプのタイミングが遅くなった場合を示す。
力回収回路では、電力の回収と印加を効率的に行うこと
が重要であり、高い電力回収率を実現することが望まれ
ている。高い電力回収率は、出力素子３１、３３、３７
及び４０のオン・オフのタイミングに影響される。図６
はこの影響を説明する図であり、図６（Ａ）はクランプ
のタイミングが早くなった場合を示し、図６（Ｂ）はク
ランプのタイミングが遅くなった場合を示す。
【００１４】前述のように、サステインパルスを印加す
る時には、出力素子４０がオンして容量３９に蓄積され
た電力を電極に供給し、電極の電位の上昇が終了する直
前に信号Ｖ３がＬになって出力素子４０がオフすると共
に信号Ｖ１がＨになって出力素子３１がオンし、電極の
電位をＶｓに固定（クランプ）する。ここで、図６
（Ａ）に示すように、出力素子４０がオフする前に出力
素子３１がオンすると、容量３９に蓄積された電力によ
り電極の電位を上昇させている途中に出力素子３１がオ
ンして電極を電圧Ｖｓの電源に接続するため、残りの分
は電源からの電力により上昇することになり、容量３９
に蓄積された電力の一部が無駄になる。同様に、サステ
インパルスを印加を終了する時にも、出力素子３７がオ
ンして容量３９に電力を回収している途中に出力素子３
３がオンすると、十分に電力を回収し終わらないうちに
グランドにクランプされ、電力の回収が不十分になる。
る時には、出力素子４０がオンして容量３９に蓄積され
た電力を電極に供給し、電極の電位の上昇が終了する直
前に信号Ｖ３がＬになって出力素子４０がオフすると共
に信号Ｖ１がＨになって出力素子３１がオンし、電極の
電位をＶｓに固定（クランプ）する。ここで、図６
（Ａ）に示すように、出力素子４０がオフする前に出力
素子３１がオンすると、容量３９に蓄積された電力によ
り電極の電位を上昇させている途中に出力素子３１がオ
ンして電極を電圧Ｖｓの電源に接続するため、残りの分
は電源からの電力により上昇することになり、容量３９
に蓄積された電力の一部が無駄になる。同様に、サステ
インパルスを印加を終了する時にも、出力素子３７がオ
ンして容量３９に電力を回収している途中に出力素子３
３がオンすると、十分に電力を回収し終わらないうちに
グランドにクランプされ、電力の回収が不十分になる。
【００１５】また、図６（Ｂ）に示すように、サステイ
ンパルスを印加する時に出力素子４０がオフしてから遅
れて出力素子３１がオンすると、容量３９に蓄積された
電力によりる電極の電位の上昇が終了し、逆に電極の電
位が低下始めてから出力素子３１がオンして電極を電圧
Ｖｓの電源にクランプするため、低下した電位を上昇さ
せる必要がありその分余計な電力が必要となる。同様
に、サステインパルスを印加を終了する時にも、出力素
子３７がオフしてから遅れて出力素子３３がオンする
と、一旦低下した電位が再び上昇し始めてからグランド
にクランプするため、上昇した電位を低下させる必要が
ありその分余計な電力が必要となる。
ンパルスを印加する時に出力素子４０がオフしてから遅
れて出力素子３１がオンすると、容量３９に蓄積された
電力によりる電極の電位の上昇が終了し、逆に電極の電
位が低下始めてから出力素子３１がオンして電極を電圧
Ｖｓの電源にクランプするため、低下した電位を上昇さ
せる必要がありその分余計な電力が必要となる。同様
に、サステインパルスを印加を終了する時にも、出力素
子３７がオフしてから遅れて出力素子３３がオンする
と、一旦低下した電位が再び上昇し始めてからグランド
にクランプするため、上昇した電位を低下させる必要が
ありその分余計な電力が必要となる。
【００１６】以上のように、サステイン回路の出力素子
３１、３３、３７及び４０がオン・オフするタイミング
がずれると電力回収率が低下し、消費電力が増加すると
いう問題を生じる。出力素子３１、３３、３７及び４０
がオン・オフするタイミングは、信号Ｖ１、Ｖ２、Ｖ３
及びＶ４の変化タイミングに、ドライブ回路３２、３
４、３８及び４１の遅延時間と出力素子３１、３３、３
７及び４０の遅延時間を加えたタイミングである。信号
Ｖ１、Ｖ２、Ｖ３及びＶ４の変化タイミングは、比較的
高精度に設定可能であるが、ドライブ回路３２、３４、
３８及び４１の遅延時間と出力素子３１、３３、３７及
び４０の遅延時間は、使用する素子の特性のばらつきに
応じてばらつく。そのため、ＰＤＰ装置毎に電力回収率
がばらつき、理想的な場合に比べて電力回収率が低下
し、消費電力が増加するという問題を生じる。
３１、３３、３７及び４０がオン・オフするタイミング
がずれると電力回収率が低下し、消費電力が増加すると
いう問題を生じる。出力素子３１、３３、３７及び４０
がオン・オフするタイミングは、信号Ｖ１、Ｖ２、Ｖ３
及びＶ４の変化タイミングに、ドライブ回路３２、３
４、３８及び４１の遅延時間と出力素子３１、３３、３
７及び４０の遅延時間を加えたタイミングである。信号
Ｖ１、Ｖ２、Ｖ３及びＶ４の変化タイミングは、比較的
高精度に設定可能であるが、ドライブ回路３２、３４、
３８及び４１の遅延時間と出力素子３１、３３、３７及
び４０の遅延時間は、使用する素子の特性のばらつきに
応じてばらつく。そのため、ＰＤＰ装置毎に電力回収率
がばらつき、理想的な場合に比べて電力回収率が低下
し、消費電力が増加するという問題を生じる。
【００１７】また、上記のように回路素子の遅延時間が
ばらついて、サステインパルスの形状やタイミングがず
れると、正常な動作が行えなくなる可能性が増加する。
通常、動作電圧Ｖｓの動作可能な最大値Ｖｓ（ｍａｘ）
と最小値Ｖｓ（ｍｉｎ）との差ΔＶｓを動作マージンと
呼ぶが、回路素子の遅延時間がばらついて、サステイン
パルスの形状やタイミングがずれると、動作マージンΔ
Ｖｓが低下する。これは装置の動作の安定性が低下する
ことを意味する。
ばらついて、サステインパルスの形状やタイミングがず
れると、正常な動作が行えなくなる可能性が増加する。
通常、動作電圧Ｖｓの動作可能な最大値Ｖｓ（ｍａｘ）
と最小値Ｖｓ（ｍｉｎ）との差ΔＶｓを動作マージンと
呼ぶが、回路素子の遅延時間がばらついて、サステイン
パルスの形状やタイミングがずれると、動作マージンΔ
Ｖｓが低下する。これは装置の動作の安定性が低下する
ことを意味する。
【００１８】また、ＡＬＩＳ方式では、同じ電圧が印加
される隣接する電極間では放電は生じないが、この印加
タイミングにずれが生じると、表示を行わない表示ライ
ンでも一時的に放電が発生し、アドレス期間に書き込ま
れた壁電荷が減少し、正常な表示が行われないという問
題を生じる場合がある。例えば、図５（Ａ）において、
電極Ｙ１にサステインパルスを印加してから遅延して電
極Ｘ２にサステインパルスが印加された場合、一時的に
電極Ｙ１はＨで電極Ｘ２はＬの状態が発生するので、電
極Ｙ１とＸ２の間で誤放電が発生する可能性がある。こ
のような誤放電は電極Ｘ２にサステインパルスが印加さ
れると停止するが、誤放電により電極Ｙ１及びＸ２の壁
電荷が減少し、正常な表示発光が行われなくなる場合が
ある。
される隣接する電極間では放電は生じないが、この印加
タイミングにずれが生じると、表示を行わない表示ライ
ンでも一時的に放電が発生し、アドレス期間に書き込ま
れた壁電荷が減少し、正常な表示が行われないという問
題を生じる場合がある。例えば、図５（Ａ）において、
電極Ｙ１にサステインパルスを印加してから遅延して電
極Ｘ２にサステインパルスが印加された場合、一時的に
電極Ｙ１はＨで電極Ｘ２はＬの状態が発生するので、電
極Ｙ１とＸ２の間で誤放電が発生する可能性がある。こ
のような誤放電は電極Ｘ２にサステインパルスが印加さ
れると停止するが、誤放電により電極Ｙ１及びＸ２の壁
電荷が減少し、正常な表示発光が行われなくなる場合が
ある。
【００１９】以上のように、サステイン回路の各回路素
子の遅延時間がばらつき、それに応じてサステインパル
スのオン・オフのタイミングのずれや形状のずれを生
じ、消費電力が増加したり、誤動作するという問題があ
った。本発明は、このような問題を解決するもので、サ
ステインパルスの立ち上り・立ち下りのタイミングのず
れや形状のずれのないサステイン回路の実現し、低消費
電力で誤動作しないＰＤＰ装置の実現を目的とする。
子の遅延時間がばらつき、それに応じてサステインパル
スのオン・オフのタイミングのずれや形状のずれを生
じ、消費電力が増加したり、誤動作するという問題があ
った。本発明は、このような問題を解決するもので、サ
ステインパルスの立ち上り・立ち下りのタイミングのず
れや形状のずれのないサステイン回路の実現し、低消費
電力で誤動作しないＰＤＰ装置の実現を目的とする。
【００２０】
【課題を解決するための手段】上記目的を実現するた
め、本発明のＰＤＰ装置は、サステイン回路にサステイ
ンパルスの変化エッジのタイミングを調整する位相調整
回路を設ける。位相調整回路を調整して、サステインパ
ルスの変化エッジのタイミングを最適な状態にすれば、
電力回収回路を効率よく動作させることができるので、
消費電力を低減できる。また、各サステイン回路から印
加されるサステインパルスの立ち上り・立ち下りのタイ
ミングが相互に最適な条件になるので、誤動作や誤放電
を生じなくなる。
め、本発明のＰＤＰ装置は、サステイン回路にサステイ
ンパルスの変化エッジのタイミングを調整する位相調整
回路を設ける。位相調整回路を調整して、サステインパ
ルスの変化エッジのタイミングを最適な状態にすれば、
電力回収回路を効率よく動作させることができるので、
消費電力を低減できる。また、各サステイン回路から印
加されるサステインパルスの立ち上り・立ち下りのタイ
ミングが相互に最適な条件になるので、誤動作や誤放電
を生じなくなる。
【００２１】本発明は、電力回収回路を有するサステイ
ン回路を備えるＰＤＰ装置や、ＡＬＩＳ方式のＰＤＰ装
置に適用すると、特に効果的である。なお、図３に示す
ような電力回収回路を有するサステイン回路の場合に
は、位相調整回路は、第３の出力素子がオンしてから第
１の出力素子がオンするまでの時間差、及び第４の出力
素子がオンしてから第２の出力素子がオンするまでの時
間差を調整可能であることが必要である。
ン回路を備えるＰＤＰ装置や、ＡＬＩＳ方式のＰＤＰ装
置に適用すると、特に効果的である。なお、図３に示す
ような電力回収回路を有するサステイン回路の場合に
は、位相調整回路は、第３の出力素子がオンしてから第
１の出力素子がオンするまでの時間差、及び第４の出力
素子がオンしてから第２の出力素子がオンするまでの時
間差を調整可能であることが必要である。
【００２２】また、図４に示したＡＬＩＳ方式の場合に
は、誤放電を防止するには、隣接する電極間に印加する
サステインパルスのタイミングが調整可能であればよ
く、第１Ｘサステイン回路の出力するサステインパルス
と、第１又は第２Ｙサステイン回路の出力するサステイ
ンパルスとの立ち上がりタイミング又は立ち下がりタイ
ミングの差、及び第２Ｘサステイン回路の出力するサス
テインパルスと、第１又は第２Ｙサステイン回路の出力
するサステインパルスとの立ち上がりタイミング又は立
ち下がりタイミングの差が所定値以下、例えば、±３０
ｎｓ以内になるように調整する。
は、誤放電を防止するには、隣接する電極間に印加する
サステインパルスのタイミングが調整可能であればよ
く、第１Ｘサステイン回路の出力するサステインパルス
と、第１又は第２Ｙサステイン回路の出力するサステイ
ンパルスとの立ち上がりタイミング又は立ち下がりタイ
ミングの差、及び第２Ｘサステイン回路の出力するサス
テインパルスと、第１又は第２Ｙサステイン回路の出力
するサステインパルスとの立ち上がりタイミング又は立
ち下がりタイミングの差が所定値以下、例えば、±３０
ｎｓ以内になるように調整する。
【００２３】位相調整回路による調整を、実際にＰＤＰ
に実装した状態で行えば、ＰＤＰの電極の実際の容量に
応じて最適な状態に設定できる。なお、サステイン回路
に使用する回路要素を遅延時間に応じて分類し、サステ
インパルスの変化エッジのタイミングが所定の誤差範囲
内に入るように、分類した回路素子の組み合わせを選択
し、選択した組合せの回路素子を装着するようにしても
よい。
に実装した状態で行えば、ＰＤＰの電極の実際の容量に
応じて最適な状態に設定できる。なお、サステイン回路
に使用する回路要素を遅延時間に応じて分類し、サステ
インパルスの変化エッジのタイミングが所定の誤差範囲
内に入るように、分類した回路素子の組み合わせを選択
し、選択した組合せの回路素子を装着するようにしても
よい。
【００２４】
【発明の実施の形態】以下、本発明をＡＬＩＳ方式のＰ
ＤＰ装置に適用した実施例を説明する。本発明の実施例
のＰＤＰ装置は、図４に示したような全体構成を有し、
第１及び第２Ｘサステイン回路１８−Ｏ、１８−Ｅと第
１及び第２Ｙサステイン回路１９−Ｏ、１９−Ｅは、図
７に示す構成を有する。図３の場合と同様に、信号Ｖ１
〜Ｖ４を発生する回路については図示していない。
ＤＰ装置に適用した実施例を説明する。本発明の実施例
のＰＤＰ装置は、図４に示したような全体構成を有し、
第１及び第２Ｘサステイン回路１８−Ｏ、１８−Ｅと第
１及び第２Ｙサステイン回路１９−Ｏ、１９−Ｅは、図
７に示す構成を有する。図３の場合と同様に、信号Ｖ１
〜Ｖ４を発生する回路については図示していない。
【００２５】実施例のサステイン回路は、図３に示した
構成とは、各ドライブ回路３２、３４、３８、４１の前
段に、第１位相調整回路５１〜第４位相調整回路５４が
設けられている点が異なる。たとえ、出力素子３１、３
３、３７、４０及びドライブ回路３２、３４、３８、４
１の遅延時間がばらついても、第１位相調整回路５１〜
第４位相調整回路５４における遅延量を調整することに
より、出力素子３１、３３、３７、４０のオン・オフす
るタイミングを、図８に示すように最適な状態にするこ
とが可能である。
構成とは、各ドライブ回路３２、３４、３８、４１の前
段に、第１位相調整回路５１〜第４位相調整回路５４が
設けられている点が異なる。たとえ、出力素子３１、３
３、３７、４０及びドライブ回路３２、３４、３８、４
１の遅延時間がばらついても、第１位相調整回路５１〜
第４位相調整回路５４における遅延量を調整することに
より、出力素子３１、３３、３７、４０のオン・オフす
るタイミングを、図８に示すように最適な状態にするこ
とが可能である。
【００２６】図９は、本発明による消費電力低減効果を
示す図である。図示のように、サステインパルス数に比
例してサステイン回路における消費電力が増加する。そ
の増加の比例係数は、電力回収回路を使用しない時には
もっとも大きく、図３に示したような電力回収回路を使
用することによりかなり小さくでき、本発明を使用する
ことにより更に小さくでき、消費電力を低減できる。
示す図である。図示のように、サステインパルス数に比
例してサステイン回路における消費電力が増加する。そ
の増加の比例係数は、電力回収回路を使用しない時には
もっとも大きく、図３に示したような電力回収回路を使
用することによりかなり小さくでき、本発明を使用する
ことにより更に小さくでき、消費電力を低減できる。
【００２７】図１０は、本発明による動作マージンの改
善効果を示す図である。動作マージンとしては、前述の
動作可能な電圧の最大値Ｖｓ（ｍａｘ）と最小値Ｖｓ
（ｍｉｎ）の差ΔＶｓを使用した。図示のように、放電
電流が増加するに従って動作マージンが低下するが、本
発明を適用すると、図３の構成に比べて動作マージンの
低下が小さい。
善効果を示す図である。動作マージンとしては、前述の
動作可能な電圧の最大値Ｖｓ（ｍａｘ）と最小値Ｖｓ
（ｍｉｎ）の差ΔＶｓを使用した。図示のように、放電
電流が増加するに従って動作マージンが低下するが、本
発明を適用すると、図３の構成に比べて動作マージンの
低下が小さい。
【００２８】次に、位相調整回路の回路構成について説
明する。位相調整回路は、信号の遅延時間を調整するも
ので、公知の各種の遅延回路が使用できる。図１１から
図１３は、位相調整回路の例を示す図である。図１１の
（Ａ）は、可変抵抗ＶＲと容量Ｃを組み合わせた遅延回
路であり、（Ｂ）は可変インダクタンスＶＬと容量Ｃを
組み合わせた遅延回路であり、（Ｃ）は粗調整用の可変
抵抗ＶＲ１と微調整用可変抵抗ＶＲ２と容量Ｃを組み合
わせた遅延回路であり、（Ｄ）は粗調整用の可変インダ
クタンスＶＬ１と微調整用可変インダクタンスＶＬ２と
容量Ｃを組み合わせた遅延回路であり、（Ｅ）はトリミ
ングにより抵抗値が調整可能な抵抗ＴＲと容量Ｃを組み
合わせた遅延回路であり、（Ｆ）はトリミングによりイ
ンダクタンス値が調整可能なインダクタンスＴＬと容量
Ｃを組み合わせた遅延回路であり、（Ｇ）は粗調整用の
トリミング抵抗ＴＲ１と微調整用トリミング抵抗ＴＲ２
と容量Ｃを組み合わせた遅延回路であり、（Ｈ）は粗調
整用のトリミングインダクタンスＶＬ１と微調整用トリ
ミングインダクタンスＶＬ２と容量Ｃを組み合わせた遅
延回路であり、図１２の（Ｉ）と（Ｊ）は（Ｇ）と
（Ｈ）の入力部と出力部にバッファ回路Ｂ１とＢ２を設
けた回路であり、（Ｋ）は抵抗アレイＲＡとスイッチア
レイＳＡを組み合わせて抵抗値を選択できるようにして
容量Ｃを組み合わせた回路であり、（Ｌ）はインダクタ
ンスアレイＬＡとスイッチアレイＳＡを組み合わせてイ
ンダクタンス値を選択できるようにして容量Ｃを組み合
わせた回路であり、図１３の（Ｍ）は位相制御信号によ
り抵抗値が外部から設定できる電子ボリュームＥＶＲと
容量Ｃを組み合わせた回路であり、（Ｎ）は位相制御信
号により遅延量が選択できるディレイラインＤＬを使用
した回路であり、（Ｏ）はドライブ回路Ｄの前に位相シ
フト回路ＰＳを設け、出力素子Ｔの実際の出力Ｖｏｕｔ
を出力電圧検出回路ＯＤで検出し、位相差検出回路ＰＤ
Ｄで入力信号Ｖｉｎと出力電圧検出回路ＯＤの検出結果
から位相差を求め、それに応じて位相シフト回路ＰＳの
遅延量を調整する回路であり、（Ｐ）は（Ｏ）の回路で
出力電圧検出回路ＯＤの代わりにドライブ回路Ｄの出力
を検出する駆動電圧検出回路ＤＤを設けた点が異なり、
出力素子Ｔの遅延時間は調整できない。なお、図示して
いないが、容量値が可変の可変容量Ｃを使用することも
可能である。
明する。位相調整回路は、信号の遅延時間を調整するも
ので、公知の各種の遅延回路が使用できる。図１１から
図１３は、位相調整回路の例を示す図である。図１１の
（Ａ）は、可変抵抗ＶＲと容量Ｃを組み合わせた遅延回
路であり、（Ｂ）は可変インダクタンスＶＬと容量Ｃを
組み合わせた遅延回路であり、（Ｃ）は粗調整用の可変
抵抗ＶＲ１と微調整用可変抵抗ＶＲ２と容量Ｃを組み合
わせた遅延回路であり、（Ｄ）は粗調整用の可変インダ
クタンスＶＬ１と微調整用可変インダクタンスＶＬ２と
容量Ｃを組み合わせた遅延回路であり、（Ｅ）はトリミ
ングにより抵抗値が調整可能な抵抗ＴＲと容量Ｃを組み
合わせた遅延回路であり、（Ｆ）はトリミングによりイ
ンダクタンス値が調整可能なインダクタンスＴＬと容量
Ｃを組み合わせた遅延回路であり、（Ｇ）は粗調整用の
トリミング抵抗ＴＲ１と微調整用トリミング抵抗ＴＲ２
と容量Ｃを組み合わせた遅延回路であり、（Ｈ）は粗調
整用のトリミングインダクタンスＶＬ１と微調整用トリ
ミングインダクタンスＶＬ２と容量Ｃを組み合わせた遅
延回路であり、図１２の（Ｉ）と（Ｊ）は（Ｇ）と
（Ｈ）の入力部と出力部にバッファ回路Ｂ１とＢ２を設
けた回路であり、（Ｋ）は抵抗アレイＲＡとスイッチア
レイＳＡを組み合わせて抵抗値を選択できるようにして
容量Ｃを組み合わせた回路であり、（Ｌ）はインダクタ
ンスアレイＬＡとスイッチアレイＳＡを組み合わせてイ
ンダクタンス値を選択できるようにして容量Ｃを組み合
わせた回路であり、図１３の（Ｍ）は位相制御信号によ
り抵抗値が外部から設定できる電子ボリュームＥＶＲと
容量Ｃを組み合わせた回路であり、（Ｎ）は位相制御信
号により遅延量が選択できるディレイラインＤＬを使用
した回路であり、（Ｏ）はドライブ回路Ｄの前に位相シ
フト回路ＰＳを設け、出力素子Ｔの実際の出力Ｖｏｕｔ
を出力電圧検出回路ＯＤで検出し、位相差検出回路ＰＤ
Ｄで入力信号Ｖｉｎと出力電圧検出回路ＯＤの検出結果
から位相差を求め、それに応じて位相シフト回路ＰＳの
遅延量を調整する回路であり、（Ｐ）は（Ｏ）の回路で
出力電圧検出回路ＯＤの代わりにドライブ回路Ｄの出力
を検出する駆動電圧検出回路ＤＤを設けた点が異なり、
出力素子Ｔの遅延時間は調整できない。なお、図示して
いないが、容量値が可変の可変容量Ｃを使用することも
可能である。
【００２９】次に、実施例において、各サステイン回路
の各位相調整回路をどのように調整して設定するかにつ
いて説明する。図１４は、位相調整回路の設定処理を示
すフローチャートである。ステップ１０１では出力素子
の遅延時間を測定し、ステップ１０２では前記の出力素
子を組み合わせて使用するドライブ（駆動）回路の遅延
時間を測定し、ステップ１０３では所定の遅延時間から
上記の２つの遅延時間を減算して組み合わせて使用する
位相調整回路の遅延時間を算出し、ステップ１０４では
算出した遅延時間に基づいて組み合わせて使用する位相
調整回路の遅延時間を設定する。このような処理をすべ
ての組について行う。以上の処理により、各出力素子は
所定のタイミングでオン・オフすることになる。従っ
て、消費電力は最大限に低減され、誤動作や誤放電も発
生しなくなる。
の各位相調整回路をどのように調整して設定するかにつ
いて説明する。図１４は、位相調整回路の設定処理を示
すフローチャートである。ステップ１０１では出力素子
の遅延時間を測定し、ステップ１０２では前記の出力素
子を組み合わせて使用するドライブ（駆動）回路の遅延
時間を測定し、ステップ１０３では所定の遅延時間から
上記の２つの遅延時間を減算して組み合わせて使用する
位相調整回路の遅延時間を算出し、ステップ１０４では
算出した遅延時間に基づいて組み合わせて使用する位相
調整回路の遅延時間を設定する。このような処理をすべ
ての組について行う。以上の処理により、各出力素子は
所定のタイミングでオン・オフすることになる。従っ
て、消費電力は最大限に低減され、誤動作や誤放電も発
生しなくなる。
【００３０】図１４の処理は、出力素子及びドライブ回
路の遅延時間のばらつきを補正する処理であり、サステ
イン回路をＰＤＰ装置に装着する前に行う処理である。
しかし、ＰＤＰの電極間の容量も製造によりばらつき、
それにより電力回収回路の共振回路の時定数なども変化
するので、ＰＤＰに応じてサステインパルスのタイミン
グを最適な状態に設定するのが望ましい。図１５は、サ
ステイン回路で駆動するＰＤＰのばらつきを含めて位相
調整回路の遅延時間を最適値に設定する処理を示すフロ
ーチャートである。
路の遅延時間のばらつきを補正する処理であり、サステ
イン回路をＰＤＰ装置に装着する前に行う処理である。
しかし、ＰＤＰの電極間の容量も製造によりばらつき、
それにより電力回収回路の共振回路の時定数なども変化
するので、ＰＤＰに応じてサステインパルスのタイミン
グを最適な状態に設定するのが望ましい。図１５は、サ
ステイン回路で駆動するＰＤＰのばらつきを含めて位相
調整回路の遅延時間を最適値に設定する処理を示すフロ
ーチャートである。
【００３１】ステップ１１１では、サステイン回路をＰ
ＤＰを含む装置に装着して組み立てる。なお、完全に組
み立てる必要はなく、動作状態になればよい。ステップ
１１２では、第１Ｘサステイン回路１８−Ｏ、第２Ｘサ
ステイン回路１８−Ｅ、第１Ｙサステイン回路１９−
Ｏ、第２Ｙサステイン回路１８−Ｅのいずれを調整対象
とするかを選択する。ステップ１１３では、選択した回
路のどの組、具体的には第１〜第４位相調整回路５１〜
５４のいずれを調整対象とするか選択する。ステップ１
１４では、ＰＤＰの選択した組に関係する駆動波形を測
定し、ステップ１１５で所定の基準信号に対して許容範
囲内であるかを判定し、範囲外であればステップ１１６
で位相調整回路を調整して、許容範囲内になるようにス
テップ１１４から１１６を繰り返す。
ＤＰを含む装置に装着して組み立てる。なお、完全に組
み立てる必要はなく、動作状態になればよい。ステップ
１１２では、第１Ｘサステイン回路１８−Ｏ、第２Ｘサ
ステイン回路１８−Ｅ、第１Ｙサステイン回路１９−
Ｏ、第２Ｙサステイン回路１８−Ｅのいずれを調整対象
とするかを選択する。ステップ１１３では、選択した回
路のどの組、具体的には第１〜第４位相調整回路５１〜
５４のいずれを調整対象とするか選択する。ステップ１
１４では、ＰＤＰの選択した組に関係する駆動波形を測
定し、ステップ１１５で所定の基準信号に対して許容範
囲内であるかを判定し、範囲外であればステップ１１６
で位相調整回路を調整して、許容範囲内になるようにス
テップ１１４から１１６を繰り返す。
【００３２】ステップ１１７ではすべての組について上
記の処理が終了したかを判定し、残っている組があれば
ステップ１１８で調整対象の組を変更してステップ１１
４に戻る。以上のようにして、調整対象の回路の４つの
位相調整回路の調整が終了し、その回路の出力するサス
テインパルスは所定のタイミングでオン・オフする。更
に、ステップ１１９ではすべての回路について上記の処
理が終了したかを判定し、残っている回路があればステ
ップ１２０で調整対象の回路を変更してステップ１１４
に戻る。以上のようにして、すべての回路の調整が終了
する。
記の処理が終了したかを判定し、残っている組があれば
ステップ１１８で調整対象の組を変更してステップ１１
４に戻る。以上のようにして、調整対象の回路の４つの
位相調整回路の調整が終了し、その回路の出力するサス
テインパルスは所定のタイミングでオン・オフする。更
に、ステップ１１９ではすべての回路について上記の処
理が終了したかを判定し、残っている回路があればステ
ップ１２０で調整対象の回路を変更してステップ１１４
に戻る。以上のようにして、すべての回路の調整が終了
する。
【００３３】上記の実施例では、位相調整回路を設けた
が、サステイン回路に使用する回路要素の遅延時間を測
定し、合計の遅延時間が許容範囲内になるような組合
せ、具体的には出力素子とドライブ回路の遅延時間の合
計が所定値に対して許容範囲内になるような組合せを選
択してＰＤＰ装置に装着するようにしても、サステイン
パルスのタイミングを最適にできる。図１６は、そのた
めの製造工程における処理を示すフローチャートであ
る。
が、サステイン回路に使用する回路要素の遅延時間を測
定し、合計の遅延時間が許容範囲内になるような組合
せ、具体的には出力素子とドライブ回路の遅延時間の合
計が所定値に対して許容範囲内になるような組合せを選
択してＰＤＰ装置に装着するようにしても、サステイン
パルスのタイミングを最適にできる。図１６は、そのた
めの製造工程における処理を示すフローチャートであ
る。
【００３４】ステップ１３１では出力素子の遅延時間を
測定し、ステップ１３２で遅延時間に応じて分類する。
これらの処理と並行して、ステップ１３３ではドライブ
回路の遅延時間を測定し、ステップ１３４で遅延時間に
応じて分類する。以上の処理により、出力素子とドライ
ブ回路が遅延時間に応じてグループに分類される。ステ
ップ１３５では、合計の遅延時間が同じになる組合せを
作る。ここで、例えば、ＡＬＩＳ方式であれば、１つの
ＰＤＰ装置には４つのサステイン回路があり、各サステ
イン回路は４つの出力素子とドライブ回路の組がある。
すなわち、１つのＰＤＰ装置で、１６組の出力素子とド
ライブ回路の組があるので、遅延時間の合計が同じ組を
１６組選択する。ステップ１３６でその組合せの出力素
子とドライブ回路を装着する。
測定し、ステップ１３２で遅延時間に応じて分類する。
これらの処理と並行して、ステップ１３３ではドライブ
回路の遅延時間を測定し、ステップ１３４で遅延時間に
応じて分類する。以上の処理により、出力素子とドライ
ブ回路が遅延時間に応じてグループに分類される。ステ
ップ１３５では、合計の遅延時間が同じになる組合せを
作る。ここで、例えば、ＡＬＩＳ方式であれば、１つの
ＰＤＰ装置には４つのサステイン回路があり、各サステ
イン回路は４つの出力素子とドライブ回路の組がある。
すなわち、１つのＰＤＰ装置で、１６組の出力素子とド
ライブ回路の組があるので、遅延時間の合計が同じ組を
１６組選択する。ステップ１３６でその組合せの出力素
子とドライブ回路を装着する。
【００３５】以上の処理では、１つのＰＤＰ装置内のサ
ステイン回路の１６組の出力素子とドライブ回路の組は
すべて同じ遅延時間になるように選択されるが、電力回
収率を向上させるためであれば、サステイン回路毎に、
出力素子３１と４０のオン・オフタイミングと出力素子
３３と３７のオン・オフタイミングが所定の関係にあれ
ばよい。図１７は、そのような場合の製造工程における
処理を示すフローチャートである。
ステイン回路の１６組の出力素子とドライブ回路の組は
すべて同じ遅延時間になるように選択されるが、電力回
収率を向上させるためであれば、サステイン回路毎に、
出力素子３１と４０のオン・オフタイミングと出力素子
３３と３７のオン・オフタイミングが所定の関係にあれ
ばよい。図１７は、そのような場合の製造工程における
処理を示すフローチャートである。
【００３６】図１６のステップ１３１〜１３４を行った
後、ステップ１４１では合計遅延時間が等しい２組の出
力素子とドライブ回路を選択して、第１の出力素子３１
と第１のドライブ回路３２及び第３の出力素子４０と第
３のドライブ回路５３として装着し、ステップ１４２で
は合計遅延時間が等しい２組の出力素子とドライブ回路
を選択して、第２の出力素子３３と第１のドライブ回路
３４及び第４の出力素子３７と第４のドライブ回路５４
として装着する。
後、ステップ１４１では合計遅延時間が等しい２組の出
力素子とドライブ回路を選択して、第１の出力素子３１
と第１のドライブ回路３２及び第３の出力素子４０と第
３のドライブ回路５３として装着し、ステップ１４２で
は合計遅延時間が等しい２組の出力素子とドライブ回路
を選択して、第２の出力素子３３と第１のドライブ回路
３４及び第４の出力素子３７と第４のドライブ回路５４
として装着する。
【００３７】また、ＡＬＩＳ方式で誤放電を防止するた
めには、隣接する電極にサステインパルスを印加する時
にオン・オフのタイミング差が生じないことが必要であ
る。そのため、第１Ｘサステイン回路から出力されて奇
数番目のＸ電極に印加されるサステインパルスと、第１
及び第２Ｙサステイン回路から出力されて奇数番目及び
偶数番目のＹ電極に印加されるサステインパルスの間に
タイミングの差がなく、第２Ｘサステイン回路から出力
されて偶数番目のＸ電極に印加されるサステインパルス
と、第１及び第２Ｙサステイン回路から出力されて奇数
番目及び偶数番目のＹ電極に印加されるサステインパル
スの間にタイミングの差がないことが必要である。これ
は結局のところ、すべてのサステインパルスにタイミン
グ差がないことを意味する。なお、ＡＬＩＳ方式のＰＤ
Ｐ装置で、誤放電を生じないタイミング差を調べたとこ
ろでは、隣接する電極に印加するサステインパルスが±
３０ｎｓのずれであれば誤放電の発生は低かった。
めには、隣接する電極にサステインパルスを印加する時
にオン・オフのタイミング差が生じないことが必要であ
る。そのため、第１Ｘサステイン回路から出力されて奇
数番目のＸ電極に印加されるサステインパルスと、第１
及び第２Ｙサステイン回路から出力されて奇数番目及び
偶数番目のＹ電極に印加されるサステインパルスの間に
タイミングの差がなく、第２Ｘサステイン回路から出力
されて偶数番目のＸ電極に印加されるサステインパルス
と、第１及び第２Ｙサステイン回路から出力されて奇数
番目及び偶数番目のＹ電極に印加されるサステインパル
スの間にタイミングの差がないことが必要である。これ
は結局のところ、すべてのサステインパルスにタイミン
グ差がないことを意味する。なお、ＡＬＩＳ方式のＰＤ
Ｐ装置で、誤放電を生じないタイミング差を調べたとこ
ろでは、隣接する電極に印加するサステインパルスが±
３０ｎｓのずれであれば誤放電の発生は低かった。
【００３８】回路要素の遅延時間を測定して組み合わせ
る場合でも、装着するＰＤＰの容量などのばらつきを考
慮することが望ましい。図１８は、そのような場合の製
造工程における処理を示すフローチャートである。ステ
ップ１５１でサステイン回路が駆動するＰＤＰの容量を
測定し、そこに装着するサステイン回路の最適遅延時間
を算出する。ステップ１５２では、分類した出力素子と
ドライブ回路から最適遅延時間になる組み合わせを選択
し、ステップ１５３で装着する。
る場合でも、装着するＰＤＰの容量などのばらつきを考
慮することが望ましい。図１８は、そのような場合の製
造工程における処理を示すフローチャートである。ステ
ップ１５１でサステイン回路が駆動するＰＤＰの容量を
測定し、そこに装着するサステイン回路の最適遅延時間
を算出する。ステップ１５２では、分類した出力素子と
ドライブ回路から最適遅延時間になる組み合わせを選択
し、ステップ１５３で装着する。
【００３９】以上、本発明の実施例を説明したが、サス
テインパルスの遅延に関係する回路素子が他にもある場
合には、それらの遅延時間も考慮するのはいうまでもな
い。
テインパルスの遅延に関係する回路素子が他にもある場
合には、それらの遅延時間も考慮するのはいうまでもな
い。
【００４０】
【発明の効果】以上説明したように、本発明によれば、
サステイン回路におけるドライブ回路の遅延量のばらつ
き及び出力素子の遅延量のばらつきによるサステインパ
ルスのオン・オフタイミング、電力回収回路の出力素子
のオン・オフタイミングが最適な状態に設定できるの
で、電力回収率のＰＤＰ装置毎のばらつきを低減して、
平均して消費電力を低減でき、ＰＤＰの動作マージンの
ばらつきも向上し、ＡＬＩＳ方式であれば誤放電発生の
可能性を低減できる。
サステイン回路におけるドライブ回路の遅延量のばらつ
き及び出力素子の遅延量のばらつきによるサステインパ
ルスのオン・オフタイミング、電力回収回路の出力素子
のオン・オフタイミングが最適な状態に設定できるの
で、電力回収率のＰＤＰ装置毎のばらつきを低減して、
平均して消費電力を低減でき、ＰＤＰの動作マージンの
ばらつきも向上し、ＡＬＩＳ方式であれば誤放電発生の
可能性を低減できる。
【図１】ＰＤＰ装置の全体構成を示すブロック図であ
る。
る。
【図２】ＰＤＰ装置の駆動波形を示すタイムチャートで
ある。
ある。
【図３】電力回収回路を設けたサステイン回路の構成例
を示す図である。
を示す図である。
【図４】ＡＬＩＳ方式のＰＤＰ装置の全体構成を示すブ
ロック図である。
ロック図である。
【図５】ＡＬＩＳ方式の維持放電期間の駆動波形を示す
タイムチャートである。
タイムチャートである。
【図６】電力回収回路でのタイミングずれの影響を示す
タイムチャートである。
タイムチャートである。
【図７】本発明の実施例のサステイン回路の構成を示す
図である。
図である。
【図８】実施例のサステイン回路の動作を示すタイムチ
ャートである。
ャートである。
【図９】本発明による消費電力低減効果を示す図であ
る。
る。
【図１０】本発明によるＡＬＩＳ方式の動作マージンの
向上効果を示す図である。
向上効果を示す図である。
【図１１】実施例の位相調整回路の例を示す図である。
【図１２】実施例の位相調整回路の例を示す図である。
【図１３】実施例の位相調整回路の例を示す図である。
【図１４】位相調整回路の設定処理を示すフローチャー
トである。
トである。
【図１５】位相調整回路でＰＤＰのばらつきを含めて調
整する時の設定処理を示すフローチャートである。
整する時の設定処理を示すフローチャートである。
【図１６】遅延時間に応じて分類したサステイン回路の
回路要素を組み合わせる製造方法を示すフローチャート
である。
回路要素を組み合わせる製造方法を示すフローチャート
である。
【図１７】電力回収率の向上のみを目的とした場合の製
造方法を示すフローチャートである。
造方法を示すフローチャートである。
【図１８】ＰＤＰのばらつきを含めて考慮する場合の製
造方法を示すフローチャートである。
造方法を示すフローチャートである。
１０…ＰＤＰ １１…第１の電極（Ｘ電極） １１−Ｏ…奇数Ｘ電極 １１−Ｅ…偶数Ｘ電極 １２…第２の電極（Ｙ電極） １２−Ｏ…奇数Ｙ電極 １２−Ｅ…偶数Ｙ電極 １３…アドレス電極 １８−Ｏ…第１Ｘサステインパルス発生回路 １８−Ｅ…第２Ｘサステインパルス発生回路 １９−Ｏ…第１Ｙサステインパルス発生回路 １９−Ｅ…第２Ｙサステインパルス発生回路
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１２年７月１８日（２０００．７．１
８）
８）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正内容】
【０００１】
【発明の属する技術分野】本発明は、プラズマディスプ
レイ装置及びその製造方法に関し、特に消費電力を低減
するためにサステイン回路に電力回収回路を有するプラ
ズマディスプレイ装置、及び複数の第１及び第２の電極
を隣接して配置し、すべての電極間で表示ラインを形成
するＡＬＩＳ方式のプラズマディスプレイパネルの駆動
方法及びプラズマディスプレイ装置に関する。
レイ装置及びその製造方法に関し、特に消費電力を低減
するためにサステイン回路に電力回収回路を有するプラ
ズマディスプレイ装置、及び複数の第１及び第２の電極
を隣接して配置し、すべての電極間で表示ラインを形成
するＡＬＩＳ方式のプラズマディスプレイパネルの駆動
方法及びプラズマディスプレイ装置に関する。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正内容】
【０００９】一方、ＰＤＰ装置では高精細化が求められ
ており、特許第２８０１８９３号はすべての表示電極間
で表示のための発光を行う方式を開示している。この方
式はＡＬＩＳ方式と呼ばれるので、ここでもこの語を使
用する。ＡＬＩＳ方式の詳細な構成は特許第２８０１８
９３号に開示されており、ここでは本発明に関係する点
についてのみ簡単に説明する。
ており、特許第２８０１８９３号はすべての表示電極間
で表示のための発光を行う方式を開示している。この方
式はＡＬＩＳ方式と呼ばれるので、ここでもこの語を使
用する。ＡＬＩＳ方式の詳細な構成は特許第２８０１８
９３号に開示されており、ここでは本発明に関係する点
についてのみ簡単に説明する。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/20 ６２４ Ｇ０９Ｇ 3/28 Ｅ (72)発明者 石渡 健司 神奈川県川崎市高津区坂戸３丁目２番１号 富士通日立プラズマディスプレイ株式会 社内 (72)発明者 桑原 武 神奈川県川崎市高津区坂戸３丁目２番１号 富士通日立プラズマディスプレイ株式会 社内 (72)発明者 金澤 義一 神奈川県川崎市高津区坂戸３丁目２番１号 富士通日立プラズマディスプレイ株式会 社内 (72)発明者 木村 賢嗣 神奈川県川崎市高津区坂戸３丁目２番１号 富士通日立プラズマディスプレイ株式会 社内 (72)発明者 大貫 英則 神奈川県川崎市高津区坂戸３丁目２番１号 富士通日立プラズマディスプレイ株式会 社内 (72)発明者 大野 泰三 宮崎県東諸県郡国富町大字田尻1815番地の １ 九州エフエイチピー株式会社内 Ｆターム(参考） 5C080 AA05 BB05 DD26 HH02 HH04 HH05 JJ02 JJ03 JJ04 JJ05 JJ07
Claims (10)
- 【請求項１】 隣接して交互に配置された第１の電極及
び第２の電極と、該第１の電極及び第２の電極の伸びる
方向と直交する方向に伸びるアドレス電極とを有するプ
ラズマディスプレイパネルと、前記第１の電極にサステ
インパルスを供給するＸサステイン回路と、前記第２の
電極にサステインパルスを供給するＹサステイン回路と
を備えるプラズマディスプレイ装置において、 前記Ｘサステイン回路と前記Ｙサステイン回路は、前記
サステインパルスの変化エッジのタイミングを調整する
位相調整回路を備えることを特徴とするプラズマディス
プレイ装置。 - 【請求項２】 請求項１に記載のプラズマディスプレイ
装置であって、 前記Ｘサステイン回路と前記Ｙサステイン回路は、前記
プラズマディスプレイパネルの表示容量との間で形成さ
れる共振回路を有し、前記サステインパルスの印加を解
除する時のエネルギを回収して前記サステインパルスの
次の印加時に使用する電力回収回路を備えるプラズマデ
ィスプレイ装置。 - 【請求項３】 請求項２に記載のプラズマディスプレイ
装置であって、 前記Ｘサステイン回路と前記Ｙサステイン回路は、 前記サステインパルスを供給する経路と高電位電源線及
び低電位電源線との間に接続された第１及び第２の出力
素子と、 前記経路と前記電力回収回路の接続状態を、前記電力回
収回路から前記経路に電力を供給する状態に切り換える
第３の出力素子と、前記経路から前記電力回収回路に電
力を回収する状態に切り換える第４の出力素子と、 前記第１乃至第４の出力素子を駆動する第１乃至第４ド
ライブ回路とを備え、 前記位相調整回路は、前記第３の出力素子がオンしてか
ら前記第１の出力素子がオンするまでの時間差、及び前
記第４の出力素子がオンしてから前記第２の出力素子が
オンするまでの時間差を調整可能であるプラズマディス
プレイ装置。 - 【請求項４】 請求項３に記載のプラズマディスプレイ
装置であって、 前記位相調整回路は、前記第１乃至第４ドライブ回路の
前段にそれぞれ設けた第１乃至第４の位相調整回路を備
えるプラズマディスプレイ装置。 - 【請求項５】 請求項１又は２に記載のプラズマディス
プレイ装置であって、 前記プラズマディスプレイパネルは、前記第２の電極の
一方に隣接する前記第１の電極とで第１の表示ラインを
形成し、前記第２の電極の他方に隣接する前記第１の電
極とで第２の表示ラインを形成し、１画面の表示フィー
ルドを複数のサブフィールドで構成し、表示を行うサブ
フィールドを組み合わせることにより階調表示を行い、 前記Ｘサステイン回路は、前記第１の電極の奇数番目の
電極に前記サステインパルスを供給する第１Ｘサステイ
ン回路と、偶数番目の電極に前記サステインパルスを供
給する第２Ｘサステイン回路とを備え、 前記Ｙサステイン回路は、前記第２の電極の奇数番目の
電極に前記サステインパルスを供給する第１Ｙサステイ
ン回路と、偶数番目の電極に前記サステインパルスを供
給する第２Ｙサステイン回路とを備えるプラズマディス
プレイ装置。 - 【請求項６】 請求項５に記載のプラズマディスプレイ
装置であって、 前記第１及び第２Ｘサステイン回路と、前記第１及び第
２Ｙサステイン回路は、それぞれ前記位相調整回路を備
え、 前記第１Ｘサステイン回路の出力するサステインパルス
と、前記第１又は第２Ｙサステイン回路の出力するサス
テインパルスとの立ち上がりタイミング又は立ち下がり
タイミングの差、及び前記第２Ｘサステイン回路の出力
するサステインパルスと、前記第１又は第２Ｙサステイ
ン回路の出力するサステインパルスとの立ち上がりタイ
ミング又は立ち下がりタイミングの差が所定値以下にな
るように調整されているプラズマディスプレイ装置。 - 【請求項７】 請求項６に記載のプラズマディスプレイ
装置であって、 前記所定値は±３０ｎｓであるプラズマディスプレイ装
置。 - 【請求項８】 請求項１から７のいずれか１項に記載の
プラズマディスプレイ装置であって、 前記位相調整回路は、前記プラズマディスプレイパネル
の前記第１又は第２の電極に前記サステインパルスを印
加した時の波形を観察して設定されるプラズマディスプ
レイ装置。 - 【請求項９】 隣接して交互に配置された第１の電極及
び第２の電極と、該第１の電極及び第２の電極の伸びる
方向と直交する方向に伸びるアドレス電極とを有するプ
ラズマディスプレイパネルと、前記第１の電極にサステ
インパルスを供給するＸサステイン回路と、前記第２の
電極にサステインパルスを供給するＹサステイン回路と
を備えるプラズマディスプレイ装置の製造方法におい
て、 前記Ｘサステイン回路と前記Ｙサステイン回路を構成す
る回路素子の信号に対する遅延時間を測定し、該遅延時
間に応じて分類し、 前記サステインパルスの変化エッジのタイミングが所定
の誤差範囲内に入るように、分類した回路素子の組み合
わせを選択し、 選択した組合せの回路素子を装着することを特徴とする
プラズマディスプレイ装置の製造方法。 - 【請求項１０】 請求項９に記載のプラズマディスプレ
イ装置の製造方法であって、 前記プラズマディスプレイパネルは、前記第２の電極の
一方に隣接する前記第１の電極とで第１の表示ラインを
形成し、前記第２の電極の他方に隣接する前記第１の電
極とで第２の表示ラインを形成し、１画面の表示フィー
ルドを複数のサブフィールドで構成し、表示を行うサブ
フィールドを組み合わせることにより階調表示を行い、
前記Ｘサステイン回路は、前記第１の電極の奇数番目の
電極に前記サステインパルスを供給する第１Ｘサステイ
ン回路と、偶数番目の電極に前記サステインパルスを供
給する第２Ｘサステイン回路とを備え、前記Ｙサステイ
ン回路は、前記第２の電極の奇数番目の電極に前記サス
テインパルスを供給する第１Ｙサステイン回路と、偶数
番目の電極に前記サステインパルスを供給する第２Ｙサ
ステイン回路とを備え、 回路素子の組み合わせを選択する時には、前記第１Ｘサ
ステイン回路の出力するサステインパルスと、前記第１
又は第２Ｙサステイン回路の出力するサステインパルス
との立ち上がりタイミング又は立ち下がりタイミングの
差、及び前記第２Ｘサステイン回路の出力するサステイ
ンパルスと、前記第１又は第２Ｙサステイン回路の出力
するサステインパルスとの立ち上がりタイミング又は立
ち下がりタイミングの差が所定値以下になるように、前
記第１及び第２Ｘサステイン回路と前記第１及び第２Ｙ
サステイン回路の回路素子を選択するプラズマディスプ
レイ装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000092131A JP3644867B2 (ja) | 2000-03-29 | 2000-03-29 | プラズマディスプレイ装置及びその製造方法 |
| US09/702,889 US7224329B1 (en) | 2000-03-29 | 2000-11-01 | Plasma display apparatus and manufacturing method |
| TW089123304A TW580676B (en) | 2000-03-29 | 2000-11-04 | Plasma display apparatus and manufacturing method |
| EP00309848A EP1139323A3 (en) | 2000-03-29 | 2000-11-06 | Plasma display apparatus and manufacturing method |
| KR1020000070074A KR100712023B1 (ko) | 2000-03-29 | 2000-11-23 | 플라즈마 디스플레이 장치 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000092131A JP3644867B2 (ja) | 2000-03-29 | 2000-03-29 | プラズマディスプレイ装置及びその製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004000248A Division JP2004157553A (ja) | 2004-01-05 | 2004-01-05 | プラズマディスプレイ装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001282181A true JP2001282181A (ja) | 2001-10-12 |
| JP3644867B2 JP3644867B2 (ja) | 2005-05-11 |
Family
ID=18607509
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000092131A Expired - Fee Related JP3644867B2 (ja) | 2000-03-29 | 2000-03-29 | プラズマディスプレイ装置及びその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US7224329B1 (ja) |
| EP (1) | EP1139323A3 (ja) |
| JP (1) | JP3644867B2 (ja) |
| KR (1) | KR100712023B1 (ja) |
| TW (1) | TW580676B (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6781322B2 (en) | 2002-05-16 | 2004-08-24 | Fujitsu Hitachi Plasma Display Limited | Capacitive load drive circuit and plasma display apparatus |
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| KR100704815B1 (ko) | 2004-06-28 | 2007-04-09 | 후지츠 히다찌 플라즈마 디스플레이 리미티드 | 반도체 집적 회로, 구동 회로 및 플라즈마 디스플레이 장치 |
| US7211963B2 (en) | 2004-05-18 | 2007-05-01 | Fujitsu Hitachi Plasma Display Limited | Capacitive load driving circuit for driving capacitive loads such as pixels in plasma display panel, and plasma display apparatus |
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| JP2011005776A (ja) * | 2009-06-26 | 2011-01-13 | Seiko Epson Corp | 液体噴射装置及び液体噴射型印刷装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP3644867B2 (ja) * | 2000-03-29 | 2005-05-11 | 富士通日立プラズマディスプレイ株式会社 | プラズマディスプレイ装置及びその製造方法 |
| JP2002215087A (ja) * | 2001-01-19 | 2002-07-31 | Fujitsu Hitachi Plasma Display Ltd | プラズマディスプレイ装置およびその制御方法 |
| JP4031971B2 (ja) | 2001-12-27 | 2008-01-09 | 富士通日立プラズマディスプレイ株式会社 | パワーモジュール |
| JP4268390B2 (ja) | 2002-02-28 | 2009-05-27 | パイオニア株式会社 | 表示パネルの駆動装置 |
| JP2003280574A (ja) * | 2002-03-26 | 2003-10-02 | Fujitsu Hitachi Plasma Display Ltd | 容量性負荷駆動回路及びプラズマディスプレイ装置 |
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| JP2006017990A (ja) | 2004-07-01 | 2006-01-19 | Fujitsu Hitachi Plasma Display Ltd | 表示装置の動回路及びプラズマディスプレイ装置 |
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| WO2010102125A2 (en) * | 2009-03-05 | 2010-09-10 | Applied Materials, Inc. | Inductively coupled plasma reactor having rf phase control and methods of use thereof |
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| JPH04181809A (ja) | 1990-07-23 | 1992-06-29 | Fuji Electric Co Ltd | 集積回路装置の負荷駆動回路 |
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-
2000
- 2000-03-29 JP JP2000092131A patent/JP3644867B2/ja not_active Expired - Fee Related
- 2000-11-01 US US09/702,889 patent/US7224329B1/en not_active Expired - Fee Related
- 2000-11-04 TW TW089123304A patent/TW580676B/zh not_active IP Right Cessation
- 2000-11-06 EP EP00309848A patent/EP1139323A3/en not_active Withdrawn
- 2000-11-23 KR KR1020000070074A patent/KR100712023B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2011005776A (ja) * | 2009-06-26 | 2011-01-13 | Seiko Epson Corp | 液体噴射装置及び液体噴射型印刷装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100712023B1 (ko) | 2007-05-02 |
| EP1139323A3 (en) | 2003-09-10 |
| JP3644867B2 (ja) | 2005-05-11 |
| KR20010093628A (ko) | 2001-10-29 |
| US7224329B1 (en) | 2007-05-29 |
| EP1139323A2 (en) | 2001-10-04 |
| TW580676B (en) | 2004-03-21 |
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| US20090102754A1 (en) | Plasma display device and method thereof | |
| EP1783731A2 (en) | Plasma display device, driving apparatus and driving method thereof | |
| US20070091017A1 (en) | Plasma display driving method and apparatus |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040706 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040901 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041019 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041129 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050104 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050201 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080210 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090210 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090210 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100210 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100210 Year of fee payment: 5 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100210 Year of fee payment: 5 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100210 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110210 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120210 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120210 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130210 Year of fee payment: 8 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130210 Year of fee payment: 8 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130210 Year of fee payment: 8 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| LAPS | Cancellation because of no payment of annual fees |