JP2006017990A - 表示装置の動回路及びプラズマディスプレイ装置 - Google Patents
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 12
- 229920005591 polysilicon Polymers 0.000 claims description 12
- 230000002265 prevention Effects 0.000 claims description 2
- 230000004044 response Effects 0.000 claims description 2
- 239000004065 semiconductor Substances 0.000 claims description 2
- 230000007257 malfunction Effects 0.000 abstract description 17
- 230000003071 parasitic effect Effects 0.000 description 24
- 239000003990 capacitor Substances 0.000 description 23
- 238000010586 diagram Methods 0.000 description 12
- 238000009792 diffusion process Methods 0.000 description 11
- 101150110971 CIN7 gene Proteins 0.000 description 9
- 101150110298 INV1 gene Proteins 0.000 description 9
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 description 9
- 230000003111 delayed effect Effects 0.000 description 6
- 101100286980 Daucus carota INV2 gene Proteins 0.000 description 5
- 101100397045 Xenopus laevis invs-b gene Proteins 0.000 description 5
- 230000000630 rising effect Effects 0.000 description 5
- 239000000758 substrate Substances 0.000 description 5
- 101150114988 invA gene Proteins 0.000 description 4
- 230000006378 damage Effects 0.000 description 3
- 101100452676 Arabidopsis thaliana INVB gene Proteins 0.000 description 2
- 101100452680 Arabidopsis thaliana INVC gene Proteins 0.000 description 2
- 101100508840 Daucus carota INV3 gene Proteins 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
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- B—PERFORMING OPERATIONS; TRANSPORTING
- B42—BOOKBINDING; ALBUMS; FILES; SPECIAL PRINTED MATTER
- B42F—SHEETS TEMPORARILY ATTACHED TOGETHER; FILING APPLIANCES; FILE CARDS; INDEXING
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- B42F15/066—Suspended filing appliances for hanging large drawings or the like for hanging a single drawing, e.g. with self-locking means
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- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
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- G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
- G09G3/28—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels
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- G09G3/296—Driving circuits for producing the waveforms applied to the driving electrodes
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- B—PERFORMING OPERATIONS; TRANSPORTING
- B42—BOOKBINDING; ALBUMS; FILES; SPECIAL PRINTED MATTER
- B42F—SHEETS TEMPORARILY ATTACHED TOGETHER; FILING APPLIANCES; FILE CARDS; INDEXING
- B42F1/00—Sheets temporarily attached together without perforating; Means therefor
- B42F1/02—Paper-clips or like fasteners
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- B—PERFORMING OPERATIONS; TRANSPORTING
- B42—BOOKBINDING; ALBUMS; FILES; SPECIAL PRINTED MATTER
- B42P—INDEXING SCHEME RELATING TO BOOKS, FILING APPLIANCES OR THE LIKE
- B42P2201/00—Books or filing appliances for special documents or for special purposes
- B42P2201/10—Books or filing appliances for special documents or for special purposes for large documents, e.g. drawings, blue prints
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- B—PERFORMING OPERATIONS; TRANSPORTING
- B42—BOOKBINDING; ALBUMS; FILES; SPECIAL PRINTED MATTER
- B42P—INDEXING SCHEME RELATING TO BOOKS, FILING APPLIANCES OR THE LIKE
- B42P2241/00—Parts, details or accessories for books or filing appliances
- B42P2241/10—Means for suspending
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- F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
- F16—ENGINEERING ELEMENTS AND UNITS; GENERAL MEASURES FOR PRODUCING AND MAINTAINING EFFECTIVE FUNCTIONING OF MACHINES OR INSTALLATIONS; THERMAL INSULATION IN GENERAL
- F16B—DEVICES FOR FASTENING OR SECURING CONSTRUCTIONAL ELEMENTS OR MACHINE PARTS TOGETHER, e.g. NAILS, BOLTS, CIRCLIPS, CLAMPS, CLIPS OR WEDGES; JOINTS OR JOINTING
- F16B2/00—Friction-grip releasable fastenings
- F16B2/02—Clamps, i.e. with gripping action effected by positive means other than the inherent resistance to deformation of the material of the fastening
- F16B2/16—Clamps, i.e. with gripping action effected by positive means other than the inherent resistance to deformation of the material of the fastening using rollers or balls
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
- G09G2330/02—Details of power systems and of start or stop of display operation
- G09G2330/025—Reduction of instantaneous peaks of current
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
- G09G2330/02—Details of power systems and of start or stop of display operation
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
- G09G2330/04—Display protection
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- Power Engineering (AREA)
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- Computer Hardware Design (AREA)
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- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Control Of Gas Discharge Display Tubes (AREA)
- Electronic Switches (AREA)
Abstract
【課題】 電源投入時の誤動作がなく、出力素子を破壊することがない表示装置の駆動回路の実現。
【解決手段】 入力信号のフロント及びバックエッジに対応したエッジパルスを発生するエッジパルス発生回路31と、フロント及びバックエッジパルスをそれぞれ出力基準電圧を基準としたパルスに変換する第1及び第2のレベルシフト回路Q1,Q2と、第1及び第2のレベルシフト回路に接続された論理回路32と、論理回路に接続されたフリップフロップ回路33と、フリップフロップ回路の内部又は前記フリップフロップ回路の後段における信号ラインに接続されたセットアップ抵抗R4と、セットアップ抵抗の後段に接続された出力増幅回路34と、出力素子LUとを備える表示装置の駆動回路において、セットアップ抵抗は、出力増幅回路34の電源電圧ラインと信号ライン間に接続される。
【選択図】 図6
【解決手段】 入力信号のフロント及びバックエッジに対応したエッジパルスを発生するエッジパルス発生回路31と、フロント及びバックエッジパルスをそれぞれ出力基準電圧を基準としたパルスに変換する第1及び第2のレベルシフト回路Q1,Q2と、第1及び第2のレベルシフト回路に接続された論理回路32と、論理回路に接続されたフリップフロップ回路33と、フリップフロップ回路の内部又は前記フリップフロップ回路の後段における信号ラインに接続されたセットアップ抵抗R4と、セットアップ抵抗の後段に接続された出力増幅回路34と、出力素子LUとを備える表示装置の駆動回路において、セットアップ抵抗は、出力増幅回路34の電源電圧ラインと信号ライン間に接続される。
【選択図】 図6
Description
本発明は、表示装置の駆動回路及びプラズマディスプレイ装置に関し、特に維持放電(サステイン放電)を行う駆動信号のタイミングの改良に関する。
平面ディスプレイとしてプラズマディスプレイ装置が実用化されており、高輝度の薄型ディスプレイとして期待されている。図1は、従来の3電極型のAC駆動方式のプラズマディスプレイ装置の全体構成を示す図である。図示のように、プラズマディスプレイ装置は、隣接して配置した複数のX電極(X1,X2,X3,…,Xn)及びY電極(Y1,Y2,Y3,…,Yn)と、それに交差する方向に配置した複数のアドレス電極(A1,A2,A3,…,Am)と、交差部分に配置した蛍光体とを有する2枚の基板間に放電ガスを封入したプラズマディスプレイパネル(PDP)1と、アドレス電極にアドレスパルスなどを印加するアドレスドライバ2と、X電極に維持放電(サステイン)パルスなどを印加するX電極駆動回路3と、Y電極に順次走査パルスなどを印加する走査ドライバ4と、Y電極に印加する維持放電(サステイン)パルスなどを走査ドライバ4に供給するY電極駆動回路5と、各部の制御を行う制御回路6とを備え、制御回路6は、更にフレームメモリを含む表示データ制御部7と、走査ドライバ制御部9と共通ドライバ制御部10で構成される駆動制御回路8とを有する。X電極駆動回路3とY電極駆動回路5には、サステインパルスを出力するサステイン回路が設けられており、サステイン回路はサステイン出力素子を有する。プラズマディスプレイ装置については広く知られているので、ここでは装置全体に関するこれ以上の詳しい説明は省略し、本発明に関係するX電極駆動回路3とY電極駆動回路5についてのみ更に説明する。プラズマディスプレイ装置のX電極駆動回路、走査ドライバ及びY電極駆動回路については、例えば、特許文献1などに開示されている。また、特許文献2公報は、このようなドライバで使用されるパワートランジスタ駆動回路及びそれを1チップ化したICを開示している。
図2は、特許文献2に開示されたパワートランジスタ駆動回路の概略構成をブロック図で表した図であり、破線で示すように全体がIC11に設けられている。プラズマディスプレイ装置では、図2のパワートランジスタ駆動ICを、サステイン出力素子をドライブするためのプリドライブ回路として使用する。図2に示すパワートランジスタ駆動IC11では、ハイレベル入力信号HINを入力回路21で増幅し、ハイレベルシフト回路22によってハイレベル基準電圧Vrを基準とした電圧に変換し、更に出力増幅回路23を介してハイレベル出力電圧HOとして出力している。また、ローレベル入力信号LINを入力増幅回路24で増幅し、遅延回路25を介して出力増幅回路26へ入力して増幅した後ローレベル出力電圧LOとして出力している。参照番号12と13はハイレベル入力信号HINとローレベル入力信号LINの入力端子を、参照番号16と19はハイレベル出力電圧HOとローレベル出力電圧LOの出力端子を、参照番号15はハイレベル電源電圧Vcの供給端子を、参照番号17はハイレベル基準電圧Vrの供給端子を、参照番号18はローレベル電源電圧Vdの供給端子を、参照番号20はグランド端子を示す。
図2のパワートランジスタ駆動ICにおいて、遅延回路25は、ハイレベル入力信号HINとハイレベル出力電圧HOの立ち上がり時刻の差分tdLH(HO)と、ローレベル入力信号LINとローレベル出力電圧LOの立ち上り時刻の差分tdLH(LO)が等しくなるように調整する働きをしている。更に、遅延回路25は、ハイレベル入力信号HINとハイレベル出力電圧HOの立ち下がり時刻の差分tdHL(HO)と、ローレベル入力信号LINとローレベル出力電圧LOの立ち下り時刻の差分tdHL(LO)が等しくなるように調整する働きもしている。
図2のパワートランジスタ駆動ICをプラズマディスプレイ装置のプリドライブ回路として使用する場合、その出力端子16,19には、パワーMOSFETやIGBT(Insulated Gate Bipolar Transistor)などのサステイン出力素子が接続される。プラズマディスプレイ装置(PDP装置)では、サステイン出力素子をオン・オフすることによってサステインパルスを生成し、プラズマディスプレイパネル(PDP)のX電極とY電極に供給している。
図2において、参照符号C21はハイレベルシフト回路22の出力端子と出力増幅回路23の電源電圧端子(ライン)間の寄生容量を示し、参照符号C22はハイレベルシフト回路22の出力端子と出力増幅回路23の基準電圧端子(ライン)間の寄生容量を示す。これらの寄生容量は、ハイレベルシフト回路22の出力部及び出力増幅回路23の入力部を構成するのに用いられる素子などにより形成される。また、参照番号R3は、IC11の電源投入時に出力電圧が「低(L}」レベル(すなわち端子16と17間の電圧が約0V)になるようにするためのセットアップ抵抗である。
従来の回路では、セットアップ抵抗R3は、拡散抵抗で実現されていた。図3は、IC基板上に形成された拡散抵抗の断面図を示す。図3に示すように、P型基板27上にN型拡散層28を設け、その上にP型拡散抵抗層29を設ける。P型拡散抵抗層29上の離れた2点に端子T1とT2を設けて抵抗の端子とする。ここで、N型拡散層28は電源電圧ラインVcに接続されるので、電源電圧端子VcとP型拡散抵抗層29(拡散抵抗)との間に寄生容量Crが生じる。
したがって、拡散抵抗を図2のセットアップ抵抗R3として使用すると、図2に示すように、拡散抵抗の寄生容量Crが、ハイレベルシフト回路22の出力部と電源電圧ラインVcの間、すなわち容量C1と並列に接続されることになる。
図4は、図2に示したハイレベルシフト回路と出力増幅部の間に拡散抵抗で構成されたセットアップ抵抗R3を設けた従来の回路構成の詳細を示す。図4の回路では、エッジパルス発生回路31が入力信号V1のフロントエッジを検出して、このフロントエッジで立上がり、所定のパルス幅を有するフロントエッジパルスを発生する。このフロントエッジパルスは、トランジスタQ1へ入力されて、信号VS1に変換された後に論理回路32へ供給される。エッジパルス発生回路31は、更に入力信号V1のバックエッジを検出して、このバックエッジで立上がり、所定のパルス幅を有するバックエッジパルスを発生する。このバックエッジパルスは、トランジスタQ2へ入力されて、信号VR1に変換された後に論理回路32へ供給される。トランジスタQ1及びQ2は、それぞれ第1及び第2のレベルシフト回路と呼ばれる。
論理回路32は、信号VS1のフロントエッジで立ち上がり、信号VR1のフロントエッジで立ち下がるセット信号VS2と、信号VS1のフロントエッジで立ち下がり、信号VR1のフロントエッジで立ち上がるリセット信号VR2とを発生する。なお、論理回路32は、信号VS1とVR1が同時にHレベルになることを防止する同時アクティブ出力防止機能を有している。
セット信号VS2とリセット信号VR2は、フリップフロップ回路33に入力される。フリップフロップ回路33は、インバータ回路INV1、INV2、及びNAND回路NAND1、NAND2により構成され、セット信号VS2の立ち上がりエッジで立ち上がり、リセット信号VR2の立ち上がりエッジで立ち下がる信号VBを発生する。
図4の回路においては、トランジスタQ1及びQ2(第1及び第2のレベルシフト回路)は、エッジパルス発生回路31で発生する所定のパルス幅を有するフロントエッジパルス及びバックエッジパルスが発生している期間のみオンすればよく、レベルシフト動作を行う時に、トランジスタQ1及びQ2がオンする時間を短くできる点が特徴である。これにより、トランジスタQ1、Q2、抵抗R1及びR2によって生じる電力損失を低減できる。
なお、特許文献3は、図4に示した回路に類似した回路を記載している。
また、特許文献1は、図2に示した回路構成を使用したプラズマディスプレイ装置のサステイン回路を記載しており、図5はその例を示す図である。
図2に示した回路を図5に示すサステイン回路に使用した場合、回路への電源投入時に出力電圧HOが「高(H)」レベルに固定され、図5に示したサステイン回路における出力素子CU又は出力素子LUに異常電流が流れて出力素子CU又は出力素子LUが破壊される可能性があることが分かった。この原因は、図2及び図4の回路で、セットアップ抵抗R3として使用している拡散抵抗の寄生容量Cr及び容量C21を介して、電源投入時に突入電流が流れ、この電流によってセットアップ抵抗R3の両端に電圧が発生し、出力電圧HOがHレベルに固定されるためであることが分かった。
そこで、図5の回路では、電源投入時の突入電流による誤動作を防止するため、広帯域の高周波容量素子C1を、電界コンデンサなどの低周波高容量容量素子C11に並列に接続し、電源電圧Vcが急峻に立ち上がらないようにして、誤動作を防止していた。
また、プラズマディスプレイパネルへ供給する電圧Vcpが、負方向への急峻に変化する場合でも、出力電圧HOがHレベルに固定される可能性がある。そこで、電圧Vcpの負方向への急峻な変化を素子するため、保護ダイオードD7を設けていた。
本発明の第1の目的は、電源投入時における誤動作の発生をなくし、出力素子の破壊を防止することである。
本発明の第2の目的は、高周波容量素子C1や保護ダイオードD7を使用しなくても誤動作による出力素子の破壊を防止できるようにして、高周波容量素子C1や保護ダイオードD7を使用しないことである。
上記目的を実現するため、本発明の第1の態様の表示装置の駆動回路は、拡散抵抗によるセットアップ抵抗を接続する場合、出力増幅回路の電源電圧ラインと信号ラインの間に接続することを特徴とする。セットアップ抵抗を接続する信号ラインの部分は、その部分がHレベルになることにより、出力電圧がLレベルになることが必要である。
第1の態様のように接続すると、拡散抵抗による寄生容量は、出力増幅回路の電源電圧ラインと信号ラインの間に、セットアップ抵抗と並列に接続されることになり、電源投入時の突入電流はセットアップ抵抗をバイパスして拡散抵抗による寄生容量を流れることになる。これにより、突入電流によるセットアップ抵抗の両端で発生する電圧を低減でき、むしろ拡散抵抗による寄生容量を流れる電流により確実にHレベルに設定できる。
上記目的を実現するため、本発明の第2の態様の表示装置の駆動回路は、フリップフロップ回路の出力端子と出力増幅回路の電源電圧ラインとの間の容量が、フリップフロップ回路の出力端子と出力基準電圧を供給する電源電圧ライン間との間の容量より小さいことを特徴とする。
第2の態様では、フリップフロップ回路の出力端子と出力増幅回路の電源電圧ラインとの間の容量C1とフリップフロップ回路の出力端子と出力基準電圧を供給する電源電圧ライン間との間の容量C2が直列に接続され、電源投入時に、直列に接続されたC1とC2を介して突入電流が流れる。これによるフリップフロップ回路の出力端子の電圧は、C1とC2の容量値の比で決定されるので、C2の容量値をC1の容量値より大きくしておけば、突入電流によるC2の両端に生じる電圧を小さくすることができ、誤動作が発生しない。なお、容量C1とC2の容量値は、後段のトランジスタやインバータ回路を形成する素子のチップサイズを調整して設定してもよいが、この条件を満たすように容量素子を接続するようにしてもよい。
上記目的を実現するため、本発明の第3の態様の表示装置の駆動回路は、セットアップ抵抗がポリシリコン抵抗で構成されていることを特徴とする。
第3の態様によれば、セットアップ抵抗がポリシリコン抵抗で構成されている。ポリシリコン抵抗は、基準電圧ラインに接続されるN型拡散層の上に形成されるため、電源電圧ラインとの間に寄生容量を有さない。そのため、誤動作発生が低減される。
上記目的を実現するため、本発明の第4の態様の表示装置の駆動回路は、図4に示したフリップフロップを有する構成において、第2のNAND回路の前段又は後段にリセット遅延回路を接続したことを特徴とする。
第4の態様の回路では、第2のNAND回路の出力がリセット遅延回路により第1のNAND回路の出力より遅延するので、第2のNAND回路の出力がフリップフロップ回路の出力を決定する。したがって、フリップフロップ回路の出力は、確実にLレベルになり、出力電圧も確実にLレベルになり、誤動作が防止できる。
また、上記の駆動回路をプラズマディスプレイ装置のサステイン回路に使用すれば、第2の目的が実現できる。
本発明によれば、電源投入時の誤動作を防止して出力素子の破壊を防止することができる。
また、本発明によれば、出力増幅回路の電源端子に接続していた高周波容量素子や、出力増幅回路の基準電圧端子に接続していた保護ダイオードがなくても正常に動作するので、これらの素子を削除できる。
以下、図面を参照して本発明の実施例を説明する。
図6は、本発明の第1実施例の表示装置の駆動回路におけるレベルシフト回路と出力増幅回路の構成を示す図であり、図4に対応する図である。図4と比較して明らかなように、従来例では拡散抵抗であるセットアップ抵抗R3がフリップフロップ33の第1のNAND回路NAND1の出力と基準電圧ラインVrの間に接続されていたのに対して、第1実施例の回路では、拡散抵抗であるセットアップ抵抗R4がフリップフロップ33の第1のインバータ回路INV1と第1のNAND回路NAND1の接続点と電源電圧ラインVcの間に接続されている点が異なる。
第1実施例の回路では、INV1の出力信号がHレベルの時に出力電圧HOがLレベルとなる。図6に示した回路では、セットアップ抵抗R4に拡散抵抗を使用した場合の寄生容量Crはセットアップ抵抗R4と並列に接続される。このため、電源投入時に寄生容量Crを介して流れる突入電流は、セットアップ抵抗R4をバイパスして流れる。したがって、電源投入時の突入電流によってセットアップ抵抗R4の両端に発生する電圧を抑えることができるだけでなく、むしろ寄生容量Crを介して流れる投入電流によって、より確実にINV1の出力電圧をHレベルにすることができるため、出力電圧HOを確実にLレベルにすることができる。
この結果、図6に示した回路を図2のような駆動回路に適用して図5のサステイン回路の出力素子を駆動した場合、従来の回路を使用した場合に生じる可能性のある電源投入時に出力電圧HOがHレベルに固定され、後段の出力素子がオン状態になり、過電流により破壊されるという問題を回避できる。
図7は、本発明の第2実施例の表示装置の駆動回路におけるレベルシフト回路と出力増幅回路の構成を示す図である。図6の第1実施例の回路と比較して明らかなように、フリップフロップ回路33の出力信号を反転するインバータ回路INVAを設け、INV3を削除し、N型のトランジスタQ3をP型のトランジスタQ5で置き換え、R4を削除し、INVAの出力端子と電源電圧ラインVcとの間に拡散抵抗のセットアップ抵抗R5を接続した点が、第1実施例と異なる。トランジスタQ6は、トランジスタQ4と同じN型である。
第2実施例の回路では、Q5のゲート電圧がHレベルの時、Q5がオフ、Q6がオンとなり、出力電圧HOがLレベルになる。したがって、セットアップ抵抗R5として拡散抵抗を使用した場合、セットアップ抵抗R5と並列に寄生容量Crが接続されることになる。そのため、第1実施例と同様に、電源電圧Vcの投入時の突入電流が流れた場合でも、Q5のゲート電圧はHレベルに、出力電圧HOがLレベルになる。よって、後段に接続される出力素子がオン状態に固定され、過電流により出力素子を破壊することはない。
図8は、本発明の第3実施例の表示装置の駆動回路におけるレベルシフト回路と出力増幅回路の構成を示す図であり、図4に対応する図である。図4と比較して明らかなように、図4に示した回路に類似した構成を有するが、セットアップ抵抗R3としてポリシリコン抵抗を使用している点が異なる。
図9は、IC基板上に形成されたポリシリコン抵抗の断面図及び抵抗パターンの上面図を示す。図9の(A)に示すように、P型基板51上にP型拡散層52を設け、その上にポリシリコン層53を設ける。ポリシリコン層53は、図9の(B)に示すようなパターン54を有し、パターン54の両端に端子T1とT2を設けて抵抗の端子とする。パターン54の長さにより抵抗値が決定される。ここで、P型拡散層52は基準電圧ラインVrに接続され、電源電圧ラインVcには接続されないので、ポリシリコン層53は電源電圧ラインVcとの間に寄生容量を生じることはない(あるいは、無視できるほど小さい)。すなわち、ポリシリコン抵抗を使用すれば、拡散抵抗を用いた場合に生じた寄生容量Crをなくすことができる。その結果、従来例で寄生容量Crを介して流れる可能性のあった電源電圧Vcの投入時の突入電流を小さくすることができる。よって、電源電圧Vcの投入時にセットアップ抵抗R3の両端に発生する電圧を小さくできる。したがって、出力電圧HOがHレベルに固定され、後段の出力素子がオン状態になり、過電流により出力素子が破壊される問題を解決できる。
なお、第3実施例において、寄生容量C22の容量値が寄生容量C21の容量値に対して大きければ、抵抗R3を削除しても、出力電圧HOがHレベルに固定され、後段の出力素子がオン状態になり、過電流により破壊する問題を生じないようにできる。以下、この条件について説明する。
図8において、セットアップ抵抗R3を削除した状態では、寄生容量C21がフリップフロップ33の第1のNAND回路の出力端子と電源電圧ラインVcの間に接続され、寄生容量C22がフリップフロップ33の第1のNAND回路の出力端子と基準電圧ラインVrの間に接続されている。ここで、寄生容量C21及びC22の部分にそれぞれ容量素子を接続して、所望の容量値を実現するとする。この場合の容量値は、寄生容量と容量素子の容量機の合成容量値である。ここでは、合成容量を容量C21及びC22として以下の説明を行なう。電源電圧Vcの投入時には、容量C21を介して、突入電流が容量C22に流れる。この時、電圧VBは、容量C21の容量値と容量C22の容量値の分割比で決定される。したがって、容量C21の容量値に対して容量C22の容量値を大きくしておけば、突入電流による容量C22の両端にかかる電圧を小さくすることができる。
なお、容量素子を使用せずに寄生容量だけで上記の条件を実現してもよい。その場合、容量C21及びC22の容量値は、後段のトランジスタQ3やインバータINV3に使用する素子のチップサイズを調整することによって設定できる。
以上のように、図8の構成で、容量C21、C22の値を適切に設定することにより、セットアップ抵抗R3がない場合でも、セットアップ時における出力電圧HOの値をLレベルに設定でき、電源電圧Vcの投入時における誤動作を防止することができる。
図10は、本発明の第4実施例の表示装置の駆動回路におけるレベルシフト回路と出力増幅回路の構成を示す図である。図7の第2実施例の回路と比較して明らかなように、インバータ回路INVBとINVCからなるリセット遅延回路35を更に設けた点が、第2実施例と異なる。
第4実施例の回路では、論理回路32から出力されるリセット信号VR2を遅延させて信号VR3を生成し、信号VR3をフリップフロップ回路33に入力している。この結果、第2のNAND回路NAND2の出力信号(第1のNAND回路NAND1の入力信号)は、論理回路32から出力されたセット信号VS2からINV1を介して第1のNAND回路NAND1へ入力される信号に比べて、リセット遅延回路35を通過した分だけ遅延する。したがって、フリップフロップ回路33の出力信号VBは、セット信号VS2によってセットされる時刻に比べて、リセット信号VR2によってリセットされる時刻の方が遅くなる。そのため、電源電圧Vcの投入時などにセット信号VS2とリセット信号VR2が同時に出力された場合でも、後から入力されるリセット信号VR2が、フリップフロップ回路33の出力信号VBの電圧レベルを決定するため、信号VBはLレベルになり、出力電圧HOもLレベルになる。
また、同様に、出力基準電圧Vrに負方向のノイズパルスが重畳されるなどにより、セット信号VS2とリセット信号VR2が同時に出力された場合でも、後から入力されるリセット信号VR2の方が、後で入力されるため電圧VBのレベル設定に有効となる。したがって、出力基準電圧Vrに負方向ノノイズパルスが重畳されるなどにより、セット信号VS2とリセット信号VR2が同時に出力された場合でも、電圧VBはLレベルになり、出力電圧HOもLレベルになる。
なお、リセット遅延回路35を設ける場合には、セットアップ抵抗R5を削除しても、電源電圧Vcの投入時の誤動作を防止することが可能である。しかし、リセット遅延回路35とセットアップ抵抗R5の両方を設けることにより、より確実に電源電圧Vcの投入時の誤動作を防止することができる。
上記の例では、リセット遅延回路35をインバータ回路INVBとINVCを直列に接続した例を説明したが、接続するインバータ回路の個数は適宜設定することが望ましい。また、リセット遅延回路35をインバータ回路以外で実現することも可能であり、例えば、図11に示すような抵抗RR3と容量CR3を接続した時定数回路で実現することも可能である。
図12は、本発明の第5実施例の表示装置の駆動回路におけるレベルシフト回路と出力増幅回路の構成を示す図である。図7の第2実施例の回路と比較して明らかなように、容量CRRからなるリセット遅延回路35を更に設けた点が、第2実施例と異なる。
第5実施例の回路では、リセット遅延回路35の容量CRRにより、第2のNAND回路NAND2の出力信号を遅延させている。この結果、NAND2の出力信号(NAND1の入力信号)は、論理回路32から出力されたセット信号VS2からINV1を介してNAND1へ入力される信号に比べて、リセット遅延回路35による分だけ遅延する。したがって、フリップフロップ回路33の出力信号VBは、セット信号VS2によってセットされる時刻に比べて、リセット信号VR2によってリセットされる時刻の方が遅くなる。そのため、電源電圧Vcの投入時などにセット信号VS2とリセット信号VR2が同時に出力された場合でも、後から入力されるリセット信号VR2が、フリップフロップ回路33の出力信号VBの電圧レベルを決定する。この結果、電源電圧Vcの投入時などにセット信号VS2とリセット信号VR2が同時に出力された場合でも、信号VBはLレベルになり、出力電圧HOもLレベルになる。
また、同様に、出力基準電圧Vrに負方向ノノイズパルスが重畳されるなどにより、セット信号VS2とリセット信号VR2が同時に出力された場合でも、電圧VBはLレベルになり、出力電圧HOもLレベルになる。
なお、第4実施例と同様に、リセット遅延回路35を設ける場合には、セットアップ抵抗R5を削除しても、電源電圧Vcの投入時の誤動作を防止することが可能である。しかし、リセット遅延回路35とセットアップ抵抗R5の両方を設けることにより、より確実に電源電圧Vcの投入時の誤動作を防止することができる。
図13は、本発明の第6実施例の表示装置の駆動回路におけるレベルシフト回路と出力増幅回路の構成を示す図である。図12の第5実施例の回路と比較して明らかなように、リセット遅延回路35としてインバータ回路INV1及びINV2を使用している点が、第5実施例と異なる。
第6実施例のリセット遅延回路35は、インバータ回路INV1及びINV2の入力容量を利用している。この結果、第5実施例と同様に、NAND2の出力信号が遅延する。ここでは、2個のインバータ回路INV1及びINV2を接続しているが、容量が十分であれば、INV2を削除することも可能である。また、インバータ回路の個数を更に増加させることも可能である。リセット遅延回路35に設けるインバータ回路の個数を調整することにより、リセット遅延回路35による遅延時間を調整できる。第6実施例の回路の動作は第5実施例と同じであるので、説明は省略する。
図14は、図7に示した第2実施例のハイレベルシフト回路と出力増幅回路の構成を、図1のプラズマディスプレイ装置のX電極駆動回路3及びY電極駆動回路5に適用した場合の構成を示す図であり、図4に対応する図である。パワートランジスタ駆動用IC11A及び11Bは、図2の構成に図7の第2実施例の構成を適用した構成を有する。言い換えれば、セットアップ抵抗R3を除き、ハイレベルシフト回路22の出力端子に接続されるインバータ回路INVAを設け、INVAの出力端子と電源電圧ラインVcとの間に抵抗R5を接続し、N型トランジスタQ3をP型トランジスタQ5で置き換えている。このようなパワートランジスタ駆動用IC11A及び11Bを使用して、出力素子CU、CD、LU及びLDを駆動する。上記のように、第2実施例の構成では、電源投入時の突入電流により出力信号HOがHレベルに固定されることがなくなるので、図14の回路では、出力増幅回路23へ供給する電源電圧投入時に生じる可能性のあった(出力素子CU、LUへ供給するドライブパルスがHレベルに固定される)誤動作、出力増幅回路23の基準電圧(出力素子CU、LUのソース電圧)に負方向のノイズが重畳された場合に生じる可能性がある同様の誤動作による出力素子CU、LUの破壊という問題を回避できる。
更に、図14の回路では、図5の従来例で設けられていた保護ダイオードD7を、上記の理由で削除できる。また、図14では、広帯域な高周波容量素子C1が示されているが、これを削除することも可能である。ただし、図14の回路でも、保護ダイオードD7及び広帯域な高周波容量素子C1を設けた方がより動作が安定する。
上記の適用例では、第2実施例の構成をプラズマディスプレイ装置のX電極及びY電極駆動回路(サステイン回路)に適用した例であるが、他の第1、第3から第6実施例の構成を、第2実施例と同様にサステイン回路に適用することが可能である。更に、上記の適用例では、パワートランジスタ駆動用ICの内部に第2実施例を適用した場合を説明したが、ICの形でない駆動回路に適用しても同様の効果が得られる。
図15は、第2実施例の構成を適用したパワートランジスタ駆動用ICの別の構成例を示す図である。このICは、2チャンネル入力及び2チャンネル出力のICであり、両方のチャンネルが、ハイレベルシフト回路42、45を有する点が、図2及び図14に示したICと異なる。各チャンネルは、図7に示した第2実施例の構成を有する。2チャンネルが同一の回路構成を有することにより、図2及び図14に示したICに比べて、入出力遅延時間(入力信号IN1、IN2のフロントエッジと出力信号OUT1、OUT2のフロントエッジのそれぞれの差)の2チャンネル間のバラツキを一層小さくすることができる。
図16は、図15のパワートランジスタ駆動用ICを、プラズマディスプレイ装置のX電極駆動回路3及びY電極駆動回路5に適用した場合の構成を示す図であり、図14に対応する。パワートランジスタ駆動用IC31A及び31Bは、図15のICである。この回路では、図14の回路の効果に加えて、出力素子CUとCDへ供給するドライブパルスの遅延時間の差及び出力素子LUとLDへ供給するドライブパルスの遅延時間の差を小さくできる。この結果、スイッチング動作のタイミングをより高精度に設定することができ、高速動作させてサステインパルス数を増加させ、表示輝度を向上できる。
なお、第1、第3から第6実施例で説明した構成を図15のIC及び図16のサステイン回路に適用することも、同様に可能である。
(付記1)
入力端子と、
前記入力端子から入力された入力信号のフロントエッジ及びバックエッジに対応したエッジパルスを発生するエッジパルス発生回路と、
前記フロントエッジパルスを出力基準電圧を基準としたパルスに変換する第1のレベルシフト回路と、
前記バックエッジパルスを前記出力基準電圧を基準としたパルスに変換する第2のレベルシフト回路と、
前記第1及び第2のレベルシフト回路の出力端子に接続された論理回路と、
前記論理回路の出力端子に接続されたフリップフロップ回路と、
前記フリップフロップ回路の内部又は前記フリップフロップ回路の後段における信号ラインに接続されたセットアップ抵抗と、
前記セットアップ抵抗の後段に接続された出力増幅回路と、
前記出力増幅回路に接続された出力素子とを備え、
前記出力素子により表示装置の容量性負荷を駆動する表示装置の駆動回路において、
前記セットアップ抵抗は、前記出力増幅回路の電源電圧ラインと前記信号ライン間に接続されることを特徴とする表示装置の駆動回路。(1)
(付記2)
前記フリップフロップ回路は、
前記フロントエッジパルスが入力される第1のインバータ回路と、
前記第1のインバータ回路の出力端子に接続された第1のNAND回路と、
前記バックエッジパルスが入力される第2のインバータ回路と、
前記第2のインバータ回路の出力端子に接続された第2のNAND回路とを備え、
前記セットアップ抵抗は、前記第1のインバータ回路と前記第1のNAND回路の接続点と前記出力増幅回路の電源電圧ラインとの間に接続される付記1に記載の表示装置の駆動回路。(2)
(付記3)
前記フリップフロップ回路の後段に設けられた第3のインバータ回路を備え、
前記セットアップ抵抗は、前記第3のインバータ回路の出力端子と前記出力増幅回路の電源電圧ラインとの間に接続される付記1に記載の表示装置の駆動回路。(3)
(付記4)
前記第1のインバータ回路の出力信号が「高(H)」レベルの時、前記出力増幅回路から出力する出力パルスが「低(L)」レベルである付記2又は3に記載の表示装置の駆動回路。
入力端子と、
前記入力端子から入力された入力信号のフロントエッジ及びバックエッジに対応したエッジパルスを発生するエッジパルス発生回路と、
前記フロントエッジパルスを出力基準電圧を基準としたパルスに変換する第1のレベルシフト回路と、
前記バックエッジパルスを前記出力基準電圧を基準としたパルスに変換する第2のレベルシフト回路と、
前記第1及び第2のレベルシフト回路の出力端子に接続された論理回路と、
前記論理回路の出力端子に接続されたフリップフロップ回路と、
前記フリップフロップ回路の内部又は前記フリップフロップ回路の後段における信号ラインに接続されたセットアップ抵抗と、
前記セットアップ抵抗の後段に接続された出力増幅回路と、
前記出力増幅回路に接続された出力素子とを備え、
前記出力素子により表示装置の容量性負荷を駆動する表示装置の駆動回路において、
前記セットアップ抵抗は、前記出力増幅回路の電源電圧ラインと前記信号ライン間に接続されることを特徴とする表示装置の駆動回路。(1)
(付記2)
前記フリップフロップ回路は、
前記フロントエッジパルスが入力される第1のインバータ回路と、
前記第1のインバータ回路の出力端子に接続された第1のNAND回路と、
前記バックエッジパルスが入力される第2のインバータ回路と、
前記第2のインバータ回路の出力端子に接続された第2のNAND回路とを備え、
前記セットアップ抵抗は、前記第1のインバータ回路と前記第1のNAND回路の接続点と前記出力増幅回路の電源電圧ラインとの間に接続される付記1に記載の表示装置の駆動回路。(2)
(付記3)
前記フリップフロップ回路の後段に設けられた第3のインバータ回路を備え、
前記セットアップ抵抗は、前記第3のインバータ回路の出力端子と前記出力増幅回路の電源電圧ラインとの間に接続される付記1に記載の表示装置の駆動回路。(3)
(付記4)
前記第1のインバータ回路の出力信号が「高(H)」レベルの時、前記出力増幅回路から出力する出力パルスが「低(L)」レベルである付記2又は3に記載の表示装置の駆動回路。
(付記5)
入力端子と、
前記入力端子から入力された入力信号のフロントエッジ及びバックエッジに対応したエッジパルスを発生するエッジパルス発生回路と、
前記フロントエッジパルスを出力基準電圧を基準としたパルスに変換する第1のレベルシフト回路と、
前記バックエッジパルスを前記出力基準電圧を基準としたパルスに変換する第2のレベルシフト回路と、
前記第1及び第2のレベルシフト回路の出力端子に接続された論理回路と、
前記論理回路の出力端子に接続されたフリップフロップ回路と、
前記フリップフロップ回路の後段に接続された出力増幅回路と、
前記出力増幅回路に接続された出力素子とを備え、
前記出力素子により表示装置の容量性負荷を駆動する表示装置の駆動回路において、
前記フリップフロップ回路の出力端子と前記出力増幅回路の電源電圧ラインとの間の容量は、前記フリップフロップ回路の出力端子と前記出力基準電圧を供給する電源電圧ライン間との間の容量より小さいことを特徴とする表示装置の駆動回路。(4)
(付記6)
入力端子と、
前記入力端子から入力された入力信号のフロントエッジ及びバックエッジに対応したエッジパルスを発生するエッジパルス発生回路と、
前記フロントエッジパルスを出力基準電圧を基準としたパルスに変換する第1のレベルシフト回路と、
前記バックエッジパルスを前記出力基準電圧を基準としたパルスに変換する第2のレベルシフト回路と、
前記第1及び第2のレベルシフト回路の出力端子に接続された論理回路と、
前記論理回路の出力端子に接続されたフリップフロップ回路と、
前記フリップフロップ回路の内部又は前記フリップフロップ回路の後段における信号ラインに接続されたセットアップ抵抗と、
前記セットアップ抵抗の後段に接続された出力増幅回路と、
前記出力増幅回路に接続された出力素子とを備え、
前記出力素子により表示装置の容量性負荷を駆動する表示装置の駆動回路において、
前記セットアップ抵抗は、ポリシリコン抵抗で構成されていることを特徴とする表示装置の駆動回路。(5)
(付記7)
入力端子と、
前記入力端子から入力された入力信号のフロントエッジ及びバックエッジに対応したエッジパルスを発生するエッジパルス発生回路と、
前記フロントエッジパルスを出力基準電圧を基準としたパルスに変換する第1のレベルシフト回路と、
前記バックエッジパルスを前記出力基準電圧を基準としたパルスに変換する第2のレベルシフト回路と、
前記第1及び第2のレベルシフト回路の出力端子に接続された論理回路と、
前記論理回路の出力端子に接続されたフリップフロップ回路と、
前記フリップフロップ回路の後段に接続された出力増幅回路と、
前記出力増幅回路に接続された出力素子とを備える表示装置の駆動回路において、
前記フリップフロップ回路は、
前記フロントエッジパルスが入力される第1のインバータ回路と、
前記第1のインバータ回路の出力端子に接続された第1のNAND回路と、
前記バックエッジパルスが入力される第2のインバータ回路と、
前記第2のインバータ回路の出力端子に接続された第2のNAND回路と、
前記第2のNAND回路の前段又は後段に設けられたリセット遅延回路とを備えることを特徴とする表示装置の駆動回路。(6)
(付記8)
前記リセット遅延回路は、インバータ回路で構成されている付記7に記載の表示装置の駆動回路。(7)
(付記9)
前記リセット遅延回路は、直列接続した2つのインバータ回路で構成される付記8に記載の表示装置の駆動回路。
入力端子と、
前記入力端子から入力された入力信号のフロントエッジ及びバックエッジに対応したエッジパルスを発生するエッジパルス発生回路と、
前記フロントエッジパルスを出力基準電圧を基準としたパルスに変換する第1のレベルシフト回路と、
前記バックエッジパルスを前記出力基準電圧を基準としたパルスに変換する第2のレベルシフト回路と、
前記第1及び第2のレベルシフト回路の出力端子に接続された論理回路と、
前記論理回路の出力端子に接続されたフリップフロップ回路と、
前記フリップフロップ回路の後段に接続された出力増幅回路と、
前記出力増幅回路に接続された出力素子とを備え、
前記出力素子により表示装置の容量性負荷を駆動する表示装置の駆動回路において、
前記フリップフロップ回路の出力端子と前記出力増幅回路の電源電圧ラインとの間の容量は、前記フリップフロップ回路の出力端子と前記出力基準電圧を供給する電源電圧ライン間との間の容量より小さいことを特徴とする表示装置の駆動回路。(4)
(付記6)
入力端子と、
前記入力端子から入力された入力信号のフロントエッジ及びバックエッジに対応したエッジパルスを発生するエッジパルス発生回路と、
前記フロントエッジパルスを出力基準電圧を基準としたパルスに変換する第1のレベルシフト回路と、
前記バックエッジパルスを前記出力基準電圧を基準としたパルスに変換する第2のレベルシフト回路と、
前記第1及び第2のレベルシフト回路の出力端子に接続された論理回路と、
前記論理回路の出力端子に接続されたフリップフロップ回路と、
前記フリップフロップ回路の内部又は前記フリップフロップ回路の後段における信号ラインに接続されたセットアップ抵抗と、
前記セットアップ抵抗の後段に接続された出力増幅回路と、
前記出力増幅回路に接続された出力素子とを備え、
前記出力素子により表示装置の容量性負荷を駆動する表示装置の駆動回路において、
前記セットアップ抵抗は、ポリシリコン抵抗で構成されていることを特徴とする表示装置の駆動回路。(5)
(付記7)
入力端子と、
前記入力端子から入力された入力信号のフロントエッジ及びバックエッジに対応したエッジパルスを発生するエッジパルス発生回路と、
前記フロントエッジパルスを出力基準電圧を基準としたパルスに変換する第1のレベルシフト回路と、
前記バックエッジパルスを前記出力基準電圧を基準としたパルスに変換する第2のレベルシフト回路と、
前記第1及び第2のレベルシフト回路の出力端子に接続された論理回路と、
前記論理回路の出力端子に接続されたフリップフロップ回路と、
前記フリップフロップ回路の後段に接続された出力増幅回路と、
前記出力増幅回路に接続された出力素子とを備える表示装置の駆動回路において、
前記フリップフロップ回路は、
前記フロントエッジパルスが入力される第1のインバータ回路と、
前記第1のインバータ回路の出力端子に接続された第1のNAND回路と、
前記バックエッジパルスが入力される第2のインバータ回路と、
前記第2のインバータ回路の出力端子に接続された第2のNAND回路と、
前記第2のNAND回路の前段又は後段に設けられたリセット遅延回路とを備えることを特徴とする表示装置の駆動回路。(6)
(付記8)
前記リセット遅延回路は、インバータ回路で構成されている付記7に記載の表示装置の駆動回路。(7)
(付記9)
前記リセット遅延回路は、直列接続した2つのインバータ回路で構成される付記8に記載の表示装置の駆動回路。
(付記10)
前記リセット遅延回路は、前記第2のNAND回路の出力端子に接続されたインバータ回路の入力容量で構成される付記8に記載の表示装置の駆動回路。
前記リセット遅延回路は、前記第2のNAND回路の出力端子に接続されたインバータ回路の入力容量で構成される付記8に記載の表示装置の駆動回路。
(付記11)
前記リセット遅延回路は、前記第2のNAND回路の出力端子に接続された複数のインバータ回路の入力容量で構成される付記10に記載の表示装置の駆動回路。
前記リセット遅延回路は、前記第2のNAND回路の出力端子に接続された複数のインバータ回路の入力容量で構成される付記10に記載の表示装置の駆動回路。
(付記12)
前記リセット遅延回路は、抵抗と容量で構成された時定数回路である付記7に記載の表示装置の駆動回路。
前記リセット遅延回路は、抵抗と容量で構成された時定数回路である付記7に記載の表示装置の駆動回路。
(付記13)
前記リセット遅延回路は、前記第2のNAND回路の出力端子に接続された容量で構成される付記7に記載の表示装置の駆動回路。
前記リセット遅延回路は、前記第2のNAND回路の出力端子に接続された容量で構成される付記7に記載の表示装置の駆動回路。
(付記14)
入力端子と、
前記入力端子から入力された入力信号のフロントエッジ及びバックエッジに対応したエッジパルスを発生するエッジパルス発生回路と、
前記フロントエッジパルスを出力基準電圧を基準としたパルスに変換する第1のレベルシフト回路と、
前記バックエッジパルスを前記出力基準電圧を基準としたパルスに変換する第2のレベルシフト回路と、
前記第1及び第2のレベルシフト回路の出力端子に接続された論理回路と、
前記論理回路の出力端子に接続されたフリップフロップ回路と、
前記フリップフロップ回路の後段に接続された出力増幅回路と、
前記出力増幅回路に接続された出力素子とを備える表示装置の駆動回路において、
前記出力増幅回路の電源電圧ラインと前記出力基準出夏を供給する電源電圧ラインとの間に接続され、周波数応答性が低く、容量値の大きな容量を備えることを特徴とする表示装置の駆動回路。(8)
(付記15)
前記論理回路は、前記第1のレベルシフト回路の出力信号と前記第2のレベルシフト回路の出力信号が同時にアクティブ状態の時には出力信号を発生しない同時アクティブ防止機能を有する付記1から14のいずれかに記載の表示装置の駆動回路。(9)
(付記16)
前記第1のレベルシフト回路の出力信号と前記第2のレベルシフト回路の出力信号が同時に「低(L)」レベルである時には、前記論理回路から前記第1のインバータ回路に出力される信号が「低(L)」レベルになり、前記論理回路から前記第2のインバータ回路に出力される信号が「高(H)」レベルになる付記15に記載の表示装置の駆動回路。
(付記17)
複数のX電極と、
前記複数のX電極に隣接して交互に配置され、前記複数のX電極との間で放電を発生する複数のY電極と、
前記複数のX電極に放電電圧を印加するX電極駆動回路と、
前記複数のY電極に放電電圧を印加するY電極駆動回路とを備えたプラズマディスプレイ装置において、
前記X電極駆動回路及び前記Y電極駆動回路は、付記1から16のいずれか1つに記載の表示装置の駆動回路で構成されていることを特徴とするプラズマディスプレイ装置。(10)
(付記18)
第1の入力端子と、
第1の入力端子から入力された第1の入力信号の第1のフロントエッジ及び第1のバックエッジに対応した第1のエッジパルスを発生する第1のエッジパルス発生回路と、
前記第1のフロントエッジパルスを第1の出力基準電圧を基準としたパルスに変換する第1のレベルシフト回路と、
前記第1のバックエッジパルスを第1の出力基準電圧を基準としたパルスへ変換する第2のレベルシフト回路と、
前記第1及び第2のレベルシフト回路に出力端子に接続された第1の論理回路と、
前記第1の論理回路の出力端子に接続された第1のフリップフロップ回路と、
前記第1のフリップフロップ回路の内部又は前記第1のフリップフロップ回路の後段における第1の信号ラインに接続された第1のセットアップ抵抗と、
前記第1のセットアップ抵抗の後段に接続された第1の出力増幅回路と、
前記第1の出力増幅回路に接続され容量性負荷へハイレベル電圧を供給する第1の出力素子を備え、
かつ、
第2の入力端子と、
第2の入力端子から入力された第2の入力信号の第2のフロントエッジ及び第2のバックエッジに対応した第2のエッジパルスを発生する第2のエッジパルス発生回路と、
前記第2のフロントエッジパルスを第2の出力基準電圧を基準としたパルスに変換する第3のレベルシフト回路と、
前記第2のバックエッジパルスを第2の出力基準電圧を基準としたパルスへ変換する第4のレベルシフト回路と、
前記第3及び第4のレベルシフト回路に出力端子に接続された第2の論理回路と、
前記第2の論理回路の出力端子に接続された第2のフリップフロップ回路と、
前記第2のフリップフロップ回路の内部又は前記第2のフリップフロップ回路の後段における第2の信号ラインに接続された第2のセットアップ抵抗と、
前記第2のセットアップ抵抗の後段に接続された第2の出力増幅回路と、
前記第1の出力増幅回路に接続され容量性負荷へローレベル電圧を供給する第2の出力素子を備え、
前記第1のセットアップ抵抗は、第1の出力増幅回路の第1の電源電圧ラインと前記第1の信号ライン間に接続され、
前記第2のセットアップ抵抗は、第2の出力増幅回路の第2の電源電圧ラインと前記第2の信号ライン間に接続されたことを特徴とする表示装置の駆動回路。
(付記19)
第1の入力端子と、
第1の入力端子から入力された第1の入力信号の第1のフロントエッジ及び第1のバックエッジに対応した第1のエッジパルスを発生する第1のエッジパルス発生回路と、
前記第1のフロントエッジパルスを第1の出力基準電圧を基準としたパルスに変換する第1のレベルシフト回路と、
前記第1のバックエッジパルスを第1の出力基準電圧を基準としたパルスへ変換する第2のレベルシフト回路と、
前記第1及び第2のレベルシフト回路に出力端子に接続された第1の論理回路と、
前記第1の論理回路の出力端子に接続された第1のフリップフロップ回路と、
前記第1のフリップフロップ回路の内部又は前記第1のフリップフロップ回路の後段における第1の信号ラインに接続された第1のセットアップ抵抗と、
前記第1のセットアップ抵抗の後段に接続された第1の出力増幅回路と、
前記第1の出力増幅回路に接続され容量性負荷へハイレベル電圧を供給する第1の出力素子を備え、
かつ、
第2の入力端子と、
第2の入力端子から入力された第2の入力信号の第2のフロントエッジ及び第2のバックエッジに対応した第2のエッジパルスを発生する第2のエッジパルス発生回路と、
前記第2のフロントエッジパルスを第2の出力基準電圧を基準としたパルスに変換する第3のレベルシフト回路と、
前記第2のバックエッジパルスを第2の出力基準電圧を基準としたパルスへ変換する第4のレベルシフト回路と、
前記第3及び第4のレベルシフト回路に出力端子に接続された第2の論理回路と、
前記第2の論理回路の出力端子に接続された第2のフリップフロップ回路と、
前記第2のフリップフロップ回路の内部又は前記第2のフリップフロップ回路の後段における第2の信号ラインに接続された第2のセットアップ抵抗と、
前記第2のセットアップ抵抗の後段に接続された第2の出力増幅回路と、
前記第1の出力増幅回路に接続され容量性負荷へローレベル電圧を供給する第2の出力素子を備え、
前記第1のフリップフロップ回路の出力端子と前記第1の出力増幅回路の第1の電源電圧ラインとの間の容量は、前記第1のフリップフロップ回路の出力端子と前記第1の出力基準電圧を供給する電源電圧ライン間との間の容量より小さく、
前記第2のフリップフロップ回路の出力端子と前記第2の出力増幅回路の第2の電源電圧ラインとの間の容量は、前記第2のフリップフロップ回路の出力端子と前記第2の出力基準電圧を供給する電源電圧ライン間との間の容量より小さいことを特徴とする表示装置の駆動回路。
(付記20)
第1の入力端子と、
第1の入力端子から入力された第1の入力信号の第1のフロントエッジ及び第1のバックエッジに対応した第1のエッジパルスを発生する第1のエッジパルス発生回路と、
前記第1のフロントエッジパルスを第1の出力基準電圧を基準としたパルスに変換する第1のレベルシフト回路と、
前記第1のバックエッジパルスを第1の出力基準電圧を基準としたパルスへ変換する第2のレベルシフト回路と、
前記第1及び第2のレベルシフト回路に出力端子に接続された第1の論理回路と、
前記第1の論理回路の出力端子に接続された第1のフリップフロップ回路と、
前記第1のフリップフロップ回路の内部又は前記第1のフリップフロップ回路の後段における第1の信号ラインに接続された第1のセットアップ抵抗と、
前記第1のセットアップ抵抗の後段に接続された第1の出力増幅回路と、
前記第1の出力増幅回路に接続され容量性負荷へハイレベル電圧を供給する第1の出力素子を備え、
かつ、
第2の入力端子と、
第2の入力端子から入力された第2の入力信号の第2のフロントエッジ及び第2のバックエッジに対応した第2のエッジパルスを発生する第2のエッジパルス発生回路と、
前記第2のフロントエッジパルスを第2の出力基準電圧を基準としたパルスに変換する第3のレベルシフト回路と、
前記第2のバックエッジパルスを第2の出力基準電圧を基準としたパルスへ変換する第4のレベルシフト回路と、
前記第3及び第4のレベルシフト回路に出力端子に接続された第2の論理回路と、
前記第2の論理回路の出力端子に接続された第2のフリップフロップ回路と、
前記第2のフリップフロップ回路の内部又は前記第2のフリップフロップ回路の後段における第2の信号ラインに接続された第2のセットアップ抵抗と、
前記第2のセットアップ抵抗の後段に接続された第2の出力増幅回路と、
前記第1の出力増幅回路に接続され容量性負荷へローレベル電圧を供給する第2の出力素子を備え、
前記第1のフリップフロップ回路は、
前記第1のフロントエッジパルスが入力される第1のインバータ回路と、
前記第1のインバータ回路の出力端子に接続された第1のNAND回路と、
前記第1のバックエッジパルスが入力される第2のインバータ回路と、
前記第2のインバータ回路の出力端子に接続された第2のNAND回路と、
前記第2のNAND回路の前段又は後段に設けられた第1のリセット遅延回路を備え、
前記第2のフリップフロップ回路は、
前記第2のフロントエッジパルスが入力される第3のインバータ回路と、
前記第3のインバータ回路の出力端子に接続された第3のNAND回路と、
前記第2のバックエッジパルスが入力される第4のインバータ回路と、
前記第4のインバータ回路の出力端子に接続された第4のNAND回路と、
前記第4のNAND回路の前段又は後段に設けられた第2のリセット遅延回路を備えることを特徴とする表示装置の駆動回路。
(付記21)
付記18から20のいずれか1項に記載の駆動回路において、
前記第1の入力端子と、前記第1のエッジパルス発生回路と、前記第1のレベルシフト回路と、前記第2のレベルシフト回路と、前記第1の論理回路と、前記第1のフリップフロップ回路と、前記第1のセットアップ抵抗と、前記第1の出力増幅回路と、前記第2の入力端子と、前記第2のエッジパルス発生回路と、前記第3のレベルシフト回路と、前記第4のレベルシフト回路と、前記第2の論理回路と、前記第2のフリップフロップ回路と、前記第2のセットアップ抵抗と、前記第2の出力増幅回路とは、同一の半導体集積回路内に形成されたことを特徴とする表示装置の駆動回路。
(付記22)
複数のX電極と、
前記複数のX電極に隣接して交互に配置され、前記複数のX電極との間で放電を発生する複数のY電極と、
前記複数のX電極に放電電圧を印加するX電極駆動回路と、
前記複数のY電極に放電電圧を印加するY電極駆動回路とを備えたプラズマディスプレイ装置において、
前記X電極駆動回路及び前記Y電極駆動回路は、付記18から21のいずれか1つに記載の表示装置の駆動回路で構成されたことを特徴とするプラズマディスプレイ装置。
入力端子と、
前記入力端子から入力された入力信号のフロントエッジ及びバックエッジに対応したエッジパルスを発生するエッジパルス発生回路と、
前記フロントエッジパルスを出力基準電圧を基準としたパルスに変換する第1のレベルシフト回路と、
前記バックエッジパルスを前記出力基準電圧を基準としたパルスに変換する第2のレベルシフト回路と、
前記第1及び第2のレベルシフト回路の出力端子に接続された論理回路と、
前記論理回路の出力端子に接続されたフリップフロップ回路と、
前記フリップフロップ回路の後段に接続された出力増幅回路と、
前記出力増幅回路に接続された出力素子とを備える表示装置の駆動回路において、
前記出力増幅回路の電源電圧ラインと前記出力基準出夏を供給する電源電圧ラインとの間に接続され、周波数応答性が低く、容量値の大きな容量を備えることを特徴とする表示装置の駆動回路。(8)
(付記15)
前記論理回路は、前記第1のレベルシフト回路の出力信号と前記第2のレベルシフト回路の出力信号が同時にアクティブ状態の時には出力信号を発生しない同時アクティブ防止機能を有する付記1から14のいずれかに記載の表示装置の駆動回路。(9)
(付記16)
前記第1のレベルシフト回路の出力信号と前記第2のレベルシフト回路の出力信号が同時に「低(L)」レベルである時には、前記論理回路から前記第1のインバータ回路に出力される信号が「低(L)」レベルになり、前記論理回路から前記第2のインバータ回路に出力される信号が「高(H)」レベルになる付記15に記載の表示装置の駆動回路。
(付記17)
複数のX電極と、
前記複数のX電極に隣接して交互に配置され、前記複数のX電極との間で放電を発生する複数のY電極と、
前記複数のX電極に放電電圧を印加するX電極駆動回路と、
前記複数のY電極に放電電圧を印加するY電極駆動回路とを備えたプラズマディスプレイ装置において、
前記X電極駆動回路及び前記Y電極駆動回路は、付記1から16のいずれか1つに記載の表示装置の駆動回路で構成されていることを特徴とするプラズマディスプレイ装置。(10)
(付記18)
第1の入力端子と、
第1の入力端子から入力された第1の入力信号の第1のフロントエッジ及び第1のバックエッジに対応した第1のエッジパルスを発生する第1のエッジパルス発生回路と、
前記第1のフロントエッジパルスを第1の出力基準電圧を基準としたパルスに変換する第1のレベルシフト回路と、
前記第1のバックエッジパルスを第1の出力基準電圧を基準としたパルスへ変換する第2のレベルシフト回路と、
前記第1及び第2のレベルシフト回路に出力端子に接続された第1の論理回路と、
前記第1の論理回路の出力端子に接続された第1のフリップフロップ回路と、
前記第1のフリップフロップ回路の内部又は前記第1のフリップフロップ回路の後段における第1の信号ラインに接続された第1のセットアップ抵抗と、
前記第1のセットアップ抵抗の後段に接続された第1の出力増幅回路と、
前記第1の出力増幅回路に接続され容量性負荷へハイレベル電圧を供給する第1の出力素子を備え、
かつ、
第2の入力端子と、
第2の入力端子から入力された第2の入力信号の第2のフロントエッジ及び第2のバックエッジに対応した第2のエッジパルスを発生する第2のエッジパルス発生回路と、
前記第2のフロントエッジパルスを第2の出力基準電圧を基準としたパルスに変換する第3のレベルシフト回路と、
前記第2のバックエッジパルスを第2の出力基準電圧を基準としたパルスへ変換する第4のレベルシフト回路と、
前記第3及び第4のレベルシフト回路に出力端子に接続された第2の論理回路と、
前記第2の論理回路の出力端子に接続された第2のフリップフロップ回路と、
前記第2のフリップフロップ回路の内部又は前記第2のフリップフロップ回路の後段における第2の信号ラインに接続された第2のセットアップ抵抗と、
前記第2のセットアップ抵抗の後段に接続された第2の出力増幅回路と、
前記第1の出力増幅回路に接続され容量性負荷へローレベル電圧を供給する第2の出力素子を備え、
前記第1のセットアップ抵抗は、第1の出力増幅回路の第1の電源電圧ラインと前記第1の信号ライン間に接続され、
前記第2のセットアップ抵抗は、第2の出力増幅回路の第2の電源電圧ラインと前記第2の信号ライン間に接続されたことを特徴とする表示装置の駆動回路。
(付記19)
第1の入力端子と、
第1の入力端子から入力された第1の入力信号の第1のフロントエッジ及び第1のバックエッジに対応した第1のエッジパルスを発生する第1のエッジパルス発生回路と、
前記第1のフロントエッジパルスを第1の出力基準電圧を基準としたパルスに変換する第1のレベルシフト回路と、
前記第1のバックエッジパルスを第1の出力基準電圧を基準としたパルスへ変換する第2のレベルシフト回路と、
前記第1及び第2のレベルシフト回路に出力端子に接続された第1の論理回路と、
前記第1の論理回路の出力端子に接続された第1のフリップフロップ回路と、
前記第1のフリップフロップ回路の内部又は前記第1のフリップフロップ回路の後段における第1の信号ラインに接続された第1のセットアップ抵抗と、
前記第1のセットアップ抵抗の後段に接続された第1の出力増幅回路と、
前記第1の出力増幅回路に接続され容量性負荷へハイレベル電圧を供給する第1の出力素子を備え、
かつ、
第2の入力端子と、
第2の入力端子から入力された第2の入力信号の第2のフロントエッジ及び第2のバックエッジに対応した第2のエッジパルスを発生する第2のエッジパルス発生回路と、
前記第2のフロントエッジパルスを第2の出力基準電圧を基準としたパルスに変換する第3のレベルシフト回路と、
前記第2のバックエッジパルスを第2の出力基準電圧を基準としたパルスへ変換する第4のレベルシフト回路と、
前記第3及び第4のレベルシフト回路に出力端子に接続された第2の論理回路と、
前記第2の論理回路の出力端子に接続された第2のフリップフロップ回路と、
前記第2のフリップフロップ回路の内部又は前記第2のフリップフロップ回路の後段における第2の信号ラインに接続された第2のセットアップ抵抗と、
前記第2のセットアップ抵抗の後段に接続された第2の出力増幅回路と、
前記第1の出力増幅回路に接続され容量性負荷へローレベル電圧を供給する第2の出力素子を備え、
前記第1のフリップフロップ回路の出力端子と前記第1の出力増幅回路の第1の電源電圧ラインとの間の容量は、前記第1のフリップフロップ回路の出力端子と前記第1の出力基準電圧を供給する電源電圧ライン間との間の容量より小さく、
前記第2のフリップフロップ回路の出力端子と前記第2の出力増幅回路の第2の電源電圧ラインとの間の容量は、前記第2のフリップフロップ回路の出力端子と前記第2の出力基準電圧を供給する電源電圧ライン間との間の容量より小さいことを特徴とする表示装置の駆動回路。
(付記20)
第1の入力端子と、
第1の入力端子から入力された第1の入力信号の第1のフロントエッジ及び第1のバックエッジに対応した第1のエッジパルスを発生する第1のエッジパルス発生回路と、
前記第1のフロントエッジパルスを第1の出力基準電圧を基準としたパルスに変換する第1のレベルシフト回路と、
前記第1のバックエッジパルスを第1の出力基準電圧を基準としたパルスへ変換する第2のレベルシフト回路と、
前記第1及び第2のレベルシフト回路に出力端子に接続された第1の論理回路と、
前記第1の論理回路の出力端子に接続された第1のフリップフロップ回路と、
前記第1のフリップフロップ回路の内部又は前記第1のフリップフロップ回路の後段における第1の信号ラインに接続された第1のセットアップ抵抗と、
前記第1のセットアップ抵抗の後段に接続された第1の出力増幅回路と、
前記第1の出力増幅回路に接続され容量性負荷へハイレベル電圧を供給する第1の出力素子を備え、
かつ、
第2の入力端子と、
第2の入力端子から入力された第2の入力信号の第2のフロントエッジ及び第2のバックエッジに対応した第2のエッジパルスを発生する第2のエッジパルス発生回路と、
前記第2のフロントエッジパルスを第2の出力基準電圧を基準としたパルスに変換する第3のレベルシフト回路と、
前記第2のバックエッジパルスを第2の出力基準電圧を基準としたパルスへ変換する第4のレベルシフト回路と、
前記第3及び第4のレベルシフト回路に出力端子に接続された第2の論理回路と、
前記第2の論理回路の出力端子に接続された第2のフリップフロップ回路と、
前記第2のフリップフロップ回路の内部又は前記第2のフリップフロップ回路の後段における第2の信号ラインに接続された第2のセットアップ抵抗と、
前記第2のセットアップ抵抗の後段に接続された第2の出力増幅回路と、
前記第1の出力増幅回路に接続され容量性負荷へローレベル電圧を供給する第2の出力素子を備え、
前記第1のフリップフロップ回路は、
前記第1のフロントエッジパルスが入力される第1のインバータ回路と、
前記第1のインバータ回路の出力端子に接続された第1のNAND回路と、
前記第1のバックエッジパルスが入力される第2のインバータ回路と、
前記第2のインバータ回路の出力端子に接続された第2のNAND回路と、
前記第2のNAND回路の前段又は後段に設けられた第1のリセット遅延回路を備え、
前記第2のフリップフロップ回路は、
前記第2のフロントエッジパルスが入力される第3のインバータ回路と、
前記第3のインバータ回路の出力端子に接続された第3のNAND回路と、
前記第2のバックエッジパルスが入力される第4のインバータ回路と、
前記第4のインバータ回路の出力端子に接続された第4のNAND回路と、
前記第4のNAND回路の前段又は後段に設けられた第2のリセット遅延回路を備えることを特徴とする表示装置の駆動回路。
(付記21)
付記18から20のいずれか1項に記載の駆動回路において、
前記第1の入力端子と、前記第1のエッジパルス発生回路と、前記第1のレベルシフト回路と、前記第2のレベルシフト回路と、前記第1の論理回路と、前記第1のフリップフロップ回路と、前記第1のセットアップ抵抗と、前記第1の出力増幅回路と、前記第2の入力端子と、前記第2のエッジパルス発生回路と、前記第3のレベルシフト回路と、前記第4のレベルシフト回路と、前記第2の論理回路と、前記第2のフリップフロップ回路と、前記第2のセットアップ抵抗と、前記第2の出力増幅回路とは、同一の半導体集積回路内に形成されたことを特徴とする表示装置の駆動回路。
(付記22)
複数のX電極と、
前記複数のX電極に隣接して交互に配置され、前記複数のX電極との間で放電を発生する複数のY電極と、
前記複数のX電極に放電電圧を印加するX電極駆動回路と、
前記複数のY電極に放電電圧を印加するY電極駆動回路とを備えたプラズマディスプレイ装置において、
前記X電極駆動回路及び前記Y電極駆動回路は、付記18から21のいずれか1つに記載の表示装置の駆動回路で構成されたことを特徴とするプラズマディスプレイ装置。
以上説明したように、本発明の表示装置の駆動回路をプラズマディスプレイ装置に適用することにより、電源投入時に誤動作が発生しない信頼性の高いプラズマディスプレイ装置を提供することができる。
1 プラズマディスプレイパネル
2 アドレスドライバ
3 X電極駆動回路
4 走査ドライバ
5 Y電極駆動回路
8 駆動制御回路
11、11A、11B、31、31A、31B パワートランジスタ駆動用IC
21、24、41、44 入力増幅回路
22、25、42、45 ハイレベルシフト回路
23、26、43、46 出力増幅回路
31 エッジパルス発生回路
32 論理回路
33 フリップフロップ
35 出力増幅回路
R3、R4、R5 セットアップ抵抗
2 アドレスドライバ
3 X電極駆動回路
4 走査ドライバ
5 Y電極駆動回路
8 駆動制御回路
11、11A、11B、31、31A、31B パワートランジスタ駆動用IC
21、24、41、44 入力増幅回路
22、25、42、45 ハイレベルシフト回路
23、26、43、46 出力増幅回路
31 エッジパルス発生回路
32 論理回路
33 フリップフロップ
35 出力増幅回路
R3、R4、R5 セットアップ抵抗
Claims (15)
- 入力端子と、
前記入力端子から入力された入力信号のフロントエッジ及びバックエッジに対応したエッジパルスを発生するエッジパルス発生回路と、
前記フロントエッジパルスを出力基準電圧を基準としたパルスに変換する第1のレベルシフト回路と、
前記バックエッジパルスを前記出力基準電圧を基準としたパルスに変換する第2のレベルシフト回路と、
前記第1及び第2のレベルシフト回路の出力端子に接続された論理回路と、
前記論理回路の出力端子に接続されたフリップフロップ回路と、
前記フリップフロップ回路の内部又は前記フリップフロップ回路の後段における信号ラインに接続されたセットアップ抵抗と、
前記セットアップ抵抗の後段に接続された出力増幅回路と、
前記出力増幅回路に接続された出力素子とを備え、
前記出力素子により表示装置の容量性負荷を駆動する表示装置の駆動回路において、
前記セットアップ抵抗は、前記出力増幅回路の電源電圧ラインと前記信号ライン間に接続されることを特徴とする表示装置の駆動回路。 - 前記フリップフロップ回路は、
前記フロントエッジパルスが入力される第1のインバータ回路と、
前記第1のインバータ回路の出力端子に接続された第1のNAND回路と、
前記バックエッジパルスが入力される第2のインバータ回路と、
前記第2のインバータ回路の出力端子に接続された第2のNAND回路とを備え、
前記セットアップ抵抗は、前記第1のインバータ回路と前記第1のNAND回路の接続点と前記出力増幅回路の電源電圧ラインとの間に接続される請求項1に記載の表示装置の駆動回路。 - 前記フリップフロップ回路の後段に設けられた第3のインバータ回路を備え、
前記セットアップ抵抗は、前記第3のインバータ回路の出力端子と前記出力増幅回路の電源電圧ラインとの間に接続される請求項1に記載の表示装置の駆動回路。 - 入力端子と、
前記入力端子から入力された入力信号のフロントエッジ及びバックエッジに対応したエッジパルスを発生するエッジパルス発生回路と、
前記フロントエッジパルスを出力基準電圧を基準としたパルスに変換する第1のレベルシフト回路と、
前記バックエッジパルスを前記出力基準電圧を基準としたパルスに変換する第2のレベルシフト回路と、
前記第1及び第2のレベルシフト回路の出力端子に接続された論理回路と、
前記論理回路の出力端子に接続されたフリップフロップ回路と、
前記フリップフロップ回路の後段に接続された出力増幅回路と、
前記出力増幅回路に接続された出力素子とを備え、
前記出力素子により表示装置の容量性負荷を駆動する表示装置の駆動回路において、
前記フリップフロップ回路の出力端子と前記出力増幅回路の電源電圧ラインとの間の容量は、前記フリップフロップ回路の出力端子と前記出力基準電圧を供給する電源電圧ライン間との間の容量より小さいことを特徴とする表示装置の駆動回路。 - 入力端子と、
前記入力端子から入力された入力信号のフロントエッジ及びバックエッジに対応したエッジパルスを発生するエッジパルス発生回路と、
前記フロントエッジパルスを出力基準電圧を基準としたパルスに変換する第1のレベルシフト回路と、
前記バックエッジパルスを前記出力基準電圧を基準としたパルスに変換する第2のレベルシフト回路と、
前記第1及び第2のレベルシフト回路の出力端子に接続された論理回路と、
前記論理回路の出力端子に接続されたフリップフロップ回路と、
前記フリップフロップ回路の内部又は前記フリップフロップ回路の後段における信号ラインに接続されたセットアップ抵抗と、
前記セットアップ抵抗の後段に接続された出力増幅回路と、
前記出力増幅回路に接続された出力素子とを備え、
前記出力素子により表示装置の容量性負荷を駆動する表示装置の駆動回路において、
前記セットアップ抵抗は、ポリシリコン抵抗で構成されていることを特徴とする表示装置の駆動回路。 - 入力端子と、
前記入力端子から入力された入力信号のフロントエッジ及びバックエッジに対応したエッジパルスを発生するエッジパルス発生回路と、
前記フロントエッジパルスを出力基準電圧を基準としたパルスに変換する第1のレベルシフト回路と、
前記バックエッジパルスを前記出力基準電圧を基準としたパルスに変換する第2のレベルシフト回路と、
前記第1及び第2のレベルシフト回路の出力端子に接続された論理回路と、
前記論理回路の出力端子に接続されたフリップフロップ回路と、
前記フリップフロップ回路の後段に接続された出力増幅回路と、
前記出力増幅回路に接続された出力素子とを備える表示装置の駆動回路において、
前記フリップフロップ回路は、
前記フロントエッジパルスが入力される第1のインバータ回路と、
前記第1のインバータ回路の出力端子に接続された第1のNAND回路と、
前記バックエッジパルスが入力される第2のインバータ回路と、
前記第2のインバータ回路の出力端子に接続された第2のNAND回路と、
前記第2のNAND回路の前段又は後段に設けられたリセット遅延回路とを備えることを特徴とする表示装置の駆動回路。 - 前記リセット遅延回路は、インバータ回路で構成されている請求項6に記載の表示装置の駆動回路。
- 入力端子と、
前記入力端子から入力された入力信号のフロントエッジ及びバックエッジに対応したエッジパルスを発生するエッジパルス発生回路と、
前記フロントエッジパルスを出力基準電圧を基準としたパルスに変換する第1のレベルシフト回路と、
前記バックエッジパルスを前記出力基準電圧を基準としたパルスに変換する第2のレベルシフト回路と、
前記第1及び第2のレベルシフト回路の出力端子に接続された論理回路と、
前記論理回路の出力端子に接続されたフリップフロップ回路と、
前記フリップフロップ回路の後段に接続された出力増幅回路と、
前記出力増幅回路に接続された出力素子とを備える表示装置の駆動回路において、
前記出力増幅回路の電源電圧ラインと前記出力基準出夏を供給する電源電圧ラインとの間に接続され、周波数応答性が低く、容量値の大きな容量を備えることを特徴とする表示装置の駆動回路。 - 前記論理回路は、前記第1のレベルシフト回路の出力信号と前記第2のレベルシフト回路の出力信号が同時にアクティブ状態の時には出力信号を発生しない同時アクティブ防止機能を有する請求項1から8のいずれかに記載の表示装置の駆動回路。
- 複数のX電極と、
前記複数のX電極に隣接して交互に配置され、前記複数のX電極との間で放電を発生する複数のY電極と、
前記複数のX電極に放電電圧を印加するX電極駆動回路と、
前記複数のY電極に放電電圧を印加するY電極駆動回路とを備えたプラズマディスプレイ装置において、
前記X電極駆動回路及び前記Y電極駆動回路は、請求項1から9のいずれか1つに記載の表示装置の駆動回路で構成されていることを特徴とするプラズマディスプレイ装置。 - 第1の入力端子と、
第1の入力端子から入力された第1の入力信号の第1のフロントエッジ及び第1のバックエッジに対応した第1のエッジパルスを発生する第1のエッジパルス発生回路と、
前記第1のフロントエッジパルスを第1の出力基準電圧を基準としたパルスに変換する第1のレベルシフト回路と、
前記第1のバックエッジパルスを第1の出力基準電圧を基準としたパルスへ変換する第2のレベルシフト回路と、
前記第1及び第2のレベルシフト回路に出力端子に接続された第1の論理回路と、
前記第1の論理回路の出力端子に接続された第1のフリップフロップ回路と、
前記第1のフリップフロップ回路の内部又は前記第1のフリップフロップ回路の後段における第1の信号ラインに接続された第1のセットアップ抵抗と、
前記第1のセットアップ抵抗の後段に接続された第1の出力増幅回路と、
前記第1の出力増幅回路に接続され容量性負荷へハイレベル電圧を供給する第1の出力素子を備え、
かつ、
第2の入力端子と、
第2の入力端子から入力された第2の入力信号の第2のフロントエッジ及び第2のバックエッジに対応した第2のエッジパルスを発生する第2のエッジパルス発生回路と、
前記第2のフロントエッジパルスを第2の出力基準電圧を基準としたパルスに変換する第3のレベルシフト回路と、
前記第2のバックエッジパルスを第2の出力基準電圧を基準としたパルスへ変換する第4のレベルシフト回路と、
前記第3及び第4のレベルシフト回路に出力端子に接続された第2の論理回路と、
前記第2の論理回路の出力端子に接続された第2のフリップフロップ回路と、
前記第2のフリップフロップ回路の内部又は前記第2のフリップフロップ回路の後段における第2の信号ラインに接続された第2のセットアップ抵抗と、
前記第2のセットアップ抵抗の後段に接続された第2の出力増幅回路と、
前記第1の出力増幅回路に接続され容量性負荷へローレベル電圧を供給する第2の出力素子を備え、
前記第1のセットアップ抵抗は、第1の出力増幅回路の第1の電源電圧ラインと前記第1の信号ライン間に接続され、
前記第2のセットアップ抵抗は、第2の出力増幅回路の第2の電源電圧ラインと前記第2の信号ライン間に接続されたことを特徴とする表示装置の駆動回路。 - 第1の入力端子と、
第1の入力端子から入力された第1の入力信号の第1のフロントエッジ及び第1のバックエッジに対応した第1のエッジパルスを発生する第1のエッジパルス発生回路と、
前記第1のフロントエッジパルスを第1の出力基準電圧を基準としたパルスに変換する第1のレベルシフト回路と、
前記第1のバックエッジパルスを第1の出力基準電圧を基準としたパルスへ変換する第2のレベルシフト回路と、
前記第1及び第2のレベルシフト回路に出力端子に接続された第1の論理回路と、
前記第1の論理回路の出力端子に接続された第1のフリップフロップ回路と、
前記第1のフリップフロップ回路の内部又は前記第1のフリップフロップ回路の後段における第1の信号ラインに接続された第1のセットアップ抵抗と、
前記第1のセットアップ抵抗の後段に接続された第1の出力増幅回路と、
前記第1の出力増幅回路に接続され容量性負荷へハイレベル電圧を供給する第1の出力素子を備え、
かつ、
第2の入力端子と、
第2の入力端子から入力された第2の入力信号の第2のフロントエッジ及び第2のバックエッジに対応した第2のエッジパルスを発生する第2のエッジパルス発生回路と、
前記第2のフロントエッジパルスを第2の出力基準電圧を基準としたパルスに変換する第3のレベルシフト回路と、
前記第2のバックエッジパルスを第2の出力基準電圧を基準としたパルスへ変換する第4のレベルシフト回路と、
前記第3及び第4のレベルシフト回路に出力端子に接続された第2の論理回路と、
前記第2の論理回路の出力端子に接続された第2のフリップフロップ回路と、
前記第2のフリップフロップ回路の内部又は前記第2のフリップフロップ回路の後段における第2の信号ラインに接続された第2のセットアップ抵抗と、
前記第2のセットアップ抵抗の後段に接続された第2の出力増幅回路と、
前記第1の出力増幅回路に接続され容量性負荷へローレベル電圧を供給する第2の出力素子を備え、
前記第1のフリップフロップ回路の出力端子と前記第1の出力増幅回路の第1の電源電圧ラインとの間の容量は、前記第1のフリップフロップ回路の出力端子と前記第1の出力基準電圧を供給する電源電圧ライン間との間の容量より小さく、
前記第2のフリップフロップ回路の出力端子と前記第2の出力増幅回路の第2の電源電圧ラインとの間の容量は、前記第2のフリップフロップ回路の出力端子と前記第2の出力基準電圧を供給する電源電圧ライン間との間の容量より小さいことを特徴とする表示装置の駆動回路。 - 第1の入力端子と、
第1の入力端子から入力された第1の入力信号の第1のフロントエッジ及び第1のバックエッジに対応した第1のエッジパルスを発生する第1のエッジパルス発生回路と、
前記第1のフロントエッジパルスを第1の出力基準電圧を基準としたパルスに変換する第1のレベルシフト回路と、
前記第1のバックエッジパルスを第1の出力基準電圧を基準としたパルスへ変換する第2のレベルシフト回路と、
前記第1及び第2のレベルシフト回路に出力端子に接続された第1の論理回路と、
前記第1の論理回路の出力端子に接続された第1のフリップフロップ回路と、
前記第1のフリップフロップ回路の内部又は前記第1のフリップフロップ回路の後段における第1の信号ラインに接続された第1のセットアップ抵抗と、
前記第1のセットアップ抵抗の後段に接続された第1の出力増幅回路と、
前記第1の出力増幅回路に接続され容量性負荷へハイレベル電圧を供給する第1の出力素子を備え、
かつ、
第2の入力端子と、
第2の入力端子から入力された第2の入力信号の第2のフロントエッジ及び第2のバックエッジに対応した第2のエッジパルスを発生する第2のエッジパルス発生回路と、
前記第2のフロントエッジパルスを第2の出力基準電圧を基準としたパルスに変換する第3のレベルシフト回路と、
前記第2のバックエッジパルスを第2の出力基準電圧を基準としたパルスへ変換する第4のレベルシフト回路と、
前記第3及び第4のレベルシフト回路に出力端子に接続された第2の論理回路と、
前記第2の論理回路の出力端子に接続された第2のフリップフロップ回路と、
前記第2のフリップフロップ回路の内部又は前記第2のフリップフロップ回路の後段における第2の信号ラインに接続された第2のセットアップ抵抗と、
前記第2のセットアップ抵抗の後段に接続された第2の出力増幅回路と、
前記第1の出力増幅回路に接続され容量性負荷へローレベル電圧を供給する第2の出力素子を備え、
前記第1のフリップフロップ回路は、
前記第1のフロントエッジパルスが入力される第1のインバータ回路と、
前記第1のインバータ回路の出力端子に接続された第1のNAND回路と、
前記第1のバックエッジパルスが入力される第2のインバータ回路と、
前記第2のインバータ回路の出力端子に接続された第2のNAND回路と、
前記第2のNAND回路の前段又は後段に設けられた第1のリセット遅延回路を備え、
前記第2のフリップフロップ回路は、
前記第2のフロントエッジパルスが入力される第3のインバータ回路と、
前記第3のインバータ回路の出力端子に接続された第3のNAND回路と、
前記第2のバックエッジパルスが入力される第4のインバータ回路と、
前記第4のインバータ回路の出力端子に接続された第4のNAND回路と、
前記第4のNAND回路の前段又は後段に設けられた第2のリセット遅延回路を備えることを特徴とする表示装置の駆動回路。 - 請求項11から13のいずれか1項に記載の駆動回路において、
前記第1の入力端子と、前記第1のエッジパルス発生回路と、前記第1のレベルシフト回路と、前記第2のレベルシフト回路と、前記第1の論理回路と、前記第1のフリップフロップ回路と、前記第1のセットアップ抵抗と、前記第1の出力増幅回路と、前記第2の入力端子と、前記第2のエッジパルス発生回路と、前記第3のレベルシフト回路と、前記第4のレベルシフト回路と、前記第2の論理回路と、前記第2のフリップフロップ回路と、前記第2のセットアップ抵抗と、前記第2の出力増幅回路とは、同一の半導体集積回路内に形成されたことを特徴とする表示装置の駆動回路。 - 複数のX電極と、
前記複数のX電極に隣接して交互に配置され、前記複数のX電極との間で放電を発生する複数のY電極と、
前記複数のX電極に放電電圧を印加するX電極駆動回路と、
前記複数のY電極に放電電圧を印加するY電極駆動回路とを備えたプラズマディスプレイ装置において、
前記X電極駆動回路及び前記Y電極駆動回路は、請求項11から15のいずれか1項に記載の表示装置の駆動回路で構成されたことを特徴とするプラズマディスプレイ装置。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004195409A JP2006017990A (ja) | 2004-07-01 | 2004-07-01 | 表示装置の動回路及びプラズマディスプレイ装置 |
EP05251365A EP1612761A2 (en) | 2004-07-01 | 2005-03-08 | Drive circuit for a plasma display apparatus |
US11/075,244 US20060001599A1 (en) | 2004-07-01 | 2005-03-09 | Drive circuit for display apparatus and plasma display apparatus |
TW094107308A TW200603537A (en) | 2004-07-01 | 2005-03-10 | Drive circuit for display apparatus and plasma display apparatus |
KR1020050027495A KR100636060B1 (ko) | 2004-07-01 | 2005-04-01 | 표시 장치의 구동 회로 및 플라즈마 디스플레이 장치 |
CNA2005100599979A CN1716776A (zh) | 2004-07-01 | 2005-04-04 | 用于显示装置的驱动电路和等离子显示装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004195409A JP2006017990A (ja) | 2004-07-01 | 2004-07-01 | 表示装置の動回路及びプラズマディスプレイ装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006017990A true JP2006017990A (ja) | 2006-01-19 |
Family
ID=35134610
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004195409A Withdrawn JP2006017990A (ja) | 2004-07-01 | 2004-07-01 | 表示装置の動回路及びプラズマディスプレイ装置 |
Country Status (6)
Country | Link |
---|---|
US (1) | US20060001599A1 (ja) |
EP (1) | EP1612761A2 (ja) |
JP (1) | JP2006017990A (ja) |
KR (1) | KR100636060B1 (ja) |
CN (1) | CN1716776A (ja) |
TW (1) | TW200603537A (ja) |
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-
2005
- 2005-03-08 EP EP05251365A patent/EP1612761A2/en not_active Withdrawn
- 2005-03-09 US US11/075,244 patent/US20060001599A1/en not_active Abandoned
- 2005-03-10 TW TW094107308A patent/TW200603537A/zh unknown
- 2005-04-01 KR KR1020050027495A patent/KR100636060B1/ko not_active IP Right Cessation
- 2005-04-04 CN CNA2005100599979A patent/CN1716776A/zh active Pending
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Also Published As
Publication number | Publication date |
---|---|
EP1612761A2 (en) | 2006-01-04 |
KR20060045416A (ko) | 2006-05-17 |
TW200603537A (en) | 2006-01-16 |
KR100636060B1 (ko) | 2006-10-20 |
US20060001599A1 (en) | 2006-01-05 |
CN1716776A (zh) | 2006-01-04 |
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Legal Events
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A621 | Written request for application examination |
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