JPH04181809A - 集積回路装置の負荷駆動回路 - Google Patents
集積回路装置の負荷駆動回路Info
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- JPH04181809A JPH04181809A JP2194357A JP19435790A JPH04181809A JP H04181809 A JPH04181809 A JP H04181809A JP 2194357 A JP2194357 A JP 2194357A JP 19435790 A JP19435790 A JP 19435790A JP H04181809 A JPH04181809 A JP H04181809A
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- 239000003990 capacitor Substances 0.000 abstract description 5
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
- Y02B20/00—Energy efficient lighting technologies, e.g. halogen lamps or gas discharge lamps
- Y02B20/30—Semiconductor lamps, e.g. solid state lamps [SSL] light emitting diodes [LED] or organic LED [OLED]
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- Control Of Gas Discharge Display Tubes (AREA)
- Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
- Electroluminescent Light Sources (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、例えばプラズマ表示パネルの画素のような負
荷を駆動するため集積回路装置に複数個組み込まれる負
荷駆動回路に関する。
荷を駆動するため集積回路装置に複数個組み込まれる負
荷駆動回路に関する。
J従来の技術〕
最近では集積回路装置に組み込んだ出力回路により直接
に外部の負荷を駆動する例が多くなって来ており、例え
ばプラズマ表示パネル用ではその画素をそれぞれ駆動す
る回路が数十個以上組み込まれる。かかる負荷駆動回路
としては、負荷′を流が小さい場合はいわゆる万一ブン
コレクタ方式やオーブントルイン方式でよいが、より大
きな駆動能力が要求される場合はブツシュプル方式が採
用される。以下、この方式の負荷駆動回路の従来例を第
5図を参照して簡単に説明する。
に外部の負荷を駆動する例が多くなって来ており、例え
ばプラズマ表示パネル用ではその画素をそれぞれ駆動す
る回路が数十個以上組み込まれる。かかる負荷駆動回路
としては、負荷′を流が小さい場合はいわゆる万一ブン
コレクタ方式やオーブントルイン方式でよいが、より大
きな駆動能力が要求される場合はブツシュプル方式が採
用される。以下、この方式の負荷駆動回路の従来例を第
5図を参照して簡単に説明する。
第5図の上部に示されたプラズマ表示パネルの各画素等
の負荷lをそれぞれ駆動するため、その下側に示された
n個の負荷駆動回路41〜4nが集積回路装置に組み込
まれる。これらの負荷駆動回路はこの従来例では同じn
チャネル形の2個の電界効果トランジスタ11と12を
1対のiis電位点VとEの間に直列接続したいわゆる
トーテムポール形で、百出力トランジスタ11と12の
相互接続点から各負荷l用の出力端子Toが導出される
。
の負荷lをそれぞれ駆動するため、その下側に示された
n個の負荷駆動回路41〜4nが集積回路装置に組み込
まれる。これらの負荷駆動回路はこの従来例では同じn
チャネル形の2個の電界効果トランジスタ11と12を
1対のiis電位点VとEの間に直列接続したいわゆる
トーテムポール形で、百出力トランジスタ11と12の
相互接続点から各負荷l用の出力端子Toが導出される
。
負荷駆動回路41〜4nにそれぞれ負荷1に対する駆動
指令D1〜On、例えば各画素への表示データが与えら
れる。この駆動指令Dl=Dnは’)f、、”L、いず
れかの値をとる論理信号で、出力トランジスタ11には
これがそのまま、出力トランジスタ12にはインバータ
13によるその補指令がそれぞれ与えられ、従って出力
トランジスタ11と12は交互に開閉操作される。各出
力端子Toに接続された負荷1はこの例では電源電位点
Vに共通接続されているので、各負荷1は対応する駆動
指令DI=I)nの論理状態が%のとき二よ非駆動状態
に、bのときは駆動状態にそれぞれ!かれる。
指令D1〜On、例えば各画素への表示データが与えら
れる。この駆動指令Dl=Dnは’)f、、”L、いず
れかの値をとる論理信号で、出力トランジスタ11には
これがそのまま、出力トランジスタ12にはインバータ
13によるその補指令がそれぞれ与えられ、従って出力
トランジスタ11と12は交互に開閉操作される。各出
力端子Toに接続された負荷1はこの例では電源電位点
Vに共通接続されているので、各負荷1は対応する駆動
指令DI=I)nの論理状態が%のとき二よ非駆動状態
に、bのときは駆動状態にそれぞれ!かれる。
負荷駆動回路を上述のようなプッシュプル方式とし、そ
の1対の出力トランジスタにオン抵抗の小なものを用い
ることにより負荷駆動能力を高め得るが、用途によって
は複数個の負荷駆動回路を同し論理状態の駆動指令によ
り動作させることがあり、この場合1対の電源電位点間
に非常に大きな短絡電流が発生する問題がある。
の1対の出力トランジスタにオン抵抗の小なものを用い
ることにより負荷駆動能力を高め得るが、用途によって
は複数個の負荷駆動回路を同し論理状態の駆動指令によ
り動作させることがあり、この場合1対の電源電位点間
に非常に大きな短絡電流が発生する問題がある。
この短絡電流が発生する原因は、負荷駆動回路の1対の
出力トランジスタが上述のように交互二二開閉動作する
ものの、それらの開閉状態が変わる過渡期に同時にオン
状態になる期間が短時間存在する点にある。よく知られ
ていることであるが、まずこれを第6図を参照して説明
する。
出力トランジスタが上述のように交互二二開閉動作する
ものの、それらの開閉状態が変わる過渡期に同時にオン
状態になる期間が短時間存在する点にある。よく知られ
ていることであるが、まずこれを第6図を参照して説明
する。
第6図(a)のように駆動指令りが時刻Laに“−Lか
らhに1時刻tbにUから−にそれぞれ変化するものと
する。この指令をそのまま受ける同図(b)の出力トラ
ンジスタ11の状態はこれら時刻後のその動作時間to
内に図のようにオフからオンに、またオンからオフにそ
れぞれ変化するが、同[k (C)の方の出力トランジ
スタ12の状態はそれよりインバータ13の動作時間t
dだけ遅れた動作時間to内にオンからオフに、またオ
フからオンにそれぞれ変化する。
らhに1時刻tbにUから−にそれぞれ変化するものと
する。この指令をそのまま受ける同図(b)の出力トラ
ンジスタ11の状態はこれら時刻後のその動作時間to
内に図のようにオフからオンに、またオンからオフにそ
れぞれ変化するが、同[k (C)の方の出力トランジ
スタ12の状態はそれよりインバータ13の動作時間t
dだけ遅れた動作時間to内にオンからオフに、またオ
フからオンにそれぞれ変化する。
この結果、出力トランジスタエ2のオンからオフへの動
作が遅れる時刻ta後の経過の方が時刻tb後の経過よ
り両トランジスタ11と12が同時にオン状態にある時
間が長くなって、時刻tb後の短絡電流rbよりずっと
大きな短絡電流1aが流れる。
作が遅れる時刻ta後の経過の方が時刻tb後の経過よ
り両トランジスタ11と12が同時にオン状態にある時
間が長くなって、時刻tb後の短絡電流rbよりずっと
大きな短絡電流1aが流れる。
第7図は第5図の負荷駆動回路41〜4nに対する駆動
指令りが第7図fa)に示すように上述の時刻taにL
かろ亘に一斉に変化した場合の経過を示す。
指令りが第7図fa)に示すように上述の時刻taにL
かろ亘に一斉に変化した場合の経過を示す。
負荷駆動回路41について両出力トランジスタ11と1
2の状態変化を同図(b)に、その際の短絡電流■1を
同図(C)にそれぞれ示し、負荷駆動回路4nについて
のこれらの様子を同図(イ)と(e)に示す。これらn
個の負荷駆動回路41〜4n内で同図(C)や(elに
示す短絡電流ll−Inが時刻ta後の時間td+to
内に同時発注するので、第5図の電源電位点■や已に対
応する電源線内にはこの時間内に第7図(flに示す大
きな合成短絡電流Itが流れる。
2の状態変化を同図(b)に、その際の短絡電流■1を
同図(C)にそれぞれ示し、負荷駆動回路4nについて
のこれらの様子を同図(イ)と(e)に示す。これらn
個の負荷駆動回路41〜4n内で同図(C)や(elに
示す短絡電流ll−Inが時刻ta後の時間td+to
内に同時発注するので、第5図の電源電位点■や已に対
応する電源線内にはこの時間内に第7図(flに示す大
きな合成短絡電流Itが流れる。
集積回路装置内のこれら電源線は第5図に示すように主
には抵抗rとキャパシタンスCからなるインピーダンス
2をもつ一種の分布定数回路なので、第7図(elのよ
うな大きな合成短絡電流rtがこれに流れるとインピー
ダンス2によって電圧降下が発生し、これが鋭いスパイ
ク状のノイズとなってこれら電源線から給電を受ける集
積回路装置内の回路に誤動作を惹き起こしやすい。
には抵抗rとキャパシタンスCからなるインピーダンス
2をもつ一種の分布定数回路なので、第7図(elのよ
うな大きな合成短絡電流rtがこれに流れるとインピー
ダンス2によって電圧降下が発生し、これが鋭いスパイ
ク状のノイズとなってこれら電源線から給電を受ける集
積回路装置内の回路に誤動作を惹き起こしやすい。
本発明の目的は、このように複数個の負荷駆動回路を共
通の駆動指令、ないしは同様に論理状態が変化する駆動
指令により動作させる場合の上述のような問題点を解消
して、各負荷駆動回路内の短絡電流に起因する電源線ノ
イズにより集積回路装置内に組み込まれる回路が誤動作
しないようにすることにある。
通の駆動指令、ないしは同様に論理状態が変化する駆動
指令により動作させる場合の上述のような問題点を解消
して、各負荷駆動回路内の短絡電流に起因する電源線ノ
イズにより集積回路装置内に組み込まれる回路が誤動作
しないようにすることにある。
この目的は本発明によれば、上述のように1対の電源電
位点間に複数個並列接続され駆動指令に応じそれぞれ負
荷を駆動するため集積回路装置に組み込まれる駆動回路
を、両電源電位点間に直列接続され相互接続点から負荷
駆動用の出力端子が導出される1対の出力トランジスタ
と、駆動指令を受けこれを所定の遅延時間ずらせた遅延
駆動指令を発する遅延回路と、遅延駆動指令に応して各
出力トランジスタを操作する開閉指令を必ず一方を開状
態にするように発する操作回路により構成して、遅延回
路ごとに遅延時間を異ならせることによって達成される
。
位点間に複数個並列接続され駆動指令に応じそれぞれ負
荷を駆動するため集積回路装置に組み込まれる駆動回路
を、両電源電位点間に直列接続され相互接続点から負荷
駆動用の出力端子が導出される1対の出力トランジスタ
と、駆動指令を受けこれを所定の遅延時間ずらせた遅延
駆動指令を発する遅延回路と、遅延駆動指令に応して各
出力トランジスタを操作する開閉指令を必ず一方を開状
態にするように発する操作回路により構成して、遅延回
路ごとに遅延時間を異ならせることによって達成される
。
なお、上記の遅延回路の遅延時間は出力トランジスタの
開閉動作時間と同程度ずつ異ならせるのが有利である。
開閉動作時間と同程度ずつ異ならせるのが有利である。
また、この遅延回路を各負荷駆動回路ごとに設けるかわ
りに、数個以下の所定数の負荷駆動回路に共通に設ける
ことでもよい。
りに、数個以下の所定数の負荷駆動回路に共通に設ける
ことでもよい。
〔作用]
本発明は、負荷駆動回路に遅延回路を組み込んで駆動指
令を受けさせ、これから遅延回路ごとに異なる時間ずつ
ずれた遅延駆動指令を作ることにより、複数個の負荷駆
動回路間で短絡電流の発生タイミングを互いにずらせ、
これにより電源線に掛かる短絡電流の負担を平均化して
スパイク状の電源線ノイズの発生を防止するものである
。このように本発明の問題解決法は電源線に掛かる負担
の平均化にあるので、短絡電流の発生タイミングを必要
以上互いにずらせるよりは、各短絡電流の一部がむしろ
互いに重なり合って合成短絡電流が電源線上でなだらか
な経通を辿るよう、遅延回路の遅延時間を出力トランジ
スタの開閉動作時間と同程度ずつずらせるのが望ましい
。
令を受けさせ、これから遅延回路ごとに異なる時間ずつ
ずれた遅延駆動指令を作ることにより、複数個の負荷駆
動回路間で短絡電流の発生タイミングを互いにずらせ、
これにより電源線に掛かる短絡電流の負担を平均化して
スパイク状の電源線ノイズの発生を防止するものである
。このように本発明の問題解決法は電源線に掛かる負担
の平均化にあるので、短絡電流の発生タイミングを必要
以上互いにずらせるよりは、各短絡電流の一部がむしろ
互いに重なり合って合成短絡電流が電源線上でなだらか
な経通を辿るよう、遅延回路の遅延時間を出力トランジ
スタの開閉動作時間と同程度ずつずらせるのが望ましい
。
本発明回路において、この遅延回路と組み合わされる操
作回路は、遅延回路により作られた遅延駆動指令に応し
、場合番こよっては負荷駆動回路の動作の制御指令にも
応巳てその1対の出力トランジスタを操作する1対の開
閉指令を作るもので、1対の出力トランジスタ中の一方
を必ず開状態にするようこれらの開閉指令を発すること
により、負荷駆動回路内に大きな短絡電流が発生するの
を防止できるようにしたものである。その具体例は次項
に述べるとおりである。
作回路は、遅延回路により作られた遅延駆動指令に応し
、場合番こよっては負荷駆動回路の動作の制御指令にも
応巳てその1対の出力トランジスタを操作する1対の開
閉指令を作るもので、1対の出力トランジスタ中の一方
を必ず開状態にするようこれらの開閉指令を発すること
により、負荷駆動回路内に大きな短絡電流が発生するの
を防止できるようにしたものである。その具体例は次項
に述べるとおりである。
以下、図を参照しながら本発明の具体実施例を説明する
。第1図は本発明による集積回路装置の負荷駆動回路の
一実施例の回路図、第2図および第3図はそれぞれ遅延
回路および操作回路の具体構成例の回路図、第4図は第
1図に対応する動作状態図と波形図である。これらの図
において前に説明した第5図〜第7図までと同じ部分に
は同し符号が付けられており、これらと説明が重複する
部分は適宜省略することとする。
。第1図は本発明による集積回路装置の負荷駆動回路の
一実施例の回路図、第2図および第3図はそれぞれ遅延
回路および操作回路の具体構成例の回路図、第4図は第
1図に対応する動作状態図と波形図である。これらの図
において前に説明した第5図〜第7図までと同じ部分に
は同し符号が付けられており、これらと説明が重複する
部分は適宜省略することとする。
第1図には第5図では複数個示されていた負荷駆動回路
40が1個だけ示されている。この例でも1対の出力ト
ランジスタ11と12にnチャネル電界効果トランジス
タが用いられ、1対の電源電位点■とEの間に直列接続
され、それらの相互接続点からこの例ではプラズマ表示
パネルの画素である容量性の負荷1が接続される出力端
子Toが導出されるのは従来と同しである。
40が1個だけ示されている。この例でも1対の出力ト
ランジスタ11と12にnチャネル電界効果トランジス
タが用いられ、1対の電源電位点■とEの間に直列接続
され、それらの相互接続点からこの例ではプラズマ表示
パネルの画素である容量性の負荷1が接続される出力端
子Toが導出されるのは従来と同しである。
しかし、本発明では駆動指令りを遅延回路20が受けて
、これを遅延時間τだけずらせた遅延駆動指令Ddを発
する。第2図はこの遅延回路の若干の構成例を示すもの
で、同図(a)の例では抵抗21aとキャパシタ21b
によって遅延回路21が簡略に構成され、それらのRC
時定数で遅延時間τが設定される。同図(b)の遅延回
路22は直列接続された1対のインバータ22aと両者
の相互接続点に接続されたキャパシタ22bとで構成さ
れ、前者の動作時間と後者の静電容量値によって遅延時
間τが設定される。もちろん、この同図(b)の方が同
図(a)よりも動作が確実である。
、これを遅延時間τだけずらせた遅延駆動指令Ddを発
する。第2図はこの遅延回路の若干の構成例を示すもの
で、同図(a)の例では抵抗21aとキャパシタ21b
によって遅延回路21が簡略に構成され、それらのRC
時定数で遅延時間τが設定される。同図(b)の遅延回
路22は直列接続された1対のインバータ22aと両者
の相互接続点に接続されたキャパシタ22bとで構成さ
れ、前者の動作時間と後者の静電容量値によって遅延時
間τが設定される。もちろん、この同図(b)の方が同
図(a)よりも動作が確実である。
操作回路30はかかる遅延回路20〜22で作られた遅
延駆動指令Ddを受け、これに応して1対の出力トラン
ジスタ11と12をそれぞれ操作する開閉指令S1と3
2を発するもので、第1図の例では第5図のインバータ
13に対応する単一のインバータ30aで構成される。
延駆動指令Ddを受け、これに応して1対の出力トラン
ジスタ11と12をそれぞれ操作する開閉指令S1と3
2を発するもので、第1図の例では第5図のインバータ
13に対応する単一のインバータ30aで構成される。
従って、この例では同じチャネル形の両トランジスタ1
1と12を交互に開閉操作するように、開閉指令51と
52は常に互いに補な論理状態で作られる。
1と12を交互に開閉操作するように、開閉指令51と
52は常に互いに補な論理状態で作られる。
第3図の操作回路はプラズマ表示パネルの画素を負荷1
とする場合のもので、遅延駆動指令Ddと制御指令Cを
受ける。同図(a)の操作回路31は遅延駆動指令Dd
を受けるイン、ハーク31aとその出力および制御指令
Cを受けるアンドゲート31bとがらなり、遅延駆動指
令Ddを開閉指令S1とし、アンドゲート31bの出力
を開閉指令S2として発する。これにより、駆動指令り
がhの時に負荷1は非駆動になり、駆動指令りが−の時
は制御指令Cがhの時に限って負荷1が駆動され、制御
指令Cがtの時に出力端子TOが浮動状態にされる。
とする場合のもので、遅延駆動指令Ddと制御指令Cを
受ける。同図(a)の操作回路31は遅延駆動指令Dd
を受けるイン、ハーク31aとその出力および制御指令
Cを受けるアンドゲート31bとがらなり、遅延駆動指
令Ddを開閉指令S1とし、アンドゲート31bの出力
を開閉指令S2として発する。これにより、駆動指令り
がhの時に負荷1は非駆動になり、駆動指令りが−の時
は制御指令Cがhの時に限って負荷1が駆動され、制御
指令Cがtの時に出力端子TOが浮動状態にされる。
同図(b)の例では、操作回路32が遅延駆動指令Dd
と制御指令Cの補指令とを受けるノアゲート32aで構
成され、遅延駆動指令Ddを開閉指令Stとし。
と制御指令Cの補指令とを受けるノアゲート32aで構
成され、遅延駆動指令Ddを開閉指令Stとし。
ノアゲート32aの出力を開閉指令S2として発し、そ
の機能は同図(a)の場合と同しではあるが、開閉指令
S2の論理状態変化の開閉指令S1に対する遅れ時間を
同図(alの場合より短縮できる。なお、操作回路はこ
の第3図の例のように遅延駆動指令Ddと制御指令Cを
受ける場合でも、開閉指令S1と32を必ずその内の一
方が対応する出力トランジスタに開状態を指定する論理
状態、この例では1L、になるように発する。
の機能は同図(a)の場合と同しではあるが、開閉指令
S2の論理状態変化の開閉指令S1に対する遅れ時間を
同図(alの場合より短縮できる。なお、操作回路はこ
の第3図の例のように遅延駆動指令Ddと制御指令Cを
受ける場合でも、開閉指令S1と32を必ずその内の一
方が対応する出力トランジスタに開状態を指定する論理
状態、この例では1L、になるように発する。
第4図は、前の第7図と同じ要領で、第4図(a)の駆
動指令りが時刻taにしからhに変化した時の3個の負
荷駆動回路40内の短絡電流11〜I3の発生状態を示
す、同図(blは1番目の負荷駆動回路40の出力トラ
ンジスタ11と12のオンオフの変化状態。
動指令りが時刻taにしからhに変化した時の3個の負
荷駆動回路40内の短絡電流11〜I3の発生状態を示
す、同図(blは1番目の負荷駆動回路40の出力トラ
ンジスタ11と12のオンオフの変化状態。
同図(C)はその短絡電流■1の発生状態をそれぞれ示
し、もちろんこの最初の負荷駆動回路に遅延回路を設け
る必要はない。
し、もちろんこの最初の負荷駆動回路に遅延回路を設け
る必要はない。
2番目の負荷駆動回路は遅延時間τの遅延回路を備え、
同図(dlの出力トランジスタ11と12のオンオフの
変化状態と同図(e)の短絡電流I2の発生状態は、1
番目の負荷駆動回路の場合より遅延時間τだけ遅らされ
る。3番目の負荷駆動回路には遅延時間2τの遅延回路
を設け、同図(f)の出力トランジスタ11と12のオ
ンオフ変化と同図(ねの短絡電流I3の発生を2番目の
負荷駆動回路よりさらに遅延時間τだけ遅らせる。なお
、この単位遅延時間τはこの例では出力トランジスタの
開閉動作時間と同程度に設定されている。
同図(dlの出力トランジスタ11と12のオンオフの
変化状態と同図(e)の短絡電流I2の発生状態は、1
番目の負荷駆動回路の場合より遅延時間τだけ遅らされ
る。3番目の負荷駆動回路には遅延時間2τの遅延回路
を設け、同図(f)の出力トランジスタ11と12のオ
ンオフ変化と同図(ねの短絡電流I3の発生を2番目の
負荷駆動回路よりさらに遅延時間τだけ遅らせる。なお
、この単位遅延時間τはこの例では出力トランジスタの
開閉動作時間と同程度に設定されている。
同図(5)は電源線に流れる合成短絡電流itを示すも
ので、各負荷駆動回路内の短絡電流11〜I3の発生タ
イミングが遅延時間τずつずれているので、図示のよう
に多峰状の全体としてなだらかな波形となり、第7図(
f)と比較すればわかるようにそのピーク値も時間的な
変化率もずっと小さくなる。
ので、各負荷駆動回路内の短絡電流11〜I3の発生タ
イミングが遅延時間τずつずれているので、図示のよう
に多峰状の全体としてなだらかな波形となり、第7図(
f)と比較すればわかるようにそのピーク値も時間的な
変化率もずっと小さくなる。
従って、本発明により電源線に発生するノイズ。
とくに波頭峻度の高いスパイク状のノイズを従来より格
段に減少させることができる。
段に減少させることができる。
以上の実施例に限らず、本発明は種々のB様で実施をす
ることができる。例えば、遅延時間を各負荷駆動回路ご
とに異ならせる必要があるわけではなく、所定数の負荷
駆動回路ごとに異ならせることでもよく、場合により遅
延回路をこの所定数の負荷駆動回路に共通に設けてもよ
い。遅延回路と操作回路はもちろん機能的には異なるが
、実際面では両回路を一体化しあるいは一部を共用する
ことも可能である。例えば、第1図の操作回路30のイ
ンバータ30aを第2図(b)の遅延回路22の後段の
インバータ22aと共用し、このインバータ22aの出
力を開閉指令S1とし、その人力を開閉指令S2として
取り出すことができる。第3図の操作回路のように遅延
駆動指令と制御指令とを受けるものについても、同様な
一部の共用化が可能である。
ることができる。例えば、遅延時間を各負荷駆動回路ご
とに異ならせる必要があるわけではなく、所定数の負荷
駆動回路ごとに異ならせることでもよく、場合により遅
延回路をこの所定数の負荷駆動回路に共通に設けてもよ
い。遅延回路と操作回路はもちろん機能的には異なるが
、実際面では両回路を一体化しあるいは一部を共用する
ことも可能である。例えば、第1図の操作回路30のイ
ンバータ30aを第2図(b)の遅延回路22の後段の
インバータ22aと共用し、このインバータ22aの出
力を開閉指令S1とし、その人力を開閉指令S2として
取り出すことができる。第3図の操作回路のように遅延
駆動指令と制御指令とを受けるものについても、同様な
一部の共用化が可能である。
また、実施例では出力トランジスタ対を同しチャネル形
の電界効果トランジスタとしたが、互いに異なるチャネ
ル形の組み合わせでもよく、むろん出力トランジスタを
バイポーラトランジスタとする場合もあり得る。
の電界効果トランジスタとしたが、互いに異なるチャネ
ル形の組み合わせでもよく、むろん出力トランジスタを
バイポーラトランジスタとする場合もあり得る。
〔発明の効果)・
以上説明したとおり本発明では、集積回路装置に多数個
組み込むべき各負荷駆動回路を、1対の電源電位点間に
直列接続され相互接続点から負荷駆動用の出力端子が導
出される1対の出力トランジスタと、駆動指令を受けこ
れを所定の遅延時間ずらせた遅延駆動指令を発する遅延
回路と、遅延駆動指令に応して各出力トランジスタを操
作する開閉指令を必ず一方を開状態にするように発する
操作回路とによって構成し、かつ遅延駆動指令に与える
遅延時間を遅延回路ごとに異ならせることによって、各
負荷駆動回路内で1対の出力トランジスタのオンオフ状
態の切り換えに伴い短絡電流が発生するタイミングを複
数個の負荷駆動回路間で互いにずらせて共通の電源線に
掛かる短絡電流の負担を時間的に平均化させることがで
き、これにより電源線にスパイク状のノイズが発生する
のを未然に防止して、集積回路装置に組み込まれる回路
のかかるノイズによる誤動作を非常に有効に防止するこ
とができる。
組み込むべき各負荷駆動回路を、1対の電源電位点間に
直列接続され相互接続点から負荷駆動用の出力端子が導
出される1対の出力トランジスタと、駆動指令を受けこ
れを所定の遅延時間ずらせた遅延駆動指令を発する遅延
回路と、遅延駆動指令に応して各出力トランジスタを操
作する開閉指令を必ず一方を開状態にするように発する
操作回路とによって構成し、かつ遅延駆動指令に与える
遅延時間を遅延回路ごとに異ならせることによって、各
負荷駆動回路内で1対の出力トランジスタのオンオフ状
態の切り換えに伴い短絡電流が発生するタイミングを複
数個の負荷駆動回路間で互いにずらせて共通の電源線に
掛かる短絡電流の負担を時間的に平均化させることがで
き、これにより電源線にスパイク状のノイズが発生する
のを未然に防止して、集積回路装置に組み込まれる回路
のかかるノイズによる誤動作を非常に有効に防止するこ
とができる。
なお、本発明回路は表示パネルの画素のような容量性負
荷の駆動にと(に適し、負荷の充電時や放電時の鋭いt
’fiパルスが電源線上で上述の短絡電流と同様なノイ
ズ問題を起こすのを防止する上でも非常に有用なことが
認められている。
荷の駆動にと(に適し、負荷の充電時や放電時の鋭いt
’fiパルスが電源線上で上述の短絡電流と同様なノイ
ズ問題を起こすのを防止する上でも非常に有用なことが
認められている。
第1図から第4図までが本発明に関し、第1図は本発明
の集積回路装置の負荷駆動回路の実施例の回路図、第2
図(a)と(b)は遅延回路のそれぞれ異なる構成例の
回路図、第3図(a)と(b)は操作回路のそれぞれ異
なる構成例の回路図、第4図(a)〜(5)は第1図の
回路動作を例示する駆動指令と短絡電流の波形図および
出力トランジスタの動作状tq図である。第5図以降は
従来技術に関し、第5図は従来の負荷駆動回路の回路図
、第6図(a)〜(d)はその短絡電流発生の様子を示
すための主な信号と短絡電流の波形図、第7図(a)〜
(f)は第5図の回路動作を示す駆動指令と短絡電流の
波形図、および出力トランジスタの動作状態図である。 これらの図において、 1:負荷、lL12 :出力トランジスタ、13:イン
バータ、20〜22:遅延回路、21a;抵抗、21b
=キヤパシタ、22a:インバータ、22b:キャパシ
タ、30〜32:操作回路、30a:インバータ、31
a:インバータ、31b:アンドゲート、32a:ノア
ゲート、40.41〜4n:負荷駆動回路、C:制御指
令、C:電源線の分布静電容量、0.01〜Dn=駆動
指令、Dd:遅延駆動指令、E:電11ilt位点ない
し接地電位点、Ia、 Ib、 11〜b 流、It:ii電源線上合成短絡電流、r:電源線の分
布抵抗、SL、S2 :開閉指令、To:出力端子、t
a。 tb二時刻、td:出力トランジスタ間の開閉動作のず
れ時間、to=出力トランジスタの開閉動作時間、τ:
遅延回路による遅延時間、2:電源線の分布インピーダ
ンス、である。 1−+、 代理人弁理士 山 口 巌 ブ。 第1閲 第3図 第41!1第71!l 手続補正書 平成 4年 2月 4日
の集積回路装置の負荷駆動回路の実施例の回路図、第2
図(a)と(b)は遅延回路のそれぞれ異なる構成例の
回路図、第3図(a)と(b)は操作回路のそれぞれ異
なる構成例の回路図、第4図(a)〜(5)は第1図の
回路動作を例示する駆動指令と短絡電流の波形図および
出力トランジスタの動作状tq図である。第5図以降は
従来技術に関し、第5図は従来の負荷駆動回路の回路図
、第6図(a)〜(d)はその短絡電流発生の様子を示
すための主な信号と短絡電流の波形図、第7図(a)〜
(f)は第5図の回路動作を示す駆動指令と短絡電流の
波形図、および出力トランジスタの動作状態図である。 これらの図において、 1:負荷、lL12 :出力トランジスタ、13:イン
バータ、20〜22:遅延回路、21a;抵抗、21b
=キヤパシタ、22a:インバータ、22b:キャパシ
タ、30〜32:操作回路、30a:インバータ、31
a:インバータ、31b:アンドゲート、32a:ノア
ゲート、40.41〜4n:負荷駆動回路、C:制御指
令、C:電源線の分布静電容量、0.01〜Dn=駆動
指令、Dd:遅延駆動指令、E:電11ilt位点ない
し接地電位点、Ia、 Ib、 11〜b 流、It:ii電源線上合成短絡電流、r:電源線の分
布抵抗、SL、S2 :開閉指令、To:出力端子、t
a。 tb二時刻、td:出力トランジスタ間の開閉動作のず
れ時間、to=出力トランジスタの開閉動作時間、τ:
遅延回路による遅延時間、2:電源線の分布インピーダ
ンス、である。 1−+、 代理人弁理士 山 口 巌 ブ。 第1閲 第3図 第41!1第71!l 手続補正書 平成 4年 2月 4日
Claims (1)
- 1対の電源電位点間に複数個並列接続され駆動指令に
応じそれぞれ負荷を駆動するため集積回路装置に組み込
まれる駆動回路であって、両電源電位点間に直列接続さ
れ相互接続点から負荷駆動用の出力端子が導出される1
対の出力トランジスタと、駆動指令を受けこれを所定の
遅延時間ずらせた遅延駆動指令を発する遅延回路と、遅
延駆動指令に応じ各出力トランジスタを操作する開閉指
令を必ず一方を開状態にするように発する操作回路とを
備えてなり、遅延回路ごとに遅延時間を異ならせるよう
にしたことを特徴とする集積回路装置の負荷駆動回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2194357A JPH04181809A (ja) | 1990-07-23 | 1990-07-23 | 集積回路装置の負荷駆動回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2194357A JPH04181809A (ja) | 1990-07-23 | 1990-07-23 | 集積回路装置の負荷駆動回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04181809A true JPH04181809A (ja) | 1992-06-29 |
Family
ID=16323236
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2194357A Pending JPH04181809A (ja) | 1990-07-23 | 1990-07-23 | 集積回路装置の負荷駆動回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04181809A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6803889B2 (en) | 2001-01-19 | 2004-10-12 | Fujitsu Hitachi Plasma Display Limited | Plasma display device and method for controlling the same |
JP2006058799A (ja) * | 2004-08-24 | 2006-03-02 | Fuji Electric Device Technology Co Ltd | 表示装置駆動用集積回路 |
US7224329B1 (en) | 2000-03-29 | 2007-05-29 | Fujitsu Hitachi Plasma Display Limited | Plasma display apparatus and manufacturing method |
-
1990
- 1990-07-23 JP JP2194357A patent/JPH04181809A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7224329B1 (en) | 2000-03-29 | 2007-05-29 | Fujitsu Hitachi Plasma Display Limited | Plasma display apparatus and manufacturing method |
US6803889B2 (en) | 2001-01-19 | 2004-10-12 | Fujitsu Hitachi Plasma Display Limited | Plasma display device and method for controlling the same |
KR100818004B1 (ko) * | 2001-01-19 | 2008-03-31 | 후지츠 히다찌 플라즈마 디스플레이 리미티드 | 플라즈마 디스플레이 장치 |
JP2006058799A (ja) * | 2004-08-24 | 2006-03-02 | Fuji Electric Device Technology Co Ltd | 表示装置駆動用集積回路 |
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