JP2001223449A - 多層プリント基板 - Google Patents

Abstract

(57)【要約】 【課題】プリント基板内の電源層及びグラウンド層間で
生じる共振の抑制、さらに該共振に起因する放射ノイズ
を低減することが可能な多層プリント基板を提供する。 【解決手段】 本発明に係る多層プリント基板は、電源
層１ｃ、該電源層１ｃと通電し得るグラウンド層１ｂ及
び信号ライン層１ａ及び１ｄから構成され、前記信号ラ
イン層１ｄ上に形成された信号ライン３に接続されるド
ライバ側回路素子あるいはレシーバ側回路素子の少なく
ともいずれかの回路素子２を搭載したものであって、前
記電源層１ｃの少なくともその一部は網目状のパターン
で構成されることを特徴とする。また、前記回路素子２
の電源端子は、ＥＭＩフィルタを介して前記電源層１ｃ
に接続されることを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、多層プリント基板
の構成に関するものであり、特に、プリント基板内の電
源層の共振を抑えさらにシールド構造となるように基板
層を構成することによってこの電源基板から放射するノ
イズの大幅低減を可能としたプリント基板に関するもの
である。

【０００２】

【従来の技術】電子機器を製造販売するにあたりその機
器から放射されるノイズを定められた規格値以下に抑え
なくてはならない。欧州では１９９６年１月よりＣＥマ
ーキングの制度が開始されており、機器の放射ノイズ
（ＥＭＩ）は欧州ＥＭＣ規格（すなわち、国際規格）を
満たしたもののみ欧州圏での販売が可能となっている。
また我が国や米国等においても国際規格への適合化の方
向にある。したがって電子機器の開発においてＥＭＩ対
策は避けては通れない事項であり、機器メーカはこれま
でこの対策のために多くの時間と費用を要している。

【０００３】これまでのＥＭＩ対策は、製品試作が完了
した時点で行う、いわゆる後追い対策であり、いったん
発生したノイズに対する低減策は筐体のシールド強化に
頼っていた。この方法は、一般に大きな対策コストと時
間を要し、しかもそのノイズ低減効果には限界があっ
た。

【０００４】ノイズ対策の基本は、ノイズ発生源からの
ノイズをできるだけ低減させることであり、またノイズ
発生源の近傍で対策することである。これを実現するた
めには機器の設計段階においてＥＭＩ設計を行う必要が
ある。従来、電子機器からのノイズ発生源の主なものは
スイッチング電源やインバータ装置などのいわゆるパワ
ーエレクトロニクスにおけるスイッチング回路であった
が、近年ではデジタル回路の高周波化、高密度化、さら
にはＣＭＯＳ素子の普及により、通常のプリント基板上
のデジタル回路からのノイズ発生が問題になりつつあ
る。とくに情報通信機器においてはプリント基板におけ
るノイズ低減がＥＭＩ対策の最大の課題となりつつあ
る。

【０００５】

【発明が解決しようとする課題】一般に、プリント基板
のノイズには大きく分類して（１）信号線路からの放射
ノイズと、（２）プリント基板の電源層からの放射ノイ
ズがある。とくに後者は電子回路の低消費電力化を目的
としたＣＭＯＳ−ＩＣの普及にともないプリント基板か
らの発生ノイズの大きな割合を占めるに至っておりその
低減技術の開発が望まれている。以下にプリント基板の
電源層からの放射ノイズの発生メカニズムについて述べ
る。

【０００６】図１７は、基板上にＣＭＯＳドライバとＣ
ＭＯＳレシーバを各々１個配置し、その両者をマイクロ
ストリップラインで接続したモデルを示す図である。こ
の図に示すように、プリント基板１００の信号線路１０
１のパターンの直下には十分広いグラウンドプレーン１
０２が設けられている。このような、いわゆるマイクロ
ストリップラインの一端に置かれたＣＭＯＳドライバ１
０５からの信号は前記信号線路１０１を介してマイクロ
ストリップラインの他の端に接続されたＣＭＯＳレシー
バ１０６の入力端に至り、さらにそのリターン電流は前
記グラウンドプレーン１０２を介してドライバに戻る。

【０００７】図１８の回路構成図に示すように、ＣＭＯ
Ｓドライバ１０５が、Ｐ−ｃｈトランジスタ１０５ａと
Ｎ−ｃｈトランジスタ１０５ｂで構成されているとき、
例えばＣＭＯＳドライバ１０５の入力電圧Ｖｉｎが０ボ
ルトならばＰ−ｃｈトランジスタ１０５ａはＯＮ、Ｎ−
ｃｈトランジスタ１０５ｂはＯＦＦとなり、このＣＭＯ
Ｓドライバ１０５の出力電圧ＶｏｕｔはＨレベル（Ｖ
ｈ）になる。

【０００８】次に前記ＣＭＯＳドライバ１０５の入力電
圧Ｖｉｎが０ボルトから徐々にＶｔｈＮ（Ｎ−ｃｈトラ
ンジスタ１０５ａがＯＮ状態になる閾値）以上になる
と、Ｎ−ｃｈトランジスタ１０５ｂもＯＮとなり、ＣＭ
ＯＳドライバ１０５の電源端子１０５ｖとグラウンド端
子１０５ｇは短絡状態に近くなり大きな電流（いわゆる
貫通電流）が流れる。

【０００９】さらに、ＣＭＯＳドライバ１０５の入力電
圧ＶｉｎがＶｔｈＰ（Ｐ−ｃｈトランジスタ１０５ａが
ＯＦＦとなる閾値）以上になるとＰ−ｃｈトランジスタ
１０５ａはＯＦＦとなり、この貫通電流は止まり、出力
電圧ＶｏｕｔはＬレベルに固定される。一方、前記Ｖｉ
ｎがＶｈから０ボルトに変化するときも同様の貫通電流
が流れる。このように、ＣＭＯＳを用いたデジタル回路
ではその状態が変化する度に貫通電流が発生し、この過
渡的な電流がプリント基板の電源層を共振させノイズを
放射させることが知られている。このときの共振周波数
は、基板の寸法やＣＭＯＳ−ＩＣに隣接したコンデンサ
（バイパスコンデンサ：パスコン）の位置等によって決
まる。例えばいま、電源層の電極が長方形状であって、
その長辺の長さがａ、短辺の長さがｂとすると、一般的
かつ簡単には、その共振周波数ｆは次式で与えられる。

【００１０】

【式１】

【００１１】ただし、ｃは自由空間での電磁波の伝播速
度、εｒはプリント基板の比誘電率であり、それぞれｃ
＝３×１０¹¹ｍｍ／ｓｅｃ、εｒ＝５である。なお、上
記のようなＣＭＯＳドライバ１０５側で生じる問題は、
ＣＭＯＳレシーバ１０６でも同様に生じる。

【００１２】次に具体例による従来のプリント基板構成
とそのＥＭＩにおける問題点について述べる。図１９に
は、４層からなる従来のプリント基板１１０を示す。こ
の４層のプリント基板１１０は、図中上方から第１層及
び第４層が信号ライン層１１０ａ及び１１０ｄ、第２層
がグラウンド層１１０ｂ、第３層が電源層１１０ｃで構
成され、第１層及び第４層の信号ライン層１１０ａ及び
１１０ｄに回路部品１１１が装着されている。

【００１３】このプリント基板１１０上の回路部品１１
１は（１）デジタル回路１１１ａや、（２）微小信号を
扱うアナログ回路１１１ｂ、そして（３）スイッチング
回路を含み比較的大きなノイズを発生するアナログパワ
ー回路１１１ｃが混在しているものとする。近年のデジ
タル回路ではその消費電力をできるだけ小さく抑える目
的でＣＭＯＳ−ＩＣが広く用いられている。

【００１４】図１９に示したデジタル回路１１１ａのド
ライバやレシーバがＣＭＯＳ−ＩＣで構成されていれ
ば、すでに述べたようにＩＣの状態が反転する度に電源
端子からグラウンド端子へ、すなわちプリント基板１１
０の電源層１１０ｃからグラウンド層１１０ｂへ貫通電
流が流れ、この貫通電流によって電源層１１０ｃの電圧
変動（電源バウンス）が生ずる。この変動は、プリント
基板１１０の寸法等によって決まる所定の周波数（共振
周波数）においてとくに大きく発生することも、すでに
述べた通りである。すなわち、電源層１１０ｃは貫通電
流によって所定の周波数で共振する。この基板の共振に
より電源層１１０ｄとグラウンド層１１０ｃの間で近傍
電界及び近傍磁界が発生する（以下では説明を容易にす
るために電界の代わりに電気力線を用いる）。

【００１５】すなわち、図１９の矢印で示すように電源
層１１０ｃからグラウンド層１１０ｂに向かう電気力線
が形成され、これがプリント基板１１０からの放射ノイ
ズをもたらす。このとき電源層１１０ｄの中央部から発
生した電気力線はプリント基板（電源層１１０ｃ）面に
対して垂直に発生しグラウンド層１１０ｂに垂直に到達
するが、電源層１１０ｃの端部から発生した電気力線は
図のように外側から回り込んでグラウンド層１１０ｂの
端部に到達する。このような電気力線は近傍の電界や磁
界を形成しさらには遠方の電磁界を形成していく。これ
らの電気力線のうちとくに電源層１１０ｃの端部から発
生した電気力線によって生ずる放射電磁界（すなわち放
射ノイズ）はプリント基板１１０から発生するノイズ全
体の中で大きな割合を占めている。

【００１６】なお、貫通電流によるプリント基板の共振
現象は、上記したように、当該貫通電流が電源層１１０
ｃからグラウンド層１１０ｂへと流れることにそもそも
起因して発生することはいうまでもない。図２０は、そ
の様子を概念的に示したものであって、電源層１１０ｃ
から、回路部品１１１に対し貫通電流が流れ込む様子を
示している。このとき、回路部品１１１近傍には、通常
これに隣接してバイパスコンデンサ１１２が設置され
る。このような場合においては、当該バイパスコンデン
サ１１２には、その充電作用を通じ、電源層１１０ｃか
らの貫通電流の流入を幾許かでも阻止することが期待さ
れるところではある。しかしながら、電源層１１０ｃ
は、直流電源電圧変動（降下）を抑えるため抵抗値を小
さくすることが求められるから、通常、全面パターン
（いわゆるベタパターン）にて形成され、非常にインピ
ーダンスの低い状態とされるため、当該貫通電流の流入
を十分に阻止することは従来の構成では困難であった。

【００１７】図２１には、放射ノイズの実測値を示す。
図示のプリント基板１１０は、短辺（縦）５５ｍｍ、長
辺（横）１６０ｍｍであり、このプリント基板１１０上
にドライバ及びレシーバとして上記説明したＣＭＯＳイ
ンバータ回路を装着し、１００ｍｍのマイクロストリッ
プライン（前記信号線路１０１）で前記ＣＭＯＳドライ
バ１０５とＣＭＯＳレシーバ１０６を接続した構成であ
る。

【００１８】ＣＭＯＳドライバ１０５及びＣＭＯＳレシ
ーバ１０６を２０ＭＨｚのクロックパルスにて動作させ
た場合、放射ノイズは２０ＭＨｚの整数倍の高調波とし
て発生する。この放射ノイズは信号線路１０１から発生
するノイズと、プリント基板１００全体から発生するノ
イズが合成されたものであるが、とくに大きな値を示し
ている１６０ＭＨｚ及び５８０ＭＨｚ近傍のノイズは電
源層１１０ｄの共振によって発生したノイズと考えるこ
とができる。

【００１９】一方、全周波数帯域において比較的一様に
発生しているノイズの殆どは信号ライン層１１０ａ及び
１１０ｄから発生しているノイズである。この測定デー
タでも明らかなように、プリント基板１１０の共振によ
って発生する放射ノイズはその周波数は限られている
が、前記信号ライン層１１０ａ及び１１０ｄからの放射
ノイズを上回り、これがＥＭＣ規格で定められた許容値
を越えてしまうことがある。

【００２０】本発明は、上記事情に鑑みてなされたもの
であり、その目的とするところは、プリント基板内の電
源層及びグラウンド層間で生じる共振の抑制、さらに該
共振に起因する放射ノイズを低減することが可能な多層
プリント基板を提供することにある。

【００２１】

【課題を解決するための手段】本発明は上記課題を解決
するために以下の手段をとった。

【００２２】すなわち、請求項１記載の多層プリント基
板は、電源層、該電源層と電気的に接続し得るグラウン
ド層及び信号ライン層から構成され、前記信号ライン層
上に形成された信号ラインに接続されるドライバ側回路
素子あるいはレシーバ側回路素子の少なくともいずれか
の回路素子を搭載した多層プリント基板において、前記
電源層の少なくともその一部は網目状のパターンで構成
されることを特徴とするものである。

【００２３】本発明は、上記のような構成、つまり電源
層を網目状のパターンで構成することにより、当該電源
層に係る共振現象の発生の抑制、またこの共振現象に伴
う放射ノイズの低減を可能とする。これは、前記網目状
パターンの存在によって、電源層のインダクタンス成分
が大きくなり、高周波電流の流れ、つまり上記した貫通
電流の電源層から回路素子への流入が阻止される作用に
因る。また、前記網目状パターンは、電源層電極を見か
け上細分化するものとみなせるから、電源層の共振周波
数が高められることもその理由として挙げることができ
る。

【００２４】また、請求項５記載の多層プリント基板
は、請求項１記載の同基板において、前記信号ライン層
上に形成された信号ラインのうちの少なくとも一の信号
ラインの近傍には、その複数箇所がバイアホールによっ
て前記グラウンド層に接続されたガードグラウンドライ
ンが設けられることを特徴とする。

【００２５】このガードグラウンドラインは、前記信号
ラインからのリターン電流に関するいわば「リターン経
路」としての作用を発揮し得る。したがって、当該リタ
ーン電流が、上記したインダクタンス成分の大きい前記
電源層を介して流れることによる不具合、具体的には、
いま述べたような事情による信号ラインからのノイズ放
射を増大させる等といった不具合、を回避することが可
能となる。

【００２６】また、請求項９記載の多層プリント基板
は、請求項１記載の同基板において、前記電源層の両面
には、誘電体層を介して前記グラウンド層が配置される
ことを特徴とする。さらに、請求項１４記載の多層プリ
ント基板は、請求項１記載の同基板において、前記電源
層及び該電源層に隣接して設けられる前記信号ライン層
は、少なくとも二つの前記グラウンド層によって挟まれ
て配置されることを特徴とする。

【００２７】これによれば、電源層及び／又は信号ライ
ン層が、グラウンド層によって挟み込まれる構成となる
から、当該電源層及び／又は信号ライン層から発生した
電気力線が当該グラウンド層によって遮蔽される作用を
得ることが可能となる。

【００２８】次に、請求項１９記載の多層プリント基板
は、電源層、該電源層と電気的に接続し得るグラウンド
層及び信号ライン層から構成され、前記信号ライン層上
に形成された信号ラインに接続されるドライバ側回路素
子あるいはレシーバ側回路素子の少なくともいずれかの
回路素子を搭載した多層プリント基板において、前記回
路素子の電源端子はＥＭＩフィルタを介して前記電源層
に接続されることを特徴とするものである。

【００２９】このような構成によれば、前記ＥＭＩフィ
ルタの存在により、電源層と回路素子の電源端子間の高
周波インピーダンスが高められ、貫通電流が電源層から
流れ込む割合を低減させることが可能となる。したがっ
て、電源層に係る共振現象は抑制され、該共振現象を原
因とする放射ノイズの発生も低減させることが可能とな
る。

【００３０】

【発明の実施の形態】以下では、本発明の実施の形態に
ついて図を参照しつつ説明する。 （第一実施形態：網目状パターン電源層）図１及び図２
は、本発明の第一の実施形態に係る多層プリント基板１
Ａの構成例を示す図であって、図１はその側面図、図２
は各層に形成されたパターンを表す平面図である。

【００３１】本第一の実施形態に係る多層プリント基板
１Ａは、従来の技術の項ですでに説明した多層プリント
基板の構成例と同様、図１に示すように、４層のプリン
ト基板から構成されるものである。すなわち、図１中上
方より第１層と第４層は信号ライン層１ａ，１ｄ、第２
層はグラウンド層１ｂ、第３層は電源層１ｃから構成さ
れ、第１層と第４層の信号ライン層１ａ，１ｄに回路素
子２が装着されている。ちなみに、この図における回路
素子２としては、簡単のため、図１７等で説明したよう
に、ＣＭＯＳドライバ（ドライバ側回路素子）２ｄ及び
ＣＭＯＳレシーバ（レシーバ側回路素子）２ｒの二種の
みが装着されている様子が示されている。また、ＣＭＯ
Ｓドライバ２ｄ及びＣＭＯＳレシーバ２ｒは、図２に示
すように、信号ライン３を介して接続されている。なお
また、上記した各層の間には、周知のように、誘電体層
が存在していることは言うまでもない。

【００３２】そして、この第一実施形態につき特徴的な
のは、図２に示すように、第３層の電源層１ｃの電極
が、従来の全面パターン（いわゆるベタパターン）に形
成されていたのとは異なり、網目状パターン４として形
成されている点にある。ここに、「網目状パターン」４
とは、図２平面図に端的に示されている通り、例えば図
中右上から左下方向に延在する一群のラインパターン
と、これに交わる一群のラインパターンとを、重ねて形
成するようにすればよい。

【００３３】なお、この場合において、一のラインの幅
あるいは一のラインとそれと平行に隣接するラインとの
間隔等に関し、本発明は特に限定する意図を有さない。
しかし、本発明にいう「網目状のパターン」において
は、一般的に、ライン間の前記間隔が、前記ラインの幅
の５倍程度、あるいは少なくとも２〜３倍程度以上とな
るように形成することが好ましい。その目的は、互いに
隣接するライン同士の電磁結合を疎とし、ラインの実効
インダクタンスを大きくすることにある。

【００３４】また、このような網目状パターン４が形成
された電源層１ｃと第２層のグラウンド層１ｂとは、図
２に併せて示すように、複数の位置でバイパスコンデン
サ５あるいはスナバ(snubber) 回路５を介して接続され
ている。

【００３５】ここに、スナバ回路５とは、図３（ａ）に
示すように、コンデンサＣと抵抗Ｒとを直列に接続した
回路であって、上記電源層１ｃにおいて生じる共振に係
るエネルギを吸収する作用を有する。また、本第一実施
形態においては、上記「スナバ回路」に代えて、図３
（ｂ）に示す如く、コンデンサＣのみよりなる回路を使
用することもでき、これは既述したようにバイパスコン
デンサ５と呼称しうる。これらのスナバ回路５若しくは
バイパスコンデンサ５は、いずれにしても、周知のよう
に、供給電源電流から回路素子２を高周波的に分離する
とともに、当該回路素子２の動作（スイッチング）状況
に合わせ、その電圧変動を抑制する作用を発揮すること
となる。なお、以下では、上記バイパスコンデンサ５及
びスナバ回路５の両者を併せて呼称する際、ないしは両
者のうちの一を特に指定する必要がない場合には、これ
を「スナバ素子５」ということとする。

【００３６】ちなみに、当該スナバ素子５と電源層１ｃ
との、あるいは当該スナバ素子５とグラウンド層１ｂと
の前記接続は、図１に示すように、バイアホール７によ
って実現されている。

【００３７】このような第一実施形態の多層プリント基
板１Ａにおいては、電源層１ｃが網目状パターン４を有
する構成とされることにより、当該電源層１ｃに関し、
直流的にはインピーダンスが低く、高周波的にはインピ
ーダンスが高くなることになる。ここに、高周波インピ
ーダンスが高くなるということは、すなわち電源層１ｃ
を網目状のラインパターンで構成することで、そのイン
ダクタンス成分が大きくなるということであり、このこ
とによって、高周波電流の流れを、つまり電源層１ｃか
ら回路素子２への貫通電流の流れそのものを阻止するこ
とができる。なお、前記インダクタンス成分をなるべく
大きくしようとするならば、網目状パターン４を構成す
るラインの幅を可能な限り細くすることが好ましい。

【００３８】また、貫通電流によってプリント基板が共
振し大きな放射ノイズを発生する条件は、従来の技術の
項で述べたように、電源層１ｃの電極寸法によって決定
される共振周波数と、回路素子２（いまの場合において
は、ＣＭＯＳドライバ２ｄ及びレシーバ２ｒ）のクロッ
ク信号等の高調波周波数とが一致するときであるが、こ
の点、本第一実施形態では、電源層１ｃの電極を網目状
パターン４とすることで、クロックパルスの高調波成分
が無視できる周波数帯まで当該電源層１ｃ基板の共振周
波数が高められることにより、前記共振現象は発生し難
くなる。本第一実施形態では、このことによっても、放
射ノイズの低減効果を享受することが可能である。

【００３９】ちなみに、網目状パターン４における直流
インピーダンス、すなわち抵抗成分は、従来の全面パタ
ーンに比しても大きな影響を受けることなく、上記した
ように小さいままであるから、スナバ素子５への充電は
従前と同様に行うことができる。つまり、スナバ素子５
による上記した作用は、従前通り実現されることにな
る。

【００４０】（第二実施形態：電源層及び信号ライン層
の基板周囲にガードパターンを形成） 図４及び図５
は、本発明の第二の実施形態に係る多層プリント基板１
Ｂの構成例を示す図であって、図４及び図５の各々は、
図１及び図２と同様、側面図及び各層に形成されたパタ
ーンを表す平面図である。なお、以下に述べる第三から
第六までの実施形態についても、各々で参照する二つの
図面は、上記と同様な関係を有するものである。

【００４１】本第二実施形態に係る多層プリント基板１
Ｂは、上記第一実施形態と同様、図４に示すように、４
層のプリント基板から構成されている。すなわち、図４
中上方から第１層と第４層は信号ライン層１ａ，１ｄ、
第２層はグラウンド層１ｂ、第３層は電源層１ｃ、から
構成され、第１層と第４層の信号ライン層１ａ，１ｄに
は回路素子２（ＣＭＯＳドライバ２ｄ及びＣＭＯＳレシ
ーバ２ｒの二種）が装着されている。また、第３層の電
源層１ｃの電極は、上記第一実施形態と同様、網目状パ
ターン４となっている。

【００４２】そして、この第二実施形態につき特徴的な
のは、図４又は図５に示すように、第３層の電源層１ｃ
の端部あるいはその周囲がガードパターン６で囲まれ、
さらにこのガードパターン６と第２層のグラウンド層１
ｂとが、所定間隔毎に形成されたバイアホール（以下、
ＶＩＡと略す）７によって接続されている点にある。こ
のような構成となる本第二実施形態の多層プリント基板
１Ｂでは、まず、網目状パターン４を有する電源層１ｃ
により、基板共振現象の大幅な抑制が期待されることに
変わりはない。しかしながら、これのみで以て、該電源
層１ｃ基板の端部における基板共振の影響を、完全に、
除去することは困難である。

【００４３】この点、上記第一実施形態では、共振現象
に係る影響の更なる除去を目して、基板周辺につきスナ
バ素子５を配列することによって対策したが、このよう
なスナバ素子５は、これを構成するコンデンサ等につ
き、自身のもつインダクタンス成分や該コンデンサに接
続される配線パターンのインダクタンス成分によって、
狭帯域フィルタ特性を有するものとなるため、広帯域ノ
イズに対しては、常に低インピーダンスとすることはで
きない。

【００４４】本第二実施形態の特徴点であるガードパタ
ーン６は、上記した事情を踏まえ、このような問題点を
より効果的に解決するものである。すなわち、このガー
ドパターン６の存在と該パターン６とグラウンド層１ｂ
とをＶＩＡ７によって接続することによって、電源層１
ｃ基板の端部をグラウンド電位として封じ込めることに
なるから、当該基板端部から外部に放出される電気力線
が低減することとなり、結果、ノイズの低減が図られる
ことになるのである。

【００４５】なお、上記ガードパターン６は、いま述べ
たように、スナバ素子５設置による作用効果では不十分
なところを解決可能なものではあるが、だからといっ
て、本発明は、当該ガードパターン６とともに上記スナ
バ素子５を設けることまでも妨げるものではない。つま
り、図４及び図５においても示されているように、ガー
ドパターン６とスナバ素子５とを併設する形態としてよ
い。ちなみに、この場合においては、より効果的なノイ
ズ低減効果を得ることが期待されることは言うまでもな
い。

【００４６】さらに、この第二実施形態では、図４及び
図５に示すように、信号ライン層１ａ、１ｄに対しても
その端部あるいは周囲にガードパターン６が配置され、
これらはやはりＶＩＡ７によってグラウンド層１ｂに接
続される。このように、多層プリント基板１Ｂの厚み方
向に対して広い範囲で接地することによって、電源層１
ｃの端部から生ずる電気力線はより完全に遮蔽され、多
層プリント基板１Ｂ外に放射されるノイズをより低減さ
せることが可能となる。

【００４７】なお、このように電源層１ｃのみならず信
号ライン層１ｂの端部ないし周囲のガードパターン６
と、該パターン６とグラウンド層１ｂとを接続するＶＩ
Ａ７とを有する構成は、以下に述べる第三から第六の実
施形態の説明で参照する図面上に明示しない場合におい
ても、共通に有効となり得る。

【００４８】（第三実施形態：ガードグラウンドライン
の配置）図６及び図７は、本発明の第三の実施形態に係
る多層プリント基板１Ｃの構成例を示す図である。

【００４９】上記した第一実施形態あるいは第二実施形
態においては、網目状パターン４を有する電源層１ｃに
隣接して信号ライン層（上記第一及び第二実施形態で
は、第４層の信号ライン層１ｄ）が存在していた。この
ような場合においては、当該信号ライン層１ｄ上に設け
られる信号ライン３からのリターン電流は、インダクタ
ンス成分の大きな網目状パターン４を有する電源層１ｃ
を介することになる。このことは、前記信号ライン３か
らのノイズ放射を増大させる要因となる。

【００５０】図６に示す本第三実施形態において特徴的
なのは、上記事情を踏まえ、信号ライン層１ｄの信号ラ
イン３に沿って、ガードグラウンドライン（以下ガード
ラインという）８を配置した点にある。

【００５１】より詳しくは、図７に示すように、信号ラ
イン３の両側に、該ライン３に接近かつ平行して二本の
ガードライン８が設置され、該二本のガードライン８の
各々につき、その一のライン上の少なくとも２か所（図
７では両端部）で、それぞれＶＩＡ７を介し、第２層の
グラウンド層１ｂに接続された構成となっている。ま
た、二本のガードライン８各々の初端部は、信号ライン
３とＣＭＯＳドライバ２ｄとの接続部近傍、その終端部
は信号ライン３とＣＭＯＳレシーバ２ｒとの接続部近傍
に位置されている。

【００５２】このような構成となる本第三実施形態の多
層プリント基板１Ｃによれば、上記リターン電流は、ガ
ードライン８を介して帰還することとなり、インダクタ
ンス成分の大きな網目状パターン４を有する電源層１ｃ
に当該リターン電流が流れることを極力抑えることがで
きる。別言すれば、ガードライン８は、リターン電流の
経路（以下「リターン経路」ということがある）を別途
提供するに等しい作用を実現するものである。よって、
本第三実施形態によれば、上記したような、信号ライン
３からのノイズ放射に関し、これを増大させるといった
不都合を招来することがない。

【００５３】ちなみに、上記構成のような場合におい
て、信号ライン３とガードライン８との間隔は、信号ラ
イン層１ｄと電源層１ｃの間隔、すなわち両層１ｄ及び
１ｃの間に設けられる図示しない誘電体層の厚みより小
さくすることが好ましい。このようにすることで、リタ
ーン電流の大部分を、ガードライン８経由とすることが
可能となるからである。

【００５４】また、このガードライン８の幅と信号ライ
ン３の幅とは、略等しい大きさとなる関係にあるものと
するのが好ましい。これは、ガードライン８を流れるリ
ターン電流には相互インダクタンスが働くことにより、
当該リターン電流は自発的に信号ライン３側を偏って流
れることになるから、ガードライン８自身を特段、幅広
にして設ける必要がないことによる。すなわち、ガード
ライン８の幅は、信号ライン３の幅程度（通常、０．１
〜０．３ｍｍ）であれば十分であって、「面」状に形成
する必要がないのである。以上のことから、ガードライ
ン８の幅を、信号ライン３の幅程度とすれば性能的には
十分であって、かつそれ以上の幅に設定することは無駄
であるから、相応分の材料ないし製造にかかるコストを
低減することができる。

【００５５】（第四実施形態：グラウンド層による電源
層の挟み込み）図８及び図９は、本発明の第四の実施形
態に係る多層プリント基板１Ｄの構成例を示す図でる。
この第四実施形態では、上記各実施形態に対して、グラ
ウンド層１ｅが一層追加されていることに意義を有する
ものである。

【００５６】なお、本第四実施形態の多層プリント基板
１Ｄは、いま述べたばかりの新しいグラウンド層１ｅに
加え、さらに新たな電源層１ｆをも加える構成となって
おり、結果、都合６層のプリント基板により構成されて
いる。この電源層１ｆの新設置は、本第四実施形態にお
ける多層プリント基板１Ｄを、偶数枚の基板による構成
とすることに目的がある。これは、一般に、奇数枚の基
板から構成された多層プリント基板を製作するために
は、複雑な工程が必要となって製造コストがかさむこと
を防止することに目的がある。また、別の理由として、
上記グラウンド層１ｂ又は１ｅについては、これを全面
パターンとすることが多いため、多層プリント基板を奇
数枚の基板による構成とすると、その厚さ方向の対称性
が悪くなり、「反り」の問題が生じるおそれがあるから
である。

【００５７】以上のことから、本第四実施形態の多層プ
リント基板１Ｄは、図８中上方より第１層及び第６層が
信号ライン層１ａ及び１ｄであり、これらには上述した
通りの回路素子２が装着されている一方、第３層及び第
４層の電源層１ｃ及び１ｆ（網目状パターン４形成）
は、隣接した第２層及び第５層のグラウンド層１ｂ及び
１ｅによって両側から挟まれた構成となる。また、これ
ら第２層及び第５層のグラウンド層１ｂ及び１ｅは、複
数個のＶＩＡ７によって接続されている。このとき、前
記ＶＩＡ７は、グラウンド層１ｂ及び１ｅの周辺部に配
置してもよいが、基板上の任意の位置に、なるべく均一
になるように配置してもよい。

【００５８】このような構成となる第四実施形態の多層
プリント基板１Ｄでは、プリント基板内部の電源層１ｃ
及び１ｆから上下方向に向かって発生した電気力線の大
部分は、その両側に配置されたグラウンド層１ｂ及び１
ｅによって遮蔽されることとなり、結果、ノイズの低減
を図ることができる。

【００５９】（第五実施形態：グラウンド層による電源
層及び信号ライン層の挟み込み）図１０及び図１１は、
本発明の第五の実施形態に係る多層プリント基板１Ｅの
構成例を示す図である。

【００６０】この第五実施形態では、上記第四実施形態
と同様、グラウンド層及び電源層として、各々二つの層
（グラウンド層１ｂ及び１ｅ並びに電源層１ｃ及び１
ｆ）から構成されている。ただ、グラウンド層１ｂ及び
１ｅは、図１０中上方より、第１層と第６層に配置さ
れ、第３層及び第４層の電源層１ｃ及び１ｆのみなら
ず、第２層及び第５層の信号ライン層１ａ及び１ｄも、
上記した二つのグラウンド層１ｂ及び１ｅによって囲ま
れている。そして、この場合においては、第１層と第６
層のグラウンド層１ｂ及び１ｅのいずれか若しくは両方
には、ＩＣ等の回路素子２ないしは電子部品が装着され
ている。

【００６１】このような構成となる本第五実施形態で
は、信号ライン３から放射されるノイズについても、前
記電源層１ｃ及び１ｆからの放射ノイズと同様に、グラ
ウンド層１ｂ及び１ｅによる遮蔽が可能となり、多層プ
リント基板１Ｅの外部に放射されるノイズを低減させる
ことができる。

【００６２】なお、この場合も、グラウンド層１ｂ及び
１ｅによって囲まれた（挟まれた）第２層及び第５層の
信号ライン層１ａ及び１ｄは、その端部あるいは周辺部
においてガードパターン６を形成し、このガードパター
ン６と第３層及び第４層の電源層１ｃ及び１ｆの端部あ
るいは周辺部のガードパターン６を、ＶＩＡ７によって
第１層と第６層のグラウンド層１ｂ及び１ｅに接続すれ
ば、さらに遮蔽効果を高めることが可能となることは言
うまでもない。

【００６３】（第六実施形態：隣接するリターン経路の
確保）図１２及び図１３は、本発明の第六の実施形態に
係る多層プリント基板１Ｆの構成例を示す図である。

【００６４】本第六実施形態の多層プリント基板１Ｆ
は、上記第四及び第五の実施形態と同様、グラウンド層
及び電源層として、各々二つの層（グラウンド層１ｂ及
び１ｅ並びに電源層１ｃ及び１ｆ）から構成されてい
る。ただ、本第六実施形態においては、グラウンド層１
ｂ及び１ｅは電源層１ｃ及び１ｆのみを挟み込み、かつ
信号ライン層１ａ及び１ｄの他、新たに信号ライン層１
ｇ及び１ｈが設けられて、都合８層のプリント基板によ
り構成されている。

【００６５】すなわち、信号ライン層１ａ、１ｇ、１ｈ
及び１ｄは、図１２中上方から、第１層、第２層、第７
層及び第８層に配置されるとともに、グラウンド層１ｂ
及び１ｅは、第３層と第６層にあって、第４層及び第５
層に配置される網目状パターン４を有する電源層１ｃ及
び１ｆを挟み込み、当該電源層１ｃ及び１ｆから発生す
る電気力線をシールドしている。なお、第１層と第８層
の信号ライン層１ａ及び１ｄのいずれかあるいは両方に
は、ＩＣ等の回路素子２ないし電子部品が装着されてい
る。

【００６６】本第六実施形態において特徴的なのは、上
記第１層及び第８層の信号ライン層１ａ及び１ｄについ
て、すでに第三実施形態において述べたように、ガード
ライン８を設けた点にある。

【００６７】これは、以下に述べる不具合事情を背景と
して、これを解決する作用効果を発揮することとなる。
すなわち、図１２に示すような多層プリント基板１Ｆに
あっては、網目状パターン４を有する電源層１ｃ及び１
ｆと信号ライン層１ｇ及び１ｈとの間には、グラウンド
層１ｂ及び１ｅがあるため、電源層１ｃ及び１ｆが信号
ライン３のリターン電流の経路になることはない。つま
り、第２層及び第７層の信号ライン層１ｇ及び１ｈのリ
ターン経路は、それぞれ最短の第３層及び第６層のグラ
ウンド層１ｂ及び１ｅとなり、ループ面積も最小となる
から、放射ノイズも抑えられる。これに対して、第１層
と第８層の信号ライン層１ａ及び１ｄのリターン電流
は、これらの層１ａ及び１ｄに隣接する適当なリターン
経路が存在しないことから、第３層及び第６層のグラウ
ンド層１ｂ及び１ｅを介して帰還することとなる。この
リターン経路は、第２層及び第７層の信号ライン層１ｇ
及び１ｈに起因する信号に関するリターン経路と比べ、
約２倍のループ面積となるから、放射ノイズが増加す
る。

【００６８】そこで、本第六実施形態では、第１層と第
８層の信号ライン層１ａ及び１ｄに設けたガードライン
８が有効となる。というのは、このような構成によれ
ば、第１層の信号及び第８層の信号のリターン電流は、
第３層及び第６層のグラウンド層１ｂ及び１ｅを介さ
ず、より近接した前記ガードライン８を介して戻ること
になるからである。このため、上記ループ面積は大幅に
小さくなり、放射ノイズは低減される。

【００６９】以上のことを、より一般的にいえば、リタ
ーン経路が隣接する基板上とはならない場合、別言すれ
ば、或る信号ライン層に隣接する層がいわば「信号リタ
ーン層」になり得ない場合には、その信号ラインに対し
ガードラインを設けることによって、当該リターン電流
は、このガードラインを介して帰還することになるか
ら、かかるループ面積が小さくなり、放射ノイズ低減に
貢献することとなるのである。

【００７０】なお、上記第六実施形態の場合において
は、第１層の信号ライン層１ａ及び第８層の信号ライン
層１ｄのすべてにガードライン８を設ける必要はない。
ガードライン８を設ける指標としては、一般的には放射
ノイズの発生が特に問題となる信号ライン、具体的には
例えばクロック周波数の高い信号ラインのみを対象とす
る等としてよい。このような形態であっても、本発明の
範囲内にあることは明らかである。

【００７１】なお、本発明は、以上述べた第一から第六
の実施形態に関し、電源層１ｃ等に形成する網目状パタ
ーン４の具体的形態として、例えば図２に示すような形
態に限定されるものでは当然にない。例えば、図２等に
おけるラインパターンは、いわば「斜め」に交差するよ
うな形態であったが、これをプリント基板の上下辺及び
左右辺の各々に平行となるような各一群のラインパター
ンが互いに交差するような形態としてよいし、また、交
差する角度を直角に限定する必要もない。

【００７２】さらに言えば、本発明においては、図２に
示すように「網目」の度合いを均一にする必要もない。
例えば、各ラインの幅が異なるように、あるいはライン
同士の間隔が異なるように網目状パターンを形成しても
よいし、また、電源層１ｃの全面を網目状パターン４と
して形成するのではなく、少なくとも一部の面に関し網
目状パターンを形成するような形態としてもよい。

【００７３】このようなことは、例えば、信号ライン層
１ａ等上における回路素子２の配置位置、あるいは前記
ＶＩＡ７が貫通する箇所等を考慮し、ラインパターンを
設けたい又は設けたくない等の事情によって、本発明に
いう「網目状のパターン」の具体的形態を適宜変更し得
ること意味する。

【００７４】また、上記では回路素子２として、簡単
に、ＣＭＯＳドライバ２ｄ及びＣＭＯＳレシーバ２ｒの
みの構成について言及するのみであったが、むろん本発
明が、このような形態のみに限定されるいわれはない。
例えば、より一般的に、デジタル回路、アナログ回路、
アナログパワー回路等その他の回路構成を含むものとし
てよい。

【００７５】（第七実施形態：ＥＭＩフィルタ）この第
七実施形態は、上記各実施形態とは趣を若干異にし、グ
ラウンド層（１ｂ等）及び電源層（１ｃ等）と回路素子
２との接続態様に関した構成に係るものである。図１４
及び図１５は、本第七実施形態の多層プリント基板に関
し、当該接続態様に関した構成を示す概念図である。な
お、これらの図においては、信号ライン層の図示が省略
されているが、全体的には、図示されない部分を含め
「多層プリント基板」として構成されていることはいう
までもない。

【００７６】図１４において、グラウンド層１ｂと電源
層１ｃとの間に図示されている回路素子２には、既に述
べたバイパスコンデンサ５がその一端をグラウンド層１
ｂに接続しつつ、並列接続されている。また、バイパス
コンデンサ５の両端においては、図示されているよう
に、漏洩インダクタンス５Ｒが想定される。これは、第
二実施形態の説明中に触れたように、該コンデンサ５に
接続される配線パターンが有するインダクタンス成分や
コンデンサのリードインダクタンスを原因として想定さ
れるものである。

【００７７】そして、本第七実施形態において特徴的な
のは、上記回路素子２の電源端子が、直截には電源層１
ｃに接続されず、ＥＭＩフィルタ１０を介して接続され
ている点にある。

【００７８】ここに、「ＥＭＩ(Electromagnetic Inter
ference)」とは、一般に「電磁干渉」と訳され、さらに
「ＥＭＩ低減技術」といえば、電磁的な要因によって装
置から発生する雑音（ノイズ）を低減させこれを所定の
規格値以下に抑える技術は指示する用語である。本第七
実施形態及びその他の各実施形態は、まさにこれを目的
としているに他ならない。ちなみに、このＥＭＩ低減技
術は、「ＥＭＣ(Electromagnetic Compatibility；電磁
的両立性）」に係る技術を二種に大別した場合の一種に
あたるものであって、他の一種としては、外部からの所
定の大きさ以下の雑音に対して装置を誤動作させない技
術、すなわち「イミュニティ(immunity)技術」が挙げら
れる。

【００７９】また、上記及び本発明にいう「ＥＭＩフィ
ルタ」なる用語は、装置内のノイズが、電源ラインや信
号ライン（ケーブル）を伝わることで、そこから放射が
生じるのを防ぐため、これらラインに挿入されるノイズ
伝導防止専用のフィルタを総称するものである。その性
質としては、一般に、低減通過フィルタ（ローパスフィ
ルタ）となる。

【００８０】このような構成によれば、上記ＥＭＩフィ
ルタ１０の存在により、電源層１ｃと回路素子２の電源
端子間の高周波インピーダンスが高められ、貫通電流が
電源層１ｃから流れ込む割合を低減させることが可能と
なる。

【００８１】この点、従来の技術の項で述べたように、
何らの対策も施されない多層プリント基板においては、
貫通電流は、図２０に示す如く、よりインピーダンスの
低い電源層から供給（あるいは流出）されていたため
に、基板が共振器となって大きなノイズ発生の原因とな
っていたことに比べ、本第七実施形態では、電源層１ｃ
からの貫通電流の流入が阻止されることで、結果、ノイ
ズの大幅な低減を図ることが可能となるのである。

【００８２】ちなみに、上記したＥＭＩフィルタ１０の
具体的な構成例としては、図１５に示すように、例えば
三端子コンデンサ１１を利用するようにすればよい。す
なわち、図１５における三端子コンデンサ１１は、上述
した性能ないし性質を有するＥＭＩフィルタ１０（図１
４参照）を上位概念とした場合の、より具体的な実施形
態に該当する構成である。

【００８３】この図１５において、三端子コンデンサ１
１の一端は、グラウンド層１ｂに接続される一方、残る
二端子が回路素子２及び電源層１ｃへと各々接続されて
いる。また、該二端子に接続されるリード線等その他の
接続線については、図に示すように、バイパスコンデン
サ５と同様な理由から、漏洩インダクタンス１１Ｒが想
定される。なお、より具体的に、上記バイパスコンデン
サ５及び三端子コンデンサ１１の容量としては、例えば
一般的に、前者において０．１μＦ程度、後者において
２２００ｐＦ程度等とすればよい。

【００８４】そして、この三端子コンデンサ１１につ
き、前記接続線がインダクタンス成分を有すること、つ
まり漏洩インダクタンス１１Ｒが想定されることによれ
ば、当該三端子コンデンサ１１は、ローパスフィルタを
構成するものとみなして相違なく、結局ここに、安価で
性能の優れたＥＭＩフィルタが実現されることになる。
そしてこの結果、貫通電流は、バイパスコンデンサ５に
よってその多くが、また三端子コンデンサ１１からその
少々が供給されるが、電源層１ｃからの供給を大幅に低
減させることができる。このように、電源層１ｃからの
貫通電流の流入が阻止されることで、共振現象の発生が
抑えられ、もって該共振現象に伴う放射ノイズの大幅な
低減を図ることができる。

【００８５】また、上記した三端子コンデンサ１１は、
現状、チップ状のものが簡単に入手できるため、これを
図１５に示すようにバイパスコンデンサ５に並べて配置
しても大きなスペースは必要とならない。この点、ノイ
ズの遮蔽効果を、従来の技術で述べたように、「筐体」
を設けることによって達成する場合には、当該筐体を設
置するのに相応なスペースが必要となることを鑑みる
に、そういったスペースを必要としない本第七実施形態
は、当該スペース利用の効率化という点においても特有
の作用効果を発揮するものであるということができる。

【００８６】ちなみに、いま述べたようなグラウンド層
１ｂ及び電源層１ｃと回路素子２との接続態様という観
点から、上記した第一から第六実施形態を改めて見直
し、これを図示すると、例えば、図１６に示すようなも
のとして捕らえ直すことができる。すなわち、電源層１
ｃ等に網目状パターン４を形成することは、そのインピ
ーダンスＬを、高周波的に、パスコン回路のインピーダ
ンス５Ｒより高くすることを意味し、このことによって
既に述べたように、貫通電流が電源層１ｃ等に流れるこ
とを低減させる、という作用を実現していることに他な
らない。

【００８７】なお、本第七実施形態においては、上記第
一から第六実施形態のように、電源層１ｃにおいて、こ
の電極を必ずしも網目状パターン４として形成する必要
はないことが明らかである。というのも、上記したＥＭ
Ｉフィルタ１０ないしは三端子コンデンサ１１の設置に
よる貫通電流の流入阻止作用によって、基板の共振現象
の抑制及びノイズの低減なる本発明が目的とする効果
は、たとい電源層１ｃが従来のように全面パターンとし
て形成されていたとしても、相応に発揮されることが期
待できるからである。

【００８８】しかし、だからといって、本発明は、上記
第七実施形態のような場合について、電源層１ｃの電極
を、網目状パターン４として形成することに関し、これ
を積極的に排除することまでも意図するものではない。
すなわち、ＥＭＩフィルタ１０を備えつつも電源層１ｃ
に網目状パターン４を形成するような形態も、本発明の
範囲内にあると認識される。

【００８９】

【発明の効果】以上説明したように、本発明の多層プリ
ント基板によれば、電源層の電極を網目状のパターンと
して形成することにより、あるいは回路素子の電源端子
をＥＭＩフィルタを介して電源層と接続することによっ
て、電源層に係る共振現象の発生を抑制し、この共振現
象を原因とする放射ノイズの発生を大幅に低減すること
ができる。

【００９０】しかも、本発明によれば、上記したいずれ
の手段によっても、放射ノイズを低減するについて、特
に高価な部品を追加する必要もなく、また、従来のよう
に放射ノイズ遮蔽用の機器を設置するためのスペース等
を要することもない。本発明は、このような点について
も、その特有な効果を認めることができる。

【図面の簡単な説明】

【図１】 第一実施形態に係る多層プリント基板の側面
図である。

【図２】 第一実施形態に係る多層プリント基板を構成
する各層の平面図である。

【図３】 スナバ素子の構成例を示す図であって、
（ａ）はコンデンサ及び抵抗により、（ｂ）はコンデン
サのみにより構成されたものを示す。

【図４】 第二実施形態に係る多層プリント基板の側面
図である。

【図５】 第二実施形態に係る多層プリント基板を構成
する各層の平面図である。

【図６】 第三実施形態に係る多層プリント基板の側面
図である。

【図７】 第三実施形態に係る多層プリント基板を構成
する各層の平面図である。

【図８】 第四実施形態に係る多層プリント基板の側面
図である。

【図９】 第四実施形態に係る多層プリント基板を構成
する各層の平面図である。

【図１０】 第五実施形態に係る多層プリント基板の側
面図である。

【図１１】 第五実施形態に係る多層プリント基板を構
成する各層の平面図である。

【図１２】 第六実施形態に係る多層プリント基板の側
面図である。

【図１３】 第六実施形態に係る多層プリント基板を構
成する各層の平面図である。

【図１４】 回路素子の電源端子と電源層との間にＥＭ
Ｉフィルタが介されている様子を示す概念図である。

【図１５】 図１４におけるＥＭＩフィルタとして、三
端子コンデンサを適用した例を示す概念図である。

【図１６】 網目状パターンを形成した電源層の作用効
果を、該電源層及びグラウンド層と回路素子との接続態
様の観点から説明した説明図である。

【図１７】 従来の問題を説明するためのマイクロスト
リップライン上のＣＭＯＳドライバとＣＭＯＳレシーバ
を配置したモデルを示す図である。

【図１８】 プリント基板上のＣＭＯＳ−ＩＣから放射
されるノイズを説明するための回路図である。

【図１９】 従来例に係るプリント基板の側面図であ
る。

【図２０】 従来例に係るプリント基板に関し、その電
源層から回路素子へと貫通電流が流入する様子を示す概
念図である。

【図２１】 従来例に係るプリント基板の放射ノイズ値
を示す図である。

【符号の説明】

１Ａ〜１Ｆ 多層プリント基板 １ａ、１ｄ、１ｇ、１ｈ 信号ライン層 １ｂ、１ｅ グラウンド層 １ｃ、１ｆ 電源層 ２ 回路素子 ２ｄ ＣＭＯＳドライバ ２ｒ ＣＭＯＳレシーバ ３ 信号ライン ４ 網目状パターン ５ バイパスコンデンサないしはスナバ回路（スナバ素
子） ５Ｒ 漏洩インダクタンス ６ ガードパターン ７ バイアホール（ＶＩＡ） ８ ガードグラウンドライン １０ ＥＭＩフィルタ １１ 三端子コンデンサ １１Ｒ 漏洩インダクタンス

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5E321 AA17 AA32 BB41 GG05 GG09 GH10 5E338 AA03 BB02 BB13 BB25 BB65 BB75 CC02 CC04 CC06 CD22 EE13 EE14 5E346 AA15 AA42 BB02 BB03 BB04 BB07 BB15 FF01 FF22 FF27 HH04 HH06

Claims (21)

【特許請求の範囲】
1. 【請求項１】 電源層、該電源層と電気的に接続し得る
   グラウンド層及び信号ライン層から構成され、前記信号
   ライン層上に形成された信号ラインに接続されるドライ
   バ側回路素子あるいはレシーバ側回路素子の少なくとも
   いずれかの回路素子を搭載した多層プリント基板におい
   て、 前記電源層の少なくともその一部は網目状のパターンで
   構成されることを特徴とする多層プリント基板。
2. 【請求項２】 前記電源層と前記グラウンド層とは、複
   数の箇所において、スナバ素子を介して接続されること
   を特徴とする請求項１記載の多層プリント基板。
3. 【請求項３】 前記スナバ素子は、バイアホールによっ
   て、前記電源層又は前記グラウンド層に接続されること
   を特徴とする請求項２記載の多層プリント基板。
4. 【請求項４】 前記電源層は、前記グラウンド層と隣接
   して配置されることを特徴とする請求項１記載の多層プ
   リント基板。
5. 【請求項５】 前記信号ライン層上に形成された信号ラ
   インのうちの少なくとも一の信号ラインの近傍には、そ
   の複数箇所がバイアホールによって前記グラウンド層に
   接続されたガードグラウンドラインが設けられることを
   特徴とする請求項１記載の多層プリント基板。
6. 【請求項６】 前記ガードグラウンドラインは、前記信
   号ラインに沿ってその両側の各々に少なくとも一ずつ配
   置されていることを特徴とする請求項５記載の多層プリ
   ント基板。
7. 【請求項７】 前記ガードグラウンドラインは、前記信
   号ラインと前記ドライバ側回路素子における出力端子と
   の接続部近傍より、前記信号ラインと前記レシーバ側回
   路素子における入力端子との接続部近傍までの間に設け
   られることを特徴とする請求項５記載の多層プリント基
   板。
8. 【請求項８】 前記ガードグラウンドラインの幅は、前
   記信号ラインの幅と略等しいことを特徴とする請求項５
   記載の多層プリント基板。
9. 【請求項９】 前記電源層の両面には誘電体層を介して
   前記グラウンド層が配置されることを特徴とする請求項
   １記載の多層プリント基板。
10. 【請求項１０】 前記電源層の両面に配置された二つの
    グラウンド層は、複数個のバイアホールによって接続さ
    れることを特徴とする請求項９記載の多層プリント基
    板。
11. 【請求項１１】 前記電源層と前記グラウンド層とは、
    複数の箇所において、スナバ素子によって接続されるこ
    とを特徴とする請求項９記載の多層プリント基板。
12. 【請求項１２】 前記電源層は、その端部ないし周辺部
    にガードパターンを有し、該ガードパターンはバイアホ
    ールによって前記電源層の両面に配置された二つのグラ
    ウンド層に接続されていることを特徴とする請求項９記
    載の多層プリント基板。
13. 【請求項１３】 前記スナバ素子は、バイアホールによ
    って、前記電源層又は前記グラウンド層に接続されるこ
    とを特徴とする請求項１１記載の多層プリント基板。
14. 【請求項１４】 前記電源層及び該電源層に隣接して設
    けられる前記信号ライン層は、少なくとも二つの前記グ
    ラウンド層によって挟まれて配置されることを特徴とす
    る請求項１記載の多層プリント基板。
15. 【請求項１５】 前記少なくとも二つのグラウンド層
    は、複数個のバイアホールによって接続されることを特
    徴とする請求項１４記載の多層プリント基板。
16. 【請求項１６】 前記電源層及び前記信号ライン層は、
    その端部ないし周辺部にガードパターンを有し、該ガー
    ドパターンはバイアホールによって前記少なくとも二つ
    のグラウンド層に接続されていることを特徴とする請求
    項１４記載の多層プリント基板。
17. 【請求項１７】 前記電源層と前記グラウンド層とは、
    複数の箇所において、スナバ素子によって接続されるこ
    とを特徴とする請求項１４記載の多層プリント基板。
18. 【請求項１８】 前記スナバ素子は、バイアホールによ
    って、前記電源層又は前記グラウンド層に接続されるこ
    とを特徴とする請求項１７記載の多層プリント基板。
19. 【請求項１９】 電源層、該電源層と電気的に接続し得
    るグラウンド層及び信号ライン層から構成され、前記信
    号ライン層上に形成された信号ラインに接続されるドラ
    イバ側回路素子あるいはレシーバ側回路素子の少なくと
    もいずれかの回路素子を搭載した多層プリント基板にお
    いて、 前記回路素子の電源端子はＥＭＩフィルタを介して前記
    電源層に接続されることを特徴とする多層プリント基
    板。
20. 【請求項２０】 前記ＥＭＩフィルタは、三端子コンデ
    ンサから構成されることを特徴とする請求項１９記載の
    多層プリント基板。
21. 【請求項２１】 前記ＥＭＩフィルタにおける一端子と
    バイパスコンデンサの一端子とが、ともに前記回路素子
    の電源端子に並列に接続されることを特徴とする請求項
    １９記載の多層プリント基板。