JP2001217550A - 多層回路基板および半導体装置 - Google Patents

多層回路基板および半導体装置

Info

Publication number
JP2001217550A
JP2001217550A JP2000245656A JP2000245656A JP2001217550A JP 2001217550 A JP2001217550 A JP 2001217550A JP 2000245656 A JP2000245656 A JP 2000245656A JP 2000245656 A JP2000245656 A JP 2000245656A JP 2001217550 A JP2001217550 A JP 2001217550A
Authority
JP
Japan
Prior art keywords
circuit board
via hole
conductive
circuit
conductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2000245656A
Other languages
English (en)
Other versions
JP4592891B2 (ja
Inventor
Motoo Asai
元雄 浅井
Takashi Kariya
隆 苅谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ibiden Co Ltd
Original Assignee
Ibiden Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ibiden Co Ltd filed Critical Ibiden Co Ltd
Priority to JP2000245656A priority Critical patent/JP4592891B2/ja
Priority to TW089124881A priority patent/TW512653B/zh
Priority to EP00977912A priority patent/EP1156525A4/en
Priority to KR1020017006409A priority patent/KR100763692B1/ko
Priority to EP06025045A priority patent/EP1760778A3/en
Priority to US09/821,460 priority patent/US6534723B1/en
Priority to CNB008030944A priority patent/CN1319157C/zh
Priority to PCT/JP2000/008291 priority patent/WO2001039267A1/ja
Priority to MYPI20011869A priority patent/MY127326A/en
Publication of JP2001217550A publication Critical patent/JP2001217550A/ja
Application granted granted Critical
Publication of JP4592891B2 publication Critical patent/JP4592891B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA

Landscapes

  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
  • Structure Of Printed Boards (AREA)

Abstract

(57)【要約】 【課題】 高密度配線および電子部品の高密度実装に有
利な多層回路基板およびそれを用いた半導体装置を提供
すること。 【解決手段】 絶縁性硬質基材の片面または両面に導体
回路を有し、この絶縁性硬質基材を貫通して前記導体回
路に達する開口に導電性物質が充填されてなるビアホー
ルを有する回路基板の複数枚が接着剤層を介して積層さ
れ、一括して加熱プレスされることにより形成され、積
層された複数の回路基板のうち、最も外側に位置する一
方の回路基板の表面には、そのビアホールの直上に位置
してそのビアホールに電気的に接続される導電性バンプ
が形成され、最も外側に位置する他方の回路基板の表面
には、そのビアホールの直上に位置してそのビアホール
に電気的に接続される導電性のピンまたは導電性のボー
ルが配設されていることを特徴とする多層回路基板およ
びその多層回路基板に搭載される電子部品とを含んだ半
導体装置。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、超高密度配線に有
利な多層回路基板に係り、特に、充填ビアホールを有す
る片面回路基板の複数枚を、あるいは両面回路基板をコ
アとしてその両面に片面回路基板をそれぞれ積層し、そ
の積層された回路基板同士を接着剤を介して一括加熱プ
レスすることにより形成される多層回路基板およびその
多層回路基板を用いた半導体装置を提案する。
【０００２】
【従来の技術】多層回路基板の最も外側の表面には、Ｌ
ＳＩチップ等のきまぎまな電子部品が搭載される。この
ような多層回路基板に電子部品を搭載する方法として
は、多層回路基板の最も外側の表面に形成された導体回
路上の所定位置に、電子部品の端子部を挿入するための
部品穴や、その部品穴を囲んだ個所に部品穴の径よりも
やや大きな径を持つ接続用のランドを形成させておき、
ここに電子部品のリード群がはんだ付けにより接続され
るピン実装方式や、導体回路上の所定位置に形成させた
ランド上にクリームはんだを予め塗布しておき、電子部
品の端子部がクリームはんだに接触するように載置した
後、はんだが溶融する温度範囲内に保たれた雰囲気内で
リフローさせることにより、電子部品が接続される表面
実装方式などが挙げられる。
【０００３】
【発明が解決しようとする課題】しかしながら、上記の
ような方法では、導体回路上に適度な大きさの径を有す
るランドを設けることが不可欠である。しかるに、近年
の電子機器の小型化、高機能化の要請に伴って、電子部
品の搭載数が多＜なると、ランドの総面積は無視できな
い程大き＜なり、高密度化の阻害要因となっていた。
【０００４】また、電子部品を接続するためのはんだ付
け作業の際には、不必要な箇所へはんだが流れ、短絡、
断線等が起こるのを防止するためのソルダーレジスト
を、あらかじめ塗布してお＜ことも不可欠である。この
ため、ソルダーレジスト印刷の際の位置ずれ誤差を考慮
して、配線間に余裕を見て設計する必要があり、このこ
とも高密度化の阻害要因となっていた。
【０００５】本発明は、従来技術が抱える上述した課題
を解決するために開発されたものであり、その目的とす
るところは、高密度化の可能な多層回路基板およびそれ
を用いた半導体装置を提案することにある。
【０００６】
【課題を解決するための手段】発明者らは、上記目的の
実現に向け鋭意研究した結果、以下に示す内容を要旨構
成とする発明に想到した。すなわち、 （１）本発明の多層回路基板は、絶縁性硬質基材の片面
または両面に導体回路を有し、この絶縁性硬質基材を貫
通して導体回路に達する開口に導電性物質が充填されて
なるビアホールを有する回路基板の複数枚が接着剤層を
介して積層され、一括して加熱プレスされることにより
形成された多層回路基板において、上記積層された複数
の回路基板のうち、最も外側に位置する一方の回路基板
の表面には、上記ビアホールの直上に位置してそのビア
ホールに電気的に接続される導電性バンプが形成され、
また最も外側に位置する他方の回路基板の表面には、上
記ビアホールの直上に位置してそのビアホールに電気的
に接続される導電性のピンまたは導電性のボールが配設
されていることを特徴とする。
【０００７】（２）また、本発明の多層回路基板は、絶
縁性硬質基材の片面に導体回路を有し、この絶縁性硬質
基材を貫通して前記導体回路に達する開口に導電性物質
が充填されてなるビアホールを有する片面回路基板の複
数枚と、絶縁性硬質基材の片面に導体回路を有し、この
絶縁性硬質基材を貫通して前記導体回路に達する開口を
有する片面回路基板とが接着剤層を介してそれぞれ積層
され、一括して加熱プレスされることにより形成された
多層回路基板において、前記積層された複数の回路基板
のうち、最も外側に位置する一方の回路基板の表面に
は、上記ビアホールの直上に位置してそのビアホールに
電気的に接続される導電性バンプが形成され、最も外側
に位置する他方の回路基板の開口内には、その回路基板
の導体回路に電気的に接続される導電性のピンまたは導
電性のボールが配設されていることを特徴とする。
【０００８】上記（１）および（２）の多層回路基板を
構成する各回路基板には、そのビアホール位置に対応し
て、そのビアホールに電気的に接続され、回路基板の表
面から突出する突起状導体が形成されていることが望ま
しい。
【０００９】また、上記（１）および（２）の多層回路
基板を構成する各回路基板のビアホールに充填される導
電性物質は、電解めっき処理による金属めっきであるこ
とが望ましい。
【００１０】さらに、上記多（１）および（２）の多層
回路基板において、積層される各回路基板に形成される
隣接するビアホール間の距離は、前記一方の回路基板か
ら他方の回路基板に向かうにつれて大きくなるように形
成されることが望ましい。
【００１１】（３） また、本発明の半導体装置は、請
求項１ないし９のいずれかに記載の多層回路基板と、そ
の多層回路基板の最も外側の一方の回路基板に形成され
た導電性バンプに電気的に接続された電子部品とを含ん
でなることを特徴とする。
【００１２】上記電子部品を搭載する回路基板の周縁部
にはスティフナが配置されるとともに、その回路基板に
対向する最も外側の回路基板に形成されたビアホールの
うち、電子部品搭載位置に対向する位置にあるビアホー
ルに対してチップコンデンサーが電気的に接続されるこ
とが望ましい。
【００１３】（４） また、本発明の半導体装置は、絶
縁性硬質基材の片面または両面に導体回路を有し、この
絶縁性硬質基材を貫通して前記導体回路に達する開口に
電解めっきが充填されてなるビアホールを有し、そのビ
アホール位置に対応して、そのビアホールに電気的に接
続される突起状導体とを有してなる回路基板の複数枚が
接着剤層を介して積層され、一括して加熱プレスされる
ことにより形成された多層回路基板と、その多層回路基
板の最も外側に位置する回路基板に電気的に接続された
ＬＳＩチップ等の電子部品とを含んでなる半導体装置に
おいて、前記最も外側に位置する一方の回路基板の表面
には、前記ビアホールの直上に位置してそのビアホール
に電気的に接続する導電性バンプが形成されるととも
に、その導電性バンプに対して前記電子部品が電気的に
接続され、前記電子部品が搭載された回路基板と反対側
にある最も外側に位置する回路基板の表面には、前記電
子部品直下にあるビアホールに対してチップコンデンサ
ーが電気的に接続されていることを特徴とする。
【００１４】上記半導体装置において、電子部品が搭載
された回路基板の周縁部には、基板の反り防止のための
スティフナが接着・固定されていることが望ましい。
【００１５】
【発明の実施の形態】本発明は、絶縁性硬質基材の片面
または両面に導体回路を有し、この絶縁性硬質基材を貫
通して前記導体回路に達する開口に導電性物質が充填さ
れてなるビアホールを有する回路基板を構成単位とし
て、これらの複数枚を適切に組み合わせ、あるいは必要
に応じて、これらの片面または両面回路基板に加えて、
開口に導電性物質が充填されたビアホールを有するが導
体回路を有しないような回路基板と組み合わせ、接着剤
層を介して積層した後、一括して加熱プレスすることに
より成形した多層回路基板をパッケージ基板として用い
た点にある。
【００１６】すなわち、積層・一括プレス成形された複
数の回路基板のうち、最も外側に位置する一方の回路基
板の表面には、電子部品の接続用端子に接続されるべく
ビアホールの直上に位置してビアホールに電気的に接続
される導電性バンプが形成され、また最も外側に位置す
る他方の回路基板の表面には、マザーボード上の接続用
穴あるいは接続用パッドに接続されるべく、ビアホール
の直上に位置してそのビアホールに電気的に接続する導
電性ピンまたは導電性ボールが配設されている点に特徴
がある。
【００１７】 上記多層化基板を、たとえば４枚の片
面回路基板Ａ〜Ｄを用いて構成する場合には、たとえば
図１に示すように、最も外側に位置する一方の回路基板
Ａの表面には、導体回路が露出し、最も外側に位置する
他方の回路基板Ｄの表面には、ビアホールに接続する突
起状導体が露出した構造となり、また、図２に示すよう
に、最も外側に位置する回路基板ＡおよびＤの表面に
は、導体回路が露出した構造となる。
【００１８】 また、上記多層回路基板を、３枚の片
面回路基板Ａ，Ｂ，Ｃと、１枚の両面回路基板Ｅとを用
いて構成する場合には、たとえば図３に示すように、最
も外側に位置する回路基板Ａ，Ｃの表面には、それぞれ
導体回路が露出した構造となる。
【００１９】 さらに、上記多層回路基板を、３枚の
片面回路基板Ａ，Ｂ，Ｃと、１枚の導体回路を有しない
回路基板Ｆとを用いて構成する場合には、たとえば図４
に示すように、最も外側に位置する回路基板Ａ，Ｆの表
面には、それぞれビアホールに接続する突起状導体が露
出した構造となる。
【００２０】上記〜のような組み合わせ以外にも多
層回路基板を構成することができるが、最も外側の回路
基板の導体回路のビアホール直上に位置する部分は、導
体パッドに形成され、また最も外側の回路基板の突起状
導体は、その露出部分が加熱プレスの際に溶融して絶縁
性基材の表面上にほぼ円形の導体パッドに形成される。
【００２１】図１に示すような組み合わせによれば、最
上層の回路基板の表面に露出する導体回路上に、ＬＳＩ
等の半導体チップを含んだ電子部品に接続されるべく、
適切なはんだ体を供給してはんだバンプが形成され、ま
た最下層の回路基板のビアホール位置に突起状導体によ
って形成される導体パッドには、マザーボード上の接続
用穴あるいは接続用パッドに接続されるべく、Ｔ形ピン
又ははんだボールが接続されるのが好ましい。
【００２２】また、最上層の回路基板の表面に露出する
導体回路上に、適切なはんだ体を供給することによっ
て、Ｔ形ピン又ははんだボールが接続され、最下層の回
路基板のビアホール位置に突起状導体によって形成され
た導体パッドに、はんだバンプを形成することもでき
る。
【００２３】いずれの組み合わせによる構成において
も、上記はんだバンプは、最も外側に位置する一方の回
路基板の導体回路の一部に形成された導体パッド上ある
いはビアホール直上の突起状導体によって形成された導
体パッド上に形成され、Ｔ形ピン又ははんだボールは、
最も外側に位置する他方の回路基板の表面に露出するビ
アホール直上の突起状導体によって形成された導体パッ
ド上あるいは導体回路の一部に形成された導体パッド上
にそれぞれ配設されることになる。
【００２４】このような構成によれば、多層回路基板内
に充填ビアホールが高密度に設けられ、こうして高密度
化されたビアホールのうち、最も外側に位置する回路基
板の表面に露出するビアホール直上に位置して、導電性
バンプや、導電性ピンまたは導電性ボールが配設される
ので、多層回路基板内の配線層は、このような導電性バ
ンプ、導電性ピンまたは導電性ボールを介して、ＬＳＩ
等の半導体チップを含んだ電子部品やマザーボードに最
短の配線長で接続され、高密度配線化が可能となる。
【００２５】更に、片面あるいは両面回路基板を同一材
料で形成し、それらを積層した構造なので、熱膨張に起
因する界面を起点とするクラックや剥離が起きにくく、
したがって、温度サイクル試験に対する信頼性も向上す
る。また、片面回路基板だけを用いて多層回路基板を構
成した場合には、配線形成の有無に関わらず反りが発生
し難くなる。
【００２６】また、導電性バンプ、導電性ピンおよび導
電性ボールは、多層回路基板の最も外側に位置する回路
基板の表面に露出するビアホール直上に位置して形成さ
れるので、従来技術のようなソルダーレジスト層を形成
する必要がなくなる。なぜならば、最も外側に位置する
回路基板の絶縁層が、ソルダーレジストの役割を果たし
ているからである。
【００２７】また、本発明の多層回路基板は、積層され
た複数の回路基板のうち、最も外側に位置する一方の回
路基板の表面には、ビアホールの直上に位置してそのビ
アホールに電気的に接続する導電性バンプが形成され、
また最も外側に位置する他方の回路基板の開口内にはそ
の導体回路に電気的に接続される導電性のピンまたは導
電性のボールが配設される点に特徴がある。
【００２８】このような構成によれば、積層された複数
の片面回路基板の最も外側に位置する回路基板の一つが
充填ビアホールを有しない補強板として機能する（なぜ
ならば、ビアホールは、内層のビアランドよりも小さい
ため、ビア形成時の状態は、ビアランドの周囲を最も外
側の回路基板の絶縁層が押さえていることになるから）
とともに、そのような回路基板に設けた開口内に導電性
のピンまたは導電性のボールが導体回路と電気的に接続
するように配設されるので、ソルダーレジスト層を必要
としない。
【００２９】本発明の半導体装置は、上記多層回路基板
と、その最も外側の回路基板に形成された導電性バンプ
に電気的に接続されたＬＳＩチップ等の電子部品とを含
んでなることを特徴とする。このような構成によれば、
バンプの平坦性が保たれるので、電子部品との未接続が
なくなるという効果がある。
【００３０】上記半導体装置において、電子部品を搭載
する回路基板には、電子部品を囲んだその周縁部にステ
ィフナが配置されるとともに、電子部品を搭載する回路
基板と対向する最も外側の回路基板に形成されたビアホ
ールのうち、電子部品搭載位置に対向する位置にあるビ
アホールに、チップコンデンサーが直接に接続されるこ
とが望ましい。このような構成によれば、ＬＳＩチップ
等の電子部品と、チップコンデンサーとの間の距離を最
短化でき、両者間のループインダクタンスを小さくする
ことができる。
【００３１】さらに、本発明の半導体装置は、充填ビア
ホールを電解めっきによって形成した多層回路基板と、
その多層回路基板の最も外側に位置する回路基板に電気
的に接続されたＬＳＩチップ等の電子部品とを含んでな
り、前記最も外側に位置する一方の回路基板の表面に
は、前記ビアホールの直上に位置してそのビアホールに
電気的に接続する導電性バンプが形成されるとともに、
その導電性バンプに対して電子部品がはんだボールを介
して電気的に接続され、前記電子部品が搭載された回路
基板と反対側にある最も外側に位置する回路基板の表面
には、前記電子部品直下にあるビアホールに対してチッ
プコンデンサーが電気的に接続されていることを特徴と
する。このような構成によれば、ＬＳＩ等の電子部品
と、チップコンデンサーとの間の距離を最短化でき、両
者間のループインダクタンスを小さくすることができ
る。
【００３２】上記半導体装置においては、電子部品が搭
載された回路基板の周縁部には、回路基板を構成する各
材料の熱膨張率の差異に起因する、基板全体の反りを防
止するためのスティフナが接着・固定されていることが
望ましい。このスティフナは、たとえば、ＢＴ，ＦＲ
４，ＦＲ５のようなガラス-樹脂複合材料や、銅などの
金属材料から形成され、回路基板に搭載された電子部品
の周囲を取り囲むように配設されるのが好ましい。
【００３３】上述したような本発明による多層回路基板
および半導体装置において使用される絶縁性基材は、半
硬化状態のプリプレグではなく、完全に硬化した樹脂材
料から形成される硬質の絶縁性基材であり、このような
材料を用いることによって、絶縁性基材上へ銅箔を加熱
プレスによって圧着させる際に、プレス圧による絶縁性
基材の最終的な厚みの変動がなくなるので、ビアホール
の位置ずれを最小限度に抑えて、ビアランド径を小さく
できる。したがって配線ピッチを小さくして配線密度を
向上させることができる。また、基材の厚みを実質的に
一定に保つことができるので、充填ビアホール形成用の
開口をレーザ加工によって形成する場合には、そのレー
ザ照射条件の設定が容易となる。
【００３４】このような絶縁性樹脂基材としては、ガラ
ス布エポキシ樹脂基材、ガラス布ビスマレイミドトリア
ジン樹脂基材、ガラス布ポリフェニレンエーテル樹脂基
材、アラミド不織布−エポキシ樹脂基材、アラミド不織
布−ポリイミド樹脂基材から選ばれる硬質基材が使用さ
れることが好ましく、ガラス布エポキシ樹脂基材が最も
好ましい。
【００３５】また、上記絶縁性基材の厚さは、２０〜６
００μｍが望ましい。その理由は、絶縁性を確保するた
めである。２０μｍ未満の厚さでは、強度が低下して取
扱いが難しくなるとともに、電気的絶縁性に対する信頼
性が低くなるからであり、６００μｍを超えると、微細
なビアホール形成用開口が難くなると共に、基板そのも
のが厚くなるためである。
【００３６】上記範囲の厚さを有するガラスエポキシ基
板上に形成されるビアホール形成用開口は、パルスエネ
ルギーが０．５〜１００ｍＪ、パルス幅が１〜１００μ
ｓ、パルス間隔が０．５ｍｓ以上、ショット数が３〜５
０の条件で照射される炭酸ガスレーザによって形成され
ることが好ましく、その開口径は、５０〜２５０μｍの
範囲であることが望ましい。その理由は、５０μｍ未満
では開口に導電性物質を充填し難くなると共に、接続信
頼性が低くなるからであり、２５０μｍを超えると、高
密度化が困難になるからである。
【００３７】このような炭酸ガスレーザによる開口形成
の前に、絶縁性基材の導体回路形成面と反対側の面に樹
脂フィルムを粘着させ、その樹脂フィルム上からレーザ
照射を行うのが望ましい。
【００３８】この樹脂フィルムは、ビアホール形成用の
開口内をデスミア処理し、そのデスミア処理した後の開
口内に電解めっき処理によって金属めっきを充填する際
の保護マスクとして機能し、またビアホールの金属めっ
き層の直上に突起状導体を形成するための印刷用マスク
として機能する。
【００３９】上記樹脂フィルムは、たとえば、粘着剤層
の厚みが１〜２０μｍであり、フィルム自体の厚みが１
０〜５０μｍであるＰＥＴフィルムから形成されるのが
好ましい。その理由は、ＰＥＴフィルムの厚さに依存し
て後述する突起状導体の高さが決まるので、１０μｍ未
満の厚さでは突起状導体が低すぎて接続不良になりやす
く、逆に５０μｍを超えた厚さでは、接続界面で突起状
導体が拡がりすぎるので、ファインパターンの形成がで
きないからである。
【００４０】上記絶縁性基材を貫通する開口内部に充填
される導電性物質としては、導電性ペーストや電解めっ
き処理によって形成される金属めっきが好ましい。充填
工程をシンプルにして、製造コストを低減させ、歩留ま
りを向上させるためには、導電性ペーストの充填が適し
ているが、接続信頼性の点では電解めっき処理によって
形成される金属めっき、たとえば、すず、銀、はんだ、
銅／すず、銅／銀等の金属めっきが好ましく、とくに、
電解銅めっきが最適である。
【００４１】このように導電性物質が充填された開口
は、絶縁性基材に形成した導体回路同士を電気的に接続
するビアホールを形成するが、本発明による多層回路基
板およびそれを用いた半導体装置においては、積層され
る各回路基板に形成されるビアホールは、その隣接する
ビアホール間の距離が、ＬＳＩチップ等の電子部品を搭
載する側にある最も外側の回路基板については最も小さ
く、マザーボードに接続される側にある最も外側の他の
回路基板については最も大きくなるように形成される、
すなわち、積層される各回路基板に形成されるビアホー
ルの配置密度は、ＬＳＩチップ等の電子部品を搭載する
側の回路基板からマザーボードに接続される側の回路基
板に向かうにつれて小さくなるように形成されることが
好ましく、このような構成によれば、配線の引き回し性
が向上する。
【００４２】上記絶縁性基材の片面または両面に形成さ
れる導体回路は、厚さが５〜１８μｍの銅箔を、半硬化
状態を保持された樹脂接着剤層を介して加熱プレスした
後、適切なエッチング処理をすることによって形成され
るのが好ましい。このような加熱プレスは、適切な温度
および加圧力のもとで行なわれ、より好ましくは、減圧
下において行なわれ、半硬化状態の樹脂接着剤層のみを
硬化することによって、銅箔を絶縁性基材に対してしっ
かりと接着され得るので、従来のプリプレグを用いた回
路基板に比べて製造時間が短縮される。
【００４３】このような導体回路が絶縁性基材の両面に
形成されるような回路基板は、多層回路基板のコアとし
て用いることができ、各ビアホールに対応した基板表面
には、導体回路の一部としてのビアランド(パッド)が、
その口径が５０〜２５０μｍの範囲に形成されるのが好
ましい。
【００４４】また、絶縁性基材の片面に導体回路が形成
されるような片面回路基板は、両面回路基板とともに積
層される回路基板として用いられるだけでなく、片面回
路基板だけを積層して多層化基板を形成することもでき
る。このような片面回路基板においては、充填ビアホー
ルの真上に突起状導体が形成されることが好ましい。
【００４５】上記突起状導体は、導電性ペーストや低融
点金属から形成されることが好ましく、各回路基板を積
層して、一括して加熱プレスする工程において、導電性
ペーストあるいは低融点金属が熱変形するので、前記ビ
アホール内に充填される導電性物質や金属めっき層の高
さのばらつきを吸収することができ、それ故に、接続不
良を防止して接続信頼性に優れた多層回路基板を得るこ
とができる。上記突起状導体は、ビアホール内に充填さ
れる導電性物質、たとえば導電性ペーストと同一の材料
で、しかも同一の充填工程によって形成することもでき
る。
【００４６】上記積層・加熱プレスにより形成された多
層回路基板の、最も外側に位置する回路基板のうち、Ｌ
ＳＩチップ等の電子部品を搭載する側にある回路基板の
表面に、ビアホールの直上に位置して形成される導電性
バンプは、たとえば、ドットマトリックス状またはそれ
より少しずらしたマトリックス状に形成される。
【００４７】また、最も外側に位置する回路基板のう
ち、マザーボードに接続される側にある他の回路基板の
表面に、ビアホールの直上に位置して形成された導電性
のピンまたは導電性のボールは、たとえば、上記導電性
バンプと同様に、ドットマトリックス状またはそれより
少しずらしたマトリックス状に形成される。
【００４８】以下、本発明の多層回路基板およびそれを
用いた半導体装置を製造する方法について、添付図面を
参照にして具体的に説明する。 （Ａ） 積層用回路基板の形成 （1）本発明にかかる多層回路基板を製造するに当たっ
て、それを構成する基本となる回路基板は、絶縁性基材
１０の片面に銅箔１２が貼付けられたものを出発材料と
して用いる。
【００４９】この絶縁性基材１０は、たとえば、ガラス
布エポキシ樹脂基材、ガラス布ビスマレイミドトリアジ
ン樹脂基材、ガラス布ポリフェニレンエーテル樹脂基
材、アラミド不織布−エポキシ樹脂基材、アラミド不織
布−ポリイミド樹脂基材から選ばれる硬質な積層基材が
使用され得るが、ガラス布エポキシ樹脂基材が最も好ま
しい。
【００５０】上記絶縁性基材１０の厚さは、２０〜６０
０μｍが望ましい。その理由は、２０μｍ未満の厚さで
は、強度が低下して取扱が難しくなるとともに、電気的
絶縁性に対する信頼性が低くなり、６００μｍを超える
厚さでは微細なビアホールの形成および導電性ペースト
の充填が難しくなるとともに、基板そのものが厚くなる
ためである。
【００５１】また銅箔１２の厚さは、５〜１８μｍが望
ましい。その理由は、後述するようなレーザ加工を用い
て、絶縁性基材にビアホール形成用の開口を形成する際
に、薄すぎると貫通してしまうからであり、逆に厚すぎ
るとエッチングにより、微細な線幅の導体回路パターン
を形成し難いからである。
【００５２】上記絶縁性基材１０および銅箔１２として
は、特に、エポキシ樹脂をガラスクロスに含潰させてＢ
ステージとしたプリプレグと、銅箔とを積層して加熱プ
レスすることにより得られる片面銅張積層板を用いるこ
とが好ましい。その理由は、銅箔１２が後述するように
エッチングされた後の取扱中に、配線パターンやビアホ
ールの位置がずれることがなく、位置精度に優れるから
である。
【００５３】（2）次に、両面に導体回路が形成された
回路基板を製造する場合には、このような絶縁性基材１
０の銅箔１２が貼付けられた表面と反対側の表面に、保
護フィルム１４を貼付ける（図６(ａ)参照）。
【００５４】この保護フィルム１４は、後述する突起状
導体を形成する導電性ペーストの印刷用マスクとして使
用され、たとえば、表面に粘着層を設けたポリエチレン
テレフタレート（ＰＥＴ）フィルムが使用され得る。前
記ＰＥＴフィルム１４は、粘着剤層の厚みが１〜２０μ
ｍ、フィルム自体の厚みが１０〜５０μｍであるような
ものが使用される。
【００５５】（3）ついで、絶縁性基材１０上に貼付け
られたＰＥＴフィルム１４上から炭酸ガスレーザ照射を
行って、ＰＥＴフィルム１４を貫通して、絶縁性基材１
０の表面から銅箔１２（あるいは導体回路パターン）に
達する開口１６を形成する（図６(ｂ)参照）。このレー
ザ加工は、パルス発振型炭酸ガスレーザ加工装置によっ
て行われ、その加工条件は、、パルスエネルギーが０．
５〜１００ｍＪ、パルス幅が１〜１００μｓ、パルス間
隔が０．５ｍｓ以上、ショット数が３〜５０の範囲内で
あることが望ましい。このような加工条件のもとで形成
され得るビア口径は、５０〜２５０μｍであることが望
ましい。
【００５６】（4）前記（3）の工程で形成された開口１
６の側面および底面に残留する樹脂残滓を除去するため
に、デスミア処理を行う。このデスミア処理は、酸素プ
ラズマ放電処理、コロナ放電処理、紫外線レーザ処理ま
たはエキシマレーザ処理等によって行われる。特に、開
口内に紫外線レーザまたはエキシマレーザを照射するこ
とによってデスミア処理するのが、接続信頼性の確保の
観点から望ましい。
【００５７】このデスミア処理を、たとえば、ＹＡＧ第
３高調波を用いた紫外線レーザ照射によって行う場合の
レーザ照射条件は、発信周波数が３〜１５ＫＨｚ、パル
スエネルギーが０．１〜５ｍＪ、ショット数が１０〜３
０の範囲が望ましい。
【００５８】（5）次に、デスミア処理された基板に対
して、以下のような条件で銅箔１２をめっきリードとす
る電解銅めっき処理を施して、開口１６内に電解銅めっ
き１８を充填して、充填ビアホール２０を形成する（図
６（ｃ）参照）。このめっき処理により、開口１６の上
部に後述する導電性ペースト２２を充填するわずかの隙
間を残して電解銅めっき１８が充填される。 〔電解銅めっき水溶液〕 硫酸銅・５水和物 ： ６５ｇ／ｌ レベリング剤（アトテック製、ＨＬ）： ２０ｍｌ／ｌ 硫酸 ： ２２０ｇ／ｌ 光沢剤（アトテック製、ＵＶ） ： ０．５ｍｌ／ｌ 塩素イオン ： ４０ｐｐｍ 〔電解めっき条件〕 バブリング ： ３．０リットル／分 電流密度 ： ０．５Ａ／ｄｍ２ 設定電流値 ： ０．１８ Ａ めっき時間 ： １３０分
【００５９】（6）上記（5）にて電解銅めっき２０が充
填されなかった開口１８の隙間あるいは凹みに対して、
保護フィルム１４を印刷用マスクとして導電性ペースト
２２を充填し、絶縁性基材１０の表面から保護フィルム
１４の厚みに相当する分だけ突出した導体部分２４（以
下、「突起状導体」という）を形成する（図６（ｄ）参
照）。
【００６０】（7）次いで、突起状導体２４を含んだ絶
縁性基材１０の表面に接着剤層２６を形成する（図６
（ｅ）参照）。この接着剤２６は半硬化状態、すなわち
Ｂステージの接着剤であり、導体回路パターンが形成さ
れるべき銅箔を接着するためのものであり、たとえば、
エポキシ樹脂ワニスが使用され、その層厚は１０〜５０
μｍの範囲が好ましい。
【００６１】（8）上記（7）の工程で接着剤層２６を設
けた絶縁性基材１０の表面に、銅箔２８を加熱プレスに
よって圧着して、接着剤層２６を硬化させる（図６(f)
参照）。その際、銅箔２８は硬化した接着剤層２６を介
して絶縁性基材１０に接着され、突起状導体２４と銅箔
２８とが電気的に接続される。この銅箔２８の厚さは、
５〜１８μｍが望ましい。
【００６２】（9）次いで、絶縁性基材１０の両面に貼
付けられた銅箔１２および２８上に、それぞれエッチン
グ保護フィルムを貼付けて、所定の回路パターンのマス
クで披覆した後、エッチング処理を行って、導体回路３
０および３２（ビアランドを含む）を形成する（図６
(g)参照）。
【００６３】この処理工程においては、先ず、銅箔１２
および２８の表面に感光性ドライフィルムレジストを貼
付した後、所定の回路パターンに沿って露光、現像処理
してエッチングレジストを形成し、エッチングレジスト
非形成部分の金属層をエッチングして、ビアランドを含
んだ導体回路パターン３０および３２を形成する。エッ
チング液としては、硫酸一過酸化水素、過硫酸塩、塩化
第二銅、塩化第二鉄の水溶液から選ばれる少なくとも1
種の水溶液が望ましい。
【００６４】上記銅箔１２および２８をエッチングして
導体回路３０および３２を形成する前処理として、ファ
インパターンを形成しやすくするため、あらかじめ、銅
箔の表面全面をエッチングして厚さを1〜１０μｍ、よ
り好ましくは２〜８μｍ程度まで薄くすることができ
る。導体回路の一部としてのビアランドは、その内径が
ビアホール口径とほぼ同様であるが、その外径は、５０
〜２５０μｍの範囲に形成されることが好ましい。
【００６５】（10）次に、前記（8）の工程で形成した
導体回路３０および３２の表面を、必要に応じて粗化処
理して（粗化層の表示は省略する）、両面回路基板３４
を形成する。この粗化処理は、多層化する際に、接着剤
層との密着性を改善し、剥離（デラミネーション）を防
止するためである。粗化処理方法としては、例えば、ソ
フトエッチング処理や、黒化（酸化）一還元処理、銅−
ニッケルーリンからなる針状合金めっき（荏原ユージラ
イト製：商品名インタープレート）の形成、メック社製
の商品名「メックエッチボンド」なるエッチング液によ
る表面粗化がある。
【００６６】この実施形態においては、上記粗化層の形
成は、エッチング液を用いて形成されるのが好ましく、
たとえば、導体回路の表面を第二銅錯体と有機酸の混合
水溶液からエッチング液を用いてエッチング処理するこ
とによって形成することができる。かかるエッチング液
は、スプレーやバブリングなどの酸素共存条件下で、銅
導体回路パターンを溶解させることができ、反応は、次
のように進行するものと推定される。 Ｃｕ＋Ｃｕ（II）Ａｎ →２Ｃｕ（Ｉ）Ａｎ／２ ２Ｃｕ（Ｉ）Ａｎ／２ ＋ｎ／４Ｏ２ ＋ｎＡＨ （エ
アレーション）→２Ｃｕ（II）Ａｎ ＋ｎ／２Ｈ２Ｏ 式中、Ａは錯化剤（キレート剤として作用）、ｎは配位
数を示す。
【００６７】上式に示されるように、発生した第一銅錯
体は、酸の作用で溶解し、酸素と結合して第二銅錯体と
なって、再び銅の酸化に寄与する。本発明において使用
される第二銅錯体は、アゾール類の第二銅錯体がよい。
この有機酸−第二銅錯体からなるエッチング液は、アゾ
ール類の第二銅錯体および有機酸（必要に応じてハロゲ
ンイオン）を、水に溶解して調製することができる。こ
のようなエッチング液は、たとえば、イミダゾール銅
(ＩＩ)錯体 １０重量部、グリコール酸 ７重量部、塩
化カリウム ５重量部を混合した水溶液から形成され
る。本発明にかかる多層回路基板を構成する両面回路基
板は、上記（1）〜（10）の工程にしたがって製造され
る。
【００６８】（11）次に、このような両面回路基板の表
裏面にそれぞれ積層される片面回路基板の製造に際し
て、まず、絶縁性基材１０の片面に貼り付けられた銅箔
１２上に、エッチング保護フィルムを貼付けて、所定の
回路パターンのマスクで披覆した後、エッチング処理を
行って、導体回路４０（ビアランドを含む）を形成する
（図７(ｂ)参照）。この処理工程においては、先ず、銅
箔１２の表面に感光性ドライフィルムレジストを貼付し
た後、所定の回路パターンに沿って露光、現像処理して
エッチングレジストを形成し、エッチングレジスト非形
成部分の金属層をエッチングして、ビアランドを含んだ
導体回路パターン４０を形成する。
【００６９】エッチング液としては、硫酸一過酸化水
素、過硫酸塩、塩化第二銅、塩化第二鉄の水溶液から選
ばれる少なくとも1種の水溶液が望ましい。上記銅箔１
２をエッチングして導体回路４０を形成する前処理とし
て、ファインパターンを形成しやすくするため、あらか
じめ、銅箔の表面全面をエッチングして厚さを1〜１０
μｍ、より好ましくは２〜８μｍ程度まで薄くすること
ができる。
【００７０】（12）絶縁性基材１０の片面に導体回路４
０を形成した後、上記（2）〜（6）の工程にしたがった
処理を行ない、その後、ＰＥＴフィルム１４を絶縁性基
材１０の表面から剥離させる（図７（ｃ）〜図７（ｅ）
参照）。
【００７１】上記（6）の工程にしたがって形成した突
起状導体４４（両面回路基板の突起状導体２４と区別す
るために符号４４で示す）の絶縁性基材１０の表面から
の突出高さは、保護フィルム１４の厚みにほぼ等しく、
５〜３０μｍの範囲が望ましい。その理由は、５μｍ未
満では、接続不良を招きやすく、３０μｍを越えると抵
抗値が高くなると共に、加熱プレス工程において突起状
導体２４が熱変形した際に、絶縁性基板の表面に沿って
拡がりすぎるので、ファインパターンが形成できなくな
るからである。
【００７２】また、上記突起状導体４４は、プレキュア
されることが望ましい。その理由は、突起状導体４４は
半硬化状態でも硬く、積層プレスの段階で接着剤層が軟
化する前に、積層される他の回路基板の導体回路（導体
パッド）と電気的接触が可能となるからである。このよ
うな突起状導体４４は、加熱プレス時に変形して接触面
積が増大するので、導通抵抗を低くすることができ、さ
らに突起状導体４４の高さのばらつきが是正される。
【００７３】（13）次いで、絶縁性基材１０の突起状導
体４４を含んだ表面に樹脂接着剤４６を塗布する（図７
(ｆ)参照）。このような樹脂接着剤は、例えば、絶縁性
基材１０の突起状導体４４を含んだ表面全体または突起
状導体４４を含まない表面に塗布され、乾燥化された状
態の未硬化樹脂からなる接着剤層として形成される。こ
の接着剤層は、取扱が容易になるため、プレキュアして
おくことが好ましく、その厚さは、５〜５０μｍの範囲
が望ましい。
【００７４】前記接着剤層４６は、有機系接着剤からな
ることが望ましく、有機系接着剤としては、エポキシ樹
脂、ポリイミド樹脂、熱硬化型ポリフェノレンエーテル
（ＰＰＥ）、エポキシ樹脂と熱可塑性樹脂との複合樹
脂、エポキシ樹脂とシリコーン掛脂との複合樹脂、ＢＴ
レジンから選ばれる少なくとも１種の樹脂であることが
望ましい。有機系接着剤である未硬化樹脂の塗布方法
は、カーテンコータ、スピンコータ、ロールコータ、ス
プレーコート、スクリーン印刷などを使用できる。ま
た、接着剤層の形成は、接着剤シートをラミネートする
ことによってもできる。
【００７５】上記片面回路基板５０は、絶縁性基材１０
の一方の表面に導体回路４０を有し、他方の表面には導
電性ペーストの一部が露出して形成される突起状導体４
４を有し、さらに突起状導体４４を含んだ絶縁性基材１
０の表面に接着剤層４６を有して形成され、それらの複
数枚が相互に積層接着されたり、予め製造された両面回
路基板３４に積層接着されて、多層化基板６０が形成さ
れるが、樹脂接着剤４６はこのような積層段階で使用さ
れることが好ましい。
【００７６】（Ｂ）積層用回路基板の多層化 上記（Ａ）の各処理工程にしたがって製造された両面回
路基板３４の両面に、３枚の片面回路基板５０、５２お
よび５４が積層されてなる４層基板が、加熱温度１５０
〜２００℃、加圧力１Ｍ〜４ＭＰａの条件のもとで、1
度のプレス成形により一体化され多層化基板６０が形成
される（図８参照）。上記のような条件のもとで、加圧
と同時に加熱することで、各片面回路基板の接着剤層４
６が硬化し、隣接する片面回路基板との間で強固な接着
が行われる。なお、加熱プレスとしては、真空熱プレス
を用いることが好適である。上述した実施の形態では、
１層の両面回路基板と３層の片面回路基板とを用いて４
層に多層化したが、５層あるいは６層を超える多層化に
も適用できる。
【００７７】（Ｃ）導電性バンプ、ピン、ボールの配設 上記（Ｂ）の各処理工程にしたがって形成された多層化
された回路基板のうち、最も外側に位置する回路基板に
導電性バンプを設けて、ＬＳＩ等の電子部品を直接搭載
するようにし、また最も外側に位置する他方の回路基板
に導電性ピンまたは導電性ボールを配設して、マザーボ
ード上の接続用端子あるいは導電性ボールに直接的に接
続できるパッケージ基板として構成する。
【００７８】たとえば、図８に示すような多層化基板６
０は、最も外側に位置する回路基板５０および５４の導
体回路４０がそれぞれ外側に露出した構造であり、この
ような多層化基板の場合には、それぞれの導体回路４０
上にビアホール直上に位置した適切なはんだパッド部を
設け、これらのはんだパッド部上に適切なはんだ体を供
給して導電性バンプ６２を形成したり、導電性ピン６４
または導電性ボール６６を接続するように構成する。
【００７９】なお、導電性バンプ６２を形成するはんだ
体としては、融点が比較的に低いスズ／鉛はんだ（融点
１８３℃）やスズ／銀はんだ（融点２２０℃）を用い、
導電性ピン６４や導電性ボール６６を接続するはんだ体
としては、融点が２３０℃〜２７０℃と比較的融点の高
いスズ／アンチモンはんだ、スズ／銀はんだ、スズ／銀
／銅はんだを用いることが好ましい。
【００８０】また、図９に示すような４枚の片面回路基
板７０、７２、７４および７６が順次積層されてなる４
層基板を、適切な加熱、加圧条件のもとで、1度のプレ
ス成形により一体化した多層化基板８０を用いる場合に
は、最も外側に位置する一方の回路基板７０は、そのビ
アホールの直下にある突起状導体が溶融して絶縁性基材
１０の表面上にほぼ円形の導体パッドを形成し、他方の
回路基板７６は、その導体回路４０のビアホール直上の
部分が導体パッドに形成された構造となる。
【００８１】このような多層化基板８０の場合には、最
下層の回路基板７０は、そのビアホール直下の導体パッ
ド上に、導電性ピン６４または導電性ボール６６が接続
され、マザーボード（図示を省略した）の接続用端子あ
るいははんだボールに接続されるようになっており、ま
た最上層の回路基板７６は、その導体回路４０の一部に
形成した導体パッド上に導電性バンプ６２が形成され
て、ＬＳＩチップ等の電子部品８２のはんだボール８４
に接続されるように構成される（図１０参照）。また、
導電性パッド、導電性ピンまたは導電性ボールを含んだ
多層化基板８０と、その多層化基板８０上に搭載される
電子部品８２と、多層化基板８０が取付けられるマザー
ボードを含めた全体として半導体装置が構成される。
【００８２】図１１は、多層化基板８０の最も外側に位
置する一方の回路基板７０に対してチップコンデンサー
８６が接続・固定され、他方の回路基板７６の外周縁に
沿って反り防止のためのスティフナ８８が固着されてい
る他の半導体装置を示す。このような半導体装置におい
ては、チップコンデンサー８６は、セラミックス、チタ
ン酸バリウムなどの高誘電体から形成され、搭載された
電子部品８２の直下に位置するビアホールに電気的に接
続され、ループインダクタンスの低減を図ることができ
る。また、スティフナ８８は、ＢＴ，ＦＲ４，ＦＲ５の
ようなガラスエポキシ複合材料や、銅などの金属材料か
ら形成され、回路基板を構成する各材料の熱膨張量の差
に起因する反りを防止している。
【００８３】さらに、図１２に示すように、多層化基板
８０を構成する最も外側の回路基板の一方は、その導体
回路４０に形成した導体パッド上に導電性バンプ６２を
形成し、他方の回路基板（ここでは最下層の回路基板７
０）は、絶縁性基材１０に設けた開口１６に電解銅めっ
き層を充填しないような構成とし、その開口１６内に露
出する導体回路４０に形成した導体パッド部に、適切な
はんだ体を供給して導電性ピン６４を接続させた構造と
することもできる。このような構造は、導電性ピン６４
が絶縁性基材１０によってその周囲を囲まれているの
で、あらためてソルダーレジスト層を設ける必要がなく
なる。
【００８４】なお、図１０において破線で示すように、
最も外側の回路基板７０および７６の表面にソルダーレ
ジスト層８３を形成してもよい。この場合、ソルダーレ
ジスト組成物を塗布し、その塗膜を乾燥した後、この塗
膜に、開口部を描画したフォトマスクフィルムを載置し
て露光、現像処理することにより、導体回路４０のう
ち、はんだパッド部分を露出させた開口を形成し、その
露出したはんだパッド部分に、導電性バンプ６２、導電
性ピン６４あるいは導電性ボール６６を設ける。
【００８５】上記実施の形態において、各はんだパッド
部上に「ニッケル−金」からなる金属層を形成すること
が好ましく、ニッケル層は１〜７μｍが望ましく、金層
は０．０１〜０．０６μｍがよい。この理由は、ニッケ
ル層は、厚すぎると抵抗値の増大を招き、薄すぎると剥
離しやすいからである。一方金層は、厚すぎるとコスト
増になり、薄すぎるとはんだ体との密着効果が低下する
からである。
【００８６】このようなはんだパッド部上に設けたニッ
ケル−金からなる金属層上に、はんだ体を供給し、この
はんだ体の溶融・固化によって導電性バンプを形成し、
あるいは導電性ピンや導電性ボールをはんだパッド部に
接合して、多層回路基板が形成される。
【００８７】上記はんだ体の供給方法としては、はんだ
転写法や印刷法を用いることができる。ここで、はんだ
転写法は、プリプレグにはんだ箔を貼合し、このはんだ
箔を開口部分に相当する箇所のみを残してエッチングす
ることにより、はんだパターンを形成してはんだキャリ
アフィルムとし、このはんだキャリアフィルムを、基板
のソルダーレジスト開口部分にフラックスを塗布した
後、はんだパターンがパッドに接触するように積層し、
これを加熱して転写する方法である。一方、印刷法は、
パッドに相当する箇所に開口を設けた印刷マスク（メタ
ルマスク) を基板に載置し、はんだペーストを印刷して
加熱処理する方法である。はんだとしては、スズ−銀、
スズ−インジウム、スズ−亜鉛、スズ−ビスマスなどが
使用できる。以下、実施例をもとに説明する。
【００８８】
【実施例】（実施例１） （１） まず、多層回路基板を構成する両面回路基板を
製作する、この回路基板は、エポキシ樹脂をガラスクロ
スに含潰させてＢステージとしたプリプレグと、銅箔と
を積層して加熱プレスすることにより得られる片面銅張
積層板を出発材料として用いる。この絶縁性基材１０の
厚さは７５μｍ、銅箔１２の厚さは１２μｍであり、こ
の積層板の銅箔形成面と反対側の表面に、厚みが１０μ
ｍの粘着剤層を有し、かつフィルム自体の厚みが１２μ
ｍであるようなＰＥＴフィルム１４をラミネートする。
【００８９】（２）ついで、ＰＥＴフィルム１４上から
炭酸ガスレーザ照射を行って、ＰＥＴフィルム１４およ
び絶縁性基材１０を貫通して銅箔１２に至るビアホール
形成用開口１６を形成し、さらにその開口１６内を紫外
線レーザ照射によってデスミア処理した。この実施例に
おいては、ビアホール形成用の開口の形成には、三菱電
機製の高ピーク短パルス発振型炭酸ガスレーザ加工機を
使用し、全体として厚さ２２μｍのＰＥＴフィルムを樹
脂面にラミネートした、基材厚７５μｍのガラス布エポ
キシ樹脂基材に、マスクイメージ法でＰＥＴフィルム側
からレーザビーム照射して１００穴／秒のスピードで、
１５０μｍφのビアホール形成用の開口を形成した。ま
た、デスミア処理用のＹＡＧ第３高調波を用いた紫外線
レーザ照射装置は、三菱電機社製のＧＴ６０５ＬＤＸを
使用し、そのデスミア処理のためのレーザ照射条件は、
発信周波数が５ＫＨｚ、パルスエネルギーが０．８ｍ
Ｊ、ショット数が１０であった。
【００９０】（３）デスミア処理を終えた基板に対し
て、銅箔１２をめっきリードとする電解銅めっき処理を
施して、開口１６の上部にわずかの隙間を残して、その
開口１６内に電解銅めっき１８を充填してビアホール２
０を形成する。
【００９１】（４）さらに、ＰＥＴフィルム１４を印刷
マスクとして、開口１６に充填された銅めっき層１８上
に導電性ペースト２２を充填して、絶縁性基材１０の表
面からほぼＰＥＴフィルム１４の厚み分だけ突出する突
起状導体２４を形成する。
【００９２】（５）次に、ＰＥＴフィルム１４を絶縁性
基材１０の表面から剥離させた後、エポキシ樹脂接着剤
を突起状導体２４側の全面に塗布し、１００℃で３０分
間の乾燥を行って厚さ２０μｍの接着剤層２６を形成し
た。
【００９３】（６）上記（５）で形成した接着剤層２６
上に、厚さ１２μｍの銅箔２８を、加熱温度１８０℃、
加熱時間７０分、圧力２ＭＰａ、真空度２．５×１０３
Ｐａの条件のもとで加熱プレスした。
【００９４】（７）その後、基板両面の銅箔１２および
２８に適切なエッチング処理を施して、導体回路３０お
よび３２（ビアランドを含む）を形成して、両面回路基
板３４を作製した。
【００９５】（８）次に、積層用の片面回路基板を作製
する。この回路基板は、両面回路基板３４と同様の片面
銅張積層板を出発材料として用いた。まず、絶縁性基材
１０上の銅箔１２に適切なエッチング処理を施して、導
体回路４０を形成し、さらに、導体回路４０と反対側に
位置する絶縁性基材１０の表面に、ＰＥＴフィルム１４
をラミネートした。
【００９６】（９）その後、上記（２）〜（５）の工程
にしたがって処理することによって、絶縁性基材１０の
一方の表面に導体回路４０が形成され、絶縁性基材１０
の他方の面から導体回路４０に達する開口内に電解銅め
っき１８が充填されるとともに、その電解銅めっき１８
上に突起状導体４４が形成され、さらに突起状導体４４
を含んだ絶縁性基材１０の表面にエポキシ樹脂接着剤４
６が塗布された。このエポキシ樹脂接着剤はプレキュア
され、多層化のための接着剤層を形成し、このような片
面回路基板５０を３枚作製した。
【００９７】（１０）上記（１）〜（９）の処理によっ
て形成された、１枚の両面回路基板３４と、３枚の片面
回路基板５０、５２および５４を、図３に示すような所
定の位置にスタックし、真空熱プレスを用いて１８０℃
の温度で積層一括プレスすることによって、全層がＩＶ
Ｈ構造を有する多層化基板６０を作成した（図８参
照）。
【００９８】（１１）このような多層回路基板６０を構
成する最も外側の回路基板のうち、一方の回路基板５０
（下層基板）の導体回路４０上に、溶融温度が約２３０
℃のスズ／アンチモンはんだによってＴピン６４又はは
んだボール６６を接続し、他方の回路基板５４（上層基
板）の導体回路４０上には、溶融温度が約１８３℃のス
ズ／鉛はんだからなるはんだ体を供給し、はんだバンプ
６２を形成して多層回路基板を製作し、さらに、この多
層回路基板の上層回路基板に電子部品８２を載置した状
態で、スズ／鉛はんだ溶融点近傍の雰囲気内でリフロー
させて、はんだバンプ６２に電子部品８２のはんだボー
ル８４を溶融固着させることによって、多層回路基板と
電子部品とからなる半導体装置を製造した。
【００９９】（実施例２）４層の片面回路基板を図１に
示すような所定位置に積層して、一括加熱プレスするこ
とによって多層化基板を形成し、最も外側に位置する一
方の回路基板の導体回路（導体パッド）に対してはんだ
バンプを形成し、他方の回路基板の外側に露出する突起
状導体が加熱プレスされて形成された導体パッドに対し
て、Ｔピン又ははんだボールが接着されたこと以外は、
実施例１と同様にして多層回路基板および半導体装置を
製造した。
【０１００】（実施例３）図１２に示すように、４層の
片面回路基板のうち、最も外側に位置する回路基板の一
方を、その導体回路に形成した導体パッド上に導電性バ
ンプを形成し、他方の回路基板を、絶縁性基材に設けた
開口に電解銅めっき層を充填しないような構成とし、そ
の開口内に露出する導体回路に形成した導体パッドに、
はんだ体を供給して導電性ピン６４を接続させた構造と
したこと以外は、実施例１と同様にして多層回路基板お
よび半導体装置を製造した。
【０１０１】上記実施例１〜３について、ＬＳＩチップ
からはんだバンプ、ＢＧＡ（ボールグリッドアレイ）ま
たはＰＧＡ(ピングリッドアレイ)までの配線長、ランド
形成数およびランド総面積を調べた結果、従来のプリン
ト配線板より、配線長さで８／１０〜１／２となり、ラ
ンド形成数は１．５〜２．０倍、ランド面積は２／３〜
８／１０となり高密度配線が可能となった。
【０１０２】
【発明の効果】以上説明したように、本発明の多層回路
基板によれば、硬質の絶縁性基材の片面または両面に導
体回路を有し、導体回路形成面と反対側の面からレーザ
照射により形成した微細な開口に導電性物質を充填した
ビアホールを有する回路基板の複数枚を積層して一括加
熱プレスすることによって形成した多層化基板のうち、
最も外側にある一方の回路基板にはそのビアホール直下
に導電性バンプを形成し、他方の回路基板にはそのビア
ホール直下に導電性ピンまたは導電性ボールを配設した
パッケージ基板に構成したので、多層化基板内の配線を
高密度化できるとともに、多層化基板の最も外側の表面
に、電子部品やマザーボードとの電気的接続をなす導電
性バンプ、導電性ピンまたは導電性ボールを高密度に配
置することができるので、高密度配線および電子部品の
高密度実装が可能となる。また、応力も緩和される構造
であるため、配線に反りもなく、Ｔピンや導電性バンプ
の平坦性も確保することができる。
【図面の簡単な説明】
【図１】本発明にかかる多層回路基板を構成する片面回
路基板の一積層状態を示す図である。
【図２】本発明にかかる多層回路基板を構成する片面回
路基板の他の積層状態を示す図である。
【図３】本発明にかかる多層回路基板を構成する片面回
路基板のその他の積層状態を示す図である。
【図４】本発明にかかる多層回路基板を構成する片面回
路基板の更にその他の積層状態を示す図である。
【図５】（ａ）〜（ｇ） は、本発明にかかる多層回路
基板を構成する両面回路基板の製造工程の一部を示す図
である。
【図６】（ａ）〜（ｆ） は、本発明にかかる多層回路
基板を構成する片面回路基板の製造工程の一部を示す図
である。
【図７】本発明にかかる多層回路基板の一実施形態を示
す図である。
【図８】本発明にかかる多層回路基板を構成する片面回
路基板のビアホール位置を説明するための図である。
【図９】本発明にかかる多層回路基板の他の実施形態を
示す図である。
【図１０】本発明にかかる多層回路基板の更に他の実施
形態を示す図である。
【図１１】本発明にかかる多層回路基板の他の実施形態
を示す図である。
【符号の説明】
１０ 絶縁性基材 １２ 銅箔 １４ 保護フィルム １６ ビアホール形成用開口 １８ 電解銅めっき ２０ 充填ビアホール ２２、４２ 導電性ペースト ２４、４４ 突起状導体 ２６、４６ 樹脂接着剤層 ２８ 銅箔 ３０、３２ 導体回路 ３４ 両面回路基板 ４０ 導体回路 ５０ 片面導体回路 ６０、８０ 多層化基板 ６２ はんだバンプ ６４ ピン ６６ はんだボール ７０、７２、７４、７６ 片面回路基板 ８２ ＬＳＩ等の電子部品 ８３ ソルダーレジスト層 ８４ はんだボール ８６ チップコンデンサ ８８ スティフナ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０５Ｋ 1/11 Ｈ０１Ｌ 23/12 Ｂ Ｎ Ｆターム(参考） 5E317 AA01 AA24 BB01 BB11 CC08 CC25 CC31 CC53 CD34 CD40 GG09 GG14 5E338 AA03 BB02 BB12 BB25 BB72 BB75 CC01 CD03 CD33 EE26 5E346 AA05 AA06 AA12 AA15 AA22 AA32 AA43 AA51 CC02 CC04 CC09 CC32 DD02 DD12 DD32 DD45 EE06 EE09 EE13 EE15 EE18 FF04 FF07 FF14 FF18 FF24 FF35 FF45 GG15 GG17 GG18 GG22 GG25 GG28 HH11 HH22 HH25

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 絶縁性硬質基材の片面または両面に導体
    回路を有し、この絶縁性硬質基材を貫通して前記導体回
    路に達する開口に導電性物質が充填されてなるビアホー
    ルを有する回路基板の複数枚が接着剤層を介して積層さ
    れ、一括して加熱プレスされることにより形成された多
    層回路基板において、 前記積層された複数の回路基板のうち、最も外側に位置
    する一方の回路基板の表面には、上記ビアホールの直上
    に位置してそのビアホールに電気的に接続される導電性
    バンプが形成され、最も外側に位置する他方の回路基板
    の表面には、前記ビアホールの直上に位置してそのビア
    ホールに電気的に接続される導電性のピンまたは導電性
    のボールが配設されていることを特徴とする多層回路基
    板。
  2. 【請求項２】 絶縁性硬質基材の片面に導体回路を有
    し、この絶縁性硬質基材を貫通して前記導体回路に達す
    る開口内に導電性物質が充填されてなるビアホールを有
    する片面回路基板の複数枚と、絶縁性硬質基材の片面に
    導体回路を有し、この絶縁性硬質基材を貫通して前記導
    体回路に達する開口を有する片面回路基板とが接着剤層
    を介してそれぞれ積層され、一括して加熱プレスされる
    ことにより形成された多層回路基板において、 前記積層された複数の回路基板のうち、最も外側に位置
    する一方の回路基板の表面には、上記ビアホールの直上
    に位置してそのビアホールに電気的に接続される導電性
    バンプが形成され、最も外側に位置する他方の回路基板
    の開口内には、その回路基板の導体回路に電気的に接続
    される導電性のピンまたは導電性のボールが配設されて
    いることを特徴とする多層回路基板。
  3. 【請求項３】 前記多層回路基板を構成する各回路基板
    は、そのビアホール位置に対応して、そのビアホールに
    電気的に接続する突起状導体が形成されていることを特
    徴とする請求項１または２に記載の多層回路基板。
  4. 【請求項４】 前記多層回路基板を構成する各回路基板
    のビアホールに充填される導電性物質は、電解めっき処
    理によって形成された金属めっき層であることを特徴と
    する請求項１または２に記載の多層回路基板。
  5. 【請求項５】 前記各回路基板に形成される隣接するビ
    アホール間の距離は、前記一方の回路基板から他方の回
    路基板に向かうにつれて大きくなるように形成されるこ
    とを特徴とする請求項１または２記載の多層回路基板。
  6. 【請求項６】 請求項１ないし５のいずれかに記載の多
    層回路基板と、その多層回路基板の最も外側の回路基板
    に形成された導電性バンプに電気的に接続された電子部
    品とを含んでなる半導体装置。
  7. 【請求項７】 前記電子部品を搭載する最も外側の回路
    基板の周縁部にはスティフナが配置されるとともに、そ
    の回路基板と対向する最も外側の他の回路基板の表面に
    は、コンデンサーチップが電気的に接続されてなる請求
    項６に記載の半導体装置。
  8. 【請求項８】 絶縁性硬質基材の片面または両面に導体
    回路を有し、この絶縁性硬質基材を貫通して前記導体回
    路に達する開口に電解めっきが充填されてなるビアホー
    ルを有し、そのビアホール位置に対応して、そのビアホ
    ールに電気的に接続する突起状導体とを有してなる回路
    基板の複数枚が接着剤層を介して積層され、一括して加
    熱プレスされることにより形成された多層回路基板と、 その多層回路基板の最も外側に位置する回路基板に電気
    的に接続されたＬＳＩチップ等の電子部品とを含んでな
    る半導体装置において、前記最も外側に位置する一方の
    回路基板の表面には、前記ビアホールの直上に位置して
    そのビアホールに電気的に接続される導電性バンプが形
    成されるとともに、その導電性バンプに対して前記電子
    部品が電気的に接続され、前記電子部品が搭載された回
    路基板と反対側にある最も外側に位置する回路基板の表
    面には、前記電子部品直下にあるビアホールに対してチ
    ップコンデンサーが電気的に接続されていることを特徴
    とする半導体装置。
  9. 【請求項９】 前記電子部品が搭載された回路基板の周
    縁部には、スティフナが接着・固定されていることを特
    徴とする請求項８に記載の半導体装置。
JP2000245656A 1999-11-26 2000-08-14 多層回路基板および半導体装置 Expired - Fee Related JP4592891B2 (ja)

Priority Applications (9)

Application Number Priority Date Filing Date Title
JP2000245656A JP4592891B2 (ja) 1999-11-26 2000-08-14 多層回路基板および半導体装置
TW089124881A TW512653B (en) 1999-11-26 2000-11-23 Multilayer circuit board and semiconductor device
KR1020017006409A KR100763692B1 (ko) 1999-11-26 2000-11-24 다층 회로기판 및 반도체 장치
EP06025045A EP1760778A3 (en) 1999-11-26 2000-11-24 Multilayer circuit board
EP00977912A EP1156525A4 (en) 1999-11-26 2000-11-24 MULTILAYER CONDUCTOR PLATE AND SEMICONDUCTOR COMPONENT
US09/821,460 US6534723B1 (en) 1999-11-26 2000-11-24 Multilayer printed-circuit board and semiconductor device
CNB008030944A CN1319157C (zh) 1999-11-26 2000-11-24 多层电路板和半导体装置
PCT/JP2000/008291 WO2001039267A1 (fr) 1999-11-26 2000-11-24 Carte de circuit imprime multicouches et dispositif semi-conducteur
MYPI20011869A MY127326A (en) 2000-08-14 2001-04-19 Multilayer printed-circuit board and semiconductor device

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP11-335534 1999-11-26
JP33553499 1999-11-26
JP2000245656A JP4592891B2 (ja) 1999-11-26 2000-08-14 多層回路基板および半導体装置

Publications (2)

Publication Number Publication Date
JP2001217550A true JP2001217550A (ja) 2001-08-10
JP4592891B2 JP4592891B2 (ja) 2010-12-08

Family

ID=26575207

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000245656A Expired - Fee Related JP4592891B2 (ja) 1999-11-26 2000-08-14 多層回路基板および半導体装置

Country Status (1)

Country Link
JP (1) JP4592891B2 (ja)

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004265956A (ja) * 2003-02-26 2004-09-24 Ibiden Co Ltd 多層プリント配線板
WO2005101935A1 (ja) * 2004-04-06 2005-10-27 Murata Manufacturing Co., Ltd. 内部導体の接続構造及び多層基板
CN100411154C (zh) * 2004-05-31 2008-08-13 三洋电机株式会社 电路装置及其制造方法
US7894203B2 (en) 2003-02-26 2011-02-22 Ibiden Co., Ltd. Multilayer printed wiring board
US8181341B2 (en) 2005-07-07 2012-05-22 Ibiden Co., Ltd. Method of forming a multilayer printed wiring board having a bulged via
US8212363B2 (en) 2005-07-07 2012-07-03 Ibiden Co., Ltd. Multilayer printed wiring board
US8320135B2 (en) 2005-12-16 2012-11-27 Ibiden Co., Ltd. Multilayer printed circuit board
US8848386B2 (en) 2010-10-14 2014-09-30 Panasonic Corporation Electronic circuit
US8973259B2 (en) 2005-10-14 2015-03-10 Ibiden Co., Ltd. Method for manufacturing a multilayered circuit board
KR20150079041A (ko) * 2013-12-31 2015-07-08 코오롱인더스트리 주식회사 유기 절연막용 감광성 수지 조성물
KR20180046827A (ko) 2016-10-28 2018-05-09 삼성전기주식회사 인덕터 및 그 제조방법
KR20180068589A (ko) 2016-12-14 2018-06-22 삼성전기주식회사 인덕터
CN110310928A (zh) * 2018-03-27 2019-10-08 台达电子国际（新加坡）私人有限公司 封装方法
US10468183B2 (en) 2016-01-11 2019-11-05 Samsung Electro-Mechanics Co., Ltd. Inductor and manufacturing method of the same
US10629364B2 (en) 2017-04-12 2020-04-21 Samsung Electro-Mechanics Co., Ltd. Inductor and method for manufacturing the same
US10763031B2 (en) 2016-08-30 2020-09-01 Samsung Electro-Mechanics Co., Ltd. Method of manufacturing an inductor
US10811182B2 (en) 2016-10-28 2020-10-20 Samsung Electro-Mechanics Co., Ltd. Inductor and method of manufacturing the same
US10847300B2 (en) 2016-11-10 2020-11-24 Samsung Electro-Mechanics Co., Ltd. Inductor and method of manufacturing the same
US11638351B2 (en) 2018-06-14 2023-04-25 Fujikura Ltd. Component-embedded substrate

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05198946A (ja) * 1992-01-23 1993-08-06 Furukawa Electric Co Ltd:The 多層プリント回路基板の製造方法
JPH07240582A (ja) * 1994-02-28 1995-09-12 Hitachi Ltd 多層配線基板、多層配線基板の製造方法および多層配線基板の製造装置
JPH09116273A (ja) * 1995-08-11 1997-05-02 Shinko Electric Ind Co Ltd 多層回路基板及びその製造方法
JPH10190232A (ja) * 1996-12-27 1998-07-21 Shinko Electric Ind Co Ltd 多層配線基板及びその製造方法
JPH1154934A (ja) * 1997-06-06 1999-02-26 Ibiden Co Ltd 多層プリント配線板およびその製造方法
JPH1154926A (ja) * 1997-06-06 1999-02-26 Ibiden Co Ltd 片面回路基板およびその製造方法
JPH11191482A (ja) * 1997-12-26 1999-07-13 Matsushita Electric Ind Co Ltd プリント配線板の製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05198946A (ja) * 1992-01-23 1993-08-06 Furukawa Electric Co Ltd:The 多層プリント回路基板の製造方法
JPH07240582A (ja) * 1994-02-28 1995-09-12 Hitachi Ltd 多層配線基板、多層配線基板の製造方法および多層配線基板の製造装置
JPH09116273A (ja) * 1995-08-11 1997-05-02 Shinko Electric Ind Co Ltd 多層回路基板及びその製造方法
JPH10190232A (ja) * 1996-12-27 1998-07-21 Shinko Electric Ind Co Ltd 多層配線基板及びその製造方法
JPH1154934A (ja) * 1997-06-06 1999-02-26 Ibiden Co Ltd 多層プリント配線板およびその製造方法
JPH1154926A (ja) * 1997-06-06 1999-02-26 Ibiden Co Ltd 片面回路基板およびその製造方法
JPH11191482A (ja) * 1997-12-26 1999-07-13 Matsushita Electric Ind Co Ltd プリント配線板の製造方法

Cited By (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004265956A (ja) * 2003-02-26 2004-09-24 Ibiden Co Ltd 多層プリント配線板
JP4493923B2 (ja) * 2003-02-26 2010-06-30 イビデン株式会社 プリント配線板
US7894203B2 (en) 2003-02-26 2011-02-22 Ibiden Co., Ltd. Multilayer printed wiring board
WO2005101935A1 (ja) * 2004-04-06 2005-10-27 Murata Manufacturing Co., Ltd. 内部導体の接続構造及び多層基板
US7652213B2 (en) 2004-04-06 2010-01-26 Murata Manufacturing Co., Ltd. Internal conductor connection structure and multilayer substrate
CN100411154C (zh) * 2004-05-31 2008-08-13 三洋电机株式会社 电路装置及其制造方法
US8181341B2 (en) 2005-07-07 2012-05-22 Ibiden Co., Ltd. Method of forming a multilayer printed wiring board having a bulged via
US8212363B2 (en) 2005-07-07 2012-07-03 Ibiden Co., Ltd. Multilayer printed wiring board
JP5172340B2 (ja) * 2005-07-07 2013-03-27 イビデン株式会社 多層プリント配線板
US8481424B2 (en) 2005-07-07 2013-07-09 Ibiden Co., Ltd. Multilayer printed wiring board
US8973259B2 (en) 2005-10-14 2015-03-10 Ibiden Co., Ltd. Method for manufacturing a multilayered circuit board
US8320135B2 (en) 2005-12-16 2012-11-27 Ibiden Co., Ltd. Multilayer printed circuit board
US8705248B2 (en) 2005-12-16 2014-04-22 Ibiden Co., Ltd. Multilayer printed circuit board
US8848386B2 (en) 2010-10-14 2014-09-30 Panasonic Corporation Electronic circuit
KR20150079041A (ko) * 2013-12-31 2015-07-08 코오롱인더스트리 주식회사 유기 절연막용 감광성 수지 조성물
KR102008491B1 (ko) 2013-12-31 2019-08-07 코오롱인더스트리 주식회사 유기 절연막용 감광성 수지 조성물
US10468183B2 (en) 2016-01-11 2019-11-05 Samsung Electro-Mechanics Co., Ltd. Inductor and manufacturing method of the same
US11600430B2 (en) 2016-08-30 2023-03-07 Samsung Electro-Mechanics Co., Ltd. Inductor including high-rigidity insulating layers
US10763031B2 (en) 2016-08-30 2020-09-01 Samsung Electro-Mechanics Co., Ltd. Method of manufacturing an inductor
KR20180046827A (ko) 2016-10-28 2018-05-09 삼성전기주식회사 인덕터 및 그 제조방법
US10811182B2 (en) 2016-10-28 2020-10-20 Samsung Electro-Mechanics Co., Ltd. Inductor and method of manufacturing the same
US10847300B2 (en) 2016-11-10 2020-11-24 Samsung Electro-Mechanics Co., Ltd. Inductor and method of manufacturing the same
KR20180068589A (ko) 2016-12-14 2018-06-22 삼성전기주식회사 인덕터
US10490332B2 (en) 2016-12-14 2019-11-26 Samsung Electro-Mechanics Co., Ltd. Inductor
US10629364B2 (en) 2017-04-12 2020-04-21 Samsung Electro-Mechanics Co., Ltd. Inductor and method for manufacturing the same
CN110310928B (zh) * 2018-03-27 2022-11-29 台达电子国际（新加坡）私人有限公司 封装方法
CN110310928A (zh) * 2018-03-27 2019-10-08 台达电子国际（新加坡）私人有限公司 封装方法
US11638351B2 (en) 2018-06-14 2023-04-25 Fujikura Ltd. Component-embedded substrate
US11979986B2 (en) 2018-06-14 2024-05-07 Fujikura Ltd. Component-embedded substrate

Also Published As

Publication number Publication date
JP4592891B2 (ja) 2010-12-08

Similar Documents

Publication Publication Date Title
US8481424B2 (en) Multilayer printed wiring board
JP4913053B2 (ja) 多層プリント配線板
US8692132B2 (en) Multilayered printed circuit board and method for manufacturing the same
JP4592891B2 (ja) 多層回路基板および半導体装置
JP4673207B2 (ja) 多層プリント配線板およびその製造方法
WO2008053833A1 (fr) Tableau de câblage imprimé multicouche
WO2006046510A1 (ja) 多層プリント配線板及び多層プリント配線板の製造方法
WO2003067656A1 (fr) Carte de montage pour puce a semiconducteur, realisation correspondante, et module a semiconducteur
JP2010251688A (ja) 部品内蔵印刷配線板及びその製造方法
JP4022405B2 (ja) 半導体チップ実装用回路基板
JP2003234432A (ja) 半導体チップ実装回路基板および多層化回路基板
JP4376891B2 (ja) 半導体モジュール
JP4592889B2 (ja) 多層回路基板
JP2001217356A (ja) 多層回路基板および半導体装置
JP4230680B2 (ja) 多層化回路基板
JPH1154926A (ja) 片面回路基板およびその製造方法
JP2001015919A (ja) 多層プリント配線板用回路基板とその製造方法および多層プリント配線板
JP4545866B2 (ja) 多層プリント配線板用回路基板の製造方法
JP4376890B2 (ja) 半導体チップ実装用回路基板
JP2003234431A (ja) 半導体チップ実装回路基板とその製造方法および多層化回路基板
JP2001217544A (ja) 多層回路基板
JP2004031828A (ja) 多層プリント配線板
JP2001230549A (ja) 多層プリント配線板用回路基板の製造方法
JP2003218522A (ja) 多層化回路基板およびその製造方法
JP2003218527A (ja) 多層化回路基板およびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070717

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100316

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100514

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100914

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100915

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130924

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4592891

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees