TWI409934B - 半導體裝置 - Google Patents

半導體裝置 Download PDF

Info

Publication number
TWI409934B
TWI409934B TW095135571A TW95135571A TWI409934B TW I409934 B TWI409934 B TW I409934B TW 095135571 A TW095135571 A TW 095135571A TW 95135571 A TW95135571 A TW 95135571A TW I409934 B TWI409934 B TW I409934B
Authority
TW
Taiwan
Prior art keywords
semiconductor device
region
leakage element
film
power supply
Prior art date
Application number
TW095135571A
Other languages
English (en)
Other versions
TW200729454A (en
Inventor
Yoshiyuki Kurokawa
Original Assignee
Semiconductor Energy Lab
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Lab filed Critical Semiconductor Energy Lab
Publication of TW200729454A publication Critical patent/TW200729454A/zh
Application granted granted Critical
Publication of TWI409934B publication Critical patent/TWI409934B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/92—Capacitors having potential barriers
    • H01L29/94—Metal-insulator-semiconductors, e.g. MOS
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
    • G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
    • G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
    • G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
    • G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
    • G06K19/0723—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips the record carrier comprising an arrangement for non-contact communication, e.g. wireless communication circuits on transponder cards, non-contact smart cards or RFIDs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0641—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region without components of the field effect type
    • H01L27/0676—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region without components of the field effect type comprising combinations of diodes, or capacitors or resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/0805—Capacitors only
    • H01L27/0811—MIS diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Theoretical Computer Science (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)
  • Protection Of Static Devices (AREA)
  • Transceivers (AREA)
  • Input Circuits Of Receivers And Coupling Of Receivers And Audio Equipment (AREA)

Description

半導體裝置
本發明涉及一種用於無線通訊的半導體裝置。具體地，本發明涉及一種用於向由半導體薄膜電晶體形成的電路提供由通訊信號產生的電源電壓的半導體裝置。
近些年來，用於無線通訊的其中微型化IC晶片與天線相結合的小型半導體裝置(下文中，這種半導體裝置也被稱作無線晶片)引人矚目。通過使用無線通訊裝置(下文中稱作讀出器/寫入器)發送和接收通訊信號，資料可以被寫入無線晶片或從無線晶片讀出。
作為無線晶片的應用領域，例如，在分配工業中的商品管理是公知的。目前，使用條碼的商品管理系統是主流；然而，由於條碼是被光學讀出的，因此當有中斷物件(interrupting objet)的時候，資料就不能被讀出。另一方面，當為了商品管理使用無線晶片時，資料被無線地讀出。因此，即使有中斷物件時資料也可以被讀出，只要無線通訊信號可以穿過該中斷物件傳送。因此，期待通過將無線晶片用於商品管理而改進商品管理的效率、成本降低等。此外，期待廣泛的應用包括：登機證、飛機票、自動付費等(參看參考文獻1：日本公開的專利申請No.：2000－149194)。
參考圖3和圖4A和4B說明在無線晶片中從通訊信號產生電源電壓的方法。圖3示出了無線晶片中的電源電路，圖4A和4B示出了電源電路的各部分中的電壓隨時間的變化。
在圖3中，電源電路具有天線部分301、整流部分302和儲存電容器部分303。天線部分301具有天線304和諧振電容器305。通過接收通訊信號，在天線部分301的第一輸出端306和第二輸出端307之間產生電勢差(下文中這種電勢差稱作天線部分301的輸出電勢)。整流部分302包括二極體308。為了簡單說明，整流部分302被認為是半波整流部分。天線部分301的第一輸出端306和第二輸出端307與整流部分302的第一輸入端309和第二輸入端310相連，在整流部分302的第一輸出端311和第二輸出端312之間產生整流電勢差(下文中這種電勢差稱作整流部分302的輸出電勢)。儲存電容器部分303具有儲存電容器313。整流部分302的第一輸出端311和第二輸出端312與儲存電容器部分303的第一輸入端314和第二輸入端315相連，在儲存電容器部分303的第一輸出端316和第二輸出端317之間產生電勢差(下文中這種電勢差稱作儲存電容器部分303的輸出電勢)。儲存電容器部分303的輸出電勢是無線晶片的電源電壓。
由圖4A的波形401示出了圖3的天線部分301的輸出電壓隨時間的變化。於此同時，由圖4B的波形402示出了圖3的整流部分302的輸出電壓隨時間的變化。此外，由圖4B的波形403示出了圖3的儲存電容器部分303的輸出電壓隨時間的變化。只有在整流部分302中的第一輸入端309具有比第一輸出端311更高的電勢，整流部分302中的二極體308才導通。因此，二極體308只有在天線部分301的輸出電勢為正的時候才具有整流的功能。儘管可以由儲存電容器313平滑整流部分302的輸出電勢以作為儲存電容器部分303的輸出電勢，但是由於其作為電源被無線晶片的電路消耗，因此，儲存電容器部分303的輸出電勢逐漸降低。因為重復前述的步驟，儲存電容器部分303的輸出電壓隨時間的變化如波形403。
如上所述，由於無線晶片中的通訊信號產生電源電壓，因此存在著這樣的風險：當提供具有強振幅的通訊信號時，在無線晶片中產生會電損壞電路的大量電壓。由於這種風險，第三方可以以電損壞電路為目的提供一種具有強振幅的通訊信號，致使不能從無線晶片中讀出資訊。利用具有強振幅的這種通訊信號而損壞無線晶片在下文中稱作強無線電波攻擊。為了避免出現不能從無線晶片讀出資訊的狀況，無線晶片需要抵抗這種強無線電波攻擊。
鑒於上述問題，已經完成本發明，並且因此提供一種針對強無線電波攻擊具有高抗性的無線晶片。特別地，本發明提出一種包括電路的無線晶片，該電路設置在無線晶片中產生的電源電壓，使其即使在該無線晶片接收到強通訊信號時仍處於規定數值範圍內。
本發明的無線晶片在電源電路中具有提供有如下元件的電路，其中如果電源電壓超過了電源電路被損壞的電壓，即超過了規定的電壓範圍，電源線和接地線會電短路。由於該電源電壓具有預定的電勢差，該元件具有在該元件的電勢差超過了規定的電壓範圍時電短路該電源線和接地線的功能。通過具有這種結構，即使當供給強通訊信號時，在該電源電路種產生的電源電壓也不會超過規定的電壓範圍。因此，提供了一種針對強無線電波攻擊具有高抗性的高可靠性的無線晶片。
根據本說明書公開的本發明的結構，在半導體裝置中，電源電壓由無線電信號產生。在半導體裝置中，用於產生電源電壓的電源電路具有洩漏元件。該洩漏元件的電阻當電源電路中產生的電壓超過規定的電壓範圍時變得低於當電源電路中產生的電壓位於該規定的電壓範圍內時的洩漏元件的電阻。由此，該洩漏元件將電源電壓保持在規定的電壓範圍內。
根據本發明的另一種結構，在半導體裝置中由無線電波信號產生電源電壓。在半導體裝置中，用於產生電源電壓的電源電路具有儲存電容器和洩漏元件。當電源電路中產生超過規定的電壓範圍的電壓的時候，該洩漏元件的電阻會變得低於在電源電路中產生的電壓位於規定的電壓範圍內時的洩漏元件的電阻值。然後，在儲存電容器中累積的電荷作為電流流向洩漏元件。由此，該洩漏元件將電源電壓保持在規定的電壓範圍內。
根據本發明的另一種結構，在半導體裝置中由無線電波信號產生電源電壓。在半導體裝置中，用於產生電源電壓的電源電路包括天線部分、整流部分和儲存電容器部分。該天線部分具有天線和諧振電容器，該整流部分具有二極體，並且該儲存電容器部分具有儲存電容器和洩漏元件。當電源電路中產生超過規定的電壓範圍的電壓的時候，該洩漏元件的電阻會變得低於在電源電路中產生的電壓位於規定的電壓範圍內時的洩漏元件的電阻值。然後，在儲存電容器中累積的電荷作為電流流向洩漏元件。由此，該洩漏元件將電源電壓保持在規定的電壓範圍內。
在本發明中，可以將多個二極體應用於該整流部分。
在本發明中，該電源電路由具有在包含絕緣表面的基底上形成的半導體薄膜的薄膜電晶體形成。
在本發明中，可以使用玻璃基底、石英基底、塑膠基底和SOI基底中的任何一種作為包含絕緣表面的基底。
在本發明中，儲存電容器部分的第一輸出端和第二輸出端之間的電勢差是電源電壓。
在本發明中，可以應用N型MOS電晶體或P型MOS電晶體作為該洩漏元件。
在本發明中，可以應用N型記憶體電晶體或P型記憶體電晶體作為該洩漏元件。
在本發明中，包括具有第一區域和比第一區域的膜厚更薄的第二區域的閘極絕緣膜的MIS電容器可以作為洩漏元件。替代地，該洩漏元件可以具有由半導體薄膜、閘極絕緣膜、和閘極電極堆疊形成的MIS電容器。該閘極絕緣膜可以具有第一區域和比第一區域的膜厚更薄的第二區域。在這種情況下，在第二區域中的閘極絕緣膜的厚度是在第一區域中的閘極絕緣膜的厚度的50%到80%。
在本發明中，通過堆疊半導體薄膜、閘極絕緣膜和閘極電極形成的MIS電容器可作為該洩漏元件。在這種情況下，該閘極絕緣膜具有第一區域和比第一區域的膜厚更薄的第二區域，並且該第二區域與該閘極電極的末端部分重疊。
在本發明中，通過堆疊半導體薄膜、閘極絕緣膜和閘極電極形成的MIS電容器可作為該洩漏元件。
在這種情況下，該閘極絕緣膜具有第一區域和比第一區域的膜厚更薄的第二區域，並且該第一區域與該半導體薄膜重疊，同時該第二區域與該半導體薄膜的末端部分重疊。
根據本發明，可以提供一種其中由通訊信號產生電源電壓的高可靠性的無線晶片。本發明特別在由薄膜電晶體形成該無線晶片時特別有效。
本發明的實施例模式和實施例在此將根據附圖進行說明。然而，由於本發明可以通過許多不同的方式來實現，因此本領域技術人員應當容易理解，除非背離本發明的範圍和精神，實施例模式和細節可以有多種變化。因此，本發明將不被解釋為限於下述的實施例模式和實施例。相同的部件或具有相似功能的部件由相同的標記數位表示，為了說明實施例模式和實施例，在整個附圖中忽略對這種部件的說明。
(實施例模式1)
在該實施例模式中，參考圖1和圖2A和2B描述了本發明的無線晶片。圖1示出了本發明的無線晶片的電源電路，並且圖2A和2B示出了該電源電路的各部件的電壓隨時間的變化。
在圖1中，電源電路具有天線部分101、整流部分102和儲存電容器部分103。天線部分101具有天線104和諧振電容器105。通過接收通訊信號，在天線部分101的第一輸出端106和第二輸出端107之間產生電勢差(下文中這種電勢差稱作天線部分101的輸出電勢)。本發明可以適用於採用導線或不用導線來獲得的通訊信號，並且將描述具有天線部分以獲取通訊信號而不採用導線(下文中稱該信號為無線電信號)的實施例模式。
整流部分102包括二極體108。為了簡單說明，整流部分102被認為是半波整流部分。除此之外，整流部分102可以為全波整流部分。天線部分101的第一輸出端106和第二輸出端107與整流部分102的第一輸入端109和第二輸入端110相連。二極體108的輸入端與整流部分102的第一輸入端109相連，二極體108的輸出端與第一輸出端111相連。只有當第一輸入端109的電勢比第二輸入端110大的時候，二極體108才導通。因此，在整流部分102的第一輸出端111和第二輸出端112之間產生整流電勢差(下文中這種電勢差稱作整流部分102的輸出電勢)。應當注意，輸出端和輸入端可以共同稱作連接端。
儲存電容器部分103具有儲存電容器113和洩漏元件118。整流部分102的第一輸出端111和第二輸出端112與儲存電容器部分103的第一輸入端114和第二輸入端115相連，在儲存電容器部分103的第一輸出端116和第二輸出端117之間產生電勢差(下文中這種電勢差稱作儲存電容器部分103的輸出電勢)。儲存電容器部分103的輸出電勢是無線晶片的電源電壓。
洩漏元件118具有當產生超過規定電壓範圍的電壓時，電阻劇烈地降低的電特性。規定的電壓範圍意指以電源電路為代表的無線晶片中的電路不被電破壞的電壓；具體地，優選1到8V的範圍，但是並不局限於此規定的電壓。作為洩漏元件118，例如，考慮具有在規定的電壓範圍內的臨限值電壓的二極體或電晶體，當超過規定的電壓範圍時具有大量的閘極洩漏電流的MIS電容器等。應當注意，電壓電源電路不一定具有天線104、諧振電容器105和二極體108。
在圖2A中，用波形201示出了圖1的天線部分101的輸出電勢隨時間的變化。於此同時，用圖2B的波形202示出了圖1的整流部分102的輸出電勢隨時間的變化。此外，用圖2B的波形203示出了圖1的儲存電容器部分103的輸出電勢隨時間的變化。只有當整流部分102的第一輸入端109的電勢比第一輸出端111大的時候，整流部分102的二極體108才導通。因此，二極體108只在天線部分101的輸出電勢為正時具有整流的功能。
在此，如果整流部分102的輸出電勢，即儲存電容器部分103的第一輸入端114和第二輸入端115之間的電勢差不大於規定電勢的範圍，整流部分102的輸出電勢施加到儲存電容器113上並累積電荷。另一方面，如果整流部分102的輸出電勢超過了規定的電壓範圍，洩漏元件118的電阻變得比整流部分102的輸出電勢不大於規定的電壓範圍時低。因此，儲存電容器113中累積的電荷作為電流而流向洩漏元件118。換句話說，儲存電容器部分103的輸出電勢，即圖2B中的波形203不上升超過規定值。
儘管通過儲存電容器113平滑整流部分102的輸出電勢以作為儲存電容器部分103的輸出電勢，由於無線晶片電路的電力消耗，儲存電容器部分103的輸出電勢逐漸減小。由於重復前述的步驟，儲存電容器部分103的輸出電勢隨時間的變化如圖2B的波形203所示。
即使將強振幅的通訊信號施加到其中由通訊信號產生電源電壓的無線晶片上，這種結構也有可能將產生的電源電壓保持在規定的電壓範圍內。因此，可以提供即使受到強無線電波攻擊其電路也不會被電損壞的高可靠性的無線晶片。
該實施例模式的無線晶片可以形成在玻璃基底、石英基底、塑膠基底或SOI基底上。當使用薄膜電晶體時，該薄膜電晶體利用在具有絕緣表面的基底，諸如玻璃基底、石英基底或塑膠基底上形成的半導體薄膜，可以按低成本提供消耗更少電力的高可靠性的和更加輕便的高性能無線晶片而不擴大電路的面積。
(實施例模式2)
該實施例模式將描述一種本發明的無線晶片，其具有與實施例模式1中描述的不同的方式，參考圖5和圖6A和6B。圖5示出了該實施例模式的無線晶片中的電源電路。圖6A和6B示出了電源電路的各部件的電壓隨時間的變化。
在圖5中，電源電路具有天線部分501、整流部分502和儲存電容器部分503。天線部501和儲存電容器部分503與實施例模式1中的那些結構類似，除了整流部分502具有多個二極體：第一二極體519到第四二極體522。天線部分501具有天線504和諧振電容器505。通過接收通訊信號，在天線部分501的第一輸出端506和第二輸出端507之間產生電勢差(下文中這種電勢差稱作天線部分501的輸出電勢)。本發明可以適用於採用導線或不用導線來獲得的通訊信號，並且將描述具有天線部分以獲取通訊信號而不採用導線(下文中稱該信號為無線電信號)的實施例模式。
在該實施例模式中，整流部分502被認為是全波整流部分。天線部分501的第一輸出端506和第二輸出端507與整流部分502的第一輸入端509和第二輸入端510相連，並且在整流部分502的第一輸出端511和第二輸出端512之間產生整流電勢差(下文中這種電勢差稱作整流部分502的輸出電勢)。第一二極體519的輸入端與整流部分502的第二輸出端512相連，同時第一二極體519的輸出端與第一輸入端509相連。第二二極體520的輸入端與整流部分502的第一輸入端509相連，同時第二二極體520的輸出端與第一輸出端511相連。
第三二極體521的輸入端與整流部分502的第二輸出端512相連，同時第三二極體521的輸出端與第二輸入端510相連。第四二極體522的輸入端與整流部分502的第二輸入端510相連，同時第四二極體522的輸出端與第一輸出端511相連。
儲存電容器部分503具有儲存電容器513和洩漏元件518。整流部分502的第一輸出端511和第二輸出端512與儲存電容器部分503的第一輸入端514和第二輸入端515相連。然後，在儲存電容器部分503的第一輸出端516和第二輸出端517之間產生電勢差(下文中這種電勢差稱作儲存電容器部分503的輸出電勢)。儲存電容器部分503的輸出電勢是無線晶片的電源電壓。
洩漏元件518具有當產生超過規定電壓範圍的電壓時，電阻降低的電特性。規定的電壓範圍意指以電源電路為代表的無線晶片中的電路不被電破壞的電壓；具體地，優選1到8V的範圍，但是並不局限於此規定的電壓。作為洩漏元件518，例如，考慮具有在規定的電壓範圍內的臨限值電壓的二極體或電晶體，當超過規定的電壓範圍時具有大量的閘極洩漏電流的MIS電容器等。應當注意，電源電路不一定具有天線504、諧振電容器505和二極體519到522。
在圖6A中，波形601示出了圖5中天線部分501的輸出電勢隨時間的變化。於此同時，圖6B中的波形602示出了圖5中整流部分502輸出電勢隨時間的變化。另外，圖6B中的波形603示出了圖5中儲存電容器部分503輸出電勢隨時間的變化。
在整流部分502中，只有在第二輸出端512的電勢高於第一輸入端509的電勢時，整流部分502中的第一二極體519才導通。在整流部分502中，只有在第一輸入端509的電勢高於第一輸出端電勢511時，整流部分502中的第二二極體520才導通。因此，只有當天線部分501的輸出電勢為正的部分中，第一二極體519和第二二極體520中的每一個才具有整流的功能。而且，只有當整流部分502中的第二輸出端512的電勢高於第二輸入端510的電勢時，整流部分502中的第三二極體521才會導通。只有當在整流部分502中的第二輸入端510的電勢高於第一輸出端511的電勢時，整流部分502中的第四二極體522才會導通。因此，只有在天線部分501的輸出電勢為負的部分中，第三二極體521和第四二極體522中的每一個才具有整流的功能。
將在實施例模式1中作為半波整流部分的整流部分102中輸出電勢隨時間的變化(圖2B中的波形202)與在該實施例模式中整流部分502中輸出電勢隨時間的變化(圖6B中的波形602)相比較，可以理解，輸出整流部分中的輸出電勢的時間加倍。換句話說：在該實施例模式中示出的全波整流部分與在實施例模式1中的半波整流部分相比較，二極體數目增加了；然而，通過通訊信號獲得的天線部分501的輸出電勢能夠被有效地提供給儲存電容器部分503。
在此，如果整流部分502的輸出電勢，即儲存電容器部分503的第一輸入端514和第二輸入端515的電勢差，不大於規定的電壓範圍，那麽整流部分502的輸出電勢被施加到儲存電容器513，並且在儲存電容器513中累積所提供的電荷。另一方面，如果整流部分502的輸出電勢超出了規定的電壓範圍，那麽洩漏元件518的電阻變得低於其在整流部分502的輸出電勢不大於規定電壓範圍時的電阻。因此，在儲存電容器513中累積的電荷會作為電流而流到洩漏元件518。這就是說：儲存電容器部分503的輸出電勢，即圖6B中的波形603不會上升到超出規定值。
儘管儲存電容器513平滑整流部分502的輸出電勢以作為儲存電容器部分503的輸出電勢，但由於無線晶片電路的電力消耗，儲存電容器部分503的輸出電勢逐漸減小。由於重復前述的步驟，儲存電容器部分503的輸出電勢隨時間變化，如波形603所示。
即使將強振幅的通訊信號施加到其中由通訊信號產生電源電壓的無線晶片上，這種結構也有可能將產生的電源電壓保持在規定的電壓範圍內。因此，可以提供即使受到強無線電波攻擊其電路也不會被電損壞的高可靠性的無線晶片。
在該實施例模式的無線晶片可以形成在玻璃基底、石英基底、塑膠基底或SOI基底上。當使用薄膜電晶體時，該薄膜電晶體包括在具有絕緣表面的基底，諸如玻璃基底、石英基底或塑膠基底上形成的半導體薄膜，可以按低成本提供消耗更少電力的高可靠性的和更加輕便的高性能無線晶片而不擴大電路的面積。
下文中，將會參考附圖來描述本發明的實施例。
(實施例1)
該實施例將會參考圖7A和圖7B描述使用MOS電晶體的一個例子，作為本發明的無線晶片結構中的洩漏元件的例子，該無線晶片結構已經在實施例模式1和實施例模式2中示出。
圖7A示出了使用一個N型MOS電晶體701來形成該洩漏元件的一個例子。第一端子702和第二端子703分別電連接到實施例模式1中示出的圖1中的儲存電容器部分103的第一輸出端116和第二輸出端117。並且，該第一端子702和第二端子703分別電連接到實施例模式2中示出的圖5中的儲存電容器部分503的第一輸出端516和第二輸出端517。
N型MOS電晶體701的臨限值電壓在規定的電壓範圍內，該規定的電壓範圍被確定為無線晶片的電路不會被電損壞的電壓。在實施例模式1中，如果第一端子702相對於第二端子703的電勢不大於規定的電壓範圍，那麽整流部分102的輸出電勢施加到儲存電容器113上，並且累積所提供的電荷。另一方面，如果整流部分102的輸出電勢超過規定的電壓範圍，那麽N型MOS電晶體701的電阻會變得低於其在整流部分102的輸出電勢不大於規定電壓範圍時的電阻，而且第一端子702和第二端子703電短路。因此，在電容113累積的電荷將作為電流而流到N型MOS電晶體701。與此類似，在實施例模式2中，如果第一端子702相對於第二端子703的電勢不大於規定的電壓範圍，那麽整流部分502的輸出電勢施加到儲存電容器513上，並且累積所提供的電荷。另一方面，如果整流部分502的輸出電勢超過規定的電壓範圍，那麽N型MOS電晶體701的電阻變得低於其在整流部分502的輸出電勢不大於規定電壓範圍時的電阻，而且第一端子702和第二端子703電短路。因此，在電容513累積的電荷將作為電流而流到N型MOS電晶體701。因此，在實施例模式1中說明的儲存電容器部分103的輸出電勢和在實施例模式2中說明的儲存電容器部分503的輸出電勢未超出規定的電壓範圍。
圖7B示出了使用P型MOS電晶體704來形成洩漏元件結構的一個例子。第一端子705和第二端子706分別連接到實施例模式1中示出的圖1中的儲存電容器部分103的第一輸出端116和第二輸出端117。替代地，該第一端子705和第二端子706分別連接到實施例模式2中示出的圖5中的儲存電容器部分503的第一輸出端516和第二輸出端517。
P型MOS電晶體704的臨限值電壓的絕對值在規定的電壓範圍內，該規定的電壓範圍被確定為無線晶片的電路不被電損壞的電壓。在實施例模式1中，如果第一端子705相對於第二端子706的電勢不大於規定的電壓範圍，那麽整流部分102的輸出電勢施加到儲存電容器113上，並且累積所提供的電荷。另一方面，如果整流部分102的輸出電勢超過規定的電壓範圍，那麽P型MOS電晶體704的電阻會變得低於其在整流部分102的輸出電勢不大於規定電壓範圍時的電阻，而且第一端子705和第二端子706電短路。因此，在儲存電容器113中累積的電荷將作為電流而流到P型MOS電晶體704。與此類似，在實施例模式2中，如果第一端子705相對於第二端子706的電勢不大於規定的電壓範圍，那麽整流部分502的輸出電勢施加到儲存電容器513上，並且累積所提供的電荷。另一方面，如果整流部分500的輸出電勢超過規定的電壓範圍，那麽P型MOS電晶體704的電阻會變得低於其在整流部分502的輸出電勢不大於規定電壓範圍時的電阻，而且第一端子705和第二端子706電短路。因此，在儲存電容器513中累積的電荷將作為電流而流到P型MOS電晶體704。因此，在實施例模式1中說明的儲存電容器部分103的輸出電勢和在實施例模式2中說明的儲存電容器部分503的輸出電勢未超出規定的電壓範圍。
即使將具有強振幅的通訊信號施加到其中由通訊信號產生電源電壓的無線晶片上，這種結構也有可能將產生的電源電壓保持在規定的電壓範圍內。因此，可以提供即使受到強無線電波攻擊其電路也不會被電損壞的高可靠性的無線晶片。
(實施例2)
該實施例模式將參考圖8A和圖8B說明使用記憶體電晶體的例子，作為本發明的無線晶片結構中的洩漏元件的一個例子，該無線晶片結構已經在實施例模式1和實施例模式2中示出。記憶體電晶體是一個具有儲存功能的元件；例如：給出了具有浮閘極的電晶體或者在閘極絕緣薄中具有電子俘獲能級的電晶體。
圖8A示出了使用一個N型記憶體電晶體801來形成洩漏元件的一個例子。第一端子802和第二端子803分別電連接到實施例模式1中示出的圖1中的儲存電容器部分103的第一輸出端116和第二輸出端117。替代地，該第一端子802和第二端子803分別電連接到實施例模式2中示出的圖5中的儲存電容器部分503的第一輸出端516和第二輸出端517。
N型記憶體電晶體801可以是一種非易失性記憶體，其中，在N型MOS電晶體的閘極絕緣膜中加入浮閘極。在此種情況下，N型記憶體電晶體801的臨限值電壓可以通過改變在浮閘極中保持的電荷量而確定。此外，N型記憶體電晶體801可以是一種非易失性記憶體，其中，在N型MOS電晶體的閘極絕緣膜中加入氮化物薄膜，該氮化物薄膜形成俘獲電荷的俘獲能級。在此種情況下，N型記憶體電晶體801的臨限值電壓可以通過改變在氮化物薄膜中保持的電荷量而確定。
N型記憶體電晶體801的臨限值電壓在規定的電壓範圍內，該規定的電壓範圍被確定為無線晶片的電路不會被電損壞的電壓。在實施例模式1中，如果第一端子802相對於第二端子803的電勢不大於規定的電壓範圍，那麽整流部分102的輸出電勢施加到儲存電容器113上，並且累積所提供的電荷。另一方面，如果整流部分102的輸出電勢超過規定的電壓範圍，那麽N型記憶體電晶體801的電阻會變得低於其在整流部分102的輸出電勢不大於規定電壓範圍時的電阻，而且第一端子802和第二端子803電短路。因此，在儲存電容器113中累積的電荷將作為電流而流到N型記憶體電晶體801。與此類似，在實施例模式2中，如果第一端子802相對於第二端子803的電勢不大於規定的電壓範圍，那麽整流部分502的輸出電勢施加到儲存電容器513上，並且累積所提供的電荷。另一方面，如果整流部分502的輸出電勢超過規定的電壓範圍，那麽N型記憶體電晶體801的電阻會變得低於其在整流部分502的輸出電勢不大於規定電壓範圍時的電阻，而且第一端子802和第二端子803電短路。因此，在儲存電容器113累積的電荷將作為電流而流到N型記憶體電晶體801。因此，在實施例模式1中說明的儲存電容器部分103的輸出電勢和在實施例模式2中說明的儲存電容器部分503的輸出電勢未超出規定的電壓範圍。
圖8B示出了使用P型記憶體電晶體804來形成洩漏元件結構的一個例子。第一端子805和第二端子806分別連接到實施例模式1中示出的圖1中的儲存電容器部分103的第一輸出端116和第二輸出端117。替代地，該第一端子805和第二端子806分別連接到實施例模式2中示出的圖5中的儲存電容器部分503的第一輸出端516和第二輸出端517。
P型記憶體電晶體804可以是一種非易失性記憶體，其中，在P型MOS電晶體的閘極絕緣膜中加入浮閘極。在此種情況下，P型記憶體電晶體804的臨限值電壓可以通過改變在浮閘極中保持的電荷量而確定。並且，P型記憶體電晶體804可以是一種非易失性記憶體，其中，在P型MOS電晶體的閘極絕緣膜中加入氮化物薄膜，該氮化物薄膜形成電荷的俘獲能級。在此種情況下，P型記憶體電晶體804的臨限值電壓可以通過改變在氮化物薄膜中保持的電荷量而確定。
P型記憶體電晶體804的臨限值電壓的絕對值在規定的電壓範圍內，該規定的電壓範圍被確定為本發明的無線晶片的電路不被電損壞的電壓。
在實施例模式1中，如果第一端子805相對於第二端子806的電勢不大於規定的電壓範圍，那麽整流部分102的輸出電勢施加到儲存電容器113上，並且累積所提供的電荷。另一方面，如果整流部分102的輸出電勢超過規定的電壓範圍，那麽P型記憶體電晶體804的電阻會變得低於其在整流部分102的輸出電勢不大於規定電壓範圍時的電阻，而且第一端子805和第二端子806電短路。因此，在儲存電容器113中累積的電荷將作為電流而流到P型記憶體電晶體804。與此類似，在實施例模式2中，如果第一端子802相對於第二端子803的電勢不大於規定的電壓範圍，那麽整流部分502的輸出電勢施加在儲存電容器513上，並且累積所提供的電荷。另一方面，如果整流部分502的輸出電勢超過規定的電壓範圍，那麽P型記憶體電晶體804的電阻會變得低於其在整流部分502的輸出電勢不大於規定電壓範圍時的電阻，而且第一端子805和第二端子806電短路。因此，在儲存電容器113累積的電荷將作為電流而流到P型記憶體電晶體804。因此，在實施例模式1中說明的儲存電容器部分103的輸出電勢和在實施例模式2中說明的儲存電容器部分503的輸出電勢未超出規定的電壓範圍。
即使將具有強振幅的通訊信號施加到其中由通訊信號產生電源電壓的無線晶片上，這種結構也有可能在規定的電壓範圍內保持產生的電源電壓。因此，可以提供即使受到強無線電波攻擊其電路也不會被電損壞的高可靠性的無線晶片。
(實施例3)
該實施例將參考圖9和圖10A到10C說明使用MIS電容器的例子，作為本發明的無線晶片結構中的洩漏元件的一個例子，該無線晶片結構已經在實施例模式1和實施例模式2中示出。
圖9示出了使用一個MIS電容器901來形成洩漏元件結構的例子。第一端子902和第二端子903分別電連接到在實施例模式1中示出的圖1中的儲存電容器部分103的第一輸出端116和第二輸出端117。替代地，第一端子902和第二端子903分別電連接到在實施例模式2中示出的圖5中的儲存電容器部分103的第一輸出端516和第二輸出端517。
MIS電容器901具有當產生的電壓超過規定電壓範圍時，其閘極洩漏電流劇烈地增加的特性，該規定的電壓範圍被確定為本發明的無線晶片中電路不會被電破壞的電壓。因此，當第一端子902相對於第二端子903的電勢超出規定的電壓範圍時，MIS電容器901的電阻變得低於其在整流部分502的輸出電勢不大於規定電壓的範圍時的電阻，而且第一端子902和第二端子903電短路。因此，在實施例模式1中說明的儲存電容器部分103的輸出電勢和在實施例模式2中說明的儲存電容器部分503的輸出電勢未超出規定的電壓範圍。
圖10A和圖10B示出了具有前述特性的MIS電容器的佈局和截面圖。在圖10A中，在半導體薄膜1001上堆疊閘極絕緣膜1016，並且在該閘極絕緣膜1016上形成閘極電極1002。此外，在閘極電極1016上堆疊層間絕緣膜，而且在該層間絕緣膜上形成源極電極和汲極電極1003。
該源極電極和汲極電極1003通過一個接觸1004電連接到半導體薄膜1001。應當注意，閘極電極1002和源極電極及汲極電極1003分別對應於圖9中示出的第一端子902和第二端子903。
MIS電容器901的閘極絕緣膜1016具有第一區域和第二區域。在第二區域的閘極絕緣膜1016要比在第一區域的薄。洩漏路徑1005對應著閘極絕緣膜的第二區域。換句話說：在第二區域中該閘極絕緣膜的電學耐壓能力低。例如，通過形成閘極絕緣膜1016，然後使用光掩膜利用蝕刻步驟來蝕刻閘極絕緣膜1016，可以形成洩漏路徑1005。在此，確定閘極絕緣薄的膜厚，以便於如果MIS電容器中產生的電壓超出了規定的電壓範圍，那麽大量的閘極洩漏電流將流過洩漏路徑1005。例如：通過熱氧化的方法，可以在矽表面上形成厚度為3nm到10nm之間的閘極絕緣膜。然後，為了流過閘極洩漏電流，在第二區域的閘極絕緣膜的膜厚可以為在第一區域中的閘極絕緣膜的膜厚的50%到80%。例如，如果在第一區域的閘極絕緣膜的厚度為30nm，那麽在第二區域的閘極絕緣膜的厚度為15nm到24nm。
因此，在實施例模式1中描述的儲存電容器部分103的輸出電勢和在實施例模式2中描述的儲存電容器部分503未超出規定的電壓範圍。
在圖10B中，半導體薄膜1006上堆疊閘極絕緣膜1017並且在該閘極絕緣膜1017上形成了閘極電極1007。並且，在閘極電極1007上堆疊層間絕緣膜，而且在該層間絕緣膜上形成源極電極和汲極電極1008。該源極電極和汲極電極1008通過一個接觸1009電連接到半導體薄膜1006。應當注意，閘極電極1007和源極電極及汲極電極1008分別對應於圖9中的第一端子902和第二端子903。
MIS電容器901的閘極絕緣膜1017具有第一區域和第二區域，第二區域具有比第一區域更薄的薄膜厚，洩漏路徑1010對應著閘極絕緣膜1017的第二區域。如果在形成閘極時採用各向異性刻蝕工藝，那麽在閘極電極1007下面的閘極絕緣膜1017的一部分會被刻掉而導致缺陷1019，而且導致缺陷的區域是洩漏路徑1010，該洩漏路徑對應著閘極絕緣膜1017薄的區域。換句話說，在第二區域中，該閘極電極的電學耐壓能力要低。如果MIS電容器中產生的電壓超出規定的電壓範圍，大量的閘極洩漏電流流過洩漏路徑1010。在圖10B中，在閘極絕緣膜1017中形成多個的第二區域，從而與閘極電極1007的末端部分重疊。通過利用具有這一洩漏路徑的MIS電容器，在實施例模式1中描述的儲存電容器部分103的輸出電勢和在實施例模式2中描述的儲存電容器部分503的輸出電勢未超出規定的電壓範圍。
此外，在圖10C中，在半導體薄膜1011上堆疊閘極絕緣膜1018並且在該閘極絕緣膜1018上形成閘極電極1012。此外，在閘極電極1012上堆疊層間絕緣膜，而且在該層間絕緣膜上形成源極電極和汲極電極1013。該源極電極和汲極電極1013通過一個接觸1014電連接到半導體薄膜1011。應當注意，閘極電極1012和源極電極及汲極電極1013分別對應於圖9中示出的第一端子902和第二端子903。
MIS電容器901的閘極絕緣膜1018具有與半導體薄膜1011重疊的第一區域和其中閘極絕緣膜的膜厚比第一區域中的薄的第二區域，洩漏路徑1010對應著閘極絕緣膜1015的第二區域。洩漏路徑1015為閘極絕緣膜中的一個區域，此處由於在形成閘極絕緣膜步驟中產生的機械應力而產生晶格缺陷1020，而且此處的閘極絕緣膜1018薄。在這種薄的區域，閘極絕緣膜具有低的電學耐壓能力。如果MIS電容器中產生的電壓超出規定的電壓範圍，大量的閘極洩漏電流流過洩漏路徑1015。在圖10C中，多個的第二區域形成在閘極絕緣膜1018中，從而與半導體薄膜1011的末端部分重疊。通過利用具有這種洩漏路徑的MIS電容器，在實施例模式1中描述的儲存電容器部分103的輸出電勢和在實施例模式2中描述的儲存電容器部分503的輸出電勢未超出規定的電壓範圍。
即使將具有強振幅的通訊信號施加到其中由通訊信號產生電源電壓的無線晶片上，這種結構也有可能將產生的電源電壓保持規定的電壓範圍內。因此，可以提供即使受到強無線電波攻擊其電路也不會被電損壞的高可靠性的無線晶片。
儘管該實施例已經描述使用MIS電容器，但也可以使用包括一個薄膜電晶體的電容器(稱作TFT電容器)。在使用TFT電容器的情況下，該閘極絕緣膜可以具有在20nm到100nm的厚度。並且，在圖10A種，第二區域中的閘極絕緣膜的厚度可以為在第一區域中的閘極絕緣膜的膜厚的50%到80%。例如，如果在第一區域的閘極絕緣膜厚為20nm，那麽在第二區域的閘極絕緣膜厚為10nm到16nm。
(實施例4)
該實施例將參照圖13和14說明具有密碼處理功能的無線晶片，作為本發明中的一個半導體裝置的例子。圖13示出了該無線晶片的框圖，圖14示出了該無線晶片的佈局。
首先，參考圖13描述了無線晶片塊結構。在圖13中，無線晶片2601包含一個運算電路2606和一個類比部分2615。該運算電路2606具有CPU2602、ROM2603、RAM2604及控制器2605。該類比部分2615具有包含天線的天線部分2607、包含諧振電容器的諧振電路2608、電源電路2609、重設電路2610、時脈產生電路2611、解調電路2612、調變電路2613及電源控制電路2609。前述電路結構可以適用於電源電路2608。
控制器2605具有CPU介面(CPUIF)2616、控制暫存器2617、解碼電路2618和編碼電路2619。儘管為了簡化說明，在圖13中通訊信號被分別示出為接收信號2620和發送信號2621，但實際上，這兩種信號彼此重疊，並且在無線晶片2601和讀出器/寫入器之間是同時發送和接收的。在通過天線部分2607和諧振電路2608接收信號2620後，接收信號2620通過解調電路2612被解調。通過調變電路2613調變發送的信號2612，然後從天線部分2607發送。
在圖13中，當無線晶片2601被放置在由通訊信號形成的磁場中時，由天線部分2607和諧振電路部分2608產生感應電動勢。感應的電動勢通過在電源電路2609中的電容來保持，並且電勢通過電容來穩定而且作為電源電壓被提供給無線晶片2601中的每一個電路。應當注意，在本發明中的天線部分2607、諧振電路2608及電源電路2609也可稱作用於提供電源電壓的電路。重設電路2610產生了整個無線晶片2601的初始化重設信號。例如，產生在電源電壓的增加之後上升的信號作為重設信號。時脈產生電路2611根據電源控制電路2614產生的控制信號來改變其時脈信號的頻率及工作比。解調電路2612檢測按照ASK方法的接收信號2620的振幅的變化而作為“0”/“1”接收資料2622。例如，解調電路2612對應於低通濾波器。並且，在改變按ASK方法的發送信號2621的振幅後，調變電路2613發送傳送資料。例如，如果傳送資料2623是“0”，那麽改變諧振電路2608的諧振點以改變通訊信號的振幅。電源控制電路2614監測從電源電路2609提供給運算電路2606的電源電壓及運算電路2606中的消耗電流。時脈產生信號2611產生用於改變時脈信號工作比和頻率的控制信號。
描述該實施例中的無線晶片的操作。首先，無線晶片2601從讀出器/寫入器接收到包括密碼文本資料的接收信號2620。接收信號2620通過解調電路2612而被解調，然後通過解碼電路2618分解成控制命令，密碼文本資料等，附後被儲存到控制暫存器2617。在此，控制命令規定無線晶片2601回應的資料。例如，規定了唯一的ID數位、操作停止及密碼的破解等的傳輸。在這裏，將接收密碼破解的控制命令。
接下來，在運算電路2606中，通過使用事先儲存在ROM 2603中的密鑰2624，根據儲存在ROM2603中的密碼破解程式，CPU2602破解(解密)密碼文本。經過解碼的密碼文本(解碼文本)被儲存在控制暫存器2617中。於此同時，RAM 2604將會作為一個資料儲存區域。CPU 2602通過CPU介面電路(CPUIF)2616來存取ROM 2603、RAM 2604及控制暫存器2617。CPU介面電路(CPUIF)2616根據CPU 2602要求的位址，產生對ROM 2603、RAM 2604，控制暫存器2617中任何一個的存取信號。應當注意，CPU 2602、ROM 2603、RAM 2604、解調電路2612和調變電路2613被可操作地連接到控制器2605上。
最終，編碼電路2619從解密文本中產生傳送資料2623，然後該資料並通過解調電路2613進行解調。接下來，傳送信號2612從天線部分2607發送給讀出器/寫入器。
儘管作為運算方法，該實施例已經描述了使用軟體的一種處理方法，即其中運算電路是通過CPU及被CPU執行的大規模記憶體及程式所形成的方法，但也可能根據該目的選擇最佳的運算方法並且依據所選擇的方法形成運算電路。例如，作為運算方法，有使用硬體處理運算的其他方法及使用軟體和硬體結合的其他方法。對於使用硬體的方法，運算電路可以通過專用的電路來實現。在軟硬體結合的方法中，運算電路也可以通過專用的電路、CPU、記憶體和通過專用電路而執行的一部分運算處理及通過CPU而執行的剩餘部分的運算處理程式而構成。
接下來，參考圖14描述該無線晶片的佈局結構。在圖14中，由相同的標記數位表示與圖13相同的部件，並且省略對這些部件的描述。
在圖14中，FPC焊墊2707是一個電極焊墊組，當FPC(撓性印刷電路)被附加到無線晶片2601時使用該電極焊墊組。天線凸起2708是附著天線的電極焊墊(沒有示出)。當附著天線後，天線凸起2708有可能受到過多的壓力。因此，希望不要將形成諸如電晶體的電路的部件提供在天線凸起2708的下面。
主要在失效分析中，使用FPC焊墊2707是有效的。因為該無線晶片從通訊信號中獲得電源電壓，如果例如在天線中或是電源電壓電路中出現問題，那麽運算電路完全不能工作。因此，失效分析會變得特別困難。然而，通過經由FPC的焊墊2707從FPC向無線晶片2601提供電源電壓，以及輸入任何電信號，而代替從天線提供的電信號，可以操作運算電路。因此，可以有效地進行失效分析。
並且，更有效的是在可能使用探針測量的位置處提供FPC焊墊2707。換句話說，通過在FPC焊墊2707中按照探針的間距提供電極焊墊，採用探針的測量變為可能。利用探針可以對減少在失效分析中附加FPC的工時耗費。此外，由於在基底上形成多個無線晶片狀態中也可以進行測量，因此分給每個無線晶片的人工時間也會減小。在大規模生產的時候，可以在附著天線步驟前檢測晶片。這樣，可以在該步驟的早期階段消除缺陷專案，可以降低生產成本。
應當注意，在實施例模式1和2以及實施例1至3中描述的洩漏元件也可以被結合在該實施例模式的電流電路2609中。即使將具有強振幅的通訊信號施加到其中由通訊信號產生電源電壓的無線晶片是，這種結構也將產生的電壓保持在規定的範圍內。因此，提供了一種高可靠性的無線晶片，其電路不會被強無線電波攻擊電損壞。
(實施例5)
這個實施例將參考圖11和12描述使用本發明的半導體裝置的系統的例子。
在這個實施例中，說明一種用於個人電腦的用戶識別系統，通過使用本發明的作為半導體裝置的無線晶片，該個人電腦的安全性更高。
圖11是該實施例中用戶識別系統的示意圖，示出了個人電腦2001和無線晶片2002。個人電腦2001包括一個輸入裝置2003和與其連接的讀出器/寫入器2004。
個人電腦2001和無線晶片2002有加密用的公共(common)密鑰2005。具體地，公共密鑰2005的資料儲存在個人電腦2001和無線晶片2002的記憶體中。例如，公共密鑰2005是64位元到128位元的資料，用來加密普通(plain)文本(被加密前的資料)和解密密碼。對於公共密鑰而言，為每個合法的註冊用戶形成不同的公共的密鑰，個人電腦2001擁有所有的公共密鑰。換句話說，個人電腦2001擁有的密鑰數目和合法註冊的用戶數目相同。另一方面，合法用戶擁有無線晶片2002並且擁有唯一屬於自己的公共密鑰。用戶應該好好保存公共密鑰以免其他人知道它。
儘管該實施例示出了採用公共密鑰加密方法的例子(參考ISO/IEC9798－2資訊技術－安全技術－實體驗證－第2部分：使用對稱加密演算法的機制)作為加密方法，但也可以應用諸如共有(public)密鑰方法的其他加密方法(參考ISO/IEC9798－3資訊技術－安全技術－實體鑒定－第3部分：使用數位簽名技術的機制)。
個人電腦2001具有利用公共密鑰2005對普通文本進行加密的機構。具體地，為個人電腦2001提供軟體用於執行加密演算法。無線晶片2002具有利用公共密鑰2005解密加密文件的機構。具體地，在上面的實施例模式中示出的運算電路中進行解密。
在下文中將使用圖12的流程圖來說明本實施例中使用用戶識別系統的方法。
首先，想要使用的人在個人電腦2001中使用輸入裝置2003輸入用戶名和密碼(用戶名輸入2101)。密碼是合法用戶提前註冊的。個人電腦2001基於輸入的用戶名使用相應的公共密碼來對普通文本進行加密(加密資料形成2102)。這裏，普通文本可以或者是具有特別含義的資料或者是沒有意義的資料。接下來，加密資料從讀出器/寫入器2004發送(加密資料傳輸2103)。無線晶片2002接收到加密資料後利用公共密鑰2005對資料進行解密(解密處理2104)，然後把解密後的資料發送到讀出器/寫入器(解碼資料傳輸2105)。個人電腦2001對比解密的資料和原始普通文本(識別2106)，只有資料彼此匹配，才識別為合法用戶，然後給這個用戶使用電腦的許可權(正常應用2107)。
在本實施例中描述的用戶識別系統中，如果用戶不知道密碼和沒有無線晶片，那麽他不能使用該電腦。因此，安全性就要比只使用密碼的識別高得多。並且，如果用戶攜帶無線晶片，用戶可以按照與傳統的只使用密碼的相同的方式使用個人電腦，用戶不會感到增加很多負擔。
儘管本實施例已經描述個人電腦的用戶識別，本實施例可以很容易應用到其他只能被合法註冊用戶使用的系統中。舉例來說，該實施例可以很容易地應用到ATM機(自動提款機)，CDs(取款機)等等。
這種結構使得有可能利用本發明的半導體裝置按低成本構建安全性高的用戶識別系統。
該實施例可以自由地與實施例模式1和2和實施例1到4組合。
本申請基於2005年10月12日向日本專利局申請的日本專利申請No.2005－298244，在此以引用方式結合其全部內容。
101．．．天線部分
102．．．整流部分
103．．．儲存電容器部分
104．．．天線
105．．．諧振電容器
106．．．第一輸出端
107．．．第二輸出端
108．．．二極體
109．．．第一輸入端
110．．．第二輸入端
111．．．第一輸出端
112．．．第二輸出端
113．．．儲存電容器
114．．．第一輸入端
115．．．第二輸入端
116．．．第一輸出端
117．．．第二輸出端
118．．．洩漏元件
301．．．天線部分
302．．．整流部分
303．．．儲存電容器部分
304．．．天線
305．．．諧振電容器
306．．．第一輸出端
307．．．第二輸出端
308．．．二極體
309．．．第一輸入端
310．．．第二輸入端
311．．．第一輸出端
312．．．第二輸出端
313．．．儲存電容器
314．．．第一輸入端
315．．．第二輸入端
316．．．第一輸出端
317．．．第二輸出端
501．．．天線部分
502．．．整流部分
503．．．儲存電容器部分
504．．．天線
505．．．諧振電容器
506．．．第一輸出端
507．．．第二輸出端
509．．．第一輸入端
510．．．第二輸入端
511．．．第一輸出端
512．．．第二輸出端
513．．．儲存電容器
514．．．第一輸入端
515．．．第二輸入端
516．．．第一輸出端
517．．．第二輸出端
518．．．洩漏元件
519．．．第一二極體
520．．．第二二極體
521．．．第三二極體
522．．．第四二極體
701．．．N型MOS電晶體
702．．．第一端子
703．．．第二端子
704．．．P型MOS電晶體
705．．．第一端子
706．．．第二端子
801．．．N型記憶體電晶體
802．．．第一端子
803．．．第二端子
804．．．P型記憶體電晶體
805．．．第一端子
806．．．第二端子
901．．．MIS電容器
902．．．第一端子
903．．．第二端子
1001．．．半導體薄膜
1002．．．閘極電極
1003．．．源極電極和汲極電極
1004．．．接觸
1005．．．洩漏路徑
1006．．．半導體薄膜
1007．．．閘極電極
1008．．．源極電極和汲極電極
1009．．．接觸
1010．．．洩漏路徑
1011．．．半導體薄膜
1012．．．閘極電極
1013．．．源極電極和汲極電極
1014．．．接觸
1015．．．洩漏路徑
1016．．．閘極絕緣膜
1017．．．閘極絕緣膜
1018．．．閘極絕緣膜
1019．．．缺陷
1020．．．晶格缺陷
2001．．．個人電腦
2002．．．無線晶片
2003．．．輸入裝置
2004．．．讀出器/寫入器
2005．．．公共密鑰
2601．．．無線晶片
2602．．．CPU
2603．．．ROM
2604．．．RAM
2605．．．控制器
2606．．．運算電路
2607．．．天線部分
2608．．．諧振電路
2609．．．電源電路
2610．．．重設電路
2611．．．時脈產生電路
2612．．．解調電路
2613．．．調變電路
2614．．．電源控制電路
2615．．．類比部分
2616．．．CPU介面
2617．．．控制暫存器
2618．．．解碼電路
2619．．．編碼電路
2620．．．接收信號
2621．．．發送信號
2622．．．接收資料
2623．．．傳送資料
2624．．．密鑰
2707．．．FPC焊墊
2708．．．天線凸起
在附圖中：圖1示出了本發明中的半導體裝置的電源電路；圖2A和2B示出了本發明的半導體裝置的電源電路的信號波形；圖3示出了習知的電源電路的例子；圖4A和4B示出了習知的電源電路的信號波形的例子；圖5示出了本發明的半導體裝置的電源電路；圖6A和6B示出了本發明的半導體裝置的電源電路的信號波形；圖7A和7B示出了本發明的半導體裝置的電路，其中由MOS電晶體形成洩漏元件；圖8A和8B示出了本發明的半導體裝置的電路，其中由記憶體電晶體形成洩漏元件；圖9示出了本發明的半導體裝置的電路，其中由MIS電容器形成洩漏元件；圖10A到10C示出了本發明的半導體裝置的洩漏元件的佈局；圖11示意性地示出了使用本發明的半導體裝置的用戶識別系統；圖12是使用本發明的半導體裝置的用戶識別系統的流程圖；圖13示出了本發明的半導體裝置的結構示例；及圖14示出了本發明的半導體裝置的佈局示例。
101．．．天線部分
102．．．整流部分
103．．．儲存電容器部分
104．．．天線
105．．．諧振電容器
106．．．第一輸出端
107．．．第二輸出端
108．．．二極體
109．．．第一輸入端
110．．．第二輸入端
111．．．第一輸出端
112．．．第二輸出端
113．．．儲存電容器
114．．．第一輸入端
115．．．第二輸入端
116．．．第一輸出端
117．．．第二輸出端
118．．．洩漏元件

Claims (60)

  1. 一種半導體裝置，包括：用於藉由無線電信號產生電源電壓的電源電路；和提供在該電源電路中的洩漏元件，其中，該洩漏元件包括含有閘極絕緣膜的MIS電容器，其中該閘極絕緣膜設計成至少具有第一區域和膜厚度比該第一區域更薄的第二區域，其中，藉由使該洩漏元件的第一電阻低於該洩漏元件的第二電阻，使該洩漏元件組態成將電源電壓保持在規定的電壓範圍內，其中，該第一電阻是在該電源電路中產生超出規定的電壓範圍的電壓時的該洩漏元件的電阻，以及其中該第二電阻是在該電源電路中產生位於規定的電壓範圍內的電壓時的該洩漏元件的電阻。
  2. 如申請專利範圍第1項的半導體裝置，其中，該電源電路由具有在包含絕緣表面的基底上形成的半導體薄膜的薄膜電晶體形成。
  3. 如申請專利範圍第2項的半導體裝置，其中，該基底是玻璃基底、石英基底、塑膠基底和SOI基底中的任何一種。
  4. 如申請專利範圍第1項的半導體裝置，其中，該洩漏元件包括N型MOS電晶體或P型MOS電晶體。
  5. 如申請專利範圍第1項的半導體裝置，其中，該洩漏元件包括N型記憶體電晶體或P型記憶體電晶體。
  6. 如申請專利範圍第1項的半導體裝置，其中，該MIS電容器包括將該閘極絕緣膜夾於其間之半導體薄膜和閘極電極。
  7. 如申請專利範圍第1項的半導體裝置，其中，該第二區域中的閘極絕緣膜的膜厚度是該第一區域中的閘極絕緣膜的膜厚度的50%到80%。
  8. 如申請專利範圍第6項的半導體裝置，其中，該第二區域與該閘極電極的末端部分重疊。
  9. 如申請專利範圍第6項的半導體裝置，其中，該第一區域與該半導體薄膜重疊，並且其中，該第二區域與該半導體薄膜的末端部分重疊。
  10. 一種半導體裝置，包括：用於藉由無線電信號產生電源電壓的電源電路；提供在電源電路中的儲存電容器；以及提供在電源電路中的洩漏元件，其中，該洩漏元件包括含有閘極絕緣膜的MIS電容器，其中該閘極絕緣膜設計成至少具有第一區域和膜厚度比該第一區域更薄的第二區域，其中，藉由使該洩漏元件的第一電阻低於該洩漏元件的第二電阻以使該儲存電容器中累積的電荷作為電流而流 到該洩漏元件，該洩漏元件組態成將電源電壓保持在規定的電壓範圍內，其中，該第一電阻是在該電源電路中產生超出規定的電壓範圍的電壓時的該洩漏元件的電阻，以及其中該第二電阻是在該電源電路中產生位於規定的電壓範圍內的電壓時的該洩漏元件的電阻。
  11. 如申請專利範圍第10項的半導體裝置，其中，該電源電路由具有在包含絕緣表面的基底上形成的半導體薄膜的薄膜電晶體形成。
  12. 如申請專利範圍第11項的半導體裝置，其中，該基底是玻璃基底、石英基底、塑膠基底和SOI基底中的任何一種。
  13. 如申請專利範圍第10項的半導體裝置，其中，該電源電壓是位於該儲存電容器的第一輸出端和第二輸出端之間的電勢差。
  14. 如申請專利範圍第10項的半導體裝置，其中，該洩漏元件包括N型MOS電晶體或P型MOS電晶體。
  15. 如申請專利範圍第10項的半導體裝置，其中，該洩漏元件包括N型記憶體電晶體或P型記憶體電晶體。
  16. 如申請專利範圍第10項的半導體裝置，其中，該MIS電容器包括將該閘極絕緣膜夾於其間之半導體薄膜和閘極電極。
  17. 如申請專利範圍第10項的半導體裝置，其中，該第二區域中的閘極絕緣膜的膜厚度是該第一區域中的閘極絕緣膜的膜厚度的50%到80%。
  18. 如申請專利範圍第16項的半導體裝置，其中，該第二區域與該閘極電極的末端部分重疊。
  19. 如申請專利範圍第16項的半導體裝置，其中，該第一區域與該半導體薄膜重疊，並且其中，該第二區域與該半導體薄膜的末端部分重疊。
  20. 一種半導體裝置，包括：用於藉由無線電信號產生電源電壓的電源電路；包括：天線部分，其包含天線和諧振電容器；整流部分，其包含二極體；和儲存電容器部分，其包含儲存電容器和洩漏元件，其中，該洩漏元件包括含有閘極絕緣膜的MIS電容器，其中該閘極絕緣膜設計成至少具有第一區域和膜厚度比該第一區域更薄的第二區域，其中，藉由使該洩漏元件的第一電阻低於該洩漏元件的第二電阻以使該儲存電容器中累積的電荷作為電流而流到該洩漏元件，該洩漏元件組態成將電源電壓保持在規定的電壓範圍內，其中，該第一電阻是在該電源電路中產生超出規定的 電壓範圍的電壓時的該洩漏元件的電阻，以及其中該第二電阻是在該電源電路中產生位於規定的電壓範圍內的電壓時的該洩漏元件的電阻。
  21. 如申請專利範圍第20項的半導體裝置，其中，該電源電路由具有在包含絕緣表面的基底上形成的半導體薄膜的薄膜電晶體形成。
  22. 如申請專利範圍第21項的半導體裝置，其中，該基底是玻璃基底、石英基底、塑膠基底和SOI基底中的任何一種。
  23. 如申請專利範圍第20項的半導體裝置，其中，該電源電壓是位於該儲存電容器部分的第一輸出端和第二輸出端之間的電勢差。
  24. 如申請專利範圍第20項的半導體裝置，其中，該洩漏元件包括N型MOS電晶體或P型MOS電晶體。
  25. 如申請專利範圍第20項的半導體裝置，其中，該洩漏元件包括N型記憶體電晶體或P型記憶體電晶體。
  26. 如申請專利範圍第20項的半導體裝置，其中，該MIS電容器包括將該閘極絕緣膜夾於其間之半導體薄膜和閘極電極。
  27. 如申請專利範圍第20項的半導體裝置，其中，該第二區域中的閘極絕緣膜的膜厚是該第一區域閘極絕緣的膜厚度的50%到80%。
  28. 如申請專利範圍第26項的半導體裝置，其中，該第二區域與該閘極電極的末端部分重疊。
  29. 如申請專利範圍第26項的半導體裝置，其中，該第一區域與該半導體薄膜重疊，並且其中，該第二區域與該半導體薄膜的末端部分重疊。
  30. 如申請專利範圍第20項的半導體裝置，其中，該整流部分具有多個二極體。
  31. 一種半導體裝置，包括：天線；與該天線電連接的二極體；與該二極體電連接的儲存電容器；以及與該儲存電容器電連接的洩漏元件；其中，該洩漏元件包括含有閘極絕緣膜的MIS電容器，其中該閘極絕緣膜設計成至少具有第一區域和膜厚度比該第一區域更薄的第二區域，其中，該洩漏元件組態成在對其施加超出規定電壓範圍的電壓時具有第一電阻，並且在對其施加位於該規定電壓範圍內的電壓時具有第二電阻，並且其中該第一電阻小於該第二電阻。
  32. 如申請專利範圍第31項的半導體裝置，其中，該洩漏元件由具有在包含絕緣表面的基底上形成的半導體薄膜的薄膜電晶體形成。
  33. 如申請專利範圍第32項的半導體裝置， 其中，該基底是玻璃基底、石英基底、塑膠基底、SOI基底中的任何一種。
  34. 如申請專利範圍第31項的半導體裝置，其中，該電壓是該儲存電容器的第一輸出端和第二輸出端之間的電勢差。
  35. 如申請專利範圍第31項的半導體裝置，其中，該洩漏元件包括N型MOS電晶體或P型MOS電晶體。
  36. 如申請專利範圍第31項的半導體裝置，其中，該洩漏元件包括N型記憶體電晶體或P型記憶體電晶體。
  37. 如申請專利範圍第31項的半導體裝置，其中，該MIS電容器包括將該閘極絕緣膜夾於其間之半導體薄膜和閘極電極。
  38. 如申請專利範圍第31項的半導體裝置，其中，該第二區域中的閘極絕緣膜的膜厚度是該第一區域中的閘極絕緣膜的膜厚度的50%到80%。
  39. 如申請專利範圍第37項的半導體裝置，其中，該第二區域與該閘極電極的末端部分重疊。
  40. 如申請專利範圍第37項的半導體裝置，其中，該第一區域與該半導體薄膜重疊，並且其中，該第二區域與該半導體薄膜的末端部分重疊。
  41. 一種半導體裝置，包括：無線晶片，包括： 為無線晶片提供電源電壓的電路，包括：天線；與該天線電連接的儲存電容器；與該儲存電容器電連接的洩漏元件，時脈產生電路；解調電路；和調變電路，其中，該洩漏元件包括含有閘極絕緣膜的MIS電容器，其中該閘極絕緣膜設計成至少具有第一區域和膜厚度比該第一區域更薄的第二區域，其中，用於提供電源電壓的該電路為其他電路提供電壓，其中，該洩漏元件組態成在該無線晶片中產生超出規定電壓範圍的電壓時具有第一電阻，以及在該無線晶片中產生位於該規定電壓範圍內的電壓時具有第二電阻，並且其中該第一電阻小於該第二電阻。
  42. 如申請專利範圍第41項的半導體裝置，其中，該無線晶片由具有在包含絕緣表面的基底上形成的半導體薄膜的薄膜電晶體形成。
  43. 如申請專利範圍第42項的半導體裝置，其中，該基底是玻璃基底、石英基底、塑膠基底和SOI基底中的任何一種。
  44. 如申請專利範圍第41項的半導體裝置， 其中，該電源電壓是該儲存電容器的第一輸出端和第二輸出端之間的電勢差。
  45. 如申請專利範圍第41項的半導體裝置，其中，該洩漏元件包括N型MOS電晶體或P型MOS電晶體。
  46. 如申請專利範圍第41項的半導體裝置，其中，該洩漏元件包括N型記憶體電晶體或P型記憶體電晶體。
  47. 如申請專利範圍第41項的半導體裝置，其中，該MIS電容器包括將該閘極絕緣膜夾於其間之半導體薄膜和閘極電極。
  48. 如申請專利範圍第41項的半導體裝置，其中，該第二區域中的閘極絕緣膜的膜厚度是該第一區域中的閘極絕緣膜的膜厚度的50%到80%。
  49. 如申請專利範圍第47項的半導體裝置，其中，該第二區域與該閘極電極的末端部分重疊。
  50. 如申請專利範圍第47項的半導體裝置，其中，該第一區域與該半導體薄膜重疊，並且其中，該第二區域與該半導體薄膜的末端部分重疊。
  51. 一種半導體裝置，包括：無線晶片，包括：控制器；CPU；ROM； RAM；為該無線晶片提供電源電壓的電路，包括：天線；與該天線電連接的儲存電容器；和與該儲存電容器電連接的洩漏元件；時脈產生電路；解調電路；和調變電路；其中，該洩漏元件包括含有閘極絕緣膜的MIS電容器，其中該閘極絕緣膜設計成至少具有第一區域和膜厚度比該第一區域更薄的第二區域，其中，該CPU、該ROM、該RAM、該解調電路和該調變電路與該控制器可操作地連接，其中，該洩漏元件組態成在該無線晶片中產生超出規定電壓範圍的電壓時具有第一電阻，以及在該無線晶片中產生位於該規定電壓範圍內的電壓時具有第二電阻，並且其中該第一電阻小於該第二電阻。
  52. 如申請專利範圍第51項的半導體裝置，其中，該無線晶片由具有在包含絕緣表面的基底上形成的半導體薄膜的薄膜電晶體形成。
  53. 如申請專利範圍第52項的半導體裝置：其中，該基底是玻璃基底、石英基底、塑膠基底和SOI基底中的任何一種。
  54. 如申請專利範圍第51項的半導體裝置：其中，該電源電壓是該儲存電容器的第一輸出端和第二輸出端之間的電勢差。
  55. 如申請專利範圍第51項的半導體裝置：其中，該洩漏元件包括N型MOS電晶體或P型MOS電晶體。
  56. 如申請專利範圍第51項的半導體裝置：其中，該洩漏元件包括N型記憶體電晶體或P型記憶體電晶體。
  57. 如申請專利範圍第51項的半導體裝置：其中，該MIS電容器包括將該閘極絕緣膜夾於其間之半導體薄膜和閘極電極。
  58. 如申請專利範圍第51項的半導體裝置：其中，該第二區域中的閘極絕緣膜的膜厚度是該第一區域中的閘極絕緣膜的膜厚度的50%到80%。
  59. 如申請專利範圍第57項的半導體裝置：其中，該第二區域與該閘極電極的末端部分重疊。
  60. 如申請專利範圍第57項的半導體裝置：其中，該第一區域與該半導體薄膜重疊，並且其中，該第二區域與該半導體薄膜的末端部分重疊。
TW095135571A 2005-10-12 2006-09-26 半導體裝置 TWI409934B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005298244 2005-10-12

Publications (2)

Publication Number Publication Date
TW200729454A TW200729454A (en) 2007-08-01
TWI409934B true TWI409934B (zh) 2013-09-21

Family

ID=37467435

Family Applications (1)

Application Number Title Priority Date Filing Date
TW095135571A TWI409934B (zh) 2005-10-12 2006-09-26 半導體裝置

Country Status (5)

Country Link
US (1) US7973410B2 (zh)
EP (1) EP1777645B1 (zh)
KR (1) KR101301928B1 (zh)
CN (1) CN1983763B (zh)
TW (1) TWI409934B (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7897971B2 (en) * 2007-07-26 2011-03-01 Semiconductor Energy Laboratory Co., Ltd. Display device
JP5388632B2 (ja) 2008-03-14 2014-01-15 株式会社半導体エネルギー研究所 半導体装置
JP4687744B2 (ja) * 2008-05-13 2011-05-25 コニカミノルタビジネステクノロジーズ株式会社 画像形成装置及び画像形成システム
US8224277B2 (en) * 2008-09-26 2012-07-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5319469B2 (ja) * 2008-10-03 2013-10-16 株式会社半導体エネルギー研究所 Ｒｆｉｄタグ
TWI535028B (zh) * 2009-12-21 2016-05-21 半導體能源研究所股份有限公司 薄膜電晶體
KR101836067B1 (ko) * 2009-12-21 2018-03-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 박막 트랜지스터와 그 제작 방법
US8476744B2 (en) 2009-12-28 2013-07-02 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor with channel including microcrystalline and amorphous semiconductor regions
US8704230B2 (en) 2010-08-26 2014-04-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9230826B2 (en) 2010-08-26 2016-01-05 Semiconductor Energy Laboratory Co., Ltd. Etching method using mixed gas and method for manufacturing semiconductor device

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH098034A (ja) * 1995-06-16 1997-01-10 Sony Corp Ｓｉ３ Ｎ４ 膜の形成方法及びＭＩＳ型半導体素子
TW451169B (en) * 1998-09-11 2001-08-21 Motorola Inc Method and apparatus for an optimized circuit for an electrostatic radio frequency identification tag
TW200402814A (en) * 2002-08-08 2004-02-16 Hitachi Ltd Semiconductor device, manufacturing method of semiconductor device, trading method of e-commerce and transpond reader
TW200422966A (en) * 2002-12-27 2004-11-01 Semiconductor Energy Lab IC card and booking account system using the IC card
TW200529088A (en) * 2004-02-04 2005-09-01 Semiconductor Energy Lab ID label, ID tag, and ID card

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB878922A (en) * 1958-11-25 1961-10-04 Marconi Wireless Telegraph Co Improvements in or relating to protective circuit arrangements
NO870996L (no) * 1986-04-04 1987-10-05 Siemens Ag Koblingsanordning til aa verne en forbruker mot overspenninger.
US5946561A (en) * 1991-03-18 1999-08-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for forming the same
US6975296B1 (en) 1991-06-14 2005-12-13 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method of driving the same
JP2866016B2 (ja) * 1994-12-22 1999-03-08 三菱電機株式会社 Ｉｃカードのリード・ライト装置の変調器、その復調器
SG54559A1 (en) 1996-09-13 1998-11-16 Hitachi Ltd Power transmission system ic card and information communication system using ic card
US20010000414A1 (en) * 1998-02-05 2001-04-26 Hiroyuki Fukayama MIS variable capacitor and temperature-compensated oscillator using the same
WO1999056374A1 (en) * 1998-04-15 1999-11-04 Tyco Electronics Corporation Protection systems for rechargeable elements
JP2000149194A (ja) 1998-11-12 2000-05-30 Toshiba Corp 駐車管理システム
JP2000348152A (ja) * 1999-06-09 2000-12-15 Hitachi Ltd 非接触ｉｃカード
US6427067B1 (en) 1999-06-10 2002-07-30 The Whitaker Corporation Detector driven bias circuit for power transistors
US6478395B2 (en) * 1999-12-01 2002-11-12 Seiko Epson Corporation Liquid jetting apparatus
JP2001216780A (ja) * 2000-01-31 2001-08-10 Fujitsu Ltd 半導体装置の駆動電力供給方法、半導体装置、半導体記憶装置の駆動電力供給方法及び半導体記憶装置
JP4118485B2 (ja) 2000-03-13 2008-07-16 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4718677B2 (ja) 2000-12-06 2011-07-06 株式会社半導体エネルギー研究所 半導体装置及びその作製方法
JP3784271B2 (ja) * 2001-04-19 2006-06-07 松下電器産業株式会社 半導体集積回路とこれを搭載した非接触型情報媒体
US7592980B2 (en) 2002-06-05 2009-09-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US7019617B2 (en) * 2002-10-02 2006-03-28 Battelle Memorial Institute Radio frequency identification devices, backscatter communication device wake-up methods, communication device wake-up methods and a radio frequency identification device wake-up method
US7030481B2 (en) * 2002-12-09 2006-04-18 Internation Business Machines Corporation High density chip carrier with integrated passive devices
DE10306689A1 (de) 2003-02-11 2004-08-19 Atmel Germany Gmbh Schaltungsanordnung zur Signaldetektion
JP4574130B2 (ja) 2003-06-18 2010-11-04 株式会社半導体エネルギー研究所 半導体装置、電子機器
US7042290B2 (en) * 2003-09-16 2006-05-09 Texas Instruments Incorporated Output stage circuit for an operational amplifier
US7551058B1 (en) * 2003-12-10 2009-06-23 Advanced Design Consulting Usa, Inc. Sensor for monitoring environmental parameters in concrete
JP4536496B2 (ja) * 2003-12-19 2010-09-01 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の駆動方法
JP4641741B2 (ja) * 2004-05-28 2011-03-02 三菱電機株式会社 半導体装置
US7406297B2 (en) 2005-05-30 2008-07-29 Semiconductor Energy Laboratory Co., Ltd. Clock generation circuit and semiconductor device provided therewith
EP1748344A3 (en) 2005-07-29 2015-12-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH098034A (ja) * 1995-06-16 1997-01-10 Sony Corp Ｓｉ３ Ｎ４ 膜の形成方法及びＭＩＳ型半導体素子
TW451169B (en) * 1998-09-11 2001-08-21 Motorola Inc Method and apparatus for an optimized circuit for an electrostatic radio frequency identification tag
TW200402814A (en) * 2002-08-08 2004-02-16 Hitachi Ltd Semiconductor device, manufacturing method of semiconductor device, trading method of e-commerce and transpond reader
TW200422966A (en) * 2002-12-27 2004-11-01 Semiconductor Energy Lab IC card and booking account system using the IC card
TW200529088A (en) * 2004-02-04 2005-09-01 Semiconductor Energy Lab ID label, ID tag, and ID card

Also Published As

Publication number Publication date
KR20070040740A (ko) 2007-04-17
CN1983763B (zh) 2011-09-28
TW200729454A (en) 2007-08-01
EP1777645A3 (en) 2011-08-24
EP1777645B1 (en) 2014-11-26
KR101301928B1 (ko) 2013-09-02
CN1983763A (zh) 2007-06-20
EP1777645A2 (en) 2007-04-25
US7973410B2 (en) 2011-07-05
US20070080374A1 (en) 2007-04-12

Similar Documents

Publication Publication Date Title
TWI409934B (zh) 半導體裝置
KR101293509B1 (ko) 반도체 장치
US7912439B2 (en) Semiconductor device and operating method thereof
US8558370B2 (en) Semiconductor device with antenna
JP4896588B2 (ja) 半導体装置
US20160048704A1 (en) Secure Semiconductor Device Having Features to Prevent Reverse Engineering
KR101663341B1 (ko) 식별키 생성 장치 및 방법
EP3043281B1 (en) Device and method for generating identification key
JP4842017B2 (ja) 半導体装置
KR20180120464A (ko) 식별키 생성장치 및 식별키 생성방법
JP2001244414A (ja) 半導体集積回路
JP2009536389A (ja) 回路装置付きセンサ
JP5105817B2 (ja) 半導体装置
EP1899902B1 (en) Semiconductor device and driving method thereof
TWI430182B (zh) 積體電路及電子設備
US20180165900A1 (en) Intelligent authentication system and electronic key thereof
JP4906076B2 (ja) 半導体装置
KR20180120465A (ko) 식별키 유용성 판별장치
TWI659326B (zh) 智慧型認證系統及其電子鑰匙

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees