JP4977838B2 - マルチポートメモリ素子 - Google Patents
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Description
左側ハーフブロックは、所定個数のノーマルI/Oと1個のリダンダントI/Oとを入力される所定個数のスイッチブロックと、エラーコラムの物理的な位置情報を有する左側ヒューズセット回路と、前記左側ヒューズセット回路から伝達されるエラーコラムの物理的な位置情報をデコードして左側コラムリダンダントアドレスイネーブル信号及び左側コラムリダンダントアドレス信号を出力する左側デコーダとから構成され、右側ハーフブロックは、所定個数のノーマルI/Oと1個のリダンダントI/Oとを入力される所定個数のスイッチブロックと、エラーコラムの物理的な位置情報を有する右側ヒューズセット回路と、前記右側ヒューズセット回路から伝達されるエラーコラムの物理的な位置情報をデコードして右側コラムリダンダントアドレスイネーブル信号及び右側コラムリダンダントアドレス信号を出力する右側デコーダとから構成されることを特徴とする半導体メモリ素子を提供する。
610 ポート/PR
Claims (8)
- グローバルデータバスと各バンク内のノーマルローカルデータバスとの間のデータ送受信のためのノーマルバス接続手段と、
グローバルデータバスと各バンク内のリダンダントローカルデータバスとの間のデータ送受信のためのリダンダントバス接続手段と、
エラーコラムの物理的な位置情報を備えるヒューズセット回路と、
前記ヒューズセット回路から伝達されるエラーコラムの物理的な位置情報をデコードしてコラムリダンダントアドレスイネーブル信号YRAEN<0:3>及びコラムリダンダントアドレス信号YRAD<0:7>を出力するデコード手段と、
前記コラムリダンダントアドレスイネーブル信号YRAEN<0:3>及びコラムリダンダントアドレス信号YRAD<0:7>に応答して、該当するエラーコラムに対応する前記ノーマルバス接続手段の出力及び前記リダンダントバス接続手段の出力を選択的に前記グローバルデータバスに接続するためのスイッチング手段と
を備えることを特徴とする半導体メモリ素子。 - 所定ビットのトランスファーバスに対応する所定個数のトランスファーラッチと、左側リダンダントトランスファーバス及び右側リダンダントトランスファーバスに対応するリダンダントトランスファーラッチから構成されたトランスファーラッチセットとを備える半導体メモリ素子において、
前記トランスファーラッチセットは、コラムリダンダント単位ブロックである左側ハーフブロック及び右側ハーフブロックに区分され、
左側ハーフブロックは、所定個数のノーマルI/Oと1個のリダンダントI/Oとを入力される所定個数のスイッチブロックと、エラーコラムの物理的な位置情報を有する左側ヒューズセット回路と、前記左側ヒューズセット回路から伝達されるエラーコラムの物理的な位置情報をデコードして左側コラムリダンダントアドレスイネーブル信号及び左側コラムリダンダントアドレス信号を出力する左側デコーダとから構成され、
右側ハーフブロックは、所定個数のノーマルI/Oと1個のリダンダントI/Oとを入力される所定個数のスイッチブロックと、エラーコラムの物理的な位置情報を有する右側ヒューズセット回路と、前記右側ヒューズセット回路から伝達されるエラーコラムの物理的な位置情報をデコードして右側コラムリダンダントアドレスイネーブル信号及び右側コラムリダンダントアドレス信号を出力する右側デコーダとから構成される
ことを特徴とする半導体メモリ素子。 - 各ハーフブロックは、
トランスファーバス対に接続され、所定ビットのノーマルI/Oを出力するためのノーマルトランスファーラッチセットと、一つのリダンダントトランスファーバス対に接続され、1ビットのリダンダントI/Oを出力するためのリダンダントトランスファーラッチと、
前記対応するデコーダから出力された前記コラムリダンダントアドレスイネーブル信号及び前記コラムリダンダントアドレス信号、そして、リダンダンシーテストモードフラグ信号に応答して、それぞれ所定ビットのノーマルI/O及び1ビットのリダンダントI/Oを選択的に所定ビットのグローバルデータバスラインに出力するためのリダンダントI/Oスイッチング部と、
前記リダンダンシーテストモードフラグ信号に応答して、1ビットのリダンダントI/Oを1ビットのテストモードグローバルデータバスラインに出力するためのテストモードリダンダントI/Oスイッチング部と
を備えることを特徴とする請求項2に記載の半導体メモリ素子。 - 前記リダンダンシーテストモードフラグ信号は、
ヒューズセット回路内のヒューズをカッティングしない状態で、ヒューズをカッティングしたことと同じ状態を提供し、テストを可能にするテストモード信号であることを特徴とする請求項3に記載の半導体メモリ素子。 - リダンダントI/Oスイッチング部は、
電源電圧端及び第1ノードの間に接続され、前記コラムリダンダントアドレスイネーブル信号をゲートに入力される第1PMOSトランジスタと、
一方端子が接地電圧端に接続され、前記コラムリダンダントアドレス信号をゲートに入力される第1NMOSトランジスタと、
前記NMOSトランジスタと前記第1ノードとの間に接続され、前記コラムリダンダントアドレスイネーブル信号をゲートに入力される第2NMOSトランジスタと、
前記ノードn1に印加された信号を反転させるためのインバータと、
前記電源電圧端及び前記第1ノードの間に接続され、前記インバータの出力信号をゲートに入力される第2PMOSトランジスタと、
前記インバータの出力信号及び前記リダンダンシーテストモードフラグ信号を入力とする第1ノアゲートと、
前記第1ノードに流れる信号及び前記リダンダンシーテストモードフラグ信号を入力とする第2ノアゲートと、
前記ノーマルI/Oと前記グローバルデータバスとの間に接続され、前記第1ノアゲートの出力信号をゲートに入力される第3NMOSトランジスタと、
前記リダンダントI/Oと前記グローバルデータバスとの間に接続されて、前記第2ノアゲートの出力信号をゲートに入力される第4NMOSトランジスタMN14と
からなることを特徴とする請求項3に記載の半導体メモリ素子。 - 前記左側及び右側ヒューズセット回路のそれぞれは、
電源電圧端に接続された複数のヒューズと、
互いに異なる組合のヒューズ接続を有する複数のコラムリダンダントアドレスブロックとを含んでなることを特徴とする請求項2に記載の半導体メモリ素子。 - 前記各コラムリダンダントアドレスブロックは、
一つのヒューズと接地電圧端との間に接続され、パワーアップ信号をゲートに入力される第1NMOSトランジスタと、
該当するヒューズに接続されたインバータと、
該当するヒューズと接地電圧端との間に接続され、前記インバータの出力信号をゲートに入力される第2NMOSトランジスタと
を含んでなることを特徴とする請求項6に記載の半導体メモリ素子。 - 前記左側及び右側デコーダのそれぞれは、
第1コラムリダンダントアドレス信号YRA<3:4>に応答して、前記リダンダントアドレスイネーブル信号を復号化して、前記コラムリダンダントアドレスイネーブル信号YRAEN<0:3>を出力するための第1デコーダと、
第2コラムリダンダントアドレス信号YRA<0:2>を復号化して、前記コラムリダンダントアドレス信号を出力するための第2デコーダと
を含んでなることを特徴とする請求項2に記載の半導体メモリ素子。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR2004-031964 | 2004-05-06 | ||
KR1020040031964A KR100716660B1 (ko) | 2004-05-06 | 2004-05-06 | 반도체 메모리 소자 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005322369A JP2005322369A (ja) | 2005-11-17 |
JP4977838B2 true JP4977838B2 (ja) | 2012-07-18 |
Family
ID=35353105
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004194314A Expired - Fee Related JP4977838B2 (ja) | 2004-05-06 | 2004-06-30 | マルチポートメモリ素子 |
Country Status (5)
Country | Link |
---|---|
US (2) | US7450459B2 (ja) |
JP (1) | JP4977838B2 (ja) |
KR (1) | KR100716660B1 (ja) |
CN (1) | CN1694180B (ja) |
TW (1) | TWI267867B (ja) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7443760B2 (en) | 2005-09-29 | 2008-10-28 | Hynix Semiconductor Inc. | Multi-port memory device with serial input/output interface |
EP2003652B1 (en) * | 2006-03-28 | 2010-11-17 | Fujitsu Semiconductor Limited | Semiconductor memory and test system |
KR100884587B1 (ko) * | 2006-09-21 | 2009-02-19 | 주식회사 하이닉스반도체 | 멀티포트 메모리 장치 |
US7773437B2 (en) * | 2007-09-12 | 2010-08-10 | International Business Machines Corporation | Design structure for improved memory column redundancy scheme |
US7826285B2 (en) * | 2007-09-12 | 2010-11-02 | International Business Machines Corporation | Memory column redundancy scheme |
TWI368914B (en) * | 2008-07-21 | 2012-07-21 | Orise Technology Co Ltd | Memory repair circuit and repairable pseudo-static random access memory |
KR100944325B1 (ko) * | 2008-09-09 | 2010-03-03 | 주식회사 하이닉스반도체 | 리페어 퓨즈 장치 |
US8711645B2 (en) | 2012-03-27 | 2014-04-29 | Lsi Corporation | Victim port-based design for test area overhead reduction in multiport latch-based memories |
KR101877820B1 (ko) * | 2012-05-25 | 2018-08-08 | 에스케이하이닉스 주식회사 | 컬럼 리페어 회로 |
US10811082B1 (en) * | 2019-06-24 | 2020-10-20 | Sandisk Technologies Llc | Non-volatile memory with fast data cache transfer scheme |
US10825526B1 (en) | 2019-06-24 | 2020-11-03 | Sandisk Technologies Llc | Non-volatile memory with reduced data cache buffer |
US11908510B2 (en) * | 2022-03-03 | 2024-02-20 | Nanya Technology Corporation | Fuse device and operation method thereof |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW269038B (ja) * | 1993-02-05 | 1996-01-21 | Micron Technology Inc | |
US5831916A (en) * | 1997-06-20 | 1998-11-03 | Siemens Aktiengesellschaft | Redundant circuits and methods therefor |
JP3841535B2 (ja) * | 1997-12-09 | 2006-11-01 | 富士通株式会社 | 半導体記憶装置 |
JP2000076885A (ja) * | 1998-08-27 | 2000-03-14 | Texas Instr Japan Ltd | 半導体メモリ装置 |
JP2000182390A (ja) * | 1998-12-11 | 2000-06-30 | Mitsubishi Electric Corp | 半導体記憶装置 |
KR100510995B1 (ko) * | 1999-01-09 | 2005-08-31 | 주식회사 하이닉스반도체 | 반도체장치의 리페어회로 |
JP2001084791A (ja) * | 1999-07-12 | 2001-03-30 | Mitsubishi Electric Corp | 半導体記憶装置 |
KR100548595B1 (ko) * | 1999-10-08 | 2006-02-02 | 주식회사 하이닉스반도체 | 다중 입출력 포트를 가진 메모리의 구제 회로 |
JP2002269993A (ja) * | 2001-03-13 | 2002-09-20 | Mitsubishi Electric Corp | 半導体記憶装置 |
CN1475915A (zh) * | 2002-08-12 | 2004-02-18 | 凌泰科技股份有限公司 | 多组态多端口存储器的装置与设计方法 |
EP1408515B1 (en) * | 2002-10-07 | 2005-12-14 | Infineon Technologies AG | Sub-column-repair-circuit |
US20040076042A1 (en) * | 2002-10-16 | 2004-04-22 | Sifang Wu | High performance memory column group repair scheme with small area penalty |
KR100605573B1 (ko) | 2004-05-06 | 2006-07-31 | 주식회사 하이닉스반도체 | 멀티-포트 메모리 소자 |
KR100670707B1 (ko) * | 2005-03-31 | 2007-01-17 | 주식회사 하이닉스반도체 | 멀티-포트 메모리 소자 |
-
2004
- 2004-05-06 KR KR1020040031964A patent/KR100716660B1/ko not_active IP Right Cessation
- 2004-06-24 TW TW093118231A patent/TWI267867B/zh not_active IP Right Cessation
- 2004-06-25 US US10/877,837 patent/US7450459B2/en active Active
- 2004-06-30 JP JP2004194314A patent/JP4977838B2/ja not_active Expired - Fee Related
- 2004-11-05 CN CN200410088568XA patent/CN1694180B/zh not_active Expired - Fee Related
-
2008
- 2008-10-24 US US12/288,878 patent/US7580320B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
CN1694178A (zh) | 2005-11-09 |
TW200537512A (en) | 2005-11-16 |
TWI267867B (en) | 2006-12-01 |
CN1694180B (zh) | 2010-06-16 |
US7450459B2 (en) | 2008-11-11 |
JP2005322369A (ja) | 2005-11-17 |
KR100716660B1 (ko) | 2007-05-09 |
US20090059696A1 (en) | 2009-03-05 |
KR20050106902A (ko) | 2005-11-11 |
US20050273670A1 (en) | 2005-12-08 |
US7580320B2 (en) | 2009-08-25 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070323 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20091106 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091222 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20100323 |
|
A602 | Written permission of extension of time |
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|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100421 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101207 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110307 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20110802 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111202 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20111212 |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120313 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
R150 | Certificate of patent or registration of utility model |
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|
LAPS | Cancellation because of no payment of annual fees |