JP2002026064A - 半導体素子のボンディングパッド構造体及びその製造方法 - Google Patents
半導体素子のボンディングパッド構造体及びその製造方法Info
- Publication number
- JP2002026064A JP2002026064A JP2001116775A JP2001116775A JP2002026064A JP 2002026064 A JP2002026064 A JP 2002026064A JP 2001116775 A JP2001116775 A JP 2001116775A JP 2001116775 A JP2001116775 A JP 2001116775A JP 2002026064 A JP2002026064 A JP 2002026064A
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- conductive film
- conductive
- film pattern
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 51
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 21
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 238000000034 method Methods 0.000 claims description 32
- 229910052751 metal Inorganic materials 0.000 claims description 31
- 239000002184 metal Substances 0.000 claims description 31
- 239000010410 layer Substances 0.000 claims description 29
- 230000001681 protective effect Effects 0.000 claims description 16
- 230000000149 penetrating effect Effects 0.000 claims description 13
- 230000015572 biosynthetic process Effects 0.000 claims description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 5
- 229920005591 polysilicon Polymers 0.000 claims description 5
- 238000000059 patterning Methods 0.000 claims description 4
- 239000011241 protective layer Substances 0.000 claims description 3
- 230000002093 peripheral effect Effects 0.000 claims description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- 150000004767 nitrides Chemical class 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 230000035882 stress Effects 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000012858 packaging process Methods 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000007429 general method Methods 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000008646 thermal stress Effects 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 238000009736 wetting Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/03—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
- H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
- H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
- H01L2224/02165—Reinforcing structures
- H01L2224/02166—Collar structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/023—Redistribution layers [RDL] for bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05099—Material
- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
- H01L2224/05166—Titanium [Ti] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
- H01L2224/05624—Aluminium [Al] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/485—Material
- H01L2224/48505—Material at the bonding interface
- H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
- H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/48617—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950 °C
- H01L2224/48624—Aluminium (Al) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01014—Silicon [Si]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01022—Titanium [Ti]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/049—Nitrides composed of metals from groups of the periodic table
- H01L2924/0494—4th Group
- H01L2924/04941—TiN
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/102—Material of the semiconductor or solid state bodies
- H01L2924/1025—Semiconducting materials
- H01L2924/10251—Elemental semiconductors, i.e. Group IV
- H01L2924/10253—Silicon [Si]
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Wire Bonding (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
その製造方法を提供する。 【解決手段】 半導体基板1上に第1乃至第3導電膜パ
ターン5、9(9a)、17が順次に積層される。第1
導電膜パターン5及び第2導電膜パターン9(9a)の
間に第2絶縁膜7が介在し、第2導電膜パターン9(9
a)の上面は第3導電膜パターン17と接触する。第3
導電膜パターン17は第1導電膜パターン5の端と電気
的に接触する。まず、第1絶縁膜3上に第1導電膜パタ
ーン5を形成する。第1導電膜パターン5及び第1絶縁
膜3を覆う第2絶縁膜7上に開口部を有する第2導電膜
パターン9(9a)を形成する。その後第3絶縁膜13
を形成し、第3絶縁膜13及び第2絶縁膜7をパターニ
ングし、第2導電膜パターン9(9a)の上面及び第1
導電膜パターン5の端を露出させるビアホールを形成
し、ビアホール及び開口部を覆う第3導電膜パターン1
7を形成する。
Description
製造方法に関し、さらには半導体素子のボンディングパ
ッド構造体及びその製造方法に関する。
の湿気及び衝撃から保護されなければならないので、ア
センブリ工程(assembly process)によって密封され
る。又、半導体素子は外部からの電気的な信号を取り込
んだり、外部の他の半導体素子に電気的な信号を出力す
るために複数のボンディングパッドを備える。従って、
アセンブリ工程、即ち、パッケージ工程の間、半導体素
子のボンディングパッドは金線(gold wire)等のよう
な導電線でリードフレームのリード線と連結される。こ
の時、金線をボンディングパッドに連結するためにボン
ディングパッドに瞬間的に熱及び物理的な力を与える。
その結果、ボンディングパッドに熱ストレス又は物理的
なストレスが与えられるので、ボンディングパッドが損
傷する恐れがある。
リッドアレイ(ball grid array)パッケージ方式で
は、ビームリード(beam lead)を直接にボンディング
パッドに接触させる。その結果、ボンディングパッドに
ビームリードによる機械的なストレスが印加されるの
で、ボンディングパッドが損傷する恐れがある。又、ボ
ールグリッドアレイパッケージの厚みが薄くなるのに従
って、ボンディングパッドの上部面とリードの間の傾斜
角は15゜又はそれより小さい角に維持されなければな
らない。これに加え、パッケージの小型化に従ってボン
ディングパッドの大きさも減少しつつある。その結果、
ボンディングパッドだけを露出させる保護層の上部面に
比べてボンディングパッドの中心部が低いほど、ビーム
リード整合余裕度は減少する。
5,736,791号に“半導体装置及びそのためのボンディン
グパッド構造(Semiconductor device and bonding pad
structure therefor)”の名称で、半導体素子に使用
されるボンディングパッドを開示した。米国特許第5,73
6,791号によると、多層配線を使用する半導体素子のボ
ンディングパッド構造体が開示されている。このボンデ
ィングパッド構造体は第1配線層及び第1配線層上部に
形成された第2配線層を含む。第1及び第2配線層の間
には層間絶縁層が介在し、層間絶縁層を貫通する複数の
金属プラグは第1及び第2配線層を互いに電気的に連結
させる。ここで、第1配線層は複数のスリットを備える
ようにパターニングされたり、中心部がエッチングされ
たりする。従って、第1配線層の面積は第2配線層に比
べて非常に小さい。その結果、第2配線層の大部分は層
間絶縁層と直接に接触して、金線又はビームリードが接
触するボンディングパッドの厚みはただ第2配線層の厚
みに該当する。従って、金線又はビームリードをボンデ
ィングさせる工程の時、オープン不良等が発生しやす
い。
性があり、ビームリードの整合余裕度を改善させ得る半
導体素子のボンディングパッド構造体を提供することに
ある。本発明の他の目的は、信頼性があり、ビームリー
ドの整合余裕度を改善させ得る半導体素子のボンディン
グパッド構造体の製造方法を提供することにある。
めの本発明の半導体素子のボンディングパッド構造体の
一特徴によると、互いに重畳された第1乃至第3導電膜
パターンが順次に積層され、第2及び第3導電膜パター
ンは直接に接触する。又、第3導電膜パターンは第2導
電膜パターンの端を貫通する開口部(opening)を通じ
て第2導電膜パターンの下部に位置した第1導電膜パタ
ーンの端と電気的に連結される。ここで、第1導電膜パ
ターン及び第2導電膜パターンの間には絶縁膜が介在す
る。開口部はスリット型(slit-type)であったり、複
数のホールを含み得る。
構造体の他の特徴によると、互いに重畳された第1乃至
第3導電膜パターンが順次に積層され、第2及び第3導
電膜パターンは直接に接触する。又、第3導電膜パター
ンは第2導電膜パターンの周辺領域を貫通する開口部を
通じて第1導電膜パターンの端と電気的に連結される。
第1及び第2導電膜パターンの間には絶縁膜が介在し、
開口部は第2導電膜の端と隣接した絶縁膜を貫通する。
従って、第2導電膜パターンは第1導電膜パターンに比
べて小さな幅を有する。開口部はスリット型であるのが
望ましい。
構造体の製造方法の一特徴によると、第1導電膜パター
ンが形成された半導体全面に絶縁膜を形成し、絶縁膜上
に第1導電膜パターンと重畳された第2導電膜パターン
を形成する。第2導電膜パターンはその端を貫通する開
口部を含む。第2導電膜パターンの形成後得られた結果
物の全面にもう一つの絶縁膜を形成し、前記もう一つの
絶縁膜及び開口部によって露出された絶縁膜を連続的に
エッチングして、第2導電膜パターンの上部面及び第1
導電膜パターンの端を露出させるビアホールを形成す
る。続けて、ビアホールを覆う第3導電膜パターンを形
成する。
構造体の製造方法の他の特徴によると、第1導電膜パタ
ーンが形成された半導体基板の全面に絶縁膜を形成し、
絶縁膜上に第1導電膜パターンと重畳された第2導電膜
パターンを形成する。第2導電膜パターンは第1導電膜
パターンに比べて小さな幅を有する。第2導電膜パター
ンの形成後得られた結果物の全面にもう1つの絶縁膜を
形成する。前記もう1つの絶縁膜及び絶縁膜を連続的に
エッチングして第2導電膜パターンの全面及び第1導電
膜パターンの端を露出させるビアホールを形成する。続
けて、ビアホールを覆う第3導電膜パターンを形成す
る。
図面を参照して詳細に説明する。しかし、本発明はここ
で説明される実施例に限らないで、他の形態に具体化さ
れ得る。ここで紹介される実施例は、開示された内容が
完全になるように、そして、当業者に本発明の思想が十
分に伝達され得るようにするために提供されるものであ
る。図において、層及び領域の厚みは明確性のために誇
張されたものである。又、層が他の層又は基板“上”に
あると言う場合、これは他の層又は基板上に直接に形成
されたり、これらの間に第3層が介在したりする。明細
書において、同一の参照番号は同一の構成要素を示す。
グパッド構造体の平面図であり、図2は本発明の他の実
施例によるボンディングパッド構造体の平面図である。
図1及び図2を参照すると、半導体基板(図示しない)
の全面を覆う第1絶縁膜(図示しない)の所定領域上に
第1導電膜パターン5が積層される。第1導電膜パター
ン5はポリシリコン膜又はポリサイド膜で形成する。第
1導電膜パターン5の形成後得られた結果物は第2絶縁
膜(図示しない)によって覆われる。第2絶縁膜の所定
領域は第2導電膜パターン9又は9aによって覆われ
る。第2導電膜パターン9又は9aは第1導電膜パター
ン5と重畳される。図1の第2導電膜パターン9はその
端を貫通するスリット型の開口部11’を含み、図2の
第2導電膜パターン9aはその端を貫通する複数のホー
ル11a’を含む。開口部11’又は11’aは第2導
電膜パターン9又は9aのみならず第2絶縁膜を貫通し
て、第1導電膜パターン5の端を露出させる。
膜パターン9又は9aが形成されてできた結果物は第3
絶縁膜(図示しない)によって覆われる。第3絶縁膜は
第2導電膜パターン9又は9a及び開口部11’又は1
1’aを露出させるビアホール15を含む。ビアホール
15は第3導電膜パターン17によって覆われる。その
結果、第3導電膜パターン17はビアホール15及び開
口部11’又は11’aを通じて第2導電膜パターン9
又は9aの上部面及び第1導電膜パターン5の端と電気
的に接続される。第2導電膜パターン9又は9a及び第
3導電膜パターン17は各々第1金属膜パターン及び第
2金属膜パターンに該当する。
れてできた結果物は保護膜(passivation layer)(図
示しない)によって覆われる。保護膜は第3導電膜パタ
ーン17を露出させるパッド開口部21を含む。保護膜
は酸化膜及び窒化膜を順次に積層させて形成する。酸化
膜はプラズマ酸化膜又は高密度プラズマ酸化膜(HDPoxi
de layer)で形成したり、これらの組合わせで形成した
りする。又、窒化膜はプラズマ窒化膜で形成する。
II−II線部分において本発明の各実施例によるボンディ
ングパッド構造体の製造方法を説明するための断面図で
ある。図3を参照すると、シリコンウェーハのような半
導体基板1上に第1絶縁膜3を形成する。第1絶縁膜3
上に第1導電膜、例えば、ポリシリコン膜又はポリサイ
ド膜を形成した後、第1導電膜をパターニングして、第
1導電膜パターン5を形成する。第1導電膜パターン5
は半導体素子の局部配線又はゲート電極を同時に形成さ
れ得る。
の形成後得られた結果物の全面に第2絶縁膜7及び第2
導電膜を順次に形成する。第2導電膜を形成する前に、
半導体素子の所定領域に第2絶縁膜7及び第1絶縁膜3
を貫通する金属コンタクトホール(図示しない)を形成
することもできる。第2導電膜は多層金属配線を採択す
る半導体素子の場合、第1金属膜に該当する。第1金属
膜は一般にアルミ膜のような金属膜で形成し、チタン窒
化膜のような障壁金属膜を含むこともできる。又、第1
金属膜は銅膜のような高信頼性の金属膜で形成すること
もできる。第2導電膜をパターニングして第1導電膜パ
ターン5上部に第2導電膜パターン9又は9aを形成す
る。この時、第2導電膜パターン9又は9aの端を貫通
する開口部11又は11aが形成される。従って、開口
部11又は11aは第1導電膜パターン5の端上の第2
絶縁膜7を露出させる。ここで、開口部11は図1に示
されたようにスリット型で形成され、開口部11aは図
2に示されたように複数のホール形態で形成されること
もできる。又、開口部11は、示されてないが、第2導
電膜パターン9の端を貫通する複数のスリットを含むこ
ともできる。
9又は9aが形成されてできた結果物全面に第3絶縁膜
13、例えば、金属層間絶縁膜(inter-metal dielectr
ic layer)を形成する。続けて、第3絶縁膜13及び第
2絶縁膜7を連続的にパターニングして、第2導電膜パ
ターン9又は9aの全面を露出させるビアホール15を
形成する。この時、図4の開口部11又は11aによっ
て露出された第2絶縁膜7もエッチングされる。従っ
て、第1導電膜パターン5の端を露出させる開口部1
1’又は11’aが形成される。
後得られた結果物全面に開口部11’又は11’aを充
填する第3導電膜を形成する。第3導電膜は多層金属配
線を採択する半導体素子の場合、第2金属膜に該当す
る。第2金属膜は一般にアルミ膜で形成し、チタン膜の
ようなウェッティング膜(wetting layer)を含むこと
でできる。第3導電膜をパターニングしてビアホール1
5を覆う第3導電膜パターン17を形成する。これによ
って、第3導電膜パターン17は第2導電膜パターン9
又は9aと直接に接触し、第1導電膜パターン5の端と
電気的に接続される。又、第1導電膜パターン5及び第
2導電膜パターン9又は9aの間には第2絶縁膜7が介
在する。従って、第3導電膜パターン17の中心部の上
部面及び第3絶縁膜13の上部面の間の段差を最小化さ
せ得る。
得られた結果物全面に一般の方法によって保護膜19を
形成する。保護膜19は半導体素子を保護するための物
質として、外部から湿気が浸透するのを防止する役割を
する。又、保護膜19は半導体素子内の第3導電膜パタ
ーン、即ち、第2金属配線をスクラッチ等から保護する
役割をする。保護膜19は500℃以下の低温で形成で
きる絶縁膜で形成する。例えば、保護膜19はプラズマ
酸化膜及びプラズマ窒化膜を順次に積層させて形成でき
る。他の方法として、プラズマ酸化膜の代わりにギャッ
プ領域(gap region)を充填する特性が優れた高密度プラ
ズマ酸化膜を形成することもできる。又、プラズマ酸化
膜及びプラズマ窒化膜の間に高密度プラズマ酸化膜を介
在させることもできる。
3導電膜パターン17を露出させるパッド開口部21を
形成する。これによって、図6に示されたようにパッド
開口部21によって露出された第3導電膜パターン17
の上部面及び保護膜19の上部面の間の段差H1を最小
化させ得る。段差H1が小さいと、後続のアセンブリ工
程余裕度が増加する。特に、図6に示されたように、第
3導電膜パターン17の中心部にビームリード23を接
触させる技術を使用するボールグリッドアレイパッケー
ジを実施する場合、ビームリード23の傾斜角 1を減
少させ得る。その結果、ビームリード23の整合余裕度
が増加して、信頼性がある薄いボールグリッドアレイ
(reliable thin BGA)パッケージを具現できる。
ンディングパッド構造体の平面図である。図7を参照す
ると、半導体基板(図示しない)の全面を覆う第1絶縁
膜(図示しない)の所定領域上に第1導電膜パターン5
5が積層される。第1導電膜パターン55を含む半導体
基板の全面は第2絶縁膜(図示しない)によって覆われ
る。第2絶縁膜の所定領域は第1導電膜パターン55の
中心部と重畳される第2導電膜パターン59によって覆
われる。第2導電膜パターン59は第1導電膜パターン
55に比べて狭い幅を有する。従って、第1導電膜パタ
ーン55の端は第2導電膜パターン59と重畳されな
い。第1導電膜パターン55は、図1及び図2で説明し
た第1導電膜パターン5と同一な物質膜で形成される。
これと同様に、第2導電膜パターン59も、図1及び図
2で説明した第2導電膜パターン9又は9aと同一な物
質膜で形成される。
結果物全面は第3絶縁膜(図示しない)、即ち、金属層
間絶縁膜によって覆われる。第2導電膜パターン59の
全面及び第1導電膜パターン55の端は第3絶縁膜及び
第2絶縁膜を貫通するビアホール63によって露出され
る。その結果、ビアホール63は第2導電膜パターン5
9に比べて大きく、第1導電膜パターン55に比べて小
さい。ビアホール63は第3導電膜パターン65によっ
て覆われる。従って、第3導電膜パターン65は第2導
電膜パターン59の全面と直接に接触し、第1導電膜パ
ターン55の端と電気的に接続される。
説明した第3導電膜パターン17と同一な物質膜で形成
される。第3導電膜パターン65を含む半導体基板全面
は保護膜(図示しない)によって覆われる。第3導電膜
パターン65は保護膜の所定領域を貫通するパッド開口
部69によって露出される。保護膜は図1及び図2で説
明した保護膜と同一な物質膜で形成される。
よって本実施例のボンディングパッド構造体の製造方法
を説明するための断面図である。図8を参照すると、シ
リコンウェーハのような半導体基板51上に第1絶縁膜
53を形成する。第1絶縁膜53の所定領域上に図3の
第1導電膜パターン5を形成する方法と同一な方法を使
用して第1導電膜パターン55を形成する。
5の形成後得られた結果物全面に第2絶縁膜57及び第
2導電膜を順次に形成する。図9には示されないが、第
2導電膜を形成する前に、半導体素子の所定領域に第2
絶縁膜57及び第1絶縁膜53を貫通する金属コンタク
トホール(図示しない)を形成することもできる。第2
導電膜は多層金属配線を採択する半導体素子の場合、第
1金属膜に該当する。第1金属膜は一般にアルミ膜のよ
うな金属膜で形成し、チタン窒化膜のような障壁金属膜
を含むこともできる。又、第1金属膜は銅膜のような高
信頼性の金属膜で形成することもできる。
膜パターン55上部に第2導電膜パターン59を形成す
る。この時、第2導電膜パターン59の幅は第1導電膜
パターン55の幅に比べて狭い。従って、図9に示され
たように、第1導電膜パターン55の端は第2導電膜パ
ターン59と重畳されない。第2導電膜パターン59の
形成後得られた結果物全面に第3絶縁膜61、即ち、金
属層間絶縁膜を形成する。
第2絶縁膜57を連続的にパターニングして、第2導電
膜パターン59の全面を露出させるビアホール63を形
成する。この時、ビアホールの幅は第2導電膜パターン
59の幅に比べて広く、第1導電膜パターン55の幅に
比べて狭い。従って、ビアホール63は第1導電膜パタ
ーン55の端を露出させる開口部63aを形成する。開
口部63aは第2導電膜パターン59を囲むスリット形
態に形成される。
成後得られた結果物全面に開口部63aを充填する第3
導電膜を形成する。第3導電膜をパターニングしてビア
ホール63を覆う第3導電膜パターン65を形成する。
第3導電膜パターン65を図6の第3導電膜パターン1
7を形成する方法と同一な方法によって形成する。その
結果、第3導電膜パターン65は第2導電膜パターン5
9の上部面と直接に接触し、開口部63aを通じて第1
導電膜パターン55の端と電気的に接続される。
得られた結果物全面に保護膜67を形成し、保護膜67
をパターニングして、第3導電膜パターン65を露出さ
せるパッド開口部69を形成する。これによって、図1
1に示されたように、パッド開口部69によって露出さ
れた第3導電膜パターン65の上部面及び保護膜67の
上部面の間の段差H2を、図2乃至図6で説明した実施
例と同様に最小化させ得る。段差H2が小さいと、図6
に示されたように、後続の薄いボールグリッドアレイパ
ッケージ工程に使用されるビームリード23の傾斜角
2を最小化させ得る。その結果、ビームリード23の整
合余裕度が増加して、信頼性がある薄いボールグリッド
アレイパッケージを具現できる。
リッドアレイのような高難度のアセンブリ工程に対する
余裕度を増加させて、信頼性がある薄いボールグリッド
アレイパッケージを具現できる。これに加えて、第3導
電膜パターンは第2導電膜パターンの上部面と直接に接
触し、第2導電膜パターン及び第1導電膜パターンの間
には絶縁膜が介在する。従って、金線及びビームリード
を第3導電膜パターンにボンディングさせる時、第3導
電膜パターンに印加されるストレスを最小化させ得る。
ングパッド構造体の平面図である。
ィングパッド構造体の平面図である。
ンディングパッド構造体の製造方法を説明するための断
面図である。
ンディングパッド構造体の製造方法を説明するための断
面図である。
ンディングパッド構造体の製造方法を説明するための断
面図である。
ンディングパッド構造体の製造方法を説明するための断
面図である。
ィングパッド構造体の平面図である。
ッド構造体の製造方法を説明するための断面図である。
ッド構造体の製造方法を説明するための断面図である。
パッド構造体の製造方法を説明するための断面図であ
る。
パッド構造体の製造方法を説明するための断面図であ
る。
Claims (22)
- 【請求項1】 半導体基板上に形成された第1絶縁膜
と、 前記第1絶縁膜の所定領域を覆う第1導電膜パターン
と、 前記第1導電膜パターン及び前記第1絶縁膜を覆う第2
絶縁膜と、 前記第2絶縁膜の所定領域上に形成され、前記第1導電
膜パターンと重畳された第2導電膜パターンと、 前記第2導電膜パターンの端と隣接し、前記第1導電膜
パターンの端を露出させる開口部と、 前記第2導電膜パターンの形成後得られた結果物を覆
い、前記第2導電膜パターン及び前記開口部を露出させ
るビアホールを有する第3絶縁膜と、 前記ビアホールを覆う第3導電膜パターンとを備え、 前記第3導電膜パターンは、前記第2導電膜パターンの
全面に直接に接触し、前記開口部を通じて前記第1導電
膜パターンと電気的に接続されることを特徴とする半導
体素子のボンディングパッド構造体。 - 【請求項2】 前記第1導電膜パターンはポリシリコン
パターンであることを特徴とする請求項1に記載の半導
体素子のボンディングパッド構造体。 - 【請求項3】 前記第2導電膜パターンは第1金属パタ
ーンであることを特徴とする請求項1に記載の半導体素
子のボンディングパッド構造体。 - 【請求項4】 前記開口部は前記第2導電膜パターンの
端を貫通することを特徴とする請求項1に記載の半導体
素子のボンディングパッド構造体。 - 【請求項5】 前記開口部はスリット型であることを特
徴とする請求項4に記載の半導体素子のボンディングパ
ッド構造体。 - 【請求項6】 前記開口部は複数のホールを有すること
を特徴とする請求項4に記載の半導体素子のボンディン
グパッド構造体。 - 【請求項7】 前記開口部は、前記第2導電膜パターン
の周辺領域に形成され、前記第2導電膜パターンの端と
接するスリット型であることを特徴とする請求項1に記
載の半導体素子のボンディングパッド構造体。 - 【請求項8】 前記第3導電膜パターンは第2金属パタ
ーンであることを特徴とする請求項1に記載の半導体素
子のボンディングパッド構造体。 - 【請求項9】 前記第3導電膜パターンの形成後得られ
た結果物を覆い、前記第3導電膜パターンを露出させる
パッド開口部を有する保護膜をさらに備えることを特徴
とする請求項1に記載の半導体素子のボンディングパッ
ド構造体。 - 【請求項10】 半導体基板上に第1絶縁膜を形成する
段階と、 前記第1絶縁膜の所定領域上に第1導電膜パターンを形
成する段階と、 前記第1導電膜パターン及び前記第1絶縁膜を覆う第2
絶縁膜を形成する段階と、 前記第1導電膜パターンと重畳され、端を貫通する開口
部を有する第2導電膜パターンを前記第2絶縁膜の所定
領域上に形成する段階と、 前記第2導電膜パターンを含む半導体基板全面に第3絶
縁膜を形成する段階と、 前記第3絶縁膜及び前記開口部によって露出された第2
絶縁膜を連続的にパターニングして、前記第2導電膜パ
ターン及び前記第1導電膜パターンの端を露出させるビ
アホールを形成する段階と、 前記ビアホールを覆う第3導電膜パターンを形成する段
階とを含む半導体素子のボンディングパッド構造体の製
造方法。 - 【請求項11】 前記第1導電膜パターンはポリシリコ
ン膜から形成されることを特徴とする請求項10に記載
の半導体素子のボンディングパッド構造体の製造方法。 - 【請求項12】 前記開口部は一定幅を有するスリット
型に形成されることを特徴とする請求項10に記載の半
導体素子のボンディングパッド構造体の製造方法。 - 【請求項13】 前記開口部は複数のホール形態に形成
されることを特徴とする請求項10に記載の半導体素子
のボンディングパッド構造体の製造方法。 - 【請求項14】 前記第2導電膜パターンは第1金属膜
から形成されることを特徴とする請求項10に記載の半
導体素子のボンディングパッド構造体の製造方法。 - 【請求項15】 前記第3導電膜パターンは第2金属膜
から形成されることを特徴とする請求項10に記載の半
導体素子のボンディングパッド構造体の製造方法。 - 【請求項16】 前記第3導電膜パターンの形成後得ら
れた結果物上に、前記第3導電膜パターンを露出させる
パッド開口部を有する保護膜を形成する段階をさらに含
むことを特徴とする請求項10に記載の半導体素子のボ
ンディングパッド構造体の製造方法。 - 【請求項17】 半導体基板上に第1絶縁膜を形成する
段階と、 前記第1絶縁膜の所定領域上に第1導電膜パターンを形
成する段階と、 前記第1導電膜パターン及び前記第1絶縁膜を覆う第2
絶縁膜を形成する段階と、 前記第1導電膜パターンと重畳され、前記第1導電膜パ
ターンに比べて狭い第2導電膜パターンを前記第2絶縁
膜の所定領域上に形成する段階と、 前記第2導電膜パターンを含む半導体基板全面に第3絶
縁膜を形成する段階と、 前記第3絶縁膜及び前記第2絶縁膜を連続的にパターニ
ングして、前記第2導電膜パターンの全面ならびに前記
第1導電膜パターンの端を露出させるビアホールを形成
する段階と、 前記ビアホールを覆う第3導電膜パターンを形成する段
階とを含むことを特徴とする半導体素子のボンディング
パッド構造体の製造方法。 - 【請求項18】 前記第1導電膜パターンはポリシリコ
ン膜から形成されることを特徴とする請求項17に記載
の半導体素子のボンディングパッド構造体の製造方法。 - 【請求項19】 前記第2導電膜パターンは第1金属膜
から形成されることを特徴とする請求項17に記載の半
導体素子のボンディングパッド構造体の製造方法。 - 【請求項20】 前記ビアホールは、前記第2導電膜パ
ターンに比べて広く、前記第1導電膜パターンに比べて
狭いことを特徴とする請求項17に記載の半導体素子の
ボンディングパッド構造体の製造方法。 - 【請求項21】 前記第3導電膜パターンは第2金属膜
から形成されることを特徴とする請求項17に記載の半
導体素子のボンディングパッド構造体の製造方法。 - 【請求項22】 前記第3導電膜パターンを露出させる
パッド開口部を有する保護膜を前記第3導電膜パターン
の形成後得られた結果物上に形成する段階を含むことを
特徴とする請求項17に記載の半導体素子のボンディン
グパッド構造体の製造方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR2000P34902 | 2000-06-23 | ||
KR1020000034902A KR100343284B1 (ko) | 2000-06-23 | 2000-06-23 | 반도체소자의 본딩패드 구조체 및 그 제조방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002026064A true JP2002026064A (ja) | 2002-01-25 |
JP4350321B2 JP4350321B2 (ja) | 2009-10-21 |
Family
ID=19673546
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001116775A Expired - Fee Related JP4350321B2 (ja) | 2000-06-23 | 2001-04-16 | 半導体素子のボンディングパッド構造体及びその製造方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US6459154B2 (ja) |
JP (1) | JP4350321B2 (ja) |
KR (1) | KR100343284B1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7514790B2 (en) | 2005-06-02 | 2009-04-07 | Seiko Epson Corporation | Semiconductor device and method of manufacturing a semiconductor device |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002016175A (ja) * | 2000-06-29 | 2002-01-18 | Hitachi Cable Ltd | スティフナ付きtabテープ及びそれを用いた半導体装置 |
US6882761B2 (en) * | 2001-01-22 | 2005-04-19 | The Furukawa Electric Co., Ltd. | Silicon platform for optical modules |
US6759275B1 (en) * | 2001-09-04 | 2004-07-06 | Megic Corporation | Method for making high-performance RF integrated circuits |
KR100675275B1 (ko) * | 2004-12-16 | 2007-01-26 | 삼성전자주식회사 | 반도체 장치 및 이 장치의 패드 배치방법 |
JP2009176833A (ja) * | 2008-01-22 | 2009-08-06 | Panasonic Corp | 半導体装置とその製造方法 |
KR101585218B1 (ko) * | 2010-02-04 | 2016-01-13 | 삼성전자주식회사 | 입출력 패드 영역과 중첩된 공정 모니터링 패턴을 포함하는 반도체 소자, 반도체 모듈, 전자 회로 기판 및 전자 시스템 및 반도체 소자를 제조하는 방법 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4827376A (en) * | 1987-10-05 | 1989-05-02 | Olin Corporation | Heat dissipating interconnect tape for use in tape automated bonding |
US5262352A (en) * | 1992-08-31 | 1993-11-16 | Motorola, Inc. | Method for forming an interconnection structure for conductive layers |
JPH07135211A (ja) * | 1993-11-10 | 1995-05-23 | Nec Corp | 半導体装置およびその製造方法 |
JPH08213422A (ja) * | 1995-02-07 | 1996-08-20 | Mitsubishi Electric Corp | 半導体装置およびそのボンディングパッド構造 |
KR200197170Y1 (ko) * | 1995-05-02 | 2000-10-02 | 김영환 | 반도체 칩 |
US5965903A (en) * | 1995-10-30 | 1999-10-12 | Lucent Technologies Inc. | Device and method of manufacture for an integrated circuit having a BIST circuit and bond pads incorporated therein |
US5798568A (en) * | 1996-08-26 | 1998-08-25 | Motorola, Inc. | Semiconductor component with multi-level interconnect system and method of manufacture |
JPH10135270A (ja) * | 1996-10-31 | 1998-05-22 | Casio Comput Co Ltd | 半導体装置及びその製造方法 |
JP3378811B2 (ja) * | 1998-10-29 | 2003-02-17 | 三洋電機株式会社 | 半導体集積回路装置 |
JP2000183104A (ja) * | 1998-12-15 | 2000-06-30 | Texas Instr Inc <Ti> | 集積回路上でボンディングするためのシステム及び方法 |
-
2000
- 2000-06-23 KR KR1020000034902A patent/KR100343284B1/ko not_active IP Right Cessation
- 2000-12-22 US US09/742,062 patent/US6459154B2/en not_active Expired - Lifetime
-
2001
- 2001-04-16 JP JP2001116775A patent/JP4350321B2/ja not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7514790B2 (en) | 2005-06-02 | 2009-04-07 | Seiko Epson Corporation | Semiconductor device and method of manufacturing a semiconductor device |
Also Published As
Publication number | Publication date |
---|---|
US20010054768A1 (en) | 2001-12-27 |
KR100343284B1 (ko) | 2002-07-15 |
KR20020001018A (ko) | 2002-01-09 |
JP4350321B2 (ja) | 2009-10-21 |
US6459154B2 (en) | 2002-10-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7413931B2 (en) | Semiconductor device manufacturing method | |
KR100881199B1 (ko) | 관통전극을 구비하는 반도체 장치 및 이를 제조하는 방법 | |
JP4463178B2 (ja) | 半導体装置及びその製造方法 | |
JP4775007B2 (ja) | 半導体装置及びその製造方法 | |
JP2916326B2 (ja) | 半導体装置のパッド構造 | |
KR100393140B1 (ko) | 반도체 장치 | |
JPH03131044A (ja) | 半導体装置およびその製造方法 | |
JP4004323B2 (ja) | フリップチップ型半導体素子及びその製造方法 | |
US5291374A (en) | Semiconductor device having an opening and method of manufacturing the same | |
KR100437460B1 (ko) | 본딩패드들을 갖는 반도체소자 및 그 제조방법 | |
TW536780B (en) | Semiconductor device bonding pad resist to stress and method of fabricating the same | |
US7226814B2 (en) | Semiconductor package device and method for fabricating the same | |
US9196580B2 (en) | Semiconductor device and semiconductor package containing the same | |
JP2002231753A (ja) | 半導体素子のボンディングパッド及びその製造方法 | |
JP4350321B2 (ja) | 半導体素子のボンディングパッド構造体及びその製造方法 | |
JP4675146B2 (ja) | 半導体装置 | |
JP4065876B2 (ja) | パッド下の集積半導体構造 | |
KR20060097442A (ko) | 그루브들을 갖는 본딩패드 및 그 제조방법 | |
KR101059625B1 (ko) | 웨이퍼 레벨 칩 스케일 패키지 및 그 제조방법 | |
JP4422380B2 (ja) | 半導体装置の製造方法 | |
JP3729680B2 (ja) | 半導体装置の製造方法および半導体装置 | |
US11469184B2 (en) | Semiconductor device and manufacturing method of the same | |
JPH06151616A (ja) | 半導体集積回路装置及びその製造方法 | |
JP5136449B2 (ja) | 半導体装置の製造方法 | |
KR20050117715A (ko) | 반도체 패키지 및 그 제조방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060509 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090130 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090209 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090430 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090706 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090722 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120731 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4350321 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120731 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130731 Year of fee payment: 4 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |