JP2001144288A - 炭化珪素半導体装置 - Google Patents
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Abstract
る。 【解決手段】 表面チャネル層5に形成されたチャネル
領域を流れる電流の方向が[11−20]に設定される
ようにする。このように、チャネル領域を流れる電流の
方向をチャネル移動度が最大となる[11−20]方向
に設定することにより、チャネル抵抗を低減することが
でき、MOSにおいてさらなるオン抵抗の低減を図るこ
とができる。
Description
Tや反転型MOSFET等における炭化珪素半導体装置
に関し、特に、大電力用の縦型パワーMOSFETに関
するものである。
SFETとして、特開平10−308510号公報に示
されるものがある。
5に示し、この図に基づいてプレーナ型のMOSFET
の構造について説明する。
表面1aとし、主表面1aの反対面である下面を裏面1
bとしている。このn+ 型基板1の主表面1a上には、
基板1よりも低いドーパント濃度を有する炭化珪素から
なるn- 型エピタキシャル層(以下、n- 型エピ層とい
う)2が積層されている。
n- 型エピ層2の上面が(0001)Si面もしくは
(11−20)a面としている。これは、(0001)
Si面とすることにより低い表面状態密度が得られ、
(11−20)a面とすることにより低い表面状態密度
でかつ完全に螺旋転移の無い結晶が得られるからであ
る。
には、所定深さを有するp型ベース領域3が形成されて
いる。このp型ベース領域3はBをドーパントとして形
成されており、略1×1017cm-3以上の濃度となって
いる。また、p型ベース領域3の表層部の所定領域に
は、該ベース領域3よりも浅いn+ 型ソース領域4が形
成されている。
層2とを繋ぐように、p型ベース領域3の表面部にはn
- 型SiC層5が延設されている。このn- 型SiC層
5は、エピタキシャル成長にて形成されたものであり、
エピタキシャル膜の結晶が4H、6H、3Cのものを用
いている。尚、このn- 型SiC層5はデバイスの動作
時にチャネル形成層として機能する。以下、n- 型Si
C層5を表面チャネル層という。
トに用いて形成されており、そのドーパント濃度は、例
えば1×1015cm-3〜1×1017cm-3程度の低濃度
で、かつ、n- 型エピ層2及びp型ベース領域3のドー
パント濃度以下となっている。これにより、低オン抵抗
化が図られている。
n- 型エピ層2がいわゆるJ−FET部6を構成してい
る。
ス領域4の上面には熱酸化にてゲート酸化膜7が形成さ
れている。さらに、ゲート酸化膜7の上にはポリシリコ
ンゲート電極8が形成されている。ポリシリコンゲート
電極8は絶縁膜9にて覆われている。絶縁膜9としてL
TO(Low Temperature Oxide)
膜が用いられている。この絶縁膜9の上にはソース電極
10が形成され、ソース電極10はn+ 型ソース領域4
およびp型ベース領域3と接している。また、n+ 型基
板1の裏面1bには、ドレイン電極層11が形成されて
いる。
ETは、チャネル形成層の導電型を反転させることなく
チャネルを誘起する蓄積モードで動作するため、導電型
を反転させる反転モードのMOSFETに比べチャネル
移動度を大きくすることができ、オン抵抗を低減させる
ことができる。
FETのさらなるオン抵抗の低減が望まれている。
素半導体装置のさらなるオン抵抗の低減を図ることを目
的とする。
ETのさらなるオン抵抗低減を図るべく、様々な実験を
行ったところ、オン抵抗に影響を及ぼすチャネル移動度
が面方位依存性を有していることを見出した。この面方
位依存性について説明する。
ラテラル型MOSFETを複数形成し、チャネル移動度
の面方向依存性を調べた。ここで形成したラテラル型M
OSFETは、ソース101、ドレイン102が所定方
向に配列されていると共に、このソース101、ドレイ
ン102の間の上にゲート電極103が形成され、ソー
ス101、ドレイン102の間にチャネル領域を形成す
るものである。そして、このようなラテラル型MOSF
ETを複数個形成し、各MOSFETのソース101、
ドレイン102の配列方向と<11−20>方向とが成
す角度をθとすると、各MOSFETの角度θが異なっ
た値となるようにして、各MOSFETのチャネル移動
度を調べた。
ような面方向依存性を示した。すなわち、電流方向が
[11−20]に略平行であるとチャネル移動度が高く
なるのである。このため、電流方向を[11−20]に
略平行にすれば、低オン抵抗が得られるといえる。
由から基板表面と結晶面がずれたオフ基板が用いられる
が、チャネル移動度はオフ基板のオフ方向に対しても方
向依存性を有している。
テラル型MOSFETを複数形成し、オフ基板のオフ方
向に対して各MOSFETのチャネル領域に流れる電流
の方向を角度変化させ、チャネル移動度の方向依存性を
評価した。その結果を図9に示す。
方向に平行に近づくとチャネル移動度が低くなり、オフ
基板に垂直になるとチャネル移動度が高くなることが判
る。これは、図10に示すオフ基板の模式図からも判る
ように、オフ基板110の表面及びその表面に形成され
たエピタキシャル層111の表面にステップが存在して
いるため、このステップを横切るようにすると電流が流
れにくくなるのである。
ト電極(8)の下に形成されるチャネル領域を流れる電
流の方向が[11−20]に設定されていることを特徴
としている。また、請求項2に記載の発明では、表面チ
ャネル層(5)に形成されるチャネル領域を流れる電流
の方向が[11−20]に設定されていることを特徴と
している。
方向をチャネル移動度が最大となる[11−20]方向
に設定することにより、チャネル抵抗を低減することが
でき、MOSにおいてさらなるオン抵抗の低減を図るこ
とができる。
ラテラル型のMOSFETにおいて、チャネル領域を流
れる電流の方向が[11−20]に設定されていること
を特徴としている。
おいても、チャネル移動度が最大となる[11−20]
方向に設定することにより、請求項1又は2に記載の発
明と同様の効果を得ることができる。
領域とソース領域は、共に、平面形状が多角形を成して
おり、該多角形のうちの少なくとも一辺は[1−10
0]に設定されていることを特徴としている。
多角形で構成し、その多角形の少なくとも一辺を[1−
100]に設定することにより、請求項1又は2の効果
を得つつ、ベース領域やソース領域の平面形状設計を容
易に行えるようにすることができる。
は、各内角が略等しい六角形とすることが可能である。
この場合、チャネル領域を流れる電流方向のすべてが
[11−20]方向に設定可能であるため、チャネル抵
抗を低減することができ、MOSFETのさらなるオン
抵抗の低減を図ることができる。
基板は主表面の法線の方向が<0001>方向に対して
所定角度を有するオフ基板であり、チャネル領域を流れ
る電流の方向が、主表面の法線の方向と<0001>法
線を含む平面内にあり、かつ、主表面の法線と垂直を成
すオフ方向に対して垂直に設定されるようにオフ方向が
設定されていることを特徴としている。
方向がオフ方向に対して垂直に設定されることにより、
オフ基板の凹凸による影響を受けず、チャネル移動度を
高くすることができる。これにより、MOSFETのさ
らなるオン抵抗低減を図ることができる。
領域とソース領域は、共に、平面形状がストライプ形状
を成しており、該ストライプ形状の長辺はオフ方向に対
して平行に設定されていることを特徴としている。
方向に平行になるようにする、すなわちチャネル領域が
オフ方向に垂直になるようにすることで、請求項7に記
載の発明と同様の効果を得つつ、平面形状設計を容易に
行えるようにすることができる。
する実施形態に記載の具体的手段との対応関係を示すも
のである。
形態を適用した蓄積型のnチャネルタイプのプレーナ型
MOSFET(縦型パワーMOSFET)の平面図と断
面図をそれぞれ図1(a)、(b)に示す。なお、図1
(a)の紙面上方に、縦型パワーMOSFETの構造に
対応する方向性を示しておく。
ETの構造について説明する。本実施形態における縦型
パワーMOSFETは図5に示した従来のものとほぼ同
様の構成であるため、図5と同等の構成については同じ
符号を付し、異なる部分についてのみ説明する。
Tでは、p型ベース領域3とn+型ソース領域4の平面
形状を図1(a)に示すような内角が等しい六角形とし
て、この六角形がピッチ幅aで規則正しく複数配置され
た構造となっている。この六角形を構成するp型ベース
領域3の各辺S1、S2、S3、S4、S5、S6、及
び、n+型ソース領域4の各辺R1、R2、R3、R
4、R5、R6はすべて[1−100]方向に略平行に
設定されている。
ネル層へ流れる電流の方向51、52、53、54、5
5、56が[11−20]に平行に設定される。
れており、主表面1のオフ方向は<0−110>に設定
されている。このため、このn+型基板1の主表面1a
の上にエピタキシャル成長させたn-型エピ層2も主表
面1aの形状を引き継ぎ、n-型エピ層2の表面が同じ
オフ方向となっている。
ネル層5へ流れる電流方向51、54は、n-型エピ層
2のオフ方向に垂直に設定される。
Tは、電流方向が[11−20](すなわち<2−1−
10>、<11−20>、<−12−10>、<−21
10>、<−1−120>、<1−210>)に対して
平行となるようにしているため、上述したように、チャ
ネル移動度を高くすることができ、オン抵抗の低減を図
ることができる。
して垂直になるようにしているため、上述したように、
ステップによる影響を受けないようにでき、チャネル移
動度を高くすることができる。このため、オン抵抗をさ
らに低減することができる。
域4の平面形状を六角形としているため、これらの平面
形状設計を容易に行えるようにすることができる。
型の縦型パワーMOSFETに本発明の一実施形態を適
用した場合について説明したが、本実施形態では反転型
の縦型パワーMOSFETに本発明の一実施形態を適用
する場合について説明する。
形態における反転型の縦型パワーMOSFETの平面図
及び断面図を示す。なお、反転型MOSFETは蓄積型
MOSFETとほぼ同様であるため、同等の構成につい
ては図1と同じ符号を付し、異なる部分についてのみ説
明する。
ち、n+型ソース領域4とn-型エピ層2に挟まれた部分
の表面にゲート酸化膜7が形成され、ゲート酸化膜7の
下部に位置するp型ベース領域3の表面部にチャネル領
域が形成されるようになっている。つまり、図1に示す
反転型の縦型パワーMOSFETに対して表面チャネル
層5を無くしたものである。
3とn+型ソース領域4の平面形状を図2(a)に示す
ような内角が等しい六角形として、この六角形がピッチ
幅aで規則正しく複数配置された構造としている。この
六角形を構成するp型ベース領域3の各辺S1、S2、
S3、S4、S5、S6、及び、n+型ソース領域4の
各辺R1、R2、R3、R4、R5、R6はすべて[1
−100]方向に略平行に設定されている。
ス領域3のチャネル領域へ流れる電流の方向51、5
2、53、54、55、56が[11−20]に平行に
設定されるため、上記第1実施形態と同様にチャネル移
動度を高くすることができ、オン抵抗の低減を図ること
ができる。
同様のオフ方向を有するオフ基板が用いられており、n
-型エピ層2の表面のオフ方向が<0−110>となっ
ている。
ネル層5へ流れる電流方向51、54は、n-型エピ層
2のオフ方向に垂直に設定され、上記第1実施形態と同
様に、チャネル移動度を高くすることができ、オン抵抗
をさらに低減することができる。
ETにおいても第1実施形態と同様に、電流方向を[1
1−20]に平行に設定したり、オフ方向に垂直に設定
することによってオン抵抗の低減を図ることができる。
おけるnチャネルタイプの縦型パワーMOSFETの平
面図及び断面図をそれぞれ図3(a)、(b)に示す。
本実施形態は、図1(b)に示す断面構造を有する縦型
パワーMOSFETのレイアウトを変更したものであ
り、縦型パワーMOSFETの基本構成は第1実施形態
と同様であるため、異なる部分についてのみ説明する。
+型ソース領域4が一方向(図3(b)の紙面垂直方
向)に延設されたストライプ形状となるようにし、スト
ライプ形状がピッチ幅aで規則正しく配置された構造と
なっている。
と同様にオフ方向が<0−110>に設定されているオ
フ基板を用いている。このため、このn+型基板1上に
エピタキシャル成長させたn-型エピ層2もn+型基板1
の主表面1aの形状を引き継ぎ、n-型エピ層2の表面
が同じオフ方向となっている。
ース領域3の各辺S1、S2、及びn+型ソース領域4
の各辺R1、R2が<0−110>に平行になるように
設定されている。
ネル層5へ流れる電流の方向61、62が<2−1−1
0>に平行に設定されていると共に、オフ方向に垂直に
設定されている。
方向61、62をチャネル移動度が最大である[11−
20]方向に設定しているため、チャネル抵抗を低減す
ることができ、オン抵抗を低減することができる。ま
た、チャネル領域を流れる電流の方向61、62をオフ
方向に対して垂直になるようにしているため、さらにチ
ャネル移動度を高くすることができ、さらにオン抵抗を
低減することができる。
ーMOSFETについて説明したが、反転型の縦型パワ
ーMOSFETについてもp型ベース領域3及びn+型
ソース領域4をストライプ形状で構成すると共に、スト
ライプ形状の各辺が<0−110>に平行になるように
することで、本実施形態と同様の効果を得ることができ
る。
域4をストライプ形状で構成しているため、これらの平
面形状設計を容易に行えるようにすることができる。
おけるnチャネルタイプのラテラル型パワーMOSFE
T(横型パワーMOSFET)の平面図及び断面図をそ
れぞれ図4(a)、(b)に示す。なお、図4(b)は
図4(a)のA−A矢視断面に相当しているが、断面構
成を分かり易くするために図4(a)とは縮尺を変えて
ある。
Tは、主表面31a及び主表面31bの反対面である裏
面31bを有する炭化珪素からなるn+型基板31を用
いて形成されている。このn+型基板31としては、オ
フ方向が<0−110>に設定されているオフ基板を用
いている。このn+型基板31の上にn-型エピ層32を
成長させている。このn-型エピ層32は、n+型基板3
1の主表面31aの形状を引き継ぎ、n-型エピ層2の
表面が同じオフ方向となっている。
ウェル領域33が形成されている。このp型ウェル領域
33の表層部には、n+型ソース領域34及びn+型ドレ
イン領域35が離間して形成されている。これらn+型
ソース領域34及びn+型ドレイン領域35は[11−
20]方向に略平行に配列されている。
ドレイン領域35を繋ぐように低濃度のn-型層からな
る表面チャネル層36が形成されている。このため、n
+型ソース領域34から表面チャネル層36を介してn+
型ドレイン領域35に流れる電流の方向が<2−1−1
0>に平行を成すように構成されている。
ト酸化膜37を介してポリシリコンゲート電極38が形
成されている。このポリシリコンゲート電極38を含む
n-型エピ層32の上は絶縁膜39で覆われている。そ
して、絶縁膜39に形成されたコンタクトホールを介し
てn+型ソース領域34とn+型ドレイン領域35のそれ
ぞれにソース電極40、ドレイン電極41が電気的に接
続された状態となっている。
+型層42が形成されており、p+型層42に電気的に接
続された基板電極43を介して、p型ウェル領域33が
n+型基板31と同電位に固定されるようになってい
る。
ETは、表面チャネル層36を流れる電流の方向をチャ
ネル移動度が最大となる[11−20]方向に設定して
いるため、チャネル移動度を高くすることができ、オン
抵抗を低減することができる。
ャネル層36を介してn+型ドレイン領域35に流れる
電流の方向が<2−1−10>に平行を成すようにして
いるため、チャネル領域を流れる電流の方向56をオフ
方向に垂直に設定することができる。これにより、さら
にチャネル移動度を高くすることができ、さらにオン抵
抗を低減することができる。
SFETについて説明したが、反転型の横型パワーMO
SFETについてもn+型ソース領域とn+型ドレイン領
域とが[11−20]方向に略平行に配列されるように
すれば、本実施形態と同様の効果を得ることができる。
においては、p型ベース領域3やn+型ソース領域4を
六角形で構成したが、他の多角形としてもよい。ただ
し、六角形とした場合には、チャネル領域を流れる電流
の方向のすべてが[11−20]方向に設定されるため
他の多角形よりもチャネル抵抗を低減することが可能で
ある。
ば所望の数字の上にバー「−」を付すべきであるが、表
現手段の制限より本明細書では所望の数字の前にバーを
付すものとする。
SFETの概略を示す図である。
SFETの概略を示す図である。
SFETの概略を示す図である。
SFETの概略を示す図である。
成を示す図である。
Tを説明するための図である。
度の面方位依存性を調べた結果を示す図である。
Tを説明するための図である。
度のオフ方向に対しての方向依存性を示す図である。
説明するための図である。
域、4…n+型ソース領域、5…表面チャネル層、7…
ゲート酸化膜、8…ゲート電極、9…絶縁膜、10…ソ
ース電極、11…ドレイン電極。
Claims (9)
- 【請求項1】 主表面(1a)及び該主表面の反対面で
ある裏面(1b)を有し、炭化珪素よりなる第1導電型
の半導体基板(1)と、 前記半導体基板の主表面上に形成され、前記半導体基板
よりも高抵抗な炭化珪素よりなる第1導電型の半導体層
(2)と、 前記半導体層の表層部の所定領域に形成され、所定深さ
を有する第2導電型のベース領域(3)と、 前記ベース領域の表層部の所定領域に形成され、該ベー
ス領域の深さよりも浅い第1導電型のソース領域(4)
と、 前記ベース領域のうち前記ソース領域及び前記半導体層
に挟まれた部分の上に形成されたゲート絶縁膜(7)
と、 前記ゲート絶縁膜の上に形成されたゲート電極(8)
と、 前記ベース領域及び前記ソース領域と接触するように形
成されたソース電極(10)と、 前記半導体基板(1)の裏面に形成されたドレイン電極
(11)とを備える炭化珪素半導体装置において、 前記ゲート電極の下に形成されるチャネル領域を流れる
電流の方向が[11−20]に設定されていることを特
徴とする炭化珪素半導体装置。 - 【請求項2】 主表面(1a)及び該主表面の反対面で
ある裏面(1b)を有し、炭化珪素よりなる第1導電型
の半導体基板(1)と、 前記半導体基板の主表面上に形成され、前記半導体基板
よりも高抵抗な炭化珪素よりなる第1導電型の半導体層
(2)と、 前記半導体層の表層部の所定領域に形成され、所定深さ
を有する第2導電型のベース領域(3)と、 前記ベース領域の表層部の所定領域に形成され、該ベー
ス領域の深さよりも浅い第1導電型のソース領域(4)
と、 前記ベース領域の表面部及び前記半導体層の表面部にお
いて、前記ソース領域と前記半導体層とを繋ぐように形
成された、炭化珪素よりなる表面チャネル層(5)と、 前記表面チャネル層の表面に形成されたゲート絶縁膜
(7)と、 前記ゲート絶縁膜の上に形成されたゲート電極(8)
と、 前記ベース領域及び前記ソース領域と接触するように形
成されたソース電極(10)と、 前記半導体基板(1)の裏面に形成されたドレイン電極
(11)とを備える炭化珪素半導体装置において、 前記表面チャネル層に形成されるチャネル領域を流れる
電流の方向が[11−20]に設定されていることを特
徴とする炭化珪素半導体装置。 - 【請求項3】 主表面(31a)及び該主表面の反対面
である裏面(31b)を有し、前記主表面側に第1導電
型の半導体層(32)が備えられた炭化珪素よりなる半
導体基板(31)と、 前記半導体層の表層部の所定領域に形成された第2導電
型のウェル領域(33)と、 前記ウェル領域の表層部の所定領域に形成され、該ウェ
ル領域の深さよりも浅い第1導電型のソース領域(3
4)及びドレイン領域(35)と、 前記ウェル領域のうち、前記ソース領域と前記ドレイン
領域の間の上に形成されたゲート絶縁膜(37)と、 前記ゲート絶縁膜の上に形成されたゲート電極(38)
と、 前記ソース領域に電気的に接続されたソース電極(4
0)と、 前記ドレイン領域に電気的に接続されたドレイン電極
(41)と、 前記ウェル領域上に形成され、該ウェル領域を電位固定
するための基板電極(43)とを備える炭化珪素半導体
装置において、 前記ゲート電極の下に形成されるチャネル領域を流れる
電流の方向が[11−20]に設定されていることを特
徴とする炭化珪素半導体装置。 - 【請求項4】 主表面(31a)及び該主表面の反対面
である裏面(31b)を有し、前記主表面側に第1導電
型の半導体層(32)が備えられた炭化珪素よりなる半
導体基板(31)と、 前記半導体層の表層部の所定領域に形成された第2導電
型のウェル領域(33)と、 前記ウェル領域の表層部の所定領域に形成され、該ウェ
ル領域の深さよりも浅い第1導電型のソース領域(3
4)及びドレイン領域(35)と、 前記ソース領域及び前記ドレイン領域の間に位置する前
記ウェル領域の表面部に形成された、炭化珪素よりなる
表面チャネル層(36)と、 前記表面チャネル層の表面に形成されたゲート絶縁膜
(37)と、 前記ゲート絶縁膜の上に形成されたゲート電極(38)
と、 前記ソース領域に電気的に接続されたソース電極(4
0)と、 前記ドレイン領域に電気的に接続されたドレイン電極
(41)と、 前記ウェル領域上に形成され、該ウェル領域を電位固定
するための基板電極(43)とを備える炭化珪素半導体
装置において、 前記表面チャネル層に形成されるチャネル領域を流れる
電流の方向が[11−20]に設定されていることを特
徴とする炭化珪素半導体装置。 - 【請求項5】 前記ベース領域と前記ソース領域は、共
に、平面形状が多角形を成しており、該多角形のうちの
少なくとも一辺は[1−100]に設定されていること
を特徴とする請求項1又は2に記載の炭化珪素半導体装
置。 - 【請求項6】 前記多角形は、各内角が略等しい六角形
であることを特徴とする請求項5に記載の炭化珪素半導
体装置。 - 【請求項7】 前記半導体基板は、前記主表面の法線の
方向が<0001>方向に対して所定角度を有するオフ
基板であり、前記チャネル領域を流れる電流の方向が、
前記主表面の法線の方向と<0001>法線を含む平面
内にあり、かつ、前記主表面の法線と垂直を成すオフ方
向に対して垂直に設定されるようにオフ方向が設定され
ていることを特徴とする請求項1又は2又は5又は6に
記載の炭化珪素半導体装置。 - 【請求項8】 前記ベース領域と前記ソース領域は、共
に、平面形状がストライプ形状を成しており、該ストラ
イプ形状の長辺はオフ方向に対して平行に設定されてい
ることを特徴とする請求項7に記載の炭化珪素半導体装
置。 - 【請求項9】 主表面(1a)及び該主表面の反対面で
ある裏面(1b)を有し、炭化珪素よりなる第1導電型
の半導体基板(1)と、 前記半導体基板の主表面上に形成され、前記半導体基板
よりも高抵抗な炭化珪素よりなる第1導電型の半導体層
(2)と、 前記半導体層の表層部の所定領域に形成され、所定深さ
を有する第2導電型のベース領域(3)と、 前記ベース領域の表層部の所定領域に形成され、該ベー
ス領域の深さよりも浅い第1導電型のソース領域(4)
と、 前記ベース領域のうち前記ソース領域及び前記半導体層
に挟まれた部分の上に形成されたゲート絶縁膜(7)
と、 前記ゲート絶縁膜の上に形成されたゲート電極(8)
と、 前記ベース領域及び前記ソース領域と接触するように形
成されたソース電極(10)と、 前記半導体基板(1)の裏面に形成されたドレイン電極
(11)とを備える炭化珪素半導体装置において、 前記ベース領域及び前記ソース領域は、共に、平面形状
が六角形を成しており、該六角形の各辺それぞれが[1
−100]に設定されていることを特徴とする炭化珪素
半導体装置。
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