JP2001144288A - 炭化珪素半導体装置 - Google Patents
炭化珪素半導体装置Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】
【課題】 ＭＯＳＦＥＴのさらなるオン抵抗低減を図
る。 【解決手段】 表面チャネル層５に形成されたチャネル
領域を流れる電流の方向が［１１−２０］に設定される
ようにする。このように、チャネル領域を流れる電流の
方向をチャネル移動度が最大となる［１１−２０］方向
に設定することにより、チャネル抵抗を低減することが
でき、ＭＯＳにおいてさらなるオン抵抗の低減を図るこ
とができる。
る。 【解決手段】 表面チャネル層５に形成されたチャネル
領域を流れる電流の方向が［１１−２０］に設定される
ようにする。このように、チャネル領域を流れる電流の
方向をチャネル移動度が最大となる［１１−２０］方向
に設定することにより、チャネル抵抗を低減することが
でき、ＭＯＳにおいてさらなるオン抵抗の低減を図るこ
とができる。
Description
【０００１】
【発明の属する技術分野】本発明は、蓄積型ＭＯＳＦＥ
Ｔや反転型ＭＯＳＦＥＴ等における炭化珪素半導体装置
に関し、特に、大電力用の縦型パワーＭＯＳＦＥＴに関
するものである。
Ｔや反転型ＭＯＳＦＥＴ等における炭化珪素半導体装置
に関し、特に、大電力用の縦型パワーＭＯＳＦＥＴに関
するものである。
【０００２】
【従来の技術】従来、炭化珪素を用いたプレーナ型ＭＯ
ＳＦＥＴとして、特開平１０−３０８５１０号公報に示
されるものがある。
ＳＦＥＴとして、特開平１０−３０８５１０号公報に示
されるものがある。
【０００３】このプレーナ型ＭＯＳＦＥＴの断面図を図
５に示し、この図に基づいてプレーナ型のＭＯＳＦＥＴ
の構造について説明する。
５に示し、この図に基づいてプレーナ型のＭＯＳＦＥＴ
の構造について説明する。
【０００４】炭化珪素からなるｎ+ 型基板１は上面を主
表面１ａとし、主表面１ａの反対面である下面を裏面１
ｂとしている。このｎ+ 型基板１の主表面１ａ上には、
基板１よりも低いドーパント濃度を有する炭化珪素から
なるｎ- 型エピタキシャル層（以下、ｎ- 型エピ層とい
う）２が積層されている。
表面１ａとし、主表面１ａの反対面である下面を裏面１
ｂとしている。このｎ+ 型基板１の主表面１ａ上には、
基板１よりも低いドーパント濃度を有する炭化珪素から
なるｎ- 型エピタキシャル層（以下、ｎ- 型エピ層とい
う）２が積層されている。
【０００５】このとき、ｎ+ 型基板１の主表面１ａ及び
ｎ- 型エピ層２の上面が（０００１）Ｓｉ面もしくは
（１１−２０）ａ面としている。これは、（０００１）
Ｓｉ面とすることにより低い表面状態密度が得られ、
（１１−２０）ａ面とすることにより低い表面状態密度
でかつ完全に螺旋転移の無い結晶が得られるからであ
る。
ｎ- 型エピ層２の上面が（０００１）Ｓｉ面もしくは
（１１−２０）ａ面としている。これは、（０００１）
Ｓｉ面とすることにより低い表面状態密度が得られ、
（１１−２０）ａ面とすることにより低い表面状態密度
でかつ完全に螺旋転移の無い結晶が得られるからであ
る。
【０００６】ｎ- 型エピ層２の表層部における所定領域
には、所定深さを有するｐ型ベース領域３が形成されて
いる。このｐ型ベース領域３はＢをドーパントとして形
成されており、略１×１０17ｃｍ-3以上の濃度となって
いる。また、ｐ型ベース領域３の表層部の所定領域に
は、該ベース領域３よりも浅いｎ+ 型ソース領域４が形
成されている。
には、所定深さを有するｐ型ベース領域３が形成されて
いる。このｐ型ベース領域３はＢをドーパントとして形
成されており、略１×１０17ｃｍ-3以上の濃度となって
いる。また、ｐ型ベース領域３の表層部の所定領域に
は、該ベース領域３よりも浅いｎ+ 型ソース領域４が形
成されている。
【０００７】さらに、ｎ+ 型ソース領域４とｎ- 型エピ
層２とを繋ぐように、ｐ型ベース領域３の表面部にはｎ
- 型ＳｉＣ層５が延設されている。このｎ- 型ＳｉＣ層
５は、エピタキシャル成長にて形成されたものであり、
エピタキシャル膜の結晶が４Ｈ、６Ｈ、３Ｃのものを用
いている。尚、このｎ- 型ＳｉＣ層５はデバイスの動作
時にチャネル形成層として機能する。以下、ｎ- 型Ｓｉ
Ｃ層５を表面チャネル層という。
層２とを繋ぐように、ｐ型ベース領域３の表面部にはｎ
- 型ＳｉＣ層５が延設されている。このｎ- 型ＳｉＣ層
５は、エピタキシャル成長にて形成されたものであり、
エピタキシャル膜の結晶が４Ｈ、６Ｈ、３Ｃのものを用
いている。尚、このｎ- 型ＳｉＣ層５はデバイスの動作
時にチャネル形成層として機能する。以下、ｎ- 型Ｓｉ
Ｃ層５を表面チャネル層という。
【０００８】表面チャネル層５はＮ（窒素）をドーパン
トに用いて形成されており、そのドーパント濃度は、例
えば１×１０15ｃｍ-3〜１×１０17ｃｍ-3程度の低濃度
で、かつ、ｎ- 型エピ層２及びｐ型ベース領域３のドー
パント濃度以下となっている。これにより、低オン抵抗
化が図られている。
トに用いて形成されており、そのドーパント濃度は、例
えば１×１０15ｃｍ-3〜１×１０17ｃｍ-3程度の低濃度
で、かつ、ｎ- 型エピ層２及びｐ型ベース領域３のドー
パント濃度以下となっている。これにより、低オン抵抗
化が図られている。
【０００９】そして、ｐ型ベース領域３の間に位置する
ｎ- 型エピ層２がいわゆるＪ−ＦＥＴ部６を構成してい
る。
ｎ- 型エピ層２がいわゆるＪ−ＦＥＴ部６を構成してい
る。
【００１０】表面チャネル層５の上面およびｎ+ 型ソー
ス領域４の上面には熱酸化にてゲート酸化膜７が形成さ
れている。さらに、ゲート酸化膜７の上にはポリシリコ
ンゲート電極８が形成されている。ポリシリコンゲート
電極８は絶縁膜９にて覆われている。絶縁膜９としてＬ
ＴＯ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）
膜が用いられている。この絶縁膜９の上にはソース電極
１０が形成され、ソース電極１０はｎ+ 型ソース領域４
およびｐ型ベース領域３と接している。また、ｎ+ 型基
板１の裏面１ｂには、ドレイン電極層１１が形成されて
いる。
ス領域４の上面には熱酸化にてゲート酸化膜７が形成さ
れている。さらに、ゲート酸化膜７の上にはポリシリコ
ンゲート電極８が形成されている。ポリシリコンゲート
電極８は絶縁膜９にて覆われている。絶縁膜９としてＬ
ＴＯ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）
膜が用いられている。この絶縁膜９の上にはソース電極
１０が形成され、ソース電極１０はｎ+ 型ソース領域４
およびｐ型ベース領域３と接している。また、ｎ+ 型基
板１の裏面１ｂには、ドレイン電極層１１が形成されて
いる。
【００１１】このように構成されたプレーナ型ＭＯＳＦ
ＥＴは、チャネル形成層の導電型を反転させることなく
チャネルを誘起する蓄積モードで動作するため、導電型
を反転させる反転モードのＭＯＳＦＥＴに比べチャネル
移動度を大きくすることができ、オン抵抗を低減させる
ことができる。
ＥＴは、チャネル形成層の導電型を反転させることなく
チャネルを誘起する蓄積モードで動作するため、導電型
を反転させる反転モードのＭＯＳＦＥＴに比べチャネル
移動度を大きくすることができ、オン抵抗を低減させる
ことができる。
【００１２】
【発明が解決しようとする課題】しかしながら、ＭＯＳ
ＦＥＴのさらなるオン抵抗の低減が望まれている。
ＦＥＴのさらなるオン抵抗の低減が望まれている。
【００１３】本発明は上記問題に鑑みて成され、炭化珪
素半導体装置のさらなるオン抵抗の低減を図ることを目
的とする。
素半導体装置のさらなるオン抵抗の低減を図ることを目
的とする。
【００１４】
【課題を解決するための手段】本発明者らは、ＭＯＳＦ
ＥＴのさらなるオン抵抗低減を図るべく、様々な実験を
行ったところ、オン抵抗に影響を及ぼすチャネル移動度
が面方位依存性を有していることを見出した。この面方
位依存性について説明する。
ＥＴのさらなるオン抵抗低減を図るべく、様々な実験を
行ったところ、オン抵抗に影響を及ぼすチャネル移動度
が面方位依存性を有していることを見出した。この面方
位依存性について説明する。
【００１５】まず、（０００１）面の基板に図６に示す
ラテラル型ＭＯＳＦＥＴを複数形成し、チャネル移動度
の面方向依存性を調べた。ここで形成したラテラル型Ｍ
ＯＳＦＥＴは、ソース１０１、ドレイン１０２が所定方
向に配列されていると共に、このソース１０１、ドレイ
ン１０２の間の上にゲート電極１０３が形成され、ソー
ス１０１、ドレイン１０２の間にチャネル領域を形成す
るものである。そして、このようなラテラル型ＭＯＳＦ
ＥＴを複数個形成し、各ＭＯＳＦＥＴのソース１０１、
ドレイン１０２の配列方向と＜１１−２０＞方向とが成
す角度をθとすると、各ＭＯＳＦＥＴの角度θが異なっ
た値となるようにして、各ＭＯＳＦＥＴのチャネル移動
度を調べた。
ラテラル型ＭＯＳＦＥＴを複数形成し、チャネル移動度
の面方向依存性を調べた。ここで形成したラテラル型Ｍ
ＯＳＦＥＴは、ソース１０１、ドレイン１０２が所定方
向に配列されていると共に、このソース１０１、ドレイ
ン１０２の間の上にゲート電極１０３が形成され、ソー
ス１０１、ドレイン１０２の間にチャネル領域を形成す
るものである。そして、このようなラテラル型ＭＯＳＦ
ＥＴを複数個形成し、各ＭＯＳＦＥＴのソース１０１、
ドレイン１０２の配列方向と＜１１−２０＞方向とが成
す角度をθとすると、各ＭＯＳＦＥＴの角度θが異なっ
た値となるようにして、各ＭＯＳＦＥＴのチャネル移動
度を調べた。
【００１６】その結果、チャネル移動度は、図７に示す
ような面方向依存性を示した。すなわち、電流方向が
［１１−２０］に略平行であるとチャネル移動度が高く
なるのである。このため、電流方向を［１１−２０］に
略平行にすれば、低オン抵抗が得られるといえる。
ような面方向依存性を示した。すなわち、電流方向が
［１１−２０］に略平行であるとチャネル移動度が高く
なるのである。このため、電流方向を［１１−２０］に
略平行にすれば、低オン抵抗が得られるといえる。
【００１７】また、通常、炭化珪素基板には製造上の理
由から基板表面と結晶面がずれたオフ基板が用いられる
が、チャネル移動度はオフ基板のオフ方向に対しても方
向依存性を有している。
由から基板表面と結晶面がずれたオフ基板が用いられる
が、チャネル移動度はオフ基板のオフ方向に対しても方
向依存性を有している。
【００１８】図８に示すように、図７と同様の構造のラ
テラル型ＭＯＳＦＥＴを複数形成し、オフ基板のオフ方
向に対して各ＭＯＳＦＥＴのチャネル領域に流れる電流
の方向を角度変化させ、チャネル移動度の方向依存性を
評価した。その結果を図９に示す。
テラル型ＭＯＳＦＥＴを複数形成し、オフ基板のオフ方
向に対して各ＭＯＳＦＥＴのチャネル領域に流れる電流
の方向を角度変化させ、チャネル移動度の方向依存性を
評価した。その結果を図９に示す。
【００１９】この図に示されるように、電流方向がオフ
方向に平行に近づくとチャネル移動度が低くなり、オフ
基板に垂直になるとチャネル移動度が高くなることが判
る。これは、図１０に示すオフ基板の模式図からも判る
ように、オフ基板１１０の表面及びその表面に形成され
たエピタキシャル層１１１の表面にステップが存在して
いるため、このステップを横切るようにすると電流が流
れにくくなるのである。
方向に平行に近づくとチャネル移動度が低くなり、オフ
基板に垂直になるとチャネル移動度が高くなることが判
る。これは、図１０に示すオフ基板の模式図からも判る
ように、オフ基板１１０の表面及びその表面に形成され
たエピタキシャル層１１１の表面にステップが存在して
いるため、このステップを横切るようにすると電流が流
れにくくなるのである。
【００２０】そこで、請求項１に記載の発明では、ゲー
ト電極（８）の下に形成されるチャネル領域を流れる電
流の方向が［１１−２０］に設定されていることを特徴
としている。また、請求項２に記載の発明では、表面チ
ャネル層（５）に形成されるチャネル領域を流れる電流
の方向が［１１−２０］に設定されていることを特徴と
している。
ト電極（８）の下に形成されるチャネル領域を流れる電
流の方向が［１１−２０］に設定されていることを特徴
としている。また、請求項２に記載の発明では、表面チ
ャネル層（５）に形成されるチャネル領域を流れる電流
の方向が［１１−２０］に設定されていることを特徴と
している。
【００２１】このように、チャネル領域を流れる電流の
方向をチャネル移動度が最大となる［１１−２０］方向
に設定することにより、チャネル抵抗を低減することが
でき、ＭＯＳにおいてさらなるオン抵抗の低減を図るこ
とができる。
方向をチャネル移動度が最大となる［１１−２０］方向
に設定することにより、チャネル抵抗を低減することが
でき、ＭＯＳにおいてさらなるオン抵抗の低減を図るこ
とができる。
【００２２】請求項３又は４に記載の発明においては、
ラテラル型のＭＯＳＦＥＴにおいて、チャネル領域を流
れる電流の方向が［１１−２０］に設定されていること
を特徴としている。
ラテラル型のＭＯＳＦＥＴにおいて、チャネル領域を流
れる電流の方向が［１１−２０］に設定されていること
を特徴としている。
【００２３】このように、ラテラル型のＭＯＳＦＥＴに
おいても、チャネル移動度が最大となる［１１−２０］
方向に設定することにより、請求項１又は２に記載の発
明と同様の効果を得ることができる。
おいても、チャネル移動度が最大となる［１１−２０］
方向に設定することにより、請求項１又は２に記載の発
明と同様の効果を得ることができる。
【００２４】請求項５に記載の発明においては、ベース
領域とソース領域は、共に、平面形状が多角形を成して
おり、該多角形のうちの少なくとも一辺は［１−１０
０］に設定されていることを特徴としている。
領域とソース領域は、共に、平面形状が多角形を成して
おり、該多角形のうちの少なくとも一辺は［１−１０
０］に設定されていることを特徴としている。
【００２５】このように、ベース領域及びソース領域を
多角形で構成し、その多角形の少なくとも一辺を［１−
１００］に設定することにより、請求項１又は２の効果
を得つつ、ベース領域やソース領域の平面形状設計を容
易に行えるようにすることができる。
多角形で構成し、その多角形の少なくとも一辺を［１−
１００］に設定することにより、請求項１又は２の効果
を得つつ、ベース領域やソース領域の平面形状設計を容
易に行えるようにすることができる。
【００２６】例えば、請求項６に示すように、多角形
は、各内角が略等しい六角形とすることが可能である。
この場合、チャネル領域を流れる電流方向のすべてが
［１１−２０］方向に設定可能であるため、チャネル抵
抗を低減することができ、ＭＯＳＦＥＴのさらなるオン
抵抗の低減を図ることができる。
は、各内角が略等しい六角形とすることが可能である。
この場合、チャネル領域を流れる電流方向のすべてが
［１１−２０］方向に設定可能であるため、チャネル抵
抗を低減することができ、ＭＯＳＦＥＴのさらなるオン
抵抗の低減を図ることができる。
【００２７】請求項７に記載の発明においては、半導体
基板は主表面の法線の方向が＜０００１＞方向に対して
所定角度を有するオフ基板であり、チャネル領域を流れ
る電流の方向が、主表面の法線の方向と＜０００１＞法
線を含む平面内にあり、かつ、主表面の法線と垂直を成
すオフ方向に対して垂直に設定されるようにオフ方向が
設定されていることを特徴としている。
基板は主表面の法線の方向が＜０００１＞方向に対して
所定角度を有するオフ基板であり、チャネル領域を流れ
る電流の方向が、主表面の法線の方向と＜０００１＞法
線を含む平面内にあり、かつ、主表面の法線と垂直を成
すオフ方向に対して垂直に設定されるようにオフ方向が
設定されていることを特徴としている。
【００２８】このように、チャネル領域を流れる電流の
方向がオフ方向に対して垂直に設定されることにより、
オフ基板の凹凸による影響を受けず、チャネル移動度を
高くすることができる。これにより、ＭＯＳＦＥＴのさ
らなるオン抵抗低減を図ることができる。
方向がオフ方向に対して垂直に設定されることにより、
オフ基板の凹凸による影響を受けず、チャネル移動度を
高くすることができる。これにより、ＭＯＳＦＥＴのさ
らなるオン抵抗低減を図ることができる。
【００２９】請求項８に記載の発明においては、ベース
領域とソース領域は、共に、平面形状がストライプ形状
を成しており、該ストライプ形状の長辺はオフ方向に対
して平行に設定されていることを特徴としている。
領域とソース領域は、共に、平面形状がストライプ形状
を成しており、該ストライプ形状の長辺はオフ方向に対
して平行に設定されていることを特徴としている。
【００３０】このように、ストライプ形状の長辺がオフ
方向に平行になるようにする、すなわちチャネル領域が
オフ方向に垂直になるようにすることで、請求項７に記
載の発明と同様の効果を得つつ、平面形状設計を容易に
行えるようにすることができる。
方向に平行になるようにする、すなわちチャネル領域が
オフ方向に垂直になるようにすることで、請求項７に記
載の発明と同様の効果を得つつ、平面形状設計を容易に
行えるようにすることができる。
【００３１】なお、上記各手段の括弧内の符号は、後述
する実施形態に記載の具体的手段との対応関係を示すも
のである。
する実施形態に記載の具体的手段との対応関係を示すも
のである。
【００３２】
【発明の実施の形態】（第１実施形態）本発明の一実施
形態を適用した蓄積型のｎチャネルタイプのプレーナ型
ＭＯＳＦＥＴ（縦型パワーＭＯＳＦＥＴ）の平面図と断
面図をそれぞれ図１（ａ）、（ｂ）に示す。なお、図１
（ａ）の紙面上方に、縦型パワーＭＯＳＦＥＴの構造に
対応する方向性を示しておく。
形態を適用した蓄積型のｎチャネルタイプのプレーナ型
ＭＯＳＦＥＴ（縦型パワーＭＯＳＦＥＴ）の平面図と断
面図をそれぞれ図１（ａ）、（ｂ）に示す。なお、図１
（ａ）の紙面上方に、縦型パワーＭＯＳＦＥＴの構造に
対応する方向性を示しておく。
【００３３】以下、図１に基づいて縦型パワーＭＯＳＦ
ＥＴの構造について説明する。本実施形態における縦型
パワーＭＯＳＦＥＴは図５に示した従来のものとほぼ同
様の構成であるため、図５と同等の構成については同じ
符号を付し、異なる部分についてのみ説明する。
ＥＴの構造について説明する。本実施形態における縦型
パワーＭＯＳＦＥＴは図５に示した従来のものとほぼ同
様の構成であるため、図５と同等の構成については同じ
符号を付し、異なる部分についてのみ説明する。
【００３４】本実施形態における縦型パワーＭＯＳＦＥ
Ｔでは、ｐ型ベース領域３とｎ+型ソース領域４の平面
形状を図１（ａ）に示すような内角が等しい六角形とし
て、この六角形がピッチ幅ａで規則正しく複数配置され
た構造となっている。この六角形を構成するｐ型ベース
領域３の各辺Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５、Ｓ６、及
び、ｎ+型ソース領域４の各辺Ｒ１、Ｒ２、Ｒ３、Ｒ
４、Ｒ５、Ｒ６はすべて［１−１００］方向に略平行に
設定されている。
Ｔでは、ｐ型ベース領域３とｎ+型ソース領域４の平面
形状を図１（ａ）に示すような内角が等しい六角形とし
て、この六角形がピッチ幅ａで規則正しく複数配置され
た構造となっている。この六角形を構成するｐ型ベース
領域３の各辺Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５、Ｓ６、及
び、ｎ+型ソース領域４の各辺Ｒ１、Ｒ２、Ｒ３、Ｒ
４、Ｒ５、Ｒ６はすべて［１−１００］方向に略平行に
設定されている。
【００３５】従って、ｎ+型ソース領域４から表面チャ
ネル層へ流れる電流の方向５１、５２、５３、５４、５
５、５６が［１１−２０］に平行に設定される。
ネル層へ流れる電流の方向５１、５２、５３、５４、５
５、５６が［１１−２０］に平行に設定される。
【００３６】また、ｎ+型基板１にはオフ基板が用いら
れており、主表面１のオフ方向は＜０−１１０＞に設定
されている。このため、このｎ+型基板１の主表面１ａ
の上にエピタキシャル成長させたｎ-型エピ層２も主表
面１ａの形状を引き継ぎ、ｎ-型エピ層２の表面が同じ
オフ方向となっている。
れており、主表面１のオフ方向は＜０−１１０＞に設定
されている。このため、このｎ+型基板１の主表面１ａ
の上にエピタキシャル成長させたｎ-型エピ層２も主表
面１ａの形状を引き継ぎ、ｎ-型エピ層２の表面が同じ
オフ方向となっている。
【００３７】従って、ｎ+型ソース領域４から表面チャ
ネル層５へ流れる電流方向５１、５４は、ｎ-型エピ層
２のオフ方向に垂直に設定される。
ネル層５へ流れる電流方向５１、５４は、ｎ-型エピ層
２のオフ方向に垂直に設定される。
【００３８】このように構成した縦型パワーＭＯＳＦＥ
Ｔは、電流方向が［１１−２０］（すなわち＜２−１−
１０＞、＜１１−２０＞、＜−１２−１０＞、＜−２１
１０＞、＜−１−１２０＞、＜１−２１０＞）に対して
平行となるようにしているため、上述したように、チャ
ネル移動度を高くすることができ、オン抵抗の低減を図
ることができる。
Ｔは、電流方向が［１１−２０］（すなわち＜２−１−
１０＞、＜１１−２０＞、＜−１２−１０＞、＜−２１
１０＞、＜−１−１２０＞、＜１−２１０＞）に対して
平行となるようにしているため、上述したように、チャ
ネル移動度を高くすることができ、オン抵抗の低減を図
ることができる。
【００３９】また、電流方向がオフ基板のオフ方向に対
して垂直になるようにしているため、上述したように、
ステップによる影響を受けないようにでき、チャネル移
動度を高くすることができる。このため、オン抵抗をさ
らに低減することができる。
して垂直になるようにしているため、上述したように、
ステップによる影響を受けないようにでき、チャネル移
動度を高くすることができる。このため、オン抵抗をさ
らに低減することができる。
【００４０】また、ｐ型ベース領域３やｎ+型ソース領
域４の平面形状を六角形としているため、これらの平面
形状設計を容易に行えるようにすることができる。
域４の平面形状を六角形としているため、これらの平面
形状設計を容易に行えるようにすることができる。
【００４１】（第２実施形態）上記実施形態では、蓄積
型の縦型パワーＭＯＳＦＥＴに本発明の一実施形態を適
用した場合について説明したが、本実施形態では反転型
の縦型パワーＭＯＳＦＥＴに本発明の一実施形態を適用
する場合について説明する。
型の縦型パワーＭＯＳＦＥＴに本発明の一実施形態を適
用した場合について説明したが、本実施形態では反転型
の縦型パワーＭＯＳＦＥＴに本発明の一実施形態を適用
する場合について説明する。
【００４２】図２（ａ）、（ｂ）に、それぞれ、本実施
形態における反転型の縦型パワーＭＯＳＦＥＴの平面図
及び断面図を示す。なお、反転型ＭＯＳＦＥＴは蓄積型
ＭＯＳＦＥＴとほぼ同様であるため、同等の構成につい
ては図１と同じ符号を付し、異なる部分についてのみ説
明する。
形態における反転型の縦型パワーＭＯＳＦＥＴの平面図
及び断面図を示す。なお、反転型ＭＯＳＦＥＴは蓄積型
ＭＯＳＦＥＴとほぼ同様であるため、同等の構成につい
ては図１と同じ符号を付し、異なる部分についてのみ説
明する。
【００４３】本実施形態では、ｐ型ベース領域３のう
ち、ｎ+型ソース領域４とｎ-型エピ層２に挟まれた部分
の表面にゲート酸化膜７が形成され、ゲート酸化膜７の
下部に位置するｐ型ベース領域３の表面部にチャネル領
域が形成されるようになっている。つまり、図１に示す
反転型の縦型パワーＭＯＳＦＥＴに対して表面チャネル
層５を無くしたものである。
ち、ｎ+型ソース領域４とｎ-型エピ層２に挟まれた部分
の表面にゲート酸化膜７が形成され、ゲート酸化膜７の
下部に位置するｐ型ベース領域３の表面部にチャネル領
域が形成されるようになっている。つまり、図１に示す
反転型の縦型パワーＭＯＳＦＥＴに対して表面チャネル
層５を無くしたものである。
【００４４】このような構成において、ｐ型ベース領域
３とｎ+型ソース領域４の平面形状を図２（ａ）に示す
ような内角が等しい六角形として、この六角形がピッチ
幅ａで規則正しく複数配置された構造としている。この
六角形を構成するｐ型ベース領域３の各辺Ｓ１、Ｓ２、
Ｓ３、Ｓ４、Ｓ５、Ｓ６、及び、ｎ+型ソース領域４の
各辺Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ６はすべて［１
−１００］方向に略平行に設定されている。
３とｎ+型ソース領域４の平面形状を図２（ａ）に示す
ような内角が等しい六角形として、この六角形がピッチ
幅ａで規則正しく複数配置された構造としている。この
六角形を構成するｐ型ベース領域３の各辺Ｓ１、Ｓ２、
Ｓ３、Ｓ４、Ｓ５、Ｓ６、及び、ｎ+型ソース領域４の
各辺Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ６はすべて［１
−１００］方向に略平行に設定されている。
【００４５】従って、ｎ+型ソース領域４からｐ型ベー
ス領域３のチャネル領域へ流れる電流の方向５１、５
２、５３、５４、５５、５６が［１１−２０］に平行に
設定されるため、上記第１実施形態と同様にチャネル移
動度を高くすることができ、オン抵抗の低減を図ること
ができる。
ス領域３のチャネル領域へ流れる電流の方向５１、５
２、５３、５４、５５、５６が［１１−２０］に平行に
設定されるため、上記第１実施形態と同様にチャネル移
動度を高くすることができ、オン抵抗の低減を図ること
ができる。
【００４６】また、ｎ+型基板１として第１実施形態と
同様のオフ方向を有するオフ基板が用いられており、ｎ
-型エピ層２の表面のオフ方向が＜０−１１０＞となっ
ている。
同様のオフ方向を有するオフ基板が用いられており、ｎ
-型エピ層２の表面のオフ方向が＜０−１１０＞となっ
ている。
【００４７】従って、ｎ+型ソース領域４から表面チャ
ネル層５へ流れる電流方向５１、５４は、ｎ-型エピ層
２のオフ方向に垂直に設定され、上記第１実施形態と同
様に、チャネル移動度を高くすることができ、オン抵抗
をさらに低減することができる。
ネル層５へ流れる電流方向５１、５４は、ｎ-型エピ層
２のオフ方向に垂直に設定され、上記第１実施形態と同
様に、チャネル移動度を高くすることができ、オン抵抗
をさらに低減することができる。
【００４８】このように、反転型の縦型パワーＭＯＳＦ
ＥＴにおいても第１実施形態と同様に、電流方向を［１
１−２０］に平行に設定したり、オフ方向に垂直に設定
することによってオン抵抗の低減を図ることができる。
ＥＴにおいても第１実施形態と同様に、電流方向を［１
１−２０］に平行に設定したり、オフ方向に垂直に設定
することによってオン抵抗の低減を図ることができる。
【００４９】（第３実施形態）本発明の第３実施形態に
おけるｎチャネルタイプの縦型パワーＭＯＳＦＥＴの平
面図及び断面図をそれぞれ図３（ａ）、（ｂ）に示す。
本実施形態は、図１（ｂ）に示す断面構造を有する縦型
パワーＭＯＳＦＥＴのレイアウトを変更したものであ
り、縦型パワーＭＯＳＦＥＴの基本構成は第１実施形態
と同様であるため、異なる部分についてのみ説明する。
おけるｎチャネルタイプの縦型パワーＭＯＳＦＥＴの平
面図及び断面図をそれぞれ図３（ａ）、（ｂ）に示す。
本実施形態は、図１（ｂ）に示す断面構造を有する縦型
パワーＭＯＳＦＥＴのレイアウトを変更したものであ
り、縦型パワーＭＯＳＦＥＴの基本構成は第１実施形態
と同様であるため、異なる部分についてのみ説明する。
【００５０】本実施形態では、ｐ型ベース領域３及びｎ
+型ソース領域４が一方向（図３（ｂ）の紙面垂直方
向）に延設されたストライプ形状となるようにし、スト
ライプ形状がピッチ幅ａで規則正しく配置された構造と
なっている。
+型ソース領域４が一方向（図３（ｂ）の紙面垂直方
向）に延設されたストライプ形状となるようにし、スト
ライプ形状がピッチ幅ａで規則正しく配置された構造と
なっている。
【００５１】また、ｎ+型基板１としては第１実施形態
と同様にオフ方向が＜０−１１０＞に設定されているオ
フ基板を用いている。このため、このｎ+型基板１上に
エピタキシャル成長させたｎ-型エピ層２もｎ+型基板１
の主表面１ａの形状を引き継ぎ、ｎ-型エピ層２の表面
が同じオフ方向となっている。
と同様にオフ方向が＜０−１１０＞に設定されているオ
フ基板を用いている。このため、このｎ+型基板１上に
エピタキシャル成長させたｎ-型エピ層２もｎ+型基板１
の主表面１ａの形状を引き継ぎ、ｎ-型エピ層２の表面
が同じオフ方向となっている。
【００５２】そして、ストライプ形状を形成するｐ型ベ
ース領域３の各辺Ｓ１、Ｓ２、及びｎ+型ソース領域４
の各辺Ｒ１、Ｒ２が＜０−１１０＞に平行になるように
設定されている。
ース領域３の各辺Ｓ１、Ｓ２、及びｎ+型ソース領域４
の各辺Ｒ１、Ｒ２が＜０−１１０＞に平行になるように
設定されている。
【００５３】つまり、ｎ+型ソース領域４から表面チャ
ネル層５へ流れる電流の方向６１、６２が＜２−１−１
０＞に平行に設定されていると共に、オフ方向に垂直に
設定されている。
ネル層５へ流れる電流の方向６１、６２が＜２−１−１
０＞に平行に設定されていると共に、オフ方向に垂直に
設定されている。
【００５４】このように、チャネル領域を流れる電流の
方向６１、６２をチャネル移動度が最大である［１１−
２０］方向に設定しているため、チャネル抵抗を低減す
ることができ、オン抵抗を低減することができる。ま
た、チャネル領域を流れる電流の方向６１、６２をオフ
方向に対して垂直になるようにしているため、さらにチ
ャネル移動度を高くすることができ、さらにオン抵抗を
低減することができる。
方向６１、６２をチャネル移動度が最大である［１１−
２０］方向に設定しているため、チャネル抵抗を低減す
ることができ、オン抵抗を低減することができる。ま
た、チャネル領域を流れる電流の方向６１、６２をオフ
方向に対して垂直になるようにしているため、さらにチ
ャネル移動度を高くすることができ、さらにオン抵抗を
低減することができる。
【００５５】なお、本実施形態では、蓄積型の縦型パワ
ーＭＯＳＦＥＴについて説明したが、反転型の縦型パワ
ーＭＯＳＦＥＴについてもｐ型ベース領域３及びｎ+型
ソース領域４をストライプ形状で構成すると共に、スト
ライプ形状の各辺が＜０−１１０＞に平行になるように
することで、本実施形態と同様の効果を得ることができ
る。
ーＭＯＳＦＥＴについて説明したが、反転型の縦型パワ
ーＭＯＳＦＥＴについてもｐ型ベース領域３及びｎ+型
ソース領域４をストライプ形状で構成すると共に、スト
ライプ形状の各辺が＜０−１１０＞に平行になるように
することで、本実施形態と同様の効果を得ることができ
る。
【００５６】また、ｐ型ベース領域及びｎ+型ソース領
域４をストライプ形状で構成しているため、これらの平
面形状設計を容易に行えるようにすることができる。
域４をストライプ形状で構成しているため、これらの平
面形状設計を容易に行えるようにすることができる。
【００５７】（第４実施形態）本発明の第４実施形態に
おけるｎチャネルタイプのラテラル型パワーＭＯＳＦＥ
Ｔ（横型パワーＭＯＳＦＥＴ）の平面図及び断面図をそ
れぞれ図４（ａ）、（ｂ）に示す。なお、図４（ｂ）は
図４（ａ）のＡ−Ａ矢視断面に相当しているが、断面構
成を分かり易くするために図４（ａ）とは縮尺を変えて
ある。
おけるｎチャネルタイプのラテラル型パワーＭＯＳＦＥ
Ｔ（横型パワーＭＯＳＦＥＴ）の平面図及び断面図をそ
れぞれ図４（ａ）、（ｂ）に示す。なお、図４（ｂ）は
図４（ａ）のＡ−Ａ矢視断面に相当しているが、断面構
成を分かり易くするために図４（ａ）とは縮尺を変えて
ある。
【００５８】図４に示すように、横型パワーＭＯＳＦＥ
Ｔは、主表面３１ａ及び主表面３１ｂの反対面である裏
面３１ｂを有する炭化珪素からなるｎ+型基板３１を用
いて形成されている。このｎ+型基板３１としては、オ
フ方向が＜０−１１０＞に設定されているオフ基板を用
いている。このｎ+型基板３１の上にｎ-型エピ層３２を
成長させている。このｎ-型エピ層３２は、ｎ+型基板３
１の主表面３１ａの形状を引き継ぎ、ｎ-型エピ層２の
表面が同じオフ方向となっている。
Ｔは、主表面３１ａ及び主表面３１ｂの反対面である裏
面３１ｂを有する炭化珪素からなるｎ+型基板３１を用
いて形成されている。このｎ+型基板３１としては、オ
フ方向が＜０−１１０＞に設定されているオフ基板を用
いている。このｎ+型基板３１の上にｎ-型エピ層３２を
成長させている。このｎ-型エピ層３２は、ｎ+型基板３
１の主表面３１ａの形状を引き継ぎ、ｎ-型エピ層２の
表面が同じオフ方向となっている。
【００５９】また、ｎ+型エピ層３２の表層部にはｐ型
ウェル領域３３が形成されている。このｐ型ウェル領域
３３の表層部には、ｎ+型ソース領域３４及びｎ+型ドレ
イン領域３５が離間して形成されている。これらｎ+型
ソース領域３４及びｎ+型ドレイン領域３５は［１１−
２０］方向に略平行に配列されている。
ウェル領域３３が形成されている。このｐ型ウェル領域
３３の表層部には、ｎ+型ソース領域３４及びｎ+型ドレ
イン領域３５が離間して形成されている。これらｎ+型
ソース領域３４及びｎ+型ドレイン領域３５は［１１−
２０］方向に略平行に配列されている。
【００６０】そして、このｎ+型ソース領域３４とｎ+型
ドレイン領域３５を繋ぐように低濃度のｎ-型層からな
る表面チャネル層３６が形成されている。このため、ｎ
+型ソース領域３４から表面チャネル層３６を介してｎ+
型ドレイン領域３５に流れる電流の方向が＜２−１−１
０＞に平行を成すように構成されている。
ドレイン領域３５を繋ぐように低濃度のｎ-型層からな
る表面チャネル層３６が形成されている。このため、ｎ
+型ソース領域３４から表面チャネル層３６を介してｎ+
型ドレイン領域３５に流れる電流の方向が＜２−１−１
０＞に平行を成すように構成されている。
【００６１】また、表面チャネル層３６の表面にはゲー
ト酸化膜３７を介してポリシリコンゲート電極３８が形
成されている。このポリシリコンゲート電極３８を含む
ｎ-型エピ層３２の上は絶縁膜３９で覆われている。そ
して、絶縁膜３９に形成されたコンタクトホールを介し
てｎ+型ソース領域３４とｎ+型ドレイン領域３５のそれ
ぞれにソース電極４０、ドレイン電極４１が電気的に接
続された状態となっている。
ト酸化膜３７を介してポリシリコンゲート電極３８が形
成されている。このポリシリコンゲート電極３８を含む
ｎ-型エピ層３２の上は絶縁膜３９で覆われている。そ
して、絶縁膜３９に形成されたコンタクトホールを介し
てｎ+型ソース領域３４とｎ+型ドレイン領域３５のそれ
ぞれにソース電極４０、ドレイン電極４１が電気的に接
続された状態となっている。
【００６２】なお、ｐ型ウェル領域３３の表層部にはｐ
+型層４２が形成されており、ｐ+型層４２に電気的に接
続された基板電極４３を介して、ｐ型ウェル領域３３が
ｎ+型基板３１と同電位に固定されるようになってい
る。
+型層４２が形成されており、ｐ+型層４２に電気的に接
続された基板電極４３を介して、ｐ型ウェル領域３３が
ｎ+型基板３１と同電位に固定されるようになってい
る。
【００６３】このように構成された横型パワーＭＯＳＦ
ＥＴは、表面チャネル層３６を流れる電流の方向をチャ
ネル移動度が最大となる［１１−２０］方向に設定して
いるため、チャネル移動度を高くすることができ、オン
抵抗を低減することができる。
ＥＴは、表面チャネル層３６を流れる電流の方向をチャ
ネル移動度が最大となる［１１−２０］方向に設定して
いるため、チャネル移動度を高くすることができ、オン
抵抗を低減することができる。
【００６４】さらに、ｎ+型ソース領域３４から表面チ
ャネル層３６を介してｎ+型ドレイン領域３５に流れる
電流の方向が＜２−１−１０＞に平行を成すようにして
いるため、チャネル領域を流れる電流の方向５６をオフ
方向に垂直に設定することができる。これにより、さら
にチャネル移動度を高くすることができ、さらにオン抵
抗を低減することができる。
ャネル層３６を介してｎ+型ドレイン領域３５に流れる
電流の方向が＜２−１−１０＞に平行を成すようにして
いるため、チャネル領域を流れる電流の方向５６をオフ
方向に垂直に設定することができる。これにより、さら
にチャネル移動度を高くすることができ、さらにオン抵
抗を低減することができる。
【００６５】本実施形態では、蓄積型の横型パワーＭＯ
ＳＦＥＴについて説明したが、反転型の横型パワーＭＯ
ＳＦＥＴについてもｎ+型ソース領域とｎ+型ドレイン領
域とが［１１−２０］方向に略平行に配列されるように
すれば、本実施形態と同様の効果を得ることができる。
ＳＦＥＴについて説明したが、反転型の横型パワーＭＯ
ＳＦＥＴについてもｎ+型ソース領域とｎ+型ドレイン領
域とが［１１−２０］方向に略平行に配列されるように
すれば、本実施形態と同様の効果を得ることができる。
【００６６】（他の実施形態）上記第１、第２実施形態
においては、ｐ型ベース領域３やｎ+型ソース領域４を
六角形で構成したが、他の多角形としてもよい。ただ
し、六角形とした場合には、チャネル領域を流れる電流
の方向のすべてが［１１−２０］方向に設定されるため
他の多角形よりもチャネル抵抗を低減することが可能で
ある。
においては、ｐ型ベース領域３やｎ+型ソース領域４を
六角形で構成したが、他の多角形としてもよい。ただ
し、六角形とした場合には、チャネル領域を流れる電流
の方向のすべてが［１１−２０］方向に設定されるため
他の多角形よりもチャネル抵抗を低減することが可能で
ある。
【００６７】なお、面方位などを示す場合、本来であれ
ば所望の数字の上にバー「−」を付すべきであるが、表
現手段の制限より本明細書では所望の数字の前にバーを
付すものとする。
ば所望の数字の上にバー「−」を付すべきであるが、表
現手段の制限より本明細書では所望の数字の前にバーを
付すものとする。
【図１】本発明の第１実施形態における縦型パワーＭＯ
ＳＦＥＴの概略を示す図である。
ＳＦＥＴの概略を示す図である。
【図２】本発明の第２実施形態における縦型パワーＭＯ
ＳＦＥＴの概略を示す図である。
ＳＦＥＴの概略を示す図である。
【図３】本発明の第３実施形態における縦型パワーＭＯ
ＳＦＥＴの概略を示す図である。
ＳＦＥＴの概略を示す図である。
【図４】本発明の第４実施形態における横型パワーＭＯ
ＳＦＥＴの概略を示す図である。
ＳＦＥＴの概略を示す図である。
【図５】従来における縦型パワーＭＯＳＦＥＴの断面構
成を示す図である。
成を示す図である。
【図６】本発明者らが実験のために試作したＭＯＳＦＥ
Ｔを説明するための図である。
Ｔを説明するための図である。
【図７】図６に示すＭＯＳＦＥＴを用いてチャネル移動
度の面方位依存性を調べた結果を示す図である。
度の面方位依存性を調べた結果を示す図である。
【図８】本発明者らが実験のために試作したＭＯＳＦＥ
Ｔを説明するための図である。
Ｔを説明するための図である。
【図９】図８に示すＭＯＳＦＥＴを用いてチャネル移動
度のオフ方向に対しての方向依存性を示す図である。
度のオフ方向に対しての方向依存性を示す図である。
【図１０】炭化珪素半導体装置に用いられるオフ基板を
説明するための図である。
説明するための図である。
１…ｎ+型基板、２…ｎ-型エピ層、３…ｐ型ベース領
域、４…ｎ+型ソース領域、５…表面チャネル層、７…
ゲート酸化膜、８…ゲート電極、９…絶縁膜、１０…ソ
ース電極、１１…ドレイン電極。
域、４…ｎ+型ソース領域、５…表面チャネル層、７…
ゲート酸化膜、８…ゲート電極、９…絶縁膜、１０…ソ
ース電極、１１…ドレイン電極。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６５２Ｆ (72)発明者 大矢 信之 愛知県刈谷市昭和町１丁目１番地 株式会 社デンソー内 Ｆターム(参考） 5F040 DA22 DC02 DC10 EA05 EC07 EM00
Claims (9)
- 【請求項１】 主表面（１ａ）及び該主表面の反対面で
ある裏面（１ｂ）を有し、炭化珪素よりなる第１導電型
の半導体基板（１）と、 前記半導体基板の主表面上に形成され、前記半導体基板
よりも高抵抗な炭化珪素よりなる第１導電型の半導体層
（２）と、 前記半導体層の表層部の所定領域に形成され、所定深さ
を有する第２導電型のベース領域（３）と、 前記ベース領域の表層部の所定領域に形成され、該ベー
ス領域の深さよりも浅い第１導電型のソース領域（４）
と、 前記ベース領域のうち前記ソース領域及び前記半導体層
に挟まれた部分の上に形成されたゲート絶縁膜（７）
と、 前記ゲート絶縁膜の上に形成されたゲート電極（８）
と、 前記ベース領域及び前記ソース領域と接触するように形
成されたソース電極（１０）と、 前記半導体基板（１）の裏面に形成されたドレイン電極
（１１）とを備える炭化珪素半導体装置において、 前記ゲート電極の下に形成されるチャネル領域を流れる
電流の方向が［１１−２０］に設定されていることを特
徴とする炭化珪素半導体装置。 - 【請求項２】 主表面（１ａ）及び該主表面の反対面で
ある裏面（１ｂ）を有し、炭化珪素よりなる第１導電型
の半導体基板（１）と、 前記半導体基板の主表面上に形成され、前記半導体基板
よりも高抵抗な炭化珪素よりなる第１導電型の半導体層
（２）と、 前記半導体層の表層部の所定領域に形成され、所定深さ
を有する第２導電型のベース領域（３）と、 前記ベース領域の表層部の所定領域に形成され、該ベー
ス領域の深さよりも浅い第１導電型のソース領域（４）
と、 前記ベース領域の表面部及び前記半導体層の表面部にお
いて、前記ソース領域と前記半導体層とを繋ぐように形
成された、炭化珪素よりなる表面チャネル層（５）と、 前記表面チャネル層の表面に形成されたゲート絶縁膜
（７）と、 前記ゲート絶縁膜の上に形成されたゲート電極（８）
と、 前記ベース領域及び前記ソース領域と接触するように形
成されたソース電極（１０）と、 前記半導体基板（１）の裏面に形成されたドレイン電極
（１１）とを備える炭化珪素半導体装置において、 前記表面チャネル層に形成されるチャネル領域を流れる
電流の方向が［１１−２０］に設定されていることを特
徴とする炭化珪素半導体装置。 - 【請求項３】 主表面（３１ａ）及び該主表面の反対面
である裏面（３１ｂ）を有し、前記主表面側に第１導電
型の半導体層（３２）が備えられた炭化珪素よりなる半
導体基板（３１）と、 前記半導体層の表層部の所定領域に形成された第２導電
型のウェル領域（３３）と、 前記ウェル領域の表層部の所定領域に形成され、該ウェ
ル領域の深さよりも浅い第１導電型のソース領域（３
４）及びドレイン領域（３５）と、 前記ウェル領域のうち、前記ソース領域と前記ドレイン
領域の間の上に形成されたゲート絶縁膜（３７）と、 前記ゲート絶縁膜の上に形成されたゲート電極（３８）
と、 前記ソース領域に電気的に接続されたソース電極（４
０）と、 前記ドレイン領域に電気的に接続されたドレイン電極
（４１）と、 前記ウェル領域上に形成され、該ウェル領域を電位固定
するための基板電極（４３）とを備える炭化珪素半導体
装置において、 前記ゲート電極の下に形成されるチャネル領域を流れる
電流の方向が［１１−２０］に設定されていることを特
徴とする炭化珪素半導体装置。 - 【請求項４】 主表面（３１ａ）及び該主表面の反対面
である裏面（３１ｂ）を有し、前記主表面側に第１導電
型の半導体層（３２）が備えられた炭化珪素よりなる半
導体基板（３１）と、 前記半導体層の表層部の所定領域に形成された第２導電
型のウェル領域（３３）と、 前記ウェル領域の表層部の所定領域に形成され、該ウェ
ル領域の深さよりも浅い第１導電型のソース領域（３
４）及びドレイン領域（３５）と、 前記ソース領域及び前記ドレイン領域の間に位置する前
記ウェル領域の表面部に形成された、炭化珪素よりなる
表面チャネル層（３６）と、 前記表面チャネル層の表面に形成されたゲート絶縁膜
（３７）と、 前記ゲート絶縁膜の上に形成されたゲート電極（３８）
と、 前記ソース領域に電気的に接続されたソース電極（４
０）と、 前記ドレイン領域に電気的に接続されたドレイン電極
（４１）と、 前記ウェル領域上に形成され、該ウェル領域を電位固定
するための基板電極（４３）とを備える炭化珪素半導体
装置において、 前記表面チャネル層に形成されるチャネル領域を流れる
電流の方向が［１１−２０］に設定されていることを特
徴とする炭化珪素半導体装置。 - 【請求項５】 前記ベース領域と前記ソース領域は、共
に、平面形状が多角形を成しており、該多角形のうちの
少なくとも一辺は［１−１００］に設定されていること
を特徴とする請求項１又は２に記載の炭化珪素半導体装
置。 - 【請求項６】 前記多角形は、各内角が略等しい六角形
であることを特徴とする請求項５に記載の炭化珪素半導
体装置。 - 【請求項７】 前記半導体基板は、前記主表面の法線の
方向が＜０００１＞方向に対して所定角度を有するオフ
基板であり、前記チャネル領域を流れる電流の方向が、
前記主表面の法線の方向と＜０００１＞法線を含む平面
内にあり、かつ、前記主表面の法線と垂直を成すオフ方
向に対して垂直に設定されるようにオフ方向が設定され
ていることを特徴とする請求項１又は２又は５又は６に
記載の炭化珪素半導体装置。 - 【請求項８】 前記ベース領域と前記ソース領域は、共
に、平面形状がストライプ形状を成しており、該ストラ
イプ形状の長辺はオフ方向に対して平行に設定されてい
ることを特徴とする請求項７に記載の炭化珪素半導体装
置。 - 【請求項９】 主表面（１ａ）及び該主表面の反対面で
ある裏面（１ｂ）を有し、炭化珪素よりなる第１導電型
の半導体基板（１）と、 前記半導体基板の主表面上に形成され、前記半導体基板
よりも高抵抗な炭化珪素よりなる第１導電型の半導体層
（２）と、 前記半導体層の表層部の所定領域に形成され、所定深さ
を有する第２導電型のベース領域（３）と、 前記ベース領域の表層部の所定領域に形成され、該ベー
ス領域の深さよりも浅い第１導電型のソース領域（４）
と、 前記ベース領域のうち前記ソース領域及び前記半導体層
に挟まれた部分の上に形成されたゲート絶縁膜（７）
と、 前記ゲート絶縁膜の上に形成されたゲート電極（８）
と、 前記ベース領域及び前記ソース領域と接触するように形
成されたソース電極（１０）と、 前記半導体基板（１）の裏面に形成されたドレイン電極
（１１）とを備える炭化珪素半導体装置において、 前記ベース領域及び前記ソース領域は、共に、平面形状
が六角形を成しており、該六角形の各辺それぞれが［１
−１００］に設定されていることを特徴とする炭化珪素
半導体装置。
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