JP2008311261A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法 Download PDFInfo
- Publication number
- JP2008311261A JP2008311261A JP2007154773A JP2007154773A JP2008311261A JP 2008311261 A JP2008311261 A JP 2008311261A JP 2007154773 A JP2007154773 A JP 2007154773A JP 2007154773 A JP2007154773 A JP 2007154773A JP 2008311261 A JP2008311261 A JP 2008311261A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- semiconductor
- conductive layer
- well region
- conductive
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
【課題】高耐圧・低損失なパワーMOSFETを提供する。
【解決手段】半導体基板1上に堆積された半導体層2と、前記半導体層2の内部に設けられた、前記半導体層2の面に対してほぼ垂直な方向に伸びるように交互に配置された第1導電型の導電層2aおよび第2導電型の導電層2bと、前記半導体層2の内部に設けられた、前記第1導電型の導電層2aおよび前記第2導電型の導電層2bの上に間隔を隔てて選択的に設けられた第2導電型のウェル領域6と、前記ウェル領域6の内部に設けられた第1導電型のソース領域8と、前記半導体層2上にゲート絶縁膜4を介して設けられたゲート電極11とを含む半導体装置であって、前記半導体基板1がオフ角を有しており、前記半導体基板1のオフ角の方向と前記第1導電型の導電層2aおよび前記第2導電型の導電層2bが前記半導体層2の面内において連続する方向がほぼ同じであることを特徴とする半導体装置を提供する。
【選択図】図1
【解決手段】半導体基板1上に堆積された半導体層2と、前記半導体層2の内部に設けられた、前記半導体層2の面に対してほぼ垂直な方向に伸びるように交互に配置された第1導電型の導電層2aおよび第2導電型の導電層2bと、前記半導体層2の内部に設けられた、前記第1導電型の導電層2aおよび前記第2導電型の導電層2bの上に間隔を隔てて選択的に設けられた第2導電型のウェル領域6と、前記ウェル領域6の内部に設けられた第1導電型のソース領域8と、前記半導体層2上にゲート絶縁膜4を介して設けられたゲート電極11とを含む半導体装置であって、前記半導体基板1がオフ角を有しており、前記半導体基板1のオフ角の方向と前記第1導電型の導電層2aおよび前記第2導電型の導電層2bが前記半導体層2の面内において連続する方向がほぼ同じであることを特徴とする半導体装置を提供する。
【選択図】図1
Description
本発明は、半導体装置およびその製造方法に関する。
耐圧が高く、大電流を流すことができる半導体素子(パワーデバイス)は、様々な分野で使用されている。従来は、シリコン(Si)半導体を用いたSiパワーデバイスが主流であったが、SiパワーデバイスはSi半導体の物性に起因する抵抗低減の限界が近づいており、近年では、Si半導体に比べてバンドギャップの大きな(ワイドバンドギャップ)半導体材料である炭化珪素(SiC)半導体を用いたSiCパワーデバイスの開発が進められている。
SiC半導体はSi半導体よりも高い絶縁耐圧性を有しているため、SiC半導体を用いた縦型のパワーMOSFETでは、ドリフト領域を薄くでき、かつ、ドリフト領域におけるドーピング密度を高めることもできるので、Si半導体に比べるとドリフト抵抗を大幅に低減することが可能になる。また、SiC半導体は熱伝導特性および高温耐性に優れているため、SiCパワーMOSFETの電流容量を容易に向上できる。
しかしながら、ドリフト領域の厚みやドーピング密度は、半導体素子に要求される耐圧と半導体の有する絶縁耐圧性から決まる。高耐圧を要求される半導体素子においては、その耐圧を保持できるだけのドリフト層の厚みが必要である。そして、オフ状態においては耐圧を保持する厚みだけ空乏化する必要があるが、空乏層の伸びは電圧の1/2乗に比例し、ドーピング濃度の1/2乗に反比例するため、高耐圧素子においては空乏層を伸ばすため低濃度なドリフト層が必要である。一方、ドリフト層の抵抗は、ドリフト層の厚みに比例し、ドーピング濃度に反比例するため、ドリフト層の厚みが厚く、ドーピング濃度が低い高耐圧素子においては、ドリフト抵抗が増大してしまう。
そこで、ドリフト抵抗を低減するために、図7のようなスーパージャンクション構造が提案されている(特許文献1)。スーパージャンクション構造では、耐圧を保持する空乏層を伸ばす距離はドリフト層の厚みdではなく、スーパージャンクションの第一導電型領域の幅W1および第二導電型領域の幅W2で決定される。W1およびW2は、要求される耐圧とは独立に決まるため、ドリフト層の厚みdが厚い高耐圧素子においては、dよりもW1およびW2の方が小さければ、空乏層を伸ばす距離が小さくて良いことになる。そのため、ドリフト層のドーピング密度を高濃度にすることができ、ドリフト抵抗を低減することができる。スーパージャンクション構造においては、W1およびW2を縮小することで高濃度化が可能で、ドリフト抵抗を低減することができる。高い絶縁破壊電界を有するSiC半導体では、ドリフト層の薄膜化と高濃度化が可能であることから、スーパージャンクション構造を用いなくてもドリフト抵抗は低減しやすいが、さらにドリフト抵抗を低減するためにはスーパージャンクション構造のピッチを縮小することが特に必要である。
特許文献1に開示された半導体装置によると、スーパージャンクション構造のピッチを、セルのピッチとは独立に設定することが可能である。セルのピッチは通常7〜10μm程度に設定されるが、スーパージャンクション構造のピッチはさらに縮小することができるため、スーパージャンクション構造を高濃度化できることからドリフト抵抗が低減可能である。
特開2000−260984号公報
しかしながら、本願発明者らが検討したところ、特許文献1に開示されている半導体装置では、SiC半導体のエピタキシャル成長と選択的イオン注入を繰り返してスーパージャンクション構造を形成する工程において、認識パターンがくずれてしまうために良好なスーパージャンクション構造を形成できないという問題があることを見い出した。
その問題を、図8を参照しながら説明する。一般に、SiC半導体ではエピタキシャル成長を容易にするために、オフ角を有する基板を用いる。エピタキシャル成長工程において、オフ角の方向に成長させることによって、下地の配列を継続した成長層を形成することができる。スーパージャンクション構造はエピタキシャル成長と選択的イオン注入を繰り返すことで形成するが、本願発明者らは、エピタキシャル成長を行なうことによって、マスク合わせの際にウエハの位置情報を取得するためのアライメントマークが変形してしまうことを見い出した。図8(a)はエピタキシャル成長前のアライメントマークの模式的な上面図、図8(b)はエピタキシャル成長後のアライメントマークの模式的な上面図である。スーパージャンクション構造の形成においては、スーパージャンクション構造の半導体層面内において連続する方向の重ね合わせ精度は重要ではないが、スーパージャンクション構造の法線方向の重ね合わせ精度を保つことが重要なため、スーパージャンクション構造の法線方向とアライメントマークの辺の向きを同じにすることが一般的である。しかし、基板のオフ角の方向とスーパージャンクション構造の法線方向が同じであると、エピタキシャル成長はオフ角の方向に対して進行するため、オフ角の方向に対してはアライメントマークは対称性を失い、ステッパの重ね合わせの精度を保つことが難しい。このため、図8(c)に示すように、後のイオン注入マスク形成工程において、第1導電型の導電層2aおよび第2導電型の導電層2bが、下地に対してずれてしまい、第1導電型の導電層2aの接続部が狭くなり、オン抵抗の増大を招く。スーパージャンクション構造のピッチが小さい場合には、より高精度な重ね合わせ精度が必要となり、特にこの問題が顕著となる。従って、特許文献1に開示されている半導体装置を作製すると、良好な形状のスーパージャンクション構造を形成できないため、半導体装置のオン抵抗を大幅に低減することは困難である。
本発明は、上記事情に鑑みてなされたものであり、その目的は、オン抵抗が効果的に低減されたスーパージャンクション構造の半導体装置を提供することにある。
上記目的を達成するために、本発明の半導体装置は、半導体基板と、前記半導体基板の主面上に堆積された半導体層と、前記半導体層の内部に形成された、前記半導体層の前記主面に対してほぼ垂直な方向に伸びるように交互に配置された第1導電型の導電層および第2導電型の導電層と、前記半導体層の内部に形成され、かつ前記第1導電型の導電層および前記第2導電型の導電層の上に間隔を隔てて選択的に形成された第2導電型のウェル領域と、前記ウェル領域の内部に形成された第1導電型のソース領域と、前記半導体層上にゲート絶縁膜を介して設けられたゲート電極とを含む半導体装置であって、前記半導体基板がオフ角を有しており、前記半導体基板のオフ角の方向と前記第1導電型の導電層および前記第2導電型の導電層が前記半導体層面内において各々連続する方向がほぼ同じであることを特徴とする。
前記第1導電型の導電層および前記第2導電型の導電層を配置するピッチは前記第2導電型のウェル領域のピッチよりも小さいことが好ましい。
前記半導体層は炭化珪素であることが好ましい。
前記半導体基板のオフ角は1°以上10°以下であることが好ましい。
また、前記ウェル領域が一方向に形成され、前記第1導電型の導電層および前記第2導電型の導電層が前記半導体層面内において各々連続する方向と前記ウェル領域の前記半導体層面内の辺の向きが略直交することが好ましい。
また、前記ウェル領域が略正方形状に形成され、前記第1導電型の導電層および前記第2導電型の導電層が前記半導体層面内において各々連続する方向と前記ウェル領域の前記半導体層面内のいずれもの辺の向きが交差することが好ましい。
また、前記ウェル領域が略六角形状に形成され、前記第1導電型の導電層および前記第2導電型の導電層が前記半導体層面内において各々連続する方向と前記ウェル領域の前記半導体層面内のいずれもの辺の向きが交差することが好ましい。
また、本発明の半導体装置の製造方法は、前記半導体基板上に前記半導体基板の主面に対して略ほぼ垂直な方向に伸びるように交互に配置された第1導電型の導電層および第2導電型の導電層を形成する工程(a)と、前記第1導電型の導電層および前記第2導電型の導電層上に間隔を隔てて選択的に第2導電型のウェル領域を形成する工程(b)と、前記ウェル領域の内部に第1導電型のソース領域を形成する工程(c)と、前記半導体層の上にゲート絶縁膜を介してゲート電極を形成する工程(d)とを含み、前記工程(a)は、前記半導体基板上にエピタキシャル成長したのち前記第1導電型の導電層および前記第2導電型の導電層を形成するために所定の領域に選択的にイオン注入をする工程を複数回繰り返すことを特徴とする。
前記工程(a)は、前記半導体基板上に形成されたアライメントマークの辺の向きと、前記第1導電型の導電層および前記第2導電型の導電層の法線方向がほぼ同じになるように前記第1導電型の導電層および前記第2導電型の導電層を形成することが好ましい。
本発明の半導体装置によると、スーパージャンクション構造の法線方向の重ね合わせ精度が向上するので、良好な形状のスーパージャンクション構造が形成可能となり、オン抵抗が効果的に低減された半導体装置を提供することができる。
(第1の実施の形態)
以下に、図1および図2を参照しながら、本発明のある好ましい実施形態における半導体装置について説明する。図1は本実施形態の半導体装置を斜め上から見た図、図2は本実施形態の半導体装置の要部の上面図である。図2の点線は、スーパージャンクション構造のn型領域2aと、p型領域2bの境界を表している。スーパージャンクション構造は、n型領域2aとp型領域2bからなる。n型領域2aとp型領域2bのそれぞれの幅W1、W2はそれぞれ1μmで、スーパージャンクションのピッチWSJは2μmである。後述するが、セルピッチWCは7μmであり、スーパージャンクションのピッチがセルピッチよりも小さいことで、n型領域2aおよびp型領域2bの実効ドーピング濃度を高くすることができ、オン抵抗を低減できる。n型領域2aとp型領域2bの実効ドーピング密度はそれぞれ1×1017cm−3程度である。W1とW2の大きさは等しくなくても良いが、耐圧を保持するためにはn型不純物の総量とp型不純物の総量はほぼ等しいことが望ましい。
以下に、図1および図2を参照しながら、本発明のある好ましい実施形態における半導体装置について説明する。図1は本実施形態の半導体装置を斜め上から見た図、図2は本実施形態の半導体装置の要部の上面図である。図2の点線は、スーパージャンクション構造のn型領域2aと、p型領域2bの境界を表している。スーパージャンクション構造は、n型領域2aとp型領域2bからなる。n型領域2aとp型領域2bのそれぞれの幅W1、W2はそれぞれ1μmで、スーパージャンクションのピッチWSJは2μmである。後述するが、セルピッチWCは7μmであり、スーパージャンクションのピッチがセルピッチよりも小さいことで、n型領域2aおよびp型領域2bの実効ドーピング濃度を高くすることができ、オン抵抗を低減できる。n型領域2aとp型領域2bの実効ドーピング密度はそれぞれ1×1017cm−3程度である。W1とW2の大きさは等しくなくても良いが、耐圧を保持するためにはn型不純物の総量とp型不純物の総量はほぼ等しいことが望ましい。
スーパージャンクション構造は、オン状態においては、空乏化せずにn型領域2aに電流が流れる。このとき、n型領域2aが1×1017cm−3程度の高濃度のドーピング密度を有しており、かつn型領域2aの全体に電流を流すことができるので、効果的にオン抵抗を低減することができる。一方、オフ状態では、ソース電極10とドレイン電極5の間に高電圧が印加され、n型領域2aとp型領域2bがともに空乏化され、耐圧を保持することができる。
基板1は、基板1上のエピタキシャル成長を容易にするためにオフ角を有しており、オフ角の大きさは8°である。基板のオフ角の向きとスーパージャンクション構造の半導体層面内において連続する向きはほぼ同じであり、スーパージャンクション構造の半導体層面内において連続する向きとウェル領域の半導体層面内の辺の向きはほぼ直角である。ここで、スーパージャンクション構造の半導体層面内において連続する向きとは、半導体層2の面内において同一導電型のスーパージャンクション構造2aあるいは2bの領域が連続する方向を言う。また、ウェル領域の半導体層面内の辺の向きとは、チャネル領域3aのうち、その上方にゲート絶縁膜4とゲート電極11を含み、下方にウェル領域6を含み、ソース領域8を含まない領域の連続する方向、すなわちチャネル領域3aにおいて電流が流れる向きと直交する方向と同じである。
オフ角が10°以下と小さい場合には、アライメントマークの崩れが大きくなるため、基板のオフ角の向きとスーパージャンクション構造の半導体層面内において連続する向きの関係は特に重要である。詳細は後述するが、基板のオフ角の向きとスーパージャンクション構造の半導体層面内において連続する向きが同じであることにより、スーパージャンクション構造の位置ずれが起こりにくく、オン抵抗を効果的に抑制することができる。
ウェル領域6、ソース領域8、ウェルコンタクト領域7、ソース電極10などはスーパージャンクション構造と直交しており、ウェル領域の半導体層面内の辺の向きとスーパージャンクション構造の半導体層面内において連続する向きは直角である。本実施形態のように、ウェル領域の向きが一方向に形成され、スーパージャンクション構造の向きと直交する場合が、スーパージャンクション構造にもっとも均一に電流を流すことができ、ドリフト抵抗低減効果が大きい。スーパージャンクション構造とウェル領域の向きは直角でなくても交差していれば本発明の効果は得られるが、直角の場合がもっともオン抵抗を低減することができる。
以下に図3を参照しながら本発明の半導体装置の製造方法を述べる。まず、図3(a)に示す工程において、半導体基板1上にn型バッファ層9を形成する。半導体基板1は、例えば、主面が(0001)から[11−20](112バー0)方向に8度のオフ角度がついた直径76mmの4H−SiC低抵抗n型基板を用いる。ただし、オフ角度の方向は[11−20]方向でなくても良いし、オフ角度の大きさは8度でなくても良い。バッファ層9は、オフ状態で基板に空乏層が到達しない程度の厚みとドーピング密度を有していれば良く、例えば、厚み1μm、ドーピング密度1×1018cm−3、あるいは厚み3μm、ドーピング密度1×1017cm−3程度でも良い。
次に、バッファ層9上に半導体層2を形成する。半導体層2は、例えば、エピタキシャル成長とイオン注入の工程を繰り返すことにより形成される。以下に半導体層2の形成方法を述べる。バッファ層9上に例えば厚み1μm、ドーピング密度1×1017cm−3の半導体層21を形成する。エピタキシャル成長で形成した半導体層21はn型でもp型でも良いが、ここではn型の場合について説明する。n型の半導体層21は、エピタキシャル成長中に例えば窒素ガスを用いたドーピングを行なうことで形成可能である。
次に、図3(b)に示す工程において、半導体層21上に注入マスク(図示せず)を形成し、アルミニウムイオンを注入してスーパージャンクション構造のp型領域2bの一部を形成する。p型領域2bは1×1017cm−3程度の実効ドーピング密度を有している。ここで言う実効ドーピング密度とは、p型の不純物(アルミニウム)密度とn型の不純物密度の差で、実効的にドーパントとして機能する不純物の密度を言う。アルミニウムイオンの注入がなされなかった領域は、スーパージャンクション構造のn型領域2aの一部を形成する。n型領域2aの幅W1とp型領域2bの幅W2はそれぞれ1μm程度である。スーパージャンクション構造の向きは、エピタキシャル成長の向き、すなわち半導体基板1が有するオフ角の向きとほぼ同じである。基板のオフ角と平行な向きに対しては、図7(b)に示すようにアライメントマークの対象性が保たれることから、後の半導体層22、23、・・・2nを形成する工程において、図7(c)に示すようなスーパージャンクション構造の位置ずれが起こりにくく、オン抵抗を効果的に抑制することができる。
次に、図3(c)に示す工程において、上述した半導体層21を形成する工程と同様の工程でエピタキシャル成長とイオン注入をn回繰り返し、半導体層22、23、・・・2nを順番に形成していく。繰り返し回数nは、要求される耐圧から決まるドリフト層の膜厚によって制約され、ここではn=10である。ここで、半導体層の結晶性がイオン注入により悪化している場合には、イオン注入後、エピタキシャル成長の前に注入イオン活性化アニールを行なっても良い。半導体層21、22、・・・2nにおいて、スーパージャンクション構造のn型領域2aとp型領域2bは基板表面に対してほぼ垂直な角度を有しており、p型領域2bはバッファ層9から後に形成するウェル領域6までつながっている。
次に、図3(d)に示す工程において、図3(c)にて形成した半導体層2の上にエピタキシャル成長にて半導体層20を形成し、選択的イオン注入によりウェル領域6、ソース領域8、ウェルコンタクト領域7を形成する。ウェル領域6は、例えば、アルミニウムイオン注入で形成され、厚さ0.6μm、ドーピング密度2×1018cm-3である。ソース領域8は、例えば、窒素あるいはリンイオン注入で形成され、厚さ0.3μm、ドーピング密度5×1019cm-3である。ウェルコンタクト領域7は、例えば、アルミニウムイオン注入で形成され、厚さ0.3μm、ドーピング密度5×1019cm-3である。
その後、図4(a)に示す工程において、半導体層2上にさらにエピタキシャル成長したのち、パターニングを行うことによりチャネル層3を形成する。前述のように、上記エピタキシャル成長する前に活性化アニールを行なっても良い。チャネル層3は、例えば厚さ約0.2μm、平均不純物濃度約1×1017cm-3である。チャネル層3と、後に形成するゲート絶縁膜4の界面のうち、下方にウェル領域6を有してソース領域8を有さず、上方にゲート電極11を有する部分がチャネル領域3aとして機能する。チャネル層3を形成することにより閾値電圧の制御が容易となる利点があるが、このチャネル層3は必須ではない。チャネル層3を形成しない場合は、ウェル領域6とゲート酸化膜4の界面のうち、ソース領域8を含まず、上方にゲート電極10を有する部分がチャネル領域3aとして機能する(反転型チャネルとして機能)。
次に、図4(b)に示す工程において、ゲート絶縁膜4を形成する。ゲート酸化膜4は、チャネル層3の表面を熱酸化することによって形成され、その厚さは例えば約0.07μmである。この熱酸化工程では、基板の裏面にも酸化膜が形成されるため、熱酸化工程の後にこの酸化膜を除去する。ゲート電極11は、ゲート絶縁膜4の表面にpoly−Si膜を堆積し、パターニングを行うことによって形成できる。ゲート絶縁膜4およびゲート電極11は、図示するように、1つのウェル領域6の内部のソース領域8から、ウェル領域間のドリフト領域2aを跨いで隣接するウェル領域6の内部のソース領域8までを覆っている。
次に、図4(c)に示す工程において、ソース電極10を形成する。ソース電極10は、ソース領域8およびウェルコンタクト領域7に対してオーミック接合を形成している。このようなソース電極10は、ソース領域8およびウェルコンタクト領域7に接するようにチタン金属層を形成した後、950℃程度の加熱処理を行うことによって得られる。
図示しないが、ゲート電極11は、層間絶縁膜(SiO2膜)によって覆われている。
層間絶縁膜の形成はソース電極10の形成後に行ってもよい。あるいは、層間絶縁膜を形成した後に、上記方法により、層間絶縁膜に形成したコンタクトホール内にソース電極10を設けてもよい。いずれの場合でも、ソース電極10は、層間絶縁膜に形成されたコンタクトホールを介して、上部配線(図示せず)に接続される。
また、ドレイン電極5は、基板裏面にチタン金属層を堆積し、ソース電極10を形成する際と同様の加熱処理を行うことによって形成できる。
上記の工程を経て、本実施形態の半導体装置を作製すると、良好な形状のスーパージャンクション構造が作製できるため、ドリフト層の抵抗を大幅に低減可能で、オン抵抗を大幅に低減することができる。
なお、本明細書における「半導体装置」は、半導体層を用いて形成された素子を少なくとも1つ備えていればよく、例えば縦型MOSFETなどの半導体素子や、そのような半導体素子を備えた装置を広く含む。半導体層としては、特に限定されずオフ角を有する半導体基板であればよい。特に、半導体層としてSiC層を用いると有利である。SiC層をはじめとするワイドバンドギャップ半導体では、絶縁破壊電界が高いためにドリフト層の厚みを薄くすることができる。スーパージャンクション構造を高濃度化するためには、スーパージャンクション構造のピッチ縮小が必須であるが、本発明はスーパージャンクション構造のピッチが小さい場合に特に効果が大きい。
(第2の実施の形態)
以下に、図5を参照しながら、本発明の第2の実施形態における半導体装置について説明する。図5は本実施形態の半導体装置の上面図である。図5の点線は、スーパージャンクション構造のn型領域2aと、p型領域2bの境界を表しており、スーパージャンクション構造は第1の実施の形態と図1と同様である。本第2の実施の形態が第1の実施の形態と異なるのは、セルおよびウェル領域、ウェルコンタクト領域、ソース領域の形状である。セルおよびウェル領域は正方形状をしており、ゲート電極11は、図5の一点鎖線で境界を図示するように、1つのウェル領域6の内部のソース領域8から、ウェル領域間のドリフト領域2aを跨いで隣接するウェル領域6の内部のソース領域8までを覆っている。ウェル領域の辺の向きは正方形の辺と同じであるため、二つの向きを有する。これら二つのウェル領域の辺の向きは、いずれもスーパージャンクションの半導体層面内において連続する向きと45°の角をなす。ウェル領域の辺の向きとスーパージャンクションの半導体層面内において連続する向きは45°に限定されないが、二つのウェル領域の辺の向きが、いずれもスーパージャンクションの半導体層面内において連続する向きと異なることで、電流がスーパージャンクション構造のうち特定の領域に集中することを避けられるため、オン抵抗を効果的に低減することができる。正方形状のセルを採用することで、第1の実施の形態よりもチャネル抵抗を低減することが可能である。
以下に、図5を参照しながら、本発明の第2の実施形態における半導体装置について説明する。図5は本実施形態の半導体装置の上面図である。図5の点線は、スーパージャンクション構造のn型領域2aと、p型領域2bの境界を表しており、スーパージャンクション構造は第1の実施の形態と図1と同様である。本第2の実施の形態が第1の実施の形態と異なるのは、セルおよびウェル領域、ウェルコンタクト領域、ソース領域の形状である。セルおよびウェル領域は正方形状をしており、ゲート電極11は、図5の一点鎖線で境界を図示するように、1つのウェル領域6の内部のソース領域8から、ウェル領域間のドリフト領域2aを跨いで隣接するウェル領域6の内部のソース領域8までを覆っている。ウェル領域の辺の向きは正方形の辺と同じであるため、二つの向きを有する。これら二つのウェル領域の辺の向きは、いずれもスーパージャンクションの半導体層面内において連続する向きと45°の角をなす。ウェル領域の辺の向きとスーパージャンクションの半導体層面内において連続する向きは45°に限定されないが、二つのウェル領域の辺の向きが、いずれもスーパージャンクションの半導体層面内において連続する向きと異なることで、電流がスーパージャンクション構造のうち特定の領域に集中することを避けられるため、オン抵抗を効果的に低減することができる。正方形状のセルを採用することで、第1の実施の形態よりもチャネル抵抗を低減することが可能である。
本実施形態の半導体装置の製造方法は、基本的には第1の実施形態と同様の工程を経ることで実現できる。この際、セルおよびウェル領域、ウェルコンタクト領域、ソース領域の形状が第1の実施形態とは異なるので、図5の形状に合わせたマスクを用いて各領域のイオン注入を行えばよい。
(第3の実施の形態)
以下に、図6を参照しながら、本発明の第3の実施形態における半導体装置について説明する。図6は本実施形態の半導体装置の上面図である。図6の点線は、スーパージャンクション構造のn型領域2aと、p型領域2bの境界を表しており、スーパージャンクション構造は第1および第2の実施の形態と同様である(スーパージャンクションの基本構造は図1を参照)。本第3の実施の形態が第1および第2の実施の形態と異なるのは、セルおよびウェル領域、ウェルコンタクト領域、ソース領域の形状である。セルおよびウェル領域は六角形状をしており、ゲート電極11は、一点鎖線で境界を図示するように、1つのウェル領域6の内部のソース領域8から、ウェル領域間のドリフト領域2aを跨いで隣接するウェル領域6の内部のソース領域8までを覆っている。ウェル領域の辺の向きは六角形の辺と同じであるため、三つの向きを有する。これら三つのウェル領域の辺の向きは、スーパージャンクションの半導体層面内において連続する向きとそれぞれ15°、105°、225°の角をなす。ウェル領域の辺の向きとスーパージャンクションの半導体層面内において連続する向きは上述した向きに限定されないが、三つのウェル領域の辺の向きが、いずれもスーパージャンクションの半導体層面内において連続する向きと異なることで、電流がスーパージャンクション構造のうち特定の領域に集中することを避けられるため、オン抵抗を効果的に低減することができる。六角形状のセルを採用することで、第1の実施の形態よりもチャネル抵抗を低減することが可能である。
以下に、図6を参照しながら、本発明の第3の実施形態における半導体装置について説明する。図6は本実施形態の半導体装置の上面図である。図6の点線は、スーパージャンクション構造のn型領域2aと、p型領域2bの境界を表しており、スーパージャンクション構造は第1および第2の実施の形態と同様である(スーパージャンクションの基本構造は図1を参照)。本第3の実施の形態が第1および第2の実施の形態と異なるのは、セルおよびウェル領域、ウェルコンタクト領域、ソース領域の形状である。セルおよびウェル領域は六角形状をしており、ゲート電極11は、一点鎖線で境界を図示するように、1つのウェル領域6の内部のソース領域8から、ウェル領域間のドリフト領域2aを跨いで隣接するウェル領域6の内部のソース領域8までを覆っている。ウェル領域の辺の向きは六角形の辺と同じであるため、三つの向きを有する。これら三つのウェル領域の辺の向きは、スーパージャンクションの半導体層面内において連続する向きとそれぞれ15°、105°、225°の角をなす。ウェル領域の辺の向きとスーパージャンクションの半導体層面内において連続する向きは上述した向きに限定されないが、三つのウェル領域の辺の向きが、いずれもスーパージャンクションの半導体層面内において連続する向きと異なることで、電流がスーパージャンクション構造のうち特定の領域に集中することを避けられるため、オン抵抗を効果的に低減することができる。六角形状のセルを採用することで、第1の実施の形態よりもチャネル抵抗を低減することが可能である。
本実施形態の半導体装置の製造方法は、基本的には第1の実施形態と同様の工程を経ることで実現できる。である。この際、セルおよびウェル領域、ウェルコンタクト領域、ソース領域の形状が第1の実施形態とは異なるので、図6の形状に合わせたマスクを用いて各領域のイオン注入を行えばよい。
本発明によると、複数のユニットセルを有するトランジスタを備えた半導体装置において、ドリフト層の高濃度化が可能になるため、オン抵抗の大幅な低減が可能である。従って、従来よりも導通損失を小さい半導体装置を提供でき、縦型MOSFETなどの半導体素子、およびそのような半導体素子を含む装置に広く適用でき、低消費電力のパワーデバイスが得られる。特に、炭化珪素を用いて形成された縦型MOSFETに適用すると有利である。
1 半導体基板
2 半導体層
2a 第1導電型の導電層
2b 第2導電型の導電層
3 チャネル層
3a チャネル領域
4 ゲート絶縁膜
5 ドレイン電極
6 ウェル領域
7 ウェルコンタクト領域
8 ソース領域
9 バッファ層
10 ソース電極
11 ゲート電極
15 層間絶縁膜
17 上部配線
2 半導体層
2a 第1導電型の導電層
2b 第2導電型の導電層
3 チャネル層
3a チャネル領域
4 ゲート絶縁膜
5 ドレイン電極
6 ウェル領域
7 ウェルコンタクト領域
8 ソース領域
9 バッファ層
10 ソース電極
11 ゲート電極
15 層間絶縁膜
17 上部配線
Claims (9)
- 半導体基板と、
前記半導体基板の主面上に堆積された半導体層と、
前記半導体層の内部に形成された、前記半導体層の前記主面に対してほぼ垂直な方向に伸びるように交互に配置された第1導電型の導電層および第2導電型の導電層と、
前記半導体層の内部に形成され、かつ前記第1導電型の導電層および前記第2導電型の導電層の上に間隔を隔てて選択的に形成された第2導電型のウェル領域と、
前記ウェル領域の内部に形成された第1導電型のソース領域と、
前記半導体層上にゲート絶縁膜を介して設けられたゲート電極とを含む半導体装置であって、
前記半導体基板がオフ角を有しており、前記半導体基板のオフ角の方向と前記第1導電型の導電層および前記第2導電型の導電層が前記半導体層面内において各々連続する方向がほぼ同じであることを特徴とする半導体装置。 - 前記第1導電型の導電層および前記第2導電型の導電層を配置するピッチは前記第2導電型のウェル領域のピッチよりも小さいことを特徴とする、請求項1に記載の半導体装置。
- 前記半導体層は炭化珪素であることを特徴とする、請求項1または2に記載の半導体装置。
- 前記半導体基板のオフ角は1°以上10°以下であることを特徴とする、請求項1から3のいずれかに記載の半導体装置。
- 前記ウェル領域が一方向に形成され、前記第1導電型の導電層および前記第2導電型の導電層が前記半導体層面内において各々連続する方向と前記ウェル領域の前記半導体層面内の辺の向きが略直交することを特徴とする、請求項1から4のいずれかに記載の半導体装置。
- 前記ウェル領域が略正方形状に形成され、前記第1導電型の導電層および前記第2導電型の導電層が前記半導体層面内において各々連続する方向と前記ウェル領域の前記半導体層面内のいずれもの辺の向きが交差することを特徴とする、請求項1から4のいずれかに記載の半導体装置。
- 前記ウェル領域が略六角形状に形成され、前記第1導電型の導電層および前記第2導電型の導電層が前記半導体層面内において各々連続する方向と前記ウェル領域の前記半導体層面内のいずれもの辺の向きが交差することを特徴とする、請求項1から4のいずれかに記載の半導体装置。
- 請求項1に記載の半導体装置の製造方法であって、
前記半導体基板上に前記半導体基板の主面に対して略ほぼ垂直な方向に伸びるように交互に配置された第1導電型の導電層および第2導電型の導電層を形成する工程(a)と、
前記第1導電型の導電層および前記第2導電型の導電層上に間隔を隔てて選択的に第2導電型のウェル領域を形成する工程(b)と、
前記ウェル領域の内部に第1導電型のソース領域を形成する工程(c)と、
前記半導体層の上にゲート絶縁膜を介してゲート電極を形成する工程(d)とを含み、
前記工程(a)は、前記半導体基板上にエピタキシャル成長したのち前記第1導電型の導電層および前記第2導電型の導電層を形成するために所定の領域に選択的にイオン注入をする工程を複数回繰り返す
ことを特徴とする半導体装置の製造方法。 - 前記工程(a)は、前記半導体基板上に形成されたアライメントマークの辺の向きと、前記第1導電型の導電層および前記第2導電型の導電層の法線方向がほぼ同じになるように前記第1導電型の導電層および前記第2導電型の導電層を形成することを特徴とする、請求項8に記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007154773A JP2008311261A (ja) | 2007-06-12 | 2007-06-12 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007154773A JP2008311261A (ja) | 2007-06-12 | 2007-06-12 | 半導体装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2008311261A true JP2008311261A (ja) | 2008-12-25 |
Family
ID=40238648
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007154773A Pending JP2008311261A (ja) | 2007-06-12 | 2007-06-12 | 半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2008311261A (ja) |
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2009139140A1 (ja) * | 2008-05-13 | 2009-11-19 | パナソニック株式会社 | 半導体素子 |
JP2011100928A (ja) * | 2009-11-09 | 2011-05-19 | Denso Corp | 炭化珪素半導体装置の製造方法 |
WO2013122190A1 (ja) * | 2012-02-17 | 2013-08-22 | ローム株式会社 | 半導体装置 |
JP2015159309A (ja) * | 2015-04-07 | 2015-09-03 | ルネサスエレクトロニクス株式会社 | パワーjfet |
CN105006484A (zh) * | 2015-06-12 | 2015-10-28 | 无锡新洁能股份有限公司 | 一种超结半导体器件及其制造方法 |
US9543395B2 (en) | 2011-02-01 | 2017-01-10 | Renesas Electronics Corporation | Normally-off power JFET and manufacturing method thereof |
JP2017055028A (ja) * | 2015-09-11 | 2017-03-16 | 株式会社東芝 | 半導体装置の製造方法 |
JP6164672B1 (ja) * | 2016-07-19 | 2017-07-19 | 国立研究開発法人産業技術総合研究所 | 半導体装置およびその製造方法 |
WO2017183375A1 (ja) * | 2016-04-21 | 2017-10-26 | 三菱電機株式会社 | 半導体装置 |
JP2020150182A (ja) * | 2019-03-14 | 2020-09-17 | 富士電機株式会社 | 超接合炭化珪素半導体装置および超接合炭化珪素半導体装置の製造方法 |
-
2007
- 2007-06-12 JP JP2007154773A patent/JP2008311261A/ja active Pending
Cited By (24)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2009139140A1 (ja) * | 2008-05-13 | 2009-11-19 | パナソニック株式会社 | 半導体素子 |
JPWO2009139140A1 (ja) * | 2008-05-13 | 2011-09-15 | パナソニック株式会社 | 半導体素子 |
JP4435864B2 (ja) * | 2008-05-13 | 2010-03-24 | パナソニック株式会社 | 半導体素子 |
US8124984B2 (en) | 2008-05-13 | 2012-02-28 | Panasonic Corporation | Semiconductor multilayer structure on an off-cut semiconductor substrate |
JP2011100928A (ja) * | 2009-11-09 | 2011-05-19 | Denso Corp | 炭化珪素半導体装置の製造方法 |
US9543395B2 (en) | 2011-02-01 | 2017-01-10 | Renesas Electronics Corporation | Normally-off power JFET and manufacturing method thereof |
WO2013122190A1 (ja) * | 2012-02-17 | 2013-08-22 | ローム株式会社 | 半導体装置 |
JP2013171875A (ja) * | 2012-02-17 | 2013-09-02 | Rohm Co Ltd | 半導体装置 |
JP2015159309A (ja) * | 2015-04-07 | 2015-09-03 | ルネサスエレクトロニクス株式会社 | パワーjfet |
CN105006484A (zh) * | 2015-06-12 | 2015-10-28 | 无锡新洁能股份有限公司 | 一种超结半导体器件及其制造方法 |
JP2017055028A (ja) * | 2015-09-11 | 2017-03-16 | 株式会社東芝 | 半導体装置の製造方法 |
CN106531633A (zh) * | 2015-09-11 | 2017-03-22 | 株式会社东芝 | 半导体装置的制造方法 |
CN106531633B (zh) * | 2015-09-11 | 2019-07-12 | 株式会社东芝 | 半导体装置的制造方法 |
JP6293380B1 (ja) * | 2016-04-21 | 2018-03-14 | 三菱電機株式会社 | 半導体装置 |
WO2017183375A1 (ja) * | 2016-04-21 | 2017-10-26 | 三菱電機株式会社 | 半導体装置 |
US10854762B2 (en) | 2016-04-21 | 2020-12-01 | Mitsubishi Electric Corporation | Semiconductor device |
JP6164672B1 (ja) * | 2016-07-19 | 2017-07-19 | 国立研究開発法人産業技術総合研究所 | 半導体装置およびその製造方法 |
TWI645561B (zh) * | 2016-07-19 | 2018-12-21 | 國立研究開發法人產業技術總合研究所 | Semiconductor device and method of manufacturing same |
CN109417096A (zh) * | 2016-07-19 | 2019-03-01 | 国立研究开发法人产业技术综合研究所 | 半导体装置及其制造方法 |
JP2018019053A (ja) * | 2016-07-19 | 2018-02-01 | 国立研究開発法人産業技術総合研究所 | 半導体装置およびその製造方法 |
WO2018016201A1 (ja) * | 2016-07-19 | 2018-01-25 | 国立研究開発法人産業技術総合研究所 | 半導体装置およびその製造方法 |
CN109417096B (zh) * | 2016-07-19 | 2022-02-18 | 国立研究开发法人产业技术综合研究所 | 半导体装置及其制造方法 |
JP2020150182A (ja) * | 2019-03-14 | 2020-09-17 | 富士電機株式会社 | 超接合炭化珪素半導体装置および超接合炭化珪素半導体装置の製造方法 |
JP7293750B2 (ja) | 2019-03-14 | 2023-06-20 | 富士電機株式会社 | 超接合炭化珪素半導体装置および超接合炭化珪素半導体装置の製造方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8564060B2 (en) | Semiconductor device with large blocking voltage and manufacturing method thereof | |
US9252261B2 (en) | Semiconductor device and manufacturing method of the same | |
JP2008311261A (ja) | 半導体装置およびその製造方法 | |
EP2863417B1 (en) | Silicon carbide semiconductor device and method for producing same | |
US8354715B2 (en) | Semiconductor device and method of fabricating the same | |
JP5776610B2 (ja) | 炭化珪素半導体装置およびその製造方法 | |
JP6801323B2 (ja) | 半導体装置および半導体装置の製造方法 | |
JP5298691B2 (ja) | 炭化ケイ素半導体装置およびその製造方法 | |
US7981817B2 (en) | Method for manufacturing semiconductor device using multiple ion implantation masks | |
JP6848316B2 (ja) | 半導体装置および半導体装置の製造方法 | |
JP2010171418A (ja) | 半導体装置および半導体装置の製造方法 | |
TW201133825A (en) | Semiconductor device | |
US8941120B2 (en) | Semiconductor device and method for manufacturing the same | |
US8222107B2 (en) | Method for producing semiconductor element | |
US20130248880A1 (en) | Semiconductor device and method for manufacturing the same | |
JP2024001352A (ja) | 半導体装置の製造方法 | |
JP5817204B2 (ja) | 炭化珪素半導体装置 | |
JP4948784B2 (ja) | 半導体装置及びその製造方法 | |
JP2010027833A (ja) | 炭化珪素半導体装置およびその製造方法 | |
JP2008282859A (ja) | 半導体装置 | |
JP2007073818A (ja) | 半導体装置及びその製造方法 | |
JP2018206872A (ja) | 半導体装置 | |
EP3783640B1 (en) | Semiconductor device and method of manufacturing semiconductor device | |
JP2009182240A (ja) | 半導体装置の製造方法および半導体装置 | |
JP2019096776A (ja) | 半導体装置及びその製造方法 |