JPH10107263A - 絶縁ゲート型炭化ケイ素半導体装置 - Google Patents
絶縁ゲート型炭化ケイ素半導体装置Info
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- JPH10107263A JPH10107263A JP8255211A JP25521196A JPH10107263A JP H10107263 A JPH10107263 A JP H10107263A JP 8255211 A JP8255211 A JP 8255211A JP 25521196 A JP25521196 A JP 25521196A JP H10107263 A JPH10107263 A JP H10107263A
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】
【課題】斜め研磨したサブストレート上に成長したエピ
タキシャル層に形成されたＭＩＳ（金属−絶縁膜−半導
体）構造を持つ絶縁ゲート型炭化ケイ素半導体装置の特
性および特性のバラツキを改善する。 【解決手段】（０００１）面を主面とし、＜１１−２０
＞方向のオフアングルをもつ炭化ケイ素のｐ+ サブスト
レート１上に成長したｐエピタキシャル層２の表面層に
ｎソース領域３の境界およびｎドレイン領域４の境界の
主要部が、オフアングルの方向に対してほぼ平行をなす
ように、ｎソース領域３とｎドレイン領域４とが形成さ
れる。そして、両領域間のｐエピタキシャル層２上にゲ
ート絶縁膜５を介してゲート電極層６が設けられ、ソー
ス電極７、ドレイン電極８、ゲート電極９をもつＭＯＳ
ＦＥＴが形成される。ゲート電極層６直下に誘起される
チャネル１０を流れる電流のキャリアが、ｐエピタキシ
ャル層２の表面層の微小ステップを横切る確率が減少
し、移動度が改善されて、オン抵抗の低い炭化ケイ素半
導体装置となる。
タキシャル層に形成されたＭＩＳ（金属−絶縁膜−半導
体）構造を持つ絶縁ゲート型炭化ケイ素半導体装置の特
性および特性のバラツキを改善する。 【解決手段】（０００１）面を主面とし、＜１１−２０
＞方向のオフアングルをもつ炭化ケイ素のｐ+ サブスト
レート１上に成長したｐエピタキシャル層２の表面層に
ｎソース領域３の境界およびｎドレイン領域４の境界の
主要部が、オフアングルの方向に対してほぼ平行をなす
ように、ｎソース領域３とｎドレイン領域４とが形成さ
れる。そして、両領域間のｐエピタキシャル層２上にゲ
ート絶縁膜５を介してゲート電極層６が設けられ、ソー
ス電極７、ドレイン電極８、ゲート電極９をもつＭＯＳ
ＦＥＴが形成される。ゲート電極層６直下に誘起される
チャネル１０を流れる電流のキャリアが、ｐエピタキシ
ャル層２の表面層の微小ステップを横切る確率が減少
し、移動度が改善されて、オン抵抗の低い炭化ケイ素半
導体装置となる。
Description
【０００１】
【発明の属する技術分野】この発明は、炭化ケイ素を用
いた炭化ケイ素半導体装置に関する。
いた炭化ケイ素半導体装置に関する。
【０００２】
【従来の技術】ケイ素を用いた半導体装置は、高周波
化、大電力化を目指して各種の構造的な工夫により高性
能化が進められてきた。しかし、限界に近づきつつあ
り、より一層の高性能化を図るために、新しい材料の半
導体装置が模索されている。また、大電力を制御するパ
ワーデバイスでは、高温や放射線等の過酷な環境下にお
ける動作を要求されることも多いが、ケイ素やヒ化ガリ
ウムなどの既存の半導体材料においては実現が困難であ
る。
化、大電力化を目指して各種の構造的な工夫により高性
能化が進められてきた。しかし、限界に近づきつつあ
り、より一層の高性能化を図るために、新しい材料の半
導体装置が模索されている。また、大電力を制御するパ
ワーデバイスでは、高温や放射線等の過酷な環境下にお
ける動作を要求されることも多いが、ケイ素やヒ化ガリ
ウムなどの既存の半導体材料においては実現が困難であ
る。
【０００３】上記のような要求に対して、炭化ケイ素は
不純物添加により、ｐ、ｎ価電子制御が容易にできる
上、広い禁制帯幅（結晶系により、２．９３ｅＶまたは
３．２６ｅＶ）をもつため、大容量、高周波、そして高
温動作が可能な次世代のパワーデバイス用材料として期
待されている。具体的には、ケイ素より一桁高い絶縁破
壊電界を持つことから高耐圧デバイスへ、ケイ素の約２
倍の電子の飽和ドリフト速度を持つことから高周波デバ
イスへ、ケイ素の約３倍の熱伝導率を持つことから大電
力デバイス、高温環境用デバイスへの適用がみこまれ
る。
不純物添加により、ｐ、ｎ価電子制御が容易にできる
上、広い禁制帯幅（結晶系により、２．９３ｅＶまたは
３．２６ｅＶ）をもつため、大容量、高周波、そして高
温動作が可能な次世代のパワーデバイス用材料として期
待されている。具体的には、ケイ素より一桁高い絶縁破
壊電界を持つことから高耐圧デバイスへ、ケイ素の約２
倍の電子の飽和ドリフト速度を持つことから高周波デバ
イスへ、ケイ素の約３倍の熱伝導率を持つことから大電
力デバイス、高温環境用デバイスへの適用がみこまれ
る。
【０００４】これらの優れた特徴があるにもかかわら
ず、結晶成長が困難であるため、その開発はなかなか進
んでいなかった。しかし、ここ数年の結晶成長技術の進
歩は目ざましく、現在６Ｈ−ＳｉＣ、４Ｈ−ＳｉＣの
（０００１）面を主面とする直径３０ｍｍのウェハが市
販されるようになっている。これらは、閃亜鉛鉱型とウ
ルツ鉱型とが積層された形のアルファ相ＳｉＣである。
また、エピタキシャル成長技術においても、６Ｈ−Ｓｉ
Ｃおよび４Ｈ−ＳｉＣ結晶をサブストレートにし、斜め
研磨により僅かに傾斜をつけた（オフアングルと呼ぶ）
基板上に成長することによって、従来、基板温度が１８
００℃程度でなければ得られなかった高品質のエピタキ
シャル層が、１５００℃程度の低温で得られるようにな
った。これらの結晶の進歩により、高耐圧接合ダイオー
ド、ショットキーダイオード、或いは、ＭＯＳ型電界効
果トランジスタ（以下ＭＯＳＦＥＴと記す）などのデバ
イスの試作が急速に進められている。
ず、結晶成長が困難であるため、その開発はなかなか進
んでいなかった。しかし、ここ数年の結晶成長技術の進
歩は目ざましく、現在６Ｈ−ＳｉＣ、４Ｈ−ＳｉＣの
（０００１）面を主面とする直径３０ｍｍのウェハが市
販されるようになっている。これらは、閃亜鉛鉱型とウ
ルツ鉱型とが積層された形のアルファ相ＳｉＣである。
また、エピタキシャル成長技術においても、６Ｈ−Ｓｉ
Ｃおよび４Ｈ−ＳｉＣ結晶をサブストレートにし、斜め
研磨により僅かに傾斜をつけた（オフアングルと呼ぶ）
基板上に成長することによって、従来、基板温度が１８
００℃程度でなければ得られなかった高品質のエピタキ
シャル層が、１５００℃程度の低温で得られるようにな
った。これらの結晶の進歩により、高耐圧接合ダイオー
ド、ショットキーダイオード、或いは、ＭＯＳ型電界効
果トランジスタ（以下ＭＯＳＦＥＴと記す）などのデバ
イスの試作が急速に進められている。
【０００５】
【発明が解決しようとする課題】上記のようにＳｉＣの
エピタキシャル成長では、オフアングルを設けたサブス
トレート上にのみ良質なエピタキシャル層の成長が可能
であることが知られている。ＳｉＣのエピタキシャル成
長においては、一般に（０００１）面の結晶ではオフア
ングルは、＜１１−２０＞方向に５度程度の角度でおこ
なわれている。
エピタキシャル成長では、オフアングルを設けたサブス
トレート上にのみ良質なエピタキシャル層の成長が可能
であることが知られている。ＳｉＣのエピタキシャル成
長においては、一般に（０００１）面の結晶ではオフア
ングルは、＜１１−２０＞方向に５度程度の角度でおこ
なわれている。
【０００６】斜め研磨した表面は結晶面とオフアングル
だけずれており、エピタキシャル成長は結晶面間の微小
ステップに原子を付加しながら結晶面を維持しつつ進ん
で行く。従って、エピタキシャル層の表面には、斜め研
磨方向に垂直な方向の階段状の微小ステップが残る。ま
たこの微小ステップは、エピタキシャル層表面を酸化し
た場合は、酸化膜とエピタキシャル層との界面に残る。
だけずれており、エピタキシャル成長は結晶面間の微小
ステップに原子を付加しながら結晶面を維持しつつ進ん
で行く。従って、エピタキシャル層の表面には、斜め研
磨方向に垂直な方向の階段状の微小ステップが残る。ま
たこの微小ステップは、エピタキシャル層表面を酸化し
た場合は、酸化膜とエピタキシャル層との界面に残る。
【０００７】従って、エピタキシャル層の表面は、結晶
の品質は良好で鏡面のように見えるが、表面には原子オ
ーダーで階段状にステップが形成されている。このステ
ップは、例えば、走査型トンネル顕微鏡で観察すること
ができ、オフアングルの方向が＜１１−２０＞方向であ
ると、その方向に垂直な＜１−１００＞方向に平行に形
成されているのがわかる。
の品質は良好で鏡面のように見えるが、表面には原子オ
ーダーで階段状にステップが形成されている。このステ
ップは、例えば、走査型トンネル顕微鏡で観察すること
ができ、オフアングルの方向が＜１１−２０＞方向であ
ると、その方向に垂直な＜１−１００＞方向に平行に形
成されているのがわかる。
【０００８】このようなステップの存在する表面もしく
は界面直下を電流が流れる場合、移動度の低下の原因に
なる。実際、シリコンのＭＯＳＦＥＴにおいては、誘電
体と、半導体との界面のミクロな凹凸がチャネルの移動
度に影響することが知られている。ＳｉＣにおいては、
これまでＭＯＳＦＥＴを始めとするゲートに電界を印加
し、チャネルを形成することにより電流を制御するデバ
イスが作製されているが、それらのデバイスは、チャネ
ルに流れる電流の方向を考慮せずに作製されている。そ
のためもあって、ＭＯＳ界面ｎチャネルの移動度は、１
×１０16ｃｍ-3のエピタキシャルを使用した場合、７０
ｃｍ2 ／Ｖｓが最高値で、ＳｉＣバルクの移動度から類
推してもかなり低かった。
は界面直下を電流が流れる場合、移動度の低下の原因に
なる。実際、シリコンのＭＯＳＦＥＴにおいては、誘電
体と、半導体との界面のミクロな凹凸がチャネルの移動
度に影響することが知られている。ＳｉＣにおいては、
これまでＭＯＳＦＥＴを始めとするゲートに電界を印加
し、チャネルを形成することにより電流を制御するデバ
イスが作製されているが、それらのデバイスは、チャネ
ルに流れる電流の方向を考慮せずに作製されている。そ
のためもあって、ＭＯＳ界面ｎチャネルの移動度は、１
×１０16ｃｍ-3のエピタキシャルを使用した場合、７０
ｃｍ2 ／Ｖｓが最高値で、ＳｉＣバルクの移動度から類
推してもかなり低かった。
【０００９】以上の問題に鑑み本発明の目的は、エピタ
キシャル成長のためオフアングルを設けたサブストレー
トに起因する結晶表面の微小ステップのキャリア移動度
への影響を抑制し、特性の優れた炭化ケイ素半導体装置
を提供することにある。
キシャル成長のためオフアングルを設けたサブストレー
トに起因する結晶表面の微小ステップのキャリア移動度
への影響を抑制し、特性の優れた炭化ケイ素半導体装置
を提供することにある。
【００１０】
【課題を解決するための手段】以上の問題解決のため本
発明は、オフアングルをもつ炭化ケイ素サブストレート
上にエピタキシャル層が形成され、その上にゲート絶縁
膜を介して設けられたゲート電極層を有し、該ゲート電
極層直下にチャネル形成領域を有する絶縁ゲート型炭化
ケイ素半導体装置において、チャネルを流れる電流の方
向と、オフアングルの方向とがほぼ直角をなすものとす
る。
発明は、オフアングルをもつ炭化ケイ素サブストレート
上にエピタキシャル層が形成され、その上にゲート絶縁
膜を介して設けられたゲート電極層を有し、該ゲート電
極層直下にチャネル形成領域を有する絶縁ゲート型炭化
ケイ素半導体装置において、チャネルを流れる電流の方
向と、オフアングルの方向とがほぼ直角をなすものとす
る。
【００１１】例えば、半導体装置が第一導電型エピタキ
シャル層の表面層に選択的に形成された第二導電型ソー
ス領域と第二導電型ドレイン領域とを有する横型ＭＩＳ
ＦＥＴであり、ゲート電極層直下のエピタキシャル層表
面において第二導電型ソース領域の境界および第二導電
型ドレイン領域の境界の主要部が、オフアングルの方向
に対してほぼ平行をなす場合や、半導体装置が第一導電
型エピタキシャル層の表面層に形成された第二導電型コ
レクタ領域、第二導電型ベース領域およびその第二導電
型ベース領域内に形成された第一導電型エミッタ領域を
有する横型ＩＧＢＴであり、ゲート電極層直下のエピタ
キシャル層表面において第二導電型ベース領域の境界お
よび第一導電型エミッタ領域の境界が、オフアングルの
方向に対してほぼ平行をなす場合や、半導体装置が第一
導電型エピタキシャル層の表面層に形成された第二導電
型ベース領域およびその第二導電型ベース領域内に形成
された第一導電型ソース領域と、サブストレートの裏面
側に形成された第二導電型ドレイン領域とを有する縦型
ＭＩＳＦＥＴであり、ゲート電極層直下のエピタキシャ
ル層表面において第二導電型ベース領域の境界および第
一導電型ソース領域の境界が、オフアングルの方向に対
してほぼ平行をなす場合、または半導体装置が第一導電
型エピタキシャル層の表面層に形成された第二導電型ベ
ース領域およびその第二導電型ベース領域内に形成され
た第一導電型エミッタ領域と、サブストレートの裏面側
に形成された第二導電型コレクタ領域とを有する縦型Ｉ
ＧＢＴであり、ゲート電極層直下のエピタキシャル層表
面において第二導電型ベース領域の境界および第一導電
型エミッタ領域の境界が、オフアングルの方向に対して
ほぼ平行をなす場合等である。
シャル層の表面層に選択的に形成された第二導電型ソー
ス領域と第二導電型ドレイン領域とを有する横型ＭＩＳ
ＦＥＴであり、ゲート電極層直下のエピタキシャル層表
面において第二導電型ソース領域の境界および第二導電
型ドレイン領域の境界の主要部が、オフアングルの方向
に対してほぼ平行をなす場合や、半導体装置が第一導電
型エピタキシャル層の表面層に形成された第二導電型コ
レクタ領域、第二導電型ベース領域およびその第二導電
型ベース領域内に形成された第一導電型エミッタ領域を
有する横型ＩＧＢＴであり、ゲート電極層直下のエピタ
キシャル層表面において第二導電型ベース領域の境界お
よび第一導電型エミッタ領域の境界が、オフアングルの
方向に対してほぼ平行をなす場合や、半導体装置が第一
導電型エピタキシャル層の表面層に形成された第二導電
型ベース領域およびその第二導電型ベース領域内に形成
された第一導電型ソース領域と、サブストレートの裏面
側に形成された第二導電型ドレイン領域とを有する縦型
ＭＩＳＦＥＴであり、ゲート電極層直下のエピタキシャ
ル層表面において第二導電型ベース領域の境界および第
一導電型ソース領域の境界が、オフアングルの方向に対
してほぼ平行をなす場合、または半導体装置が第一導電
型エピタキシャル層の表面層に形成された第二導電型ベ
ース領域およびその第二導電型ベース領域内に形成され
た第一導電型エミッタ領域と、サブストレートの裏面側
に形成された第二導電型コレクタ領域とを有する縦型Ｉ
ＧＢＴであり、ゲート電極層直下のエピタキシャル層表
面において第二導電型ベース領域の境界および第一導電
型エミッタ領域の境界が、オフアングルの方向に対して
ほぼ平行をなす場合等である。
【００１２】前項で述べたように、エピタキシャル層の
表面や、エピタキシャル層表面を酸化した場合は、酸化
膜とエピタキシャル層との界面には、斜め研磨方向に垂
直な方向の階段状の微小ステップが残る。そして、この
ようなステップを横切る方向に電流が流れる場合、キャ
リアの移動度が低下する。本発明のように電流が流れる
経路をステップに平行にすれば、ステップを横切る確率
が減り、移動度の低下を防ぐことができる。
表面や、エピタキシャル層表面を酸化した場合は、酸化
膜とエピタキシャル層との界面には、斜め研磨方向に垂
直な方向の階段状の微小ステップが残る。そして、この
ようなステップを横切る方向に電流が流れる場合、キャ
リアの移動度が低下する。本発明のように電流が流れる
経路をステップに平行にすれば、ステップを横切る確率
が減り、移動度の低下を防ぐことができる。
【００１３】オフアングルの方向が［１１−２０］であ
れば、ゲート電極層直下の不純物領域の境界の方向を
［１−１００］とし、オフアングルの方向が［１−１０
０］であれば、ゲート電極層直下の不純物領域の境界の
方向を［１１−２０］とすることがよい。そのようにす
れば、電流が微小ステップを横切る確率は減る。
れば、ゲート電極層直下の不純物領域の境界の方向を
［１−１００］とし、オフアングルの方向が［１−１０
０］であれば、ゲート電極層直下の不純物領域の境界の
方向を［１１−２０］とすることがよい。そのようにす
れば、電流が微小ステップを横切る確率は減る。
【００１４】
【発明の実施の形態】以下、本発明をＭＩＳＦＥＴの一
種である横型ＭＯＳＦＥＴを例にして実施例に基づき説
明する。以下は全て＜１１−２０＞方向に斜め研磨した
基板についての記述である。 ［実施例１］図１（ａ）は、本発明第一の実施例の横型
ＭＯＳＦＥＴの断面図である。
種である横型ＭＯＳＦＥＴを例にして実施例に基づき説
明する。以下は全て＜１１−２０＞方向に斜め研磨した
基板についての記述である。 ［実施例１］図１（ａ）は、本発明第一の実施例の横型
ＭＯＳＦＥＴの断面図である。
【００１５】（０００１）面をオフアングル３．５度で
＜１１−２０＞方向に斜め研磨した６Ｈ−ＳｉＣのｐ+
サブストレート１上に、エピタキシャル成長によりアル
ミニウム（Ａｌ）を３×１０16ｃｍ-3ドープしたｐエピ
タキシャル層２が形成されている。そのｐエピタキシャ
ル層２の表面層に窒素の選択的なイオン注入およびその
後の熱処理により、ｎソース領域３、ｎドレイン領域４
が形成されている。ｎソース領域３とｎドレイン領域４
とに挟まれたｐエピタキシャル層２の表面上に酸化ケイ
素のゲート絶縁膜５を介して多結晶シリコンのゲート電
極層６が設けられている。また、ｎソース領域３、ｎド
レイン領域４、ゲート電極層６にそれぞれ接触して、例
えばＮｉのソース電極７、ドレイン電極８、ゲート電極
９が設けられている。
＜１１−２０＞方向に斜め研磨した６Ｈ−ＳｉＣのｐ+
サブストレート１上に、エピタキシャル成長によりアル
ミニウム（Ａｌ）を３×１０16ｃｍ-3ドープしたｐエピ
タキシャル層２が形成されている。そのｐエピタキシャ
ル層２の表面層に窒素の選択的なイオン注入およびその
後の熱処理により、ｎソース領域３、ｎドレイン領域４
が形成されている。ｎソース領域３とｎドレイン領域４
とに挟まれたｐエピタキシャル層２の表面上に酸化ケイ
素のゲート絶縁膜５を介して多結晶シリコンのゲート電
極層６が設けられている。また、ｎソース領域３、ｎド
レイン領域４、ゲート電極層６にそれぞれ接触して、例
えばＮｉのソース電極７、ドレイン電極８、ゲート電極
９が設けられている。
【００１６】このＭＯＳＦＥＴの動作は、次のようにお
こなわれる。ゲート電極９に、ある値（しきい電圧）以
上の正の電圧を印加することにより、ゲート電極層６の
直下のｐエピタキシャル層２の表面層に反転層であるチ
ャネル１０を生じ、そのチャネル１０を通じて、ソース
電極７とドレイン電極８間に電流が流れるものである。
ゲート電極９への電圧印加を停止すれば、チャネル１０
は消滅し、電流は流れなくなる。
こなわれる。ゲート電極９に、ある値（しきい電圧）以
上の正の電圧を印加することにより、ゲート電極層６の
直下のｐエピタキシャル層２の表面層に反転層であるチ
ャネル１０を生じ、そのチャネル１０を通じて、ソース
電極７とドレイン電極８間に電流が流れるものである。
ゲート電極９への電圧印加を停止すれば、チャネル１０
は消滅し、電流は流れなくなる。
【００１７】図１（ｂ）はその炭化ケイ素表面における
各拡散層の配置を示す平面図である。図の上下方向が＜
１１−２０＞方向、左右方向が＜１−１００＞方向であ
る。図において見られるように、＜１１−２０＞方向に
オフアングルを設けた（０００１）結晶の表面層に、ｎ
ソース領域３とｎドレイン領域４とが＜１−１００＞方
向すなわちオフアングルの方向と直角方向に互いに対向
するように形成されている。点線でゲート電極層６の配
置が示されている。このような配置にすれば、ゲート電
極９へ電圧を印加したとき、電流はチャネル１０内を＜
１−１００＞方向に流れる。
各拡散層の配置を示す平面図である。図の上下方向が＜
１１−２０＞方向、左右方向が＜１−１００＞方向であ
る。図において見られるように、＜１１−２０＞方向に
オフアングルを設けた（０００１）結晶の表面層に、ｎ
ソース領域３とｎドレイン領域４とが＜１−１００＞方
向すなわちオフアングルの方向と直角方向に互いに対向
するように形成されている。点線でゲート電極層６の配
置が示されている。このような配置にすれば、ゲート電
極９へ電圧を印加したとき、電流はチャネル１０内を＜
１−１００＞方向に流れる。
【００１８】図１（ｃ）は、図１（ｂ）のＡ−Ａ’線に
沿った断面の拡大図であり、原子間力顕微鏡で測定した
ものである。平らな面は、原子的に平滑な（０００１）
面を示している。このように、＜１１−２０＞方向に
は、１０〜５０ｎｍの間隔で高さ２〜５ｎｍの微小ステ
ップが多数あるが、それと直角な＜１−１００＞方向に
はステップが殆ど無いことがわかった。すなわち、電流
が流れる方向に沿ってはステップが無いので、キャリア
移動度に影響を与えることがない。
沿った断面の拡大図であり、原子間力顕微鏡で測定した
ものである。平らな面は、原子的に平滑な（０００１）
面を示している。このように、＜１１−２０＞方向に
は、１０〜５０ｎｍの間隔で高さ２〜５ｎｍの微小ステ
ップが多数あるが、それと直角な＜１−１００＞方向に
はステップが殆ど無いことがわかった。すなわち、電流
が流れる方向に沿ってはステップが無いので、キャリア
移動度に影響を与えることがない。
【００１９】実際に３×１０16ｃｍ-3のｐエピタキシャ
ル層２にｎチャネル横型ＭＯＳＦＥＴを作製した場合、
図１の構造においては８０ｃｍ2 ／Ｖｓの移動度が得ら
れた。 ［比較例］図２（ａ）は、比較例としての横型ＭＯＳＦ
ＥＴの断面図である。
ル層２にｎチャネル横型ＭＯＳＦＥＴを作製した場合、
図１の構造においては８０ｃｍ2 ／Ｖｓの移動度が得ら
れた。 ［比較例］図２（ａ）は、比較例としての横型ＭＯＳＦ
ＥＴの断面図である。
【００２０】この例でも＜１１−２０＞方向に斜め研磨
したｐ+ サブストレート１上に、エピタキシャル成長に
より形成されたＡｌを３×１０16ｃｍ-3ドープしたｐエ
ピタキシャル層２が形成され、そのｐエピタキシャル層
２の表面層に、図１と同様に横型ＭＯＳＦＥＴが形成さ
れている。図２（ｂ）はその炭化ケイ素表面における各
拡散層の配置を示す平面図である。図の上下方向が＜１
−１００＞方向、左右方向が＜１１−２０＞方向であ
る。図において見られるように、＜１１−２０＞方向に
オフアングルを設けた（０００１）結晶の表面層に、ｎ
ソース領域３とｎドレイン領域４とが＜１１−２０＞方
向すなわちオフアングルの方向と平行方向に互いに対向
するように形成されている。点線でゲート電極層６の配
置が示されている。このような配置にすれば、ゲート電
極９へ電圧を印加したとき、電流はチャネル１０内を＜
１１−２０＞方向に流れる。
したｐ+ サブストレート１上に、エピタキシャル成長に
より形成されたＡｌを３×１０16ｃｍ-3ドープしたｐエ
ピタキシャル層２が形成され、そのｐエピタキシャル層
２の表面層に、図１と同様に横型ＭＯＳＦＥＴが形成さ
れている。図２（ｂ）はその炭化ケイ素表面における各
拡散層の配置を示す平面図である。図の上下方向が＜１
−１００＞方向、左右方向が＜１１−２０＞方向であ
る。図において見られるように、＜１１−２０＞方向に
オフアングルを設けた（０００１）結晶の表面層に、ｎ
ソース領域３とｎドレイン領域４とが＜１１−２０＞方
向すなわちオフアングルの方向と平行方向に互いに対向
するように形成されている。点線でゲート電極層６の配
置が示されている。このような配置にすれば、ゲート電
極９へ電圧を印加したとき、電流はチャネル１０内を＜
１１−２０＞方向に流れる。
【００２１】図２（ｃ）は、図２（ｂ）のＢ−Ｂ’線に
沿った断面の拡大図となる。この場合は、電流が流れる
方向に沿っては無数のステップが存在することになる。
この場合、ソース、ドレイン間の電流は、ゲート酸化膜
界面のミクロなステップを垂直に横切りながら電流が流
れるため、移動度が低くなる。この比較例の横型ＭＯＳ
ＦＥＴにおいては、チャネルの移動度が２０ｃｍ2 ／Ｖ
ｓであった。
沿った断面の拡大図となる。この場合は、電流が流れる
方向に沿っては無数のステップが存在することになる。
この場合、ソース、ドレイン間の電流は、ゲート酸化膜
界面のミクロなステップを垂直に横切りながら電流が流
れるため、移動度が低くなる。この比較例の横型ＭＯＳ
ＦＥＴにおいては、チャネルの移動度が２０ｃｍ2 ／Ｖ
ｓであった。
【００２２】実施例１のｎソース領域３、ｎドレイン領
域４の配置により、ソース電極７、ドレイン電極８間に
流れる電流は、ゲート酸化膜５直下のミクロなステップ
を横切る確率が大幅に減り、比較例に対して、移動度が
大きくなると考えられる。比較例は、キャリアが微小ス
テップを横切る確率が最大の場合にあたるが、この移動
度の差から６００ＶクラスのＭＯＳＦＥＴのオン抵抗を
試算すると、比較例のＭＯＳＦＥＴでは１×１０-2Ωｃ
ｍ2 であるのに対し、実施例１のＭＯＳＦＥＴでは２×
１０-3Ωｃｍ2 と、大幅に損失が少なくなる。また、作
製された半導体装置の特性が均一化されることになる。 ［実施例２］パワーデバイスの場合、電流を多く流すた
め、縦型の構造が用いられることが多い。図３（ａ）
は、本発明第二の実施例の縦型ＭＯＳＦＥＴの断面図で
ある。
域４の配置により、ソース電極７、ドレイン電極８間に
流れる電流は、ゲート酸化膜５直下のミクロなステップ
を横切る確率が大幅に減り、比較例に対して、移動度が
大きくなると考えられる。比較例は、キャリアが微小ス
テップを横切る確率が最大の場合にあたるが、この移動
度の差から６００ＶクラスのＭＯＳＦＥＴのオン抵抗を
試算すると、比較例のＭＯＳＦＥＴでは１×１０-2Ωｃ
ｍ2 であるのに対し、実施例１のＭＯＳＦＥＴでは２×
１０-3Ωｃｍ2 と、大幅に損失が少なくなる。また、作
製された半導体装置の特性が均一化されることになる。 ［実施例２］パワーデバイスの場合、電流を多く流すた
め、縦型の構造が用いられることが多い。図３（ａ）
は、本発明第二の実施例の縦型ＭＯＳＦＥＴの断面図で
ある。
【００２３】この例では、ｎ+ サブストレート１１が用
いられ、その上にｎエピタキシャル層１２が堆積され
る。そして、ｎエピタキシャル層１２の表面層にｐベー
ス領域１４が形成され、ソース電極７はｐベース領域１
４の表面層に選択的に形成されたｎソース領域３上に、
ドレイン電極８はｎサブストレート１１の裏面にそれぞ
れ設けられ、電流が基板の主面に対して垂直方向に流れ
る。５はゲート絶縁膜、６はゲート電極層、９はゲート
電極である。
いられ、その上にｎエピタキシャル層１２が堆積され
る。そして、ｎエピタキシャル層１２の表面層にｐベー
ス領域１４が形成され、ソース電極７はｐベース領域１
４の表面層に選択的に形成されたｎソース領域３上に、
ドレイン電極８はｎサブストレート１１の裏面にそれぞ
れ設けられ、電流が基板の主面に対して垂直方向に流れ
る。５はゲート絶縁膜、６はゲート電極層、９はゲート
電極である。
【００２４】図３（ｂ）は炭化ケイ素表面における拡散
領域の配置を示す平面図である。図の上下方向が＜１１
−２０＞方向、左右方向が＜１−１００＞方向である。
図に見られるように、＜１１−２０＞方向にオフアング
ルを設けた（０００１）結晶の表面層に、ｎソース領域
３とｎエピタキシャル層１２の表面露出部とが＜１−１
００＞方向すなわちオフアングルの方向と直角方向に互
いに対向して形成されている。
領域の配置を示す平面図である。図の上下方向が＜１１
−２０＞方向、左右方向が＜１−１００＞方向である。
図に見られるように、＜１１−２０＞方向にオフアング
ルを設けた（０００１）結晶の表面層に、ｎソース領域
３とｎエピタキシャル層１２の表面露出部とが＜１−１
００＞方向すなわちオフアングルの方向と直角方向に互
いに対向して形成されている。
【００２５】このような配置にすれば、ゲート電極９へ
電圧を印加したとき、電流はチャネル１０内を＜１−１
００＞方向に流れるが、チャネル１０はやはりｐエピタ
キシャル層２のごく表面層に形成されるので、表面の影
響を免れない。実施例２のような配置とすることによっ
て、ソース電極７、ドレイン電極８間に流れる電流は、
ゲート酸化膜５直下の微小なステップを横切る確率が大
幅に減り、移動度が大きくなる。 ［実施例３］図４（ａ）は、本発明第三の実施例の横型
ＩＧＢＴの断面図である。
電圧を印加したとき、電流はチャネル１０内を＜１−１
００＞方向に流れるが、チャネル１０はやはりｐエピタ
キシャル層２のごく表面層に形成されるので、表面の影
響を免れない。実施例２のような配置とすることによっ
て、ソース電極７、ドレイン電極８間に流れる電流は、
ゲート酸化膜５直下の微小なステップを横切る確率が大
幅に減り、移動度が大きくなる。 ［実施例３］図４（ａ）は、本発明第三の実施例の横型
ＩＧＢＴの断面図である。
【００２６】オフアングル３．５度で＜１１−２０＞方
向に斜め研磨したｎ+ サブストレート１１上に、エピタ
キシャル成長法によりＮを３×１０16ｃｍ-3ドープした
ｎエピタキシャル層１２が形成されている。そのｎエピ
タキシャル層１２の表面層にＡｌ、Ｎの選択的なイオン
注入およびその後の熱処理により、ｐコレクタ領域１
３、ｐベース領域１４およびそのｐベース領域１４の中
にｎエミッタ領域１５が形成されている。ｎエミッタ領
域１５とｎエピタキシャル層１２とに挟まれたｐベース
領域１４の表面上に酸化ケイ素のゲート絶縁膜５を介し
て多結晶シリコンのゲート電極層６が設けられている。
また、ｎエミッタ領域１５、ｐコレクタ領域１３、ゲー
ト電極層６にそれぞれ接触して、例えばＮｉのエミッタ
電極１６、コレクタ電極１７、ゲート電極９が設けられ
ている。
向に斜め研磨したｎ+ サブストレート１１上に、エピタ
キシャル成長法によりＮを３×１０16ｃｍ-3ドープした
ｎエピタキシャル層１２が形成されている。そのｎエピ
タキシャル層１２の表面層にＡｌ、Ｎの選択的なイオン
注入およびその後の熱処理により、ｐコレクタ領域１
３、ｐベース領域１４およびそのｐベース領域１４の中
にｎエミッタ領域１５が形成されている。ｎエミッタ領
域１５とｎエピタキシャル層１２とに挟まれたｐベース
領域１４の表面上に酸化ケイ素のゲート絶縁膜５を介し
て多結晶シリコンのゲート電極層６が設けられている。
また、ｎエミッタ領域１５、ｐコレクタ領域１３、ゲー
ト電極層６にそれぞれ接触して、例えばＮｉのエミッタ
電極１６、コレクタ電極１７、ゲート電極９が設けられ
ている。
【００２７】このＩＧＢＴの動作は、次のようにおこな
われる。ゲート電極９に、ある値（しきい電圧）以上の
正の電圧を印加することにより、ゲート電極層６の直下
のｐベース領域１４の表面層に反転層（チャネル）を生
じ、そのチャネルを通じて、エミッタ電極１７からｎエ
ピタキシャル層１２に電子が注入される。この電子は、
ｐコレクタ領域１３、ｎエピタキシャル層１２、ｐベー
ス領域１４からなるｐｎｐトランジスタのベース電流と
なり、そのトランジスタが導通して、エミッタ電極１
７、コレクタ電極１６間に電流が流れる。ゲート電極９
の電圧印加を停止すれば、ｎエミッタ領域１５からの電
子の供給がとまり、ＩＧＢＴはオフする。
われる。ゲート電極９に、ある値（しきい電圧）以上の
正の電圧を印加することにより、ゲート電極層６の直下
のｐベース領域１４の表面層に反転層（チャネル）を生
じ、そのチャネルを通じて、エミッタ電極１７からｎエ
ピタキシャル層１２に電子が注入される。この電子は、
ｐコレクタ領域１３、ｎエピタキシャル層１２、ｐベー
ス領域１４からなるｐｎｐトランジスタのベース電流と
なり、そのトランジスタが導通して、エミッタ電極１
７、コレクタ電極１６間に電流が流れる。ゲート電極９
の電圧印加を停止すれば、ｎエミッタ領域１５からの電
子の供給がとまり、ＩＧＢＴはオフする。
【００２８】図４（ｂ）は炭化ケイ素表面における拡散
領域の配置を示す平面図である。図の上下方向が＜１１
−２０＞方向、左右方向が＜１−１００＞方向である。
この場合も、ｎエミッタ領域１５とｎエピタキシャル層
１２の表面露出部とが＜１−１００＞方向すなわちオフ
アングルの方向と直角方向に互いに対向して形成されて
いる。そのため、電子がチャネル１０を流れる＜１−１
００＞方向には微小ステップが殆ど無く、キャリア移動
度に影響を与えることがない。
領域の配置を示す平面図である。図の上下方向が＜１１
−２０＞方向、左右方向が＜１−１００＞方向である。
この場合も、ｎエミッタ領域１５とｎエピタキシャル層
１２の表面露出部とが＜１−１００＞方向すなわちオフ
アングルの方向と直角方向に互いに対向して形成されて
いる。そのため、電子がチャネル１０を流れる＜１−１
００＞方向には微小ステップが殆ど無く、キャリア移動
度に影響を与えることがない。
【００２９】同様に、ｐ+ サブストレート上にｎエピタ
キシャル層を積んだエピタキシャルウェハに形成された
縦型ＩＧＢＴにおいても同じ効果が得られる。
キシャル層を積んだエピタキシャルウェハに形成された
縦型ＩＧＢＴにおいても同じ効果が得られる。
【００３０】
【発明の効果】以上説明したように本発明によれば、オ
フアングルをもつ炭化ケイ素サブストレート上に成長し
たエピタキシャル層上にゲート絶縁膜を介して設けられ
たゲート電極層を有する絶縁ゲート型炭化ケイ素半導体
装置において、ゲート電極層の直下に形成されるチャネ
ルを流れる電流の方向と、オフアングルの方向とがほぼ
直角をなすように不純物領域を配置することによって、
キャリアが微小ステップを横切る確率を低減し、ステッ
プと平行に流れるように工夫することにより、移動度を
改善し、従来と比較してロスの少ないデバイスを提供す
ることが可能となった。
フアングルをもつ炭化ケイ素サブストレート上に成長し
たエピタキシャル層上にゲート絶縁膜を介して設けられ
たゲート電極層を有する絶縁ゲート型炭化ケイ素半導体
装置において、ゲート電極層の直下に形成されるチャネ
ルを流れる電流の方向と、オフアングルの方向とがほぼ
直角をなすように不純物領域を配置することによって、
キャリアが微小ステップを横切る確率を低減し、ステッ
プと平行に流れるように工夫することにより、移動度を
改善し、従来と比較してロスの少ないデバイスを提供す
ることが可能となった。
【００３１】例えば、実施例の項で述べたように、ＭＯ
ＳＦＥＴの場合最悪の配置の例と比較して、オン抵抗が
１／５に低下することが明らかであり、炭化ケイ素半導
体装置の損失低減の効果は大きい。また、作製された半
導体装置における特性の均一化にも大きく貢献する。
ＳＦＥＴの場合最悪の配置の例と比較して、オン抵抗が
１／５に低下することが明らかであり、炭化ケイ素半導
体装置の損失低減の効果は大きい。また、作製された半
導体装置における特性の均一化にも大きく貢献する。
【図１】（ａ）は本発明第一の実施例の横型ＭＯＳＦＥ
Ｔの断面図、（ｂ）は炭化ケイ素表面における拡散領域
の配置を示す平面図、（ｃ）はＡ−Ａ’線に沿った断面
の拡大図
Ｔの断面図、（ｂ）は炭化ケイ素表面における拡散領域
の配置を示す平面図、（ｃ）はＡ−Ａ’線に沿った断面
の拡大図
【図２】（ａ）は比較例例の横型ＭＯＳＦＥＴの断面
図、（ｂ）は炭化ケイ素表面における拡散領域の配置を
示す平面図、（ｃ）はＢ−Ｂ’線に沿った断面の拡大図
図、（ｂ）は炭化ケイ素表面における拡散領域の配置を
示す平面図、（ｃ）はＢ−Ｂ’線に沿った断面の拡大図
【図３】（ａ）は本発明第二の実施例の縦型ＭＯＳＦＥ
Ｔの断面図、（ｂ）は炭化ケイ素表面における拡散領域
の配置を示す平面図
Ｔの断面図、（ｂ）は炭化ケイ素表面における拡散領域
の配置を示す平面図
【図４】（ａ）は本発明第三の実施例の横型ＩＧＢＴの
断面図、（ｂ）は炭化ケイ素表面における拡散領域の配
置を示す平面図
断面図、（ｂ）は炭化ケイ素表面における拡散領域の配
置を示す平面図
１ ｐ+ サブストレート ２ ｐエピタキシャル層 ３ ｎソース領域 ４ ｎドレイン領域 ５ ゲート絶縁膜 ６ ゲート電極層 ７ ソース電極 ８ ドレイン電極 ９ ゲート電極 １０ チャネル １１ ｎ+ サブストレート １２ ｎエピタキシャル層 １３ ｐコレクタ領域 １４ ｐベース領域 １５ ｎエミッタ領域 １６ コレクタ電極 １７ エミッタ電極
Claims (7)
- 【請求項１】オフアングルをもつ炭化ケイ素サブストレ
ート上にエピタキシャル層が形勢され、その上にゲート
絶縁膜を介して設けられたゲート電極層を有し、該ゲー
ト電極層直下にチャネル形成領域を有する絶縁ゲート型
炭化ケイ素半導体装置において、チャネルを流れる電流
の方向と、オフアングルの方向とがほぼ直角をなすこと
を特徴とする絶縁ゲート型炭化ケイ素半導体装置。 - 【請求項２】半導体装置が第一導電型エピタキシャル層
の表面層に選択的に形成された第二導電型ソース領域と
第二導電型ドレイン領域とを有する横型ＭＩＳＦＥＴで
あり、ゲート電極層直下のエピタキシャル層表面におい
て第二導電型ソース領域の境界および第二導電型ドレイ
ン領域の境界の主要部が、オフアングルの方向に対して
ほぼ平行をなすことを特徴とする請求項１記載の絶縁ゲ
ート型炭化ケイ素半導体装置。 - 【請求項３】半導体装置が第一導電型エピタキシャル層
の表面層に形成された第二導電型コレクタ領域、第二導
電型ベース領域およびその第二導電型ベース領域内に形
成された第一導電型エミッタ領域を有する横型ＩＧＢＴ
であり、ゲート電極層直下のエピタキシャル層表面にお
いて第二導電型ベース領域の境界および第一導電型エミ
ッタ領域の境界の主要部が、オフアングルの方向に対し
てほぼ平行をなすことを特徴とする請求項１記載の絶縁
ゲート型炭化ケイ素半導体装置。 - 【請求項４】半導体装置が第一導電型エピタキシャル層
の表面層に形成された第二導電型ベース領域およびその
第二導電型ベース領域内に形成された第一導電型ソース
領域と、サブストレートの裏面側に形成された第二導電
型ドレイン領域とを有する縦型ＭＩＳＦＥＴであり、ゲ
ート電極層直下のエピタキシャル層表面において第二導
電型ベース領域の境界および第一導電型ソース領域の境
界の主要部が、オフアングルの方向に対してほぼ平行を
なすことを特徴とする請求項１記載の絶縁ゲート型炭化
ケイ素半導体装置。 - 【請求項５】半導体装置が第一導電型エピタキシャル層
の表面層に形成された第二導電型ベース領域およびその
第二導電型ベース領域内に形成された第一導電型エミッ
タ領域と、サブストレートの裏面側に形成された第二導
電型コレクタ領域とを有する縦型ＩＧＢＴであり、ゲー
ト電極層直下のエピタキシャル層表面において第二導電
型ベース領域の境界および第一導電型エミッタ領域の境
界の主要部が、オフアングルの方向に対してほぼ平行を
なすことを特徴とする請求項１記載の絶縁ゲート型炭化
ケイ素半導体装置。 - 【請求項６】オフアングルの方向が［１１−２０］であ
り、ゲート電極層直下のエピタキシャル層表面において
不純物領域の境界の主要部の方向がほぼ［１−１００］
であることを特徴とする請求項１ないし５のいずれかに
記載の絶縁ゲート型炭化ケイ素半導体装置。 - 【請求項７】オフアングルの方向が［１−１００］であ
り、ゲート電極層直下のエピタキシャル層表面において
不純物領域の境界の主要部の方向がほぼ［１１−２０］
であることを特徴とする請求項１ないし５のいずれかに
記載の絶縁ゲート型炭化ケイ素半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8255211A JPH10107263A (ja) | 1996-09-27 | 1996-09-27 | 絶縁ゲート型炭化ケイ素半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8255211A JPH10107263A (ja) | 1996-09-27 | 1996-09-27 | 絶縁ゲート型炭化ケイ素半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10107263A true JPH10107263A (ja) | 1998-04-24 |
Family
ID=17275570
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8255211A Pending JPH10107263A (ja) | 1996-09-27 | 1996-09-27 | 絶縁ゲート型炭化ケイ素半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10107263A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999048153A1 (fr) * | 1998-03-19 | 1999-09-23 | Hitachi, Ltd. | Dispositif de commutation a semi-conducteur au carbure de silicium |
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