JPH10107263A - 絶縁ゲート型炭化ケイ素半導体装置 - Google Patents
絶縁ゲート型炭化ケイ素半導体装置Info
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- JPH10107263A JPH10107263A JP8255211A JP25521196A JPH10107263A JP H10107263 A JPH10107263 A JP H10107263A JP 8255211 A JP8255211 A JP 8255211A JP 25521196 A JP25521196 A JP 25521196A JP H10107263 A JPH10107263 A JP H10107263A
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】
【課題】斜め研磨したサブストレート上に成長したエピ
タキシャル層に形成されたMIS(金属−絶縁膜−半導
体)構造を持つ絶縁ゲート型炭化ケイ素半導体装置の特
性および特性のバラツキを改善する。 【解決手段】(0001)面を主面とし、<11−20
>方向のオフアングルをもつ炭化ケイ素のp+ サブスト
レート1上に成長したpエピタキシャル層2の表面層に
nソース領域3の境界およびnドレイン領域4の境界の
主要部が、オフアングルの方向に対してほぼ平行をなす
ように、nソース領域3とnドレイン領域4とが形成さ
れる。そして、両領域間のpエピタキシャル層2上にゲ
ート絶縁膜5を介してゲート電極層6が設けられ、ソー
ス電極7、ドレイン電極8、ゲート電極9をもつMOS
FETが形成される。ゲート電極層6直下に誘起される
チャネル10を流れる電流のキャリアが、pエピタキシ
ャル層2の表面層の微小ステップを横切る確率が減少
し、移動度が改善されて、オン抵抗の低い炭化ケイ素半
導体装置となる。
タキシャル層に形成されたMIS(金属−絶縁膜−半導
体)構造を持つ絶縁ゲート型炭化ケイ素半導体装置の特
性および特性のバラツキを改善する。 【解決手段】(0001)面を主面とし、<11−20
>方向のオフアングルをもつ炭化ケイ素のp+ サブスト
レート1上に成長したpエピタキシャル層2の表面層に
nソース領域3の境界およびnドレイン領域4の境界の
主要部が、オフアングルの方向に対してほぼ平行をなす
ように、nソース領域3とnドレイン領域4とが形成さ
れる。そして、両領域間のpエピタキシャル層2上にゲ
ート絶縁膜5を介してゲート電極層6が設けられ、ソー
ス電極7、ドレイン電極8、ゲート電極9をもつMOS
FETが形成される。ゲート電極層6直下に誘起される
チャネル10を流れる電流のキャリアが、pエピタキシ
ャル層2の表面層の微小ステップを横切る確率が減少
し、移動度が改善されて、オン抵抗の低い炭化ケイ素半
導体装置となる。
Description
【0001】
【発明の属する技術分野】この発明は、炭化ケイ素を用
いた炭化ケイ素半導体装置に関する。
いた炭化ケイ素半導体装置に関する。
【0002】
【従来の技術】ケイ素を用いた半導体装置は、高周波
化、大電力化を目指して各種の構造的な工夫により高性
能化が進められてきた。しかし、限界に近づきつつあ
り、より一層の高性能化を図るために、新しい材料の半
導体装置が模索されている。また、大電力を制御するパ
ワーデバイスでは、高温や放射線等の過酷な環境下にお
ける動作を要求されることも多いが、ケイ素やヒ化ガリ
ウムなどの既存の半導体材料においては実現が困難であ
る。
化、大電力化を目指して各種の構造的な工夫により高性
能化が進められてきた。しかし、限界に近づきつつあ
り、より一層の高性能化を図るために、新しい材料の半
導体装置が模索されている。また、大電力を制御するパ
ワーデバイスでは、高温や放射線等の過酷な環境下にお
ける動作を要求されることも多いが、ケイ素やヒ化ガリ
ウムなどの既存の半導体材料においては実現が困難であ
る。
【0003】上記のような要求に対して、炭化ケイ素は
不純物添加により、p、n価電子制御が容易にできる
上、広い禁制帯幅(結晶系により、2.93eVまたは
3.26eV)をもつため、大容量、高周波、そして高
温動作が可能な次世代のパワーデバイス用材料として期
待されている。具体的には、ケイ素より一桁高い絶縁破
壊電界を持つことから高耐圧デバイスへ、ケイ素の約2
倍の電子の飽和ドリフト速度を持つことから高周波デバ
イスへ、ケイ素の約3倍の熱伝導率を持つことから大電
力デバイス、高温環境用デバイスへの適用がみこまれ
る。
不純物添加により、p、n価電子制御が容易にできる
上、広い禁制帯幅(結晶系により、2.93eVまたは
3.26eV)をもつため、大容量、高周波、そして高
温動作が可能な次世代のパワーデバイス用材料として期
待されている。具体的には、ケイ素より一桁高い絶縁破
壊電界を持つことから高耐圧デバイスへ、ケイ素の約2
倍の電子の飽和ドリフト速度を持つことから高周波デバ
イスへ、ケイ素の約3倍の熱伝導率を持つことから大電
力デバイス、高温環境用デバイスへの適用がみこまれ
る。
【0004】これらの優れた特徴があるにもかかわら
ず、結晶成長が困難であるため、その開発はなかなか進
んでいなかった。しかし、ここ数年の結晶成長技術の進
歩は目ざましく、現在6H−SiC、4H−SiCの
(0001)面を主面とする直径30mmのウェハが市
販されるようになっている。これらは、閃亜鉛鉱型とウ
ルツ鉱型とが積層された形のアルファ相SiCである。
また、エピタキシャル成長技術においても、6H−Si
Cおよび4H−SiC結晶をサブストレートにし、斜め
研磨により僅かに傾斜をつけた(オフアングルと呼ぶ)
基板上に成長することによって、従来、基板温度が18
00℃程度でなければ得られなかった高品質のエピタキ
シャル層が、1500℃程度の低温で得られるようにな
った。これらの結晶の進歩により、高耐圧接合ダイオー
ド、ショットキーダイオード、或いは、MOS型電界効
果トランジスタ(以下MOSFETと記す)などのデバ
イスの試作が急速に進められている。
ず、結晶成長が困難であるため、その開発はなかなか進
んでいなかった。しかし、ここ数年の結晶成長技術の進
歩は目ざましく、現在6H−SiC、4H−SiCの
(0001)面を主面とする直径30mmのウェハが市
販されるようになっている。これらは、閃亜鉛鉱型とウ
ルツ鉱型とが積層された形のアルファ相SiCである。
また、エピタキシャル成長技術においても、6H−Si
Cおよび4H−SiC結晶をサブストレートにし、斜め
研磨により僅かに傾斜をつけた(オフアングルと呼ぶ)
基板上に成長することによって、従来、基板温度が18
00℃程度でなければ得られなかった高品質のエピタキ
シャル層が、1500℃程度の低温で得られるようにな
った。これらの結晶の進歩により、高耐圧接合ダイオー
ド、ショットキーダイオード、或いは、MOS型電界効
果トランジスタ(以下MOSFETと記す)などのデバ
イスの試作が急速に進められている。
【0005】
【発明が解決しようとする課題】上記のようにSiCの
エピタキシャル成長では、オフアングルを設けたサブス
トレート上にのみ良質なエピタキシャル層の成長が可能
であることが知られている。SiCのエピタキシャル成
長においては、一般に(0001)面の結晶ではオフア
ングルは、<11−20>方向に5度程度の角度でおこ
なわれている。
エピタキシャル成長では、オフアングルを設けたサブス
トレート上にのみ良質なエピタキシャル層の成長が可能
であることが知られている。SiCのエピタキシャル成
長においては、一般に(0001)面の結晶ではオフア
ングルは、<11−20>方向に5度程度の角度でおこ
なわれている。
【0006】斜め研磨した表面は結晶面とオフアングル
だけずれており、エピタキシャル成長は結晶面間の微小
ステップに原子を付加しながら結晶面を維持しつつ進ん
で行く。従って、エピタキシャル層の表面には、斜め研
磨方向に垂直な方向の階段状の微小ステップが残る。ま
たこの微小ステップは、エピタキシャル層表面を酸化し
た場合は、酸化膜とエピタキシャル層との界面に残る。
だけずれており、エピタキシャル成長は結晶面間の微小
ステップに原子を付加しながら結晶面を維持しつつ進ん
で行く。従って、エピタキシャル層の表面には、斜め研
磨方向に垂直な方向の階段状の微小ステップが残る。ま
たこの微小ステップは、エピタキシャル層表面を酸化し
た場合は、酸化膜とエピタキシャル層との界面に残る。
【0007】従って、エピタキシャル層の表面は、結晶
の品質は良好で鏡面のように見えるが、表面には原子オ
ーダーで階段状にステップが形成されている。このステ
ップは、例えば、走査型トンネル顕微鏡で観察すること
ができ、オフアングルの方向が<11−20>方向であ
ると、その方向に垂直な<1−100>方向に平行に形
成されているのがわかる。
の品質は良好で鏡面のように見えるが、表面には原子オ
ーダーで階段状にステップが形成されている。このステ
ップは、例えば、走査型トンネル顕微鏡で観察すること
ができ、オフアングルの方向が<11−20>方向であ
ると、その方向に垂直な<1−100>方向に平行に形
成されているのがわかる。
【0008】このようなステップの存在する表面もしく
は界面直下を電流が流れる場合、移動度の低下の原因に
なる。実際、シリコンのMOSFETにおいては、誘電
体と、半導体との界面のミクロな凹凸がチャネルの移動
度に影響することが知られている。SiCにおいては、
これまでMOSFETを始めとするゲートに電界を印加
し、チャネルを形成することにより電流を制御するデバ
イスが作製されているが、それらのデバイスは、チャネ
ルに流れる電流の方向を考慮せずに作製されている。そ
のためもあって、MOS界面nチャネルの移動度は、1
×1016cm-3のエピタキシャルを使用した場合、70
cm2 /Vsが最高値で、SiCバルクの移動度から類
推してもかなり低かった。
は界面直下を電流が流れる場合、移動度の低下の原因に
なる。実際、シリコンのMOSFETにおいては、誘電
体と、半導体との界面のミクロな凹凸がチャネルの移動
度に影響することが知られている。SiCにおいては、
これまでMOSFETを始めとするゲートに電界を印加
し、チャネルを形成することにより電流を制御するデバ
イスが作製されているが、それらのデバイスは、チャネ
ルに流れる電流の方向を考慮せずに作製されている。そ
のためもあって、MOS界面nチャネルの移動度は、1
×1016cm-3のエピタキシャルを使用した場合、70
cm2 /Vsが最高値で、SiCバルクの移動度から類
推してもかなり低かった。
【0009】以上の問題に鑑み本発明の目的は、エピタ
キシャル成長のためオフアングルを設けたサブストレー
トに起因する結晶表面の微小ステップのキャリア移動度
への影響を抑制し、特性の優れた炭化ケイ素半導体装置
を提供することにある。
キシャル成長のためオフアングルを設けたサブストレー
トに起因する結晶表面の微小ステップのキャリア移動度
への影響を抑制し、特性の優れた炭化ケイ素半導体装置
を提供することにある。
【0010】
【課題を解決するための手段】以上の問題解決のため本
発明は、オフアングルをもつ炭化ケイ素サブストレート
上にエピタキシャル層が形成され、その上にゲート絶縁
膜を介して設けられたゲート電極層を有し、該ゲート電
極層直下にチャネル形成領域を有する絶縁ゲート型炭化
ケイ素半導体装置において、チャネルを流れる電流の方
向と、オフアングルの方向とがほぼ直角をなすものとす
る。
発明は、オフアングルをもつ炭化ケイ素サブストレート
上にエピタキシャル層が形成され、その上にゲート絶縁
膜を介して設けられたゲート電極層を有し、該ゲート電
極層直下にチャネル形成領域を有する絶縁ゲート型炭化
ケイ素半導体装置において、チャネルを流れる電流の方
向と、オフアングルの方向とがほぼ直角をなすものとす
る。
【0011】例えば、半導体装置が第一導電型エピタキ
シャル層の表面層に選択的に形成された第二導電型ソー
ス領域と第二導電型ドレイン領域とを有する横型MIS
FETであり、ゲート電極層直下のエピタキシャル層表
面において第二導電型ソース領域の境界および第二導電
型ドレイン領域の境界の主要部が、オフアングルの方向
に対してほぼ平行をなす場合や、半導体装置が第一導電
型エピタキシャル層の表面層に形成された第二導電型コ
レクタ領域、第二導電型ベース領域およびその第二導電
型ベース領域内に形成された第一導電型エミッタ領域を
有する横型IGBTであり、ゲート電極層直下のエピタ
キシャル層表面において第二導電型ベース領域の境界お
よび第一導電型エミッタ領域の境界が、オフアングルの
方向に対してほぼ平行をなす場合や、半導体装置が第一
導電型エピタキシャル層の表面層に形成された第二導電
型ベース領域およびその第二導電型ベース領域内に形成
された第一導電型ソース領域と、サブストレートの裏面
側に形成された第二導電型ドレイン領域とを有する縦型
MISFETであり、ゲート電極層直下のエピタキシャ
ル層表面において第二導電型ベース領域の境界および第
一導電型ソース領域の境界が、オフアングルの方向に対
してほぼ平行をなす場合、または半導体装置が第一導電
型エピタキシャル層の表面層に形成された第二導電型ベ
ース領域およびその第二導電型ベース領域内に形成され
た第一導電型エミッタ領域と、サブストレートの裏面側
に形成された第二導電型コレクタ領域とを有する縦型I
GBTであり、ゲート電極層直下のエピタキシャル層表
面において第二導電型ベース領域の境界および第一導電
型エミッタ領域の境界が、オフアングルの方向に対して
ほぼ平行をなす場合等である。
シャル層の表面層に選択的に形成された第二導電型ソー
ス領域と第二導電型ドレイン領域とを有する横型MIS
FETであり、ゲート電極層直下のエピタキシャル層表
面において第二導電型ソース領域の境界および第二導電
型ドレイン領域の境界の主要部が、オフアングルの方向
に対してほぼ平行をなす場合や、半導体装置が第一導電
型エピタキシャル層の表面層に形成された第二導電型コ
レクタ領域、第二導電型ベース領域およびその第二導電
型ベース領域内に形成された第一導電型エミッタ領域を
有する横型IGBTであり、ゲート電極層直下のエピタ
キシャル層表面において第二導電型ベース領域の境界お
よび第一導電型エミッタ領域の境界が、オフアングルの
方向に対してほぼ平行をなす場合や、半導体装置が第一
導電型エピタキシャル層の表面層に形成された第二導電
型ベース領域およびその第二導電型ベース領域内に形成
された第一導電型ソース領域と、サブストレートの裏面
側に形成された第二導電型ドレイン領域とを有する縦型
MISFETであり、ゲート電極層直下のエピタキシャ
ル層表面において第二導電型ベース領域の境界および第
一導電型ソース領域の境界が、オフアングルの方向に対
してほぼ平行をなす場合、または半導体装置が第一導電
型エピタキシャル層の表面層に形成された第二導電型ベ
ース領域およびその第二導電型ベース領域内に形成され
た第一導電型エミッタ領域と、サブストレートの裏面側
に形成された第二導電型コレクタ領域とを有する縦型I
GBTであり、ゲート電極層直下のエピタキシャル層表
面において第二導電型ベース領域の境界および第一導電
型エミッタ領域の境界が、オフアングルの方向に対して
ほぼ平行をなす場合等である。
【0012】前項で述べたように、エピタキシャル層の
表面や、エピタキシャル層表面を酸化した場合は、酸化
膜とエピタキシャル層との界面には、斜め研磨方向に垂
直な方向の階段状の微小ステップが残る。そして、この
ようなステップを横切る方向に電流が流れる場合、キャ
リアの移動度が低下する。本発明のように電流が流れる
経路をステップに平行にすれば、ステップを横切る確率
が減り、移動度の低下を防ぐことができる。
表面や、エピタキシャル層表面を酸化した場合は、酸化
膜とエピタキシャル層との界面には、斜め研磨方向に垂
直な方向の階段状の微小ステップが残る。そして、この
ようなステップを横切る方向に電流が流れる場合、キャ
リアの移動度が低下する。本発明のように電流が流れる
経路をステップに平行にすれば、ステップを横切る確率
が減り、移動度の低下を防ぐことができる。
【0013】オフアングルの方向が[11−20]であ
れば、ゲート電極層直下の不純物領域の境界の方向を
[1−100]とし、オフアングルの方向が[1−10
0]であれば、ゲート電極層直下の不純物領域の境界の
方向を[11−20]とすることがよい。そのようにす
れば、電流が微小ステップを横切る確率は減る。
れば、ゲート電極層直下の不純物領域の境界の方向を
[1−100]とし、オフアングルの方向が[1−10
0]であれば、ゲート電極層直下の不純物領域の境界の
方向を[11−20]とすることがよい。そのようにす
れば、電流が微小ステップを横切る確率は減る。
【0014】
【発明の実施の形態】以下、本発明をMISFETの一
種である横型MOSFETを例にして実施例に基づき説
明する。以下は全て<11−20>方向に斜め研磨した
基板についての記述である。 [実施例1]図1(a)は、本発明第一の実施例の横型
MOSFETの断面図である。
種である横型MOSFETを例にして実施例に基づき説
明する。以下は全て<11−20>方向に斜め研磨した
基板についての記述である。 [実施例1]図1(a)は、本発明第一の実施例の横型
MOSFETの断面図である。
【0015】(0001)面をオフアングル3.5度で
<11−20>方向に斜め研磨した6H−SiCのp+
サブストレート1上に、エピタキシャル成長によりアル
ミニウム(Al)を3×1016cm-3ドープしたpエピ
タキシャル層2が形成されている。そのpエピタキシャ
ル層2の表面層に窒素の選択的なイオン注入およびその
後の熱処理により、nソース領域3、nドレイン領域4
が形成されている。nソース領域3とnドレイン領域4
とに挟まれたpエピタキシャル層2の表面上に酸化ケイ
素のゲート絶縁膜5を介して多結晶シリコンのゲート電
極層6が設けられている。また、nソース領域3、nド
レイン領域4、ゲート電極層6にそれぞれ接触して、例
えばNiのソース電極7、ドレイン電極8、ゲート電極
9が設けられている。
<11−20>方向に斜め研磨した6H−SiCのp+
サブストレート1上に、エピタキシャル成長によりアル
ミニウム(Al)を3×1016cm-3ドープしたpエピ
タキシャル層2が形成されている。そのpエピタキシャ
ル層2の表面層に窒素の選択的なイオン注入およびその
後の熱処理により、nソース領域3、nドレイン領域4
が形成されている。nソース領域3とnドレイン領域4
とに挟まれたpエピタキシャル層2の表面上に酸化ケイ
素のゲート絶縁膜5を介して多結晶シリコンのゲート電
極層6が設けられている。また、nソース領域3、nド
レイン領域4、ゲート電極層6にそれぞれ接触して、例
えばNiのソース電極7、ドレイン電極8、ゲート電極
9が設けられている。
【0016】このMOSFETの動作は、次のようにお
こなわれる。ゲート電極9に、ある値(しきい電圧)以
上の正の電圧を印加することにより、ゲート電極層6の
直下のpエピタキシャル層2の表面層に反転層であるチ
ャネル10を生じ、そのチャネル10を通じて、ソース
電極7とドレイン電極8間に電流が流れるものである。
ゲート電極9への電圧印加を停止すれば、チャネル10
は消滅し、電流は流れなくなる。
こなわれる。ゲート電極9に、ある値(しきい電圧)以
上の正の電圧を印加することにより、ゲート電極層6の
直下のpエピタキシャル層2の表面層に反転層であるチ
ャネル10を生じ、そのチャネル10を通じて、ソース
電極7とドレイン電極8間に電流が流れるものである。
ゲート電極9への電圧印加を停止すれば、チャネル10
は消滅し、電流は流れなくなる。
【0017】図1(b)はその炭化ケイ素表面における
各拡散層の配置を示す平面図である。図の上下方向が<
11−20>方向、左右方向が<1−100>方向であ
る。図において見られるように、<11−20>方向に
オフアングルを設けた(0001)結晶の表面層に、n
ソース領域3とnドレイン領域4とが<1−100>方
向すなわちオフアングルの方向と直角方向に互いに対向
するように形成されている。点線でゲート電極層6の配
置が示されている。このような配置にすれば、ゲート電
極9へ電圧を印加したとき、電流はチャネル10内を<
1−100>方向に流れる。
各拡散層の配置を示す平面図である。図の上下方向が<
11−20>方向、左右方向が<1−100>方向であ
る。図において見られるように、<11−20>方向に
オフアングルを設けた(0001)結晶の表面層に、n
ソース領域3とnドレイン領域4とが<1−100>方
向すなわちオフアングルの方向と直角方向に互いに対向
するように形成されている。点線でゲート電極層6の配
置が示されている。このような配置にすれば、ゲート電
極9へ電圧を印加したとき、電流はチャネル10内を<
1−100>方向に流れる。
【0018】図1(c)は、図1(b)のA−A’線に
沿った断面の拡大図であり、原子間力顕微鏡で測定した
ものである。平らな面は、原子的に平滑な(0001)
面を示している。このように、<11−20>方向に
は、10〜50nmの間隔で高さ2〜5nmの微小ステ
ップが多数あるが、それと直角な<1−100>方向に
はステップが殆ど無いことがわかった。すなわち、電流
が流れる方向に沿ってはステップが無いので、キャリア
移動度に影響を与えることがない。
沿った断面の拡大図であり、原子間力顕微鏡で測定した
ものである。平らな面は、原子的に平滑な(0001)
面を示している。このように、<11−20>方向に
は、10〜50nmの間隔で高さ2〜5nmの微小ステ
ップが多数あるが、それと直角な<1−100>方向に
はステップが殆ど無いことがわかった。すなわち、電流
が流れる方向に沿ってはステップが無いので、キャリア
移動度に影響を与えることがない。
【0019】実際に3×1016cm-3のpエピタキシャ
ル層2にnチャネル横型MOSFETを作製した場合、
図1の構造においては80cm2 /Vsの移動度が得ら
れた。 [比較例]図2(a)は、比較例としての横型MOSF
ETの断面図である。
ル層2にnチャネル横型MOSFETを作製した場合、
図1の構造においては80cm2 /Vsの移動度が得ら
れた。 [比較例]図2(a)は、比較例としての横型MOSF
ETの断面図である。
【0020】この例でも<11−20>方向に斜め研磨
したp+ サブストレート1上に、エピタキシャル成長に
より形成されたAlを3×1016cm-3ドープしたpエ
ピタキシャル層2が形成され、そのpエピタキシャル層
2の表面層に、図1と同様に横型MOSFETが形成さ
れている。図2(b)はその炭化ケイ素表面における各
拡散層の配置を示す平面図である。図の上下方向が<1
−100>方向、左右方向が<11−20>方向であ
る。図において見られるように、<11−20>方向に
オフアングルを設けた(0001)結晶の表面層に、n
ソース領域3とnドレイン領域4とが<11−20>方
向すなわちオフアングルの方向と平行方向に互いに対向
するように形成されている。点線でゲート電極層6の配
置が示されている。このような配置にすれば、ゲート電
極9へ電圧を印加したとき、電流はチャネル10内を<
11−20>方向に流れる。
したp+ サブストレート1上に、エピタキシャル成長に
より形成されたAlを3×1016cm-3ドープしたpエ
ピタキシャル層2が形成され、そのpエピタキシャル層
2の表面層に、図1と同様に横型MOSFETが形成さ
れている。図2(b)はその炭化ケイ素表面における各
拡散層の配置を示す平面図である。図の上下方向が<1
−100>方向、左右方向が<11−20>方向であ
る。図において見られるように、<11−20>方向に
オフアングルを設けた(0001)結晶の表面層に、n
ソース領域3とnドレイン領域4とが<11−20>方
向すなわちオフアングルの方向と平行方向に互いに対向
するように形成されている。点線でゲート電極層6の配
置が示されている。このような配置にすれば、ゲート電
極9へ電圧を印加したとき、電流はチャネル10内を<
11−20>方向に流れる。
【0021】図2(c)は、図2(b)のB−B’線に
沿った断面の拡大図となる。この場合は、電流が流れる
方向に沿っては無数のステップが存在することになる。
この場合、ソース、ドレイン間の電流は、ゲート酸化膜
界面のミクロなステップを垂直に横切りながら電流が流
れるため、移動度が低くなる。この比較例の横型MOS
FETにおいては、チャネルの移動度が20cm2 /V
sであった。
沿った断面の拡大図となる。この場合は、電流が流れる
方向に沿っては無数のステップが存在することになる。
この場合、ソース、ドレイン間の電流は、ゲート酸化膜
界面のミクロなステップを垂直に横切りながら電流が流
れるため、移動度が低くなる。この比較例の横型MOS
FETにおいては、チャネルの移動度が20cm2 /V
sであった。
【0022】実施例1のnソース領域3、nドレイン領
域4の配置により、ソース電極7、ドレイン電極8間に
流れる電流は、ゲート酸化膜5直下のミクロなステップ
を横切る確率が大幅に減り、比較例に対して、移動度が
大きくなると考えられる。比較例は、キャリアが微小ス
テップを横切る確率が最大の場合にあたるが、この移動
度の差から600VクラスのMOSFETのオン抵抗を
試算すると、比較例のMOSFETでは1×10-2Ωc
m2 であるのに対し、実施例1のMOSFETでは2×
10-3Ωcm2 と、大幅に損失が少なくなる。また、作
製された半導体装置の特性が均一化されることになる。 [実施例2]パワーデバイスの場合、電流を多く流すた
め、縦型の構造が用いられることが多い。図3(a)
は、本発明第二の実施例の縦型MOSFETの断面図で
ある。
域4の配置により、ソース電極7、ドレイン電極8間に
流れる電流は、ゲート酸化膜5直下のミクロなステップ
を横切る確率が大幅に減り、比較例に対して、移動度が
大きくなると考えられる。比較例は、キャリアが微小ス
テップを横切る確率が最大の場合にあたるが、この移動
度の差から600VクラスのMOSFETのオン抵抗を
試算すると、比較例のMOSFETでは1×10-2Ωc
m2 であるのに対し、実施例1のMOSFETでは2×
10-3Ωcm2 と、大幅に損失が少なくなる。また、作
製された半導体装置の特性が均一化されることになる。 [実施例2]パワーデバイスの場合、電流を多く流すた
め、縦型の構造が用いられることが多い。図3(a)
は、本発明第二の実施例の縦型MOSFETの断面図で
ある。
【0023】この例では、n+ サブストレート11が用
いられ、その上にnエピタキシャル層12が堆積され
る。そして、nエピタキシャル層12の表面層にpベー
ス領域14が形成され、ソース電極7はpベース領域1
4の表面層に選択的に形成されたnソース領域3上に、
ドレイン電極8はnサブストレート11の裏面にそれぞ
れ設けられ、電流が基板の主面に対して垂直方向に流れ
る。5はゲート絶縁膜、6はゲート電極層、9はゲート
電極である。
いられ、その上にnエピタキシャル層12が堆積され
る。そして、nエピタキシャル層12の表面層にpベー
ス領域14が形成され、ソース電極7はpベース領域1
4の表面層に選択的に形成されたnソース領域3上に、
ドレイン電極8はnサブストレート11の裏面にそれぞ
れ設けられ、電流が基板の主面に対して垂直方向に流れ
る。5はゲート絶縁膜、6はゲート電極層、9はゲート
電極である。
【0024】図3(b)は炭化ケイ素表面における拡散
領域の配置を示す平面図である。図の上下方向が<11
−20>方向、左右方向が<1−100>方向である。
図に見られるように、<11−20>方向にオフアング
ルを設けた(0001)結晶の表面層に、nソース領域
3とnエピタキシャル層12の表面露出部とが<1−1
00>方向すなわちオフアングルの方向と直角方向に互
いに対向して形成されている。
領域の配置を示す平面図である。図の上下方向が<11
−20>方向、左右方向が<1−100>方向である。
図に見られるように、<11−20>方向にオフアング
ルを設けた(0001)結晶の表面層に、nソース領域
3とnエピタキシャル層12の表面露出部とが<1−1
00>方向すなわちオフアングルの方向と直角方向に互
いに対向して形成されている。
【0025】このような配置にすれば、ゲート電極9へ
電圧を印加したとき、電流はチャネル10内を<1−1
00>方向に流れるが、チャネル10はやはりpエピタ
キシャル層2のごく表面層に形成されるので、表面の影
響を免れない。実施例2のような配置とすることによっ
て、ソース電極7、ドレイン電極8間に流れる電流は、
ゲート酸化膜5直下の微小なステップを横切る確率が大
幅に減り、移動度が大きくなる。 [実施例3]図4(a)は、本発明第三の実施例の横型
IGBTの断面図である。
電圧を印加したとき、電流はチャネル10内を<1−1
00>方向に流れるが、チャネル10はやはりpエピタ
キシャル層2のごく表面層に形成されるので、表面の影
響を免れない。実施例2のような配置とすることによっ
て、ソース電極7、ドレイン電極8間に流れる電流は、
ゲート酸化膜5直下の微小なステップを横切る確率が大
幅に減り、移動度が大きくなる。 [実施例3]図4(a)は、本発明第三の実施例の横型
IGBTの断面図である。
【0026】オフアングル3.5度で<11−20>方
向に斜め研磨したn+ サブストレート11上に、エピタ
キシャル成長法によりNを3×1016cm-3ドープした
nエピタキシャル層12が形成されている。そのnエピ
タキシャル層12の表面層にAl、Nの選択的なイオン
注入およびその後の熱処理により、pコレクタ領域1
3、pベース領域14およびそのpベース領域14の中
にnエミッタ領域15が形成されている。nエミッタ領
域15とnエピタキシャル層12とに挟まれたpベース
領域14の表面上に酸化ケイ素のゲート絶縁膜5を介し
て多結晶シリコンのゲート電極層6が設けられている。
また、nエミッタ領域15、pコレクタ領域13、ゲー
ト電極層6にそれぞれ接触して、例えばNiのエミッタ
電極16、コレクタ電極17、ゲート電極9が設けられ
ている。
向に斜め研磨したn+ サブストレート11上に、エピタ
キシャル成長法によりNを3×1016cm-3ドープした
nエピタキシャル層12が形成されている。そのnエピ
タキシャル層12の表面層にAl、Nの選択的なイオン
注入およびその後の熱処理により、pコレクタ領域1
3、pベース領域14およびそのpベース領域14の中
にnエミッタ領域15が形成されている。nエミッタ領
域15とnエピタキシャル層12とに挟まれたpベース
領域14の表面上に酸化ケイ素のゲート絶縁膜5を介し
て多結晶シリコンのゲート電極層6が設けられている。
また、nエミッタ領域15、pコレクタ領域13、ゲー
ト電極層6にそれぞれ接触して、例えばNiのエミッタ
電極16、コレクタ電極17、ゲート電極9が設けられ
ている。
【0027】このIGBTの動作は、次のようにおこな
われる。ゲート電極9に、ある値(しきい電圧)以上の
正の電圧を印加することにより、ゲート電極層6の直下
のpベース領域14の表面層に反転層(チャネル)を生
じ、そのチャネルを通じて、エミッタ電極17からnエ
ピタキシャル層12に電子が注入される。この電子は、
pコレクタ領域13、nエピタキシャル層12、pベー
ス領域14からなるpnpトランジスタのベース電流と
なり、そのトランジスタが導通して、エミッタ電極1
7、コレクタ電極16間に電流が流れる。ゲート電極9
の電圧印加を停止すれば、nエミッタ領域15からの電
子の供給がとまり、IGBTはオフする。
われる。ゲート電極9に、ある値(しきい電圧)以上の
正の電圧を印加することにより、ゲート電極層6の直下
のpベース領域14の表面層に反転層(チャネル)を生
じ、そのチャネルを通じて、エミッタ電極17からnエ
ピタキシャル層12に電子が注入される。この電子は、
pコレクタ領域13、nエピタキシャル層12、pベー
ス領域14からなるpnpトランジスタのベース電流と
なり、そのトランジスタが導通して、エミッタ電極1
7、コレクタ電極16間に電流が流れる。ゲート電極9
の電圧印加を停止すれば、nエミッタ領域15からの電
子の供給がとまり、IGBTはオフする。
【0028】図4(b)は炭化ケイ素表面における拡散
領域の配置を示す平面図である。図の上下方向が<11
−20>方向、左右方向が<1−100>方向である。
この場合も、nエミッタ領域15とnエピタキシャル層
12の表面露出部とが<1−100>方向すなわちオフ
アングルの方向と直角方向に互いに対向して形成されて
いる。そのため、電子がチャネル10を流れる<1−1
00>方向には微小ステップが殆ど無く、キャリア移動
度に影響を与えることがない。
領域の配置を示す平面図である。図の上下方向が<11
−20>方向、左右方向が<1−100>方向である。
この場合も、nエミッタ領域15とnエピタキシャル層
12の表面露出部とが<1−100>方向すなわちオフ
アングルの方向と直角方向に互いに対向して形成されて
いる。そのため、電子がチャネル10を流れる<1−1
00>方向には微小ステップが殆ど無く、キャリア移動
度に影響を与えることがない。
【0029】同様に、p+ サブストレート上にnエピタ
キシャル層を積んだエピタキシャルウェハに形成された
縦型IGBTにおいても同じ効果が得られる。
キシャル層を積んだエピタキシャルウェハに形成された
縦型IGBTにおいても同じ効果が得られる。
【0030】
【発明の効果】以上説明したように本発明によれば、オ
フアングルをもつ炭化ケイ素サブストレート上に成長し
たエピタキシャル層上にゲート絶縁膜を介して設けられ
たゲート電極層を有する絶縁ゲート型炭化ケイ素半導体
装置において、ゲート電極層の直下に形成されるチャネ
ルを流れる電流の方向と、オフアングルの方向とがほぼ
直角をなすように不純物領域を配置することによって、
キャリアが微小ステップを横切る確率を低減し、ステッ
プと平行に流れるように工夫することにより、移動度を
改善し、従来と比較してロスの少ないデバイスを提供す
ることが可能となった。
フアングルをもつ炭化ケイ素サブストレート上に成長し
たエピタキシャル層上にゲート絶縁膜を介して設けられ
たゲート電極層を有する絶縁ゲート型炭化ケイ素半導体
装置において、ゲート電極層の直下に形成されるチャネ
ルを流れる電流の方向と、オフアングルの方向とがほぼ
直角をなすように不純物領域を配置することによって、
キャリアが微小ステップを横切る確率を低減し、ステッ
プと平行に流れるように工夫することにより、移動度を
改善し、従来と比較してロスの少ないデバイスを提供す
ることが可能となった。
【0031】例えば、実施例の項で述べたように、MO
SFETの場合最悪の配置の例と比較して、オン抵抗が
1/5に低下することが明らかであり、炭化ケイ素半導
体装置の損失低減の効果は大きい。また、作製された半
導体装置における特性の均一化にも大きく貢献する。
SFETの場合最悪の配置の例と比較して、オン抵抗が
1/5に低下することが明らかであり、炭化ケイ素半導
体装置の損失低減の効果は大きい。また、作製された半
導体装置における特性の均一化にも大きく貢献する。
【図1】(a)は本発明第一の実施例の横型MOSFE
Tの断面図、(b)は炭化ケイ素表面における拡散領域
の配置を示す平面図、(c)はA−A’線に沿った断面
の拡大図
Tの断面図、(b)は炭化ケイ素表面における拡散領域
の配置を示す平面図、(c)はA−A’線に沿った断面
の拡大図
【図2】(a)は比較例例の横型MOSFETの断面
図、(b)は炭化ケイ素表面における拡散領域の配置を
示す平面図、(c)はB−B’線に沿った断面の拡大図
図、(b)は炭化ケイ素表面における拡散領域の配置を
示す平面図、(c)はB−B’線に沿った断面の拡大図
【図3】(a)は本発明第二の実施例の縦型MOSFE
Tの断面図、(b)は炭化ケイ素表面における拡散領域
の配置を示す平面図
Tの断面図、(b)は炭化ケイ素表面における拡散領域
の配置を示す平面図
【図4】(a)は本発明第三の実施例の横型IGBTの
断面図、(b)は炭化ケイ素表面における拡散領域の配
置を示す平面図
断面図、(b)は炭化ケイ素表面における拡散領域の配
置を示す平面図
1 p+ サブストレート 2 pエピタキシャル層 3 nソース領域 4 nドレイン領域 5 ゲート絶縁膜 6 ゲート電極層 7 ソース電極 8 ドレイン電極 9 ゲート電極 10 チャネル 11 n+ サブストレート 12 nエピタキシャル層 13 pコレクタ領域 14 pベース領域 15 nエミッタ領域 16 コレクタ電極 17 エミッタ電極
Claims (7)
- 【請求項1】オフアングルをもつ炭化ケイ素サブストレ
ート上にエピタキシャル層が形勢され、その上にゲート
絶縁膜を介して設けられたゲート電極層を有し、該ゲー
ト電極層直下にチャネル形成領域を有する絶縁ゲート型
炭化ケイ素半導体装置において、チャネルを流れる電流
の方向と、オフアングルの方向とがほぼ直角をなすこと
を特徴とする絶縁ゲート型炭化ケイ素半導体装置。 - 【請求項2】半導体装置が第一導電型エピタキシャル層
の表面層に選択的に形成された第二導電型ソース領域と
第二導電型ドレイン領域とを有する横型MISFETで
あり、ゲート電極層直下のエピタキシャル層表面におい
て第二導電型ソース領域の境界および第二導電型ドレイ
ン領域の境界の主要部が、オフアングルの方向に対して
ほぼ平行をなすことを特徴とする請求項1記載の絶縁ゲ
ート型炭化ケイ素半導体装置。 - 【請求項3】半導体装置が第一導電型エピタキシャル層
の表面層に形成された第二導電型コレクタ領域、第二導
電型ベース領域およびその第二導電型ベース領域内に形
成された第一導電型エミッタ領域を有する横型IGBT
であり、ゲート電極層直下のエピタキシャル層表面にお
いて第二導電型ベース領域の境界および第一導電型エミ
ッタ領域の境界の主要部が、オフアングルの方向に対し
てほぼ平行をなすことを特徴とする請求項1記載の絶縁
ゲート型炭化ケイ素半導体装置。 - 【請求項4】半導体装置が第一導電型エピタキシャル層
の表面層に形成された第二導電型ベース領域およびその
第二導電型ベース領域内に形成された第一導電型ソース
領域と、サブストレートの裏面側に形成された第二導電
型ドレイン領域とを有する縦型MISFETであり、ゲ
ート電極層直下のエピタキシャル層表面において第二導
電型ベース領域の境界および第一導電型ソース領域の境
界の主要部が、オフアングルの方向に対してほぼ平行を
なすことを特徴とする請求項1記載の絶縁ゲート型炭化
ケイ素半導体装置。 - 【請求項5】半導体装置が第一導電型エピタキシャル層
の表面層に形成された第二導電型ベース領域およびその
第二導電型ベース領域内に形成された第一導電型エミッ
タ領域と、サブストレートの裏面側に形成された第二導
電型コレクタ領域とを有する縦型IGBTであり、ゲー
ト電極層直下のエピタキシャル層表面において第二導電
型ベース領域の境界および第一導電型エミッタ領域の境
界の主要部が、オフアングルの方向に対してほぼ平行を
なすことを特徴とする請求項1記載の絶縁ゲート型炭化
ケイ素半導体装置。 - 【請求項6】オフアングルの方向が[11−20]であ
り、ゲート電極層直下のエピタキシャル層表面において
不純物領域の境界の主要部の方向がほぼ[1−100]
であることを特徴とする請求項1ないし5のいずれかに
記載の絶縁ゲート型炭化ケイ素半導体装置。 - 【請求項7】オフアングルの方向が[1−100]であ
り、ゲート電極層直下のエピタキシャル層表面において
不純物領域の境界の主要部の方向がほぼ[11−20]
であることを特徴とする請求項1ないし5のいずれかに
記載の絶縁ゲート型炭化ケイ素半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8255211A JPH10107263A (ja) | 1996-09-27 | 1996-09-27 | 絶縁ゲート型炭化ケイ素半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8255211A JPH10107263A (ja) | 1996-09-27 | 1996-09-27 | 絶縁ゲート型炭化ケイ素半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10107263A true JPH10107263A (ja) | 1998-04-24 |
Family
ID=17275570
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8255211A Pending JPH10107263A (ja) | 1996-09-27 | 1996-09-27 | 絶縁ゲート型炭化ケイ素半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH10107263A (ja) |
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1999048153A1 (fr) * | 1998-03-19 | 1999-09-23 | Hitachi, Ltd. | Dispositif de commutation a semi-conducteur au carbure de silicium |
WO2001018872A1 (fr) * | 1999-09-07 | 2001-03-15 | Sixon Inc. | TRANCHE DE SiC, DISPOSITIF A SEMI-CONDUCTEUR DE SiC, ET PROCEDE DE PRODUCTION D'UNE TRANCHE DE SiC |
JP2001127294A (ja) * | 1999-10-28 | 2001-05-11 | Denso Corp | パワーmosトランジスタ |
JP2001144288A (ja) * | 1999-11-17 | 2001-05-25 | Denso Corp | 炭化珪素半導体装置 |
KR100477396B1 (ko) * | 2002-09-04 | 2005-03-28 | 한국전기연구원 | 금속 게이트 전극을 갖는 탄화규소 모스펫 소자 및 그제조방법 |
WO2007032118A1 (ja) | 2005-09-14 | 2007-03-22 | Mitsubishi Denki Kabushiki Kaisha | 炭化ケイ素半導体装置 |
JP2009064970A (ja) * | 2007-09-06 | 2009-03-26 | Toshiba Corp | 半導体装置 |
US9537002B2 (en) | 2012-03-30 | 2017-01-03 | Fuji Electric Co., Ltd. | Semiconductor device with SiC base layer |
US10256292B2 (en) | 2015-12-11 | 2019-04-09 | Fuji Electric Co., Ltd. | Vertical MOSFET |
JP2019125747A (ja) * | 2018-01-18 | 2019-07-25 | 株式会社東芝 | 半導体装置およびその製造方法 |
-
1996
- 1996-09-27 JP JP8255211A patent/JPH10107263A/ja active Pending
Cited By (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1999048153A1 (fr) * | 1998-03-19 | 1999-09-23 | Hitachi, Ltd. | Dispositif de commutation a semi-conducteur au carbure de silicium |
US6384428B1 (en) | 1998-03-19 | 2002-05-07 | Hitachi, Ltd. | Silicon carbide semiconductor switching device |
WO2001018872A1 (fr) * | 1999-09-07 | 2001-03-15 | Sixon Inc. | TRANCHE DE SiC, DISPOSITIF A SEMI-CONDUCTEUR DE SiC, ET PROCEDE DE PRODUCTION D'UNE TRANCHE DE SiC |
US6734461B1 (en) | 1999-09-07 | 2004-05-11 | Sixon Inc. | SiC wafer, SiC semiconductor device, and production method of SiC wafer |
JP2001127294A (ja) * | 1999-10-28 | 2001-05-11 | Denso Corp | パワーmosトランジスタ |
JP2001144288A (ja) * | 1999-11-17 | 2001-05-25 | Denso Corp | 炭化珪素半導体装置 |
KR100477396B1 (ko) * | 2002-09-04 | 2005-03-28 | 한국전기연구원 | 금속 게이트 전극을 갖는 탄화규소 모스펫 소자 및 그제조방법 |
WO2007032118A1 (ja) | 2005-09-14 | 2007-03-22 | Mitsubishi Denki Kabushiki Kaisha | 炭化ケイ素半導体装置 |
JP2007081144A (ja) * | 2005-09-14 | 2007-03-29 | Mitsubishi Electric Corp | 炭化ケイ素半導体装置 |
US7847296B2 (en) | 2005-09-14 | 2010-12-07 | Mitsubishi Electric Corporation | Silicon carbide semiconductor device |
JP2009064970A (ja) * | 2007-09-06 | 2009-03-26 | Toshiba Corp | 半導体装置 |
US9537002B2 (en) | 2012-03-30 | 2017-01-03 | Fuji Electric Co., Ltd. | Semiconductor device with SiC base layer |
US10256292B2 (en) | 2015-12-11 | 2019-04-09 | Fuji Electric Co., Ltd. | Vertical MOSFET |
JP2019125747A (ja) * | 2018-01-18 | 2019-07-25 | 株式会社東芝 | 半導体装置およびその製造方法 |
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