WO2005053034A1 - 半導体素子 - Google Patents

半導体素子 Download PDF

Info

Publication number
WO2005053034A1
WO2005053034A1 PCT/JP2004/017425 JP2004017425W WO2005053034A1 WO 2005053034 A1 WO2005053034 A1 WO 2005053034A1 JP 2004017425 W JP2004017425 W JP 2004017425W WO 2005053034 A1 WO2005053034 A1 WO 2005053034A1
Authority
WO
WIPO (PCT)
Prior art keywords
silicon carbide
carbide layer
semiconductor device
semiconductor
electrode
Prior art date
Application number
PCT/JP2004/017425
Other languages
English (en)
French (fr)
Inventor
Masao Uchida
Makoto Kitabatake
Osamu Kusumoto
Kenya Yamashita
Kunimasa Takahashi
Ryoko Miyanaga
Original Assignee
Matsushita Electric Industrial Co., Ltd.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co., Ltd. filed Critical Matsushita Electric Industrial Co., Ltd.
Priority to EP04819378A priority Critical patent/EP1689000A4/en
Priority to US10/553,628 priority patent/US7214984B2/en
Publication of WO2005053034A1 publication Critical patent/WO2005053034A1/ja
Priority to US11/730,660 priority patent/US7381993B2/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/048—Making electrodes
    • H01L21/049—Conductor-insulator-semiconductor electrodes, e.g. MIS contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7838—Field effect transistors with field effect produced by an insulated gate without inversion channel, e.g. buried channel lateral MISFETs, normally-on lateral MISFETs, depletion-mode lateral MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • H01L29/365—Planar doping, e.g. atomic-plane doping, delta-doping

Definitions

  • the present invention relates to a high withstand voltage, insulated gate semiconductor device using silicon carbide, and more particularly to a MOSFET for realizing a large current switching device.
  • Silicon carbide (silicon carbide, SiC) is a semiconductor with high hardness and wide band gap compared to silicon (Si), and is applied to power devices, environment resistant devices, high temperature operation devices, high frequency devices, etc. It is done.
  • FIGS. 14 (a) and 14 (b) are diagrams showing a general vertical storage MOSFET using SiC.
  • a unit cell refers to the arrangement of electrodes centered on the source electrode, whereas in FIGS. 14 (a) and 14 (b), the electrode centered on the gate electrode is shown. Shows the placement of That is, in FIGS. 14 (a) and 14 (b), the joint of two unit cells is shown.
  • FIG. 14 (a) is a plan view of a part of the electrode of the MOSFET as viewed from above
  • FIG. 14 (b) is a sectional view taken along line XI-XI shown in FIG. 14 (a). It is.
  • a semiconductor substrate 101 made of n-type 4H-SiC and a semiconductor substrate 101 are provided Is provided in regions located on both sides of the junction of two unit cells in the upper part of the n-type silicon carbide layer 102 and the n-type silicon carbide layer 102 made of
  • the p-type well region 103 and the n-type silicon carbide layer 102 extend from above the region sandwiched between the two p-type well regions 103 and over the two p-type well regions 103, for example, n-type A channel layer 104 made of 4H-SiC and a p-type well region 103 are provided on the upper side of the channel layer 104 so as to be in contact with the outer side of the channel layer 104.
  • Source electrode 108 has a structure also serving as a base electrode electrically connected to p-type well region 103.
  • a positive voltage is applied to the drain electrode 109, the source electrode 108 is grounded, and a positive voltage is applied to the gate electrode 107. This enables MOSFET switching operation.
  • FIGS. 14 (a) and 14 (b) when the MOSFET is turned on, electrons as carriers flow first in a direction parallel to the substrate surface, as shown in FIGS. 14 (a) and 14 (b). After that, electrons flow in the direction perpendicular to the substrate surface as shown in FIG. 14 (b).
  • the arrows shown in FIGS. 14 (a) and 14 (b) indicate the direction in which the electrons, which are carriers, travel, and the current flows in the opposite direction to the arrows. What should be noted here is the traveling direction of electrons shown in Fig. 14 (a).
  • the source electrode 108 and the gate electrode 107 are arranged such that carriers move in a direction perpendicular to the off-cut direction A of the substrate.
  • FIG. 15 is a perspective view schematically showing the surface and the cross section of a silicon carbide substrate.
  • the silicon carbide substrate shown in FIG. 15 has a substrate surface which is off-cut by a predetermined angle with respect to the (0001) plane.
  • the substrate surface that is, the off-cut surface is shown horizontally.
  • an offset substrate of (0001) plane is used. The reason is that when the predetermined off-cut plane to the (0001) plane is formed by epitaxial growth, polytype control is easy.
  • an off cut surface for example, with respect to 4H-SiC (0001), a surface cut off by about 8 degrees in the direction of 11-20> (in this case, meaning 112 bar 0) is formed. .
  • Step bunching may be formed in the direction perpendicular to.
  • the direction of offset cutting is 11-20> direction
  • step bunching is formed in the direction perpendicular to the direction 11-20>1-100> direction.
  • Step bunching results in asperities of about 50-lOOnm, which may cause anisotropy of the electrical properties.
  • the electron mobility differs by, for example, one or more digits in the off-cut direction (direction crossing the step bunching) and the direction perpendicular to the off-force direction (direction parallel to the step bunching).
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2001-144288
  • Patent Document 2 PCTZ JP 98 Z 01185
  • the electron mobility in the direction parallel to the step bunching becomes larger, and the electron mobility in the direction perpendicular to the step bunching becomes smaller.
  • the arrangement of the elements was determined.
  • crystal defects such as stacking faults exist internally in the silicon carbide, and the electron mobility in the direction parallel to the off-cut direction is the off-cut direction. It might be smaller than the electron mobility in the direction perpendicular to.
  • the anisotropy in the current direction may be reversed while doing so, which may lower the electrical characteristics of the device.
  • An object of the present invention is to provide a silicon carbide semiconductor device having more excellent electrical characteristics by taking measures to solve the above-mentioned problems.
  • a first semiconductor device of the present invention is provided on a semiconductor substrate and the semiconductor substrate, A silicon carbide layer having an upper surface inclined in the off-cut direction by an angle of 10 degrees or less from the crystal plane and
  • the electrical characteristics can be further improved. Also, there is no risk that the anisotropy in the direction of current reverses. These are due to the following reasons. Conventionally, when heat treatment is performed at high temperature, step bunching is formed in a direction perpendicular to the off-cut direction of the silicon carbide layer, and the electron mobility in the direction parallel to the step bunching is large. On the other hand, since the semiconductor device of the present invention is formed through a step of heat treatment using a compound containing a group V element, the channel layer is formed even if step bunching is formed on the upper surface of the silicon carbide layer.
  • the interface state density is reduced, and the electron mobility in the direction along the off-cut direction is improved.
  • the electron mobility in the direction along the off-cut direction tends to be higher than the electron mobility in the direction perpendicular to the off-cut direction.
  • a second conductivity type well region provided on the side and below the source region of the silicon carbide layer, and a base electrode electrically connected to the well region may be further provided.
  • a high electron mobility can be obtained since the direction along the direction perpendicular to the above-mentioned off-cut direction is the direction within 5 degrees from the direction perpendicular to the above-mentioned off-cut direction. .
  • a channel layer may be provided in a region located under the gate insulating film in the silicon carbide layer.
  • At least one first silicon carbide layer and the impurity concentration of the first conductivity type are higher than the first silicon carbide layer and at least thinner than the film thickness of the first silicon carbide layer. 1
  • a laminated structure having a second silicon carbide layer may be provided. In this case, higher electron mobility can be obtained.
  • the present invention is effective when the electron mobility in the direction perpendicular to the crystal plane is larger than the electron mobility in the in-plane direction of the crystal plane.
  • the silicon carbide layer may be 4H-SiC.
  • the upper surface of the silicon carbide layer may be inclined in the ⁇ 11 20> direction from the (0001) plane.
  • the top surface of the silicon carbide layer may be a surface inclined in the ⁇ 1 100> direction from the (0001) plane.
  • the compound containing a group V element after the gate insulating film thermally oxidizes the upper part of the silicon carbide layer
  • the above-mentioned interface state density can be lowered, and as a result, the electron mobility in the off-cut direction becomes high.
  • the maximum value of the nitrogen concentration is 1 ⁇ 10 2 ° cm 2 or more, and 1 X 10 O ⁇ It is preferable that it is cm 3 or less. In this case, since the interface density can be sufficiently lowered in the potential range near each band edge, even if step bunching occurs between the upper surface portion of the silicon carbide layer and the gate oxide film. Even if it does not occur, a good interface is formed.
  • the gate insulating film is formed by thermally oxidizing the upper portion of the silicon carbide layer in an atmosphere containing a compound containing a group V element, the gate insulating film and the silicon carbide layer are A good interface can be obtained, and in particular, a gate insulating film formed by thermal oxidation in the above atmosphere containing nitrogen and nitrogen also works effectively for the present invention.
  • the silicon carbide layer contains an impurity of the first conductivity type, and is provided below the semiconductor substrate and a source electrode provided on the side of the gate electrode on the silicon carbide layer.
  • the base region electrically connected to the well region, and the vertical MOS FET has high electron mobility and high electron mobility. You can get
  • the source electrode may be provided with the same film as the base electrode.
  • the gate electrode may be provided in a shape in which a polygon is hollowed out in a plan view, and in this case, the longest side of the sides of the hollowed out portion of the polygon is Preferably, along the direction perpendicular to the above-mentioned off-cut direction.
  • the source electrode is arranged in a polygonal shape
  • the gate electrode is arranged in a shape spaced apart from the source electrode and surrounding the side of the source electrode. It may be
  • the gate electrode may be provided in a polygonal shape in plan view.
  • the longest side of the sides of the polygon is in the off-cut direction. U, preferably along the vertical direction.
  • the source electrode has a plurality of first rectangular portions arranged in a stripe, and a first connection portion connecting ends of the plurality of first rectangular portions.
  • the gate electrode is disposed in a comb shape, and the second connection portion connecting an end portion of the second rectangular portion and a plurality of second rectangular portions in a stripe shape alternately arranged with the plurality of first rectangular portions. And may be arranged in a comb shape.
  • shapes such as “polygon” and “comb shape” include those having rounded corners and those having curved sides.
  • “the longest side of the source region is the direction perpendicular to the off-cut direction” means that the major axis of the ellipse is perpendicular to the off-cut direction. It should be said that it has
  • a second semiconductor element of the present invention is a semiconductor substrate, and a silicon carbide layer provided on the semiconductor substrate and having an upper surface inclined in the off-cut direction by an angle of 10 degrees or less from the crystal plane, A gate insulating film provided on a silicon carbide layer, and provided on the gate insulating film A gate electrode, a source electrode provided on the side of the gate electrode on the silicon carbide layer, and a drain electrode provided on the side of the gate electrode on the silicon carbide layer; A source / drain region provided in the silicon carbide layer at least in a region located below the source electrode and the drain electrode and spaced apart from each other, and viewed in plan view, the side of the source / drain region The sides facing each other are along the direction perpendicular to the off-cut direction.
  • the electrical characteristics can be further improved by arranging the source / drain region so that the current flows in the direction along the off-cut direction.
  • step bunching is formed in the direction perpendicular to the off-cut direction of the silicon carbide layer, and the electron mobility in the direction parallel to the step bunching is large.
  • the semiconductor element of the present invention is formed through the step of performing heat treatment using a compound containing a group V element, step bunching is formed on the upper surface of the silicon carbide layer, even if the channel layer is formed.
  • the interface state density is reduced, and the electron mobility in the direction along the off-cut direction is improved. Accordingly, the electron mobility in the direction along the off-cut direction tends to be higher than the electron mobility in the direction perpendicular to the off-cut direction.
  • the semiconductor device may further include a base region provided in the silicon carbide layer and including a first conductivity type impurity and a base electrode electrically connected to the base region.
  • the gate electrode may be provided in a polygonal shape, and in this case, the longest side of the sides of the polygon is along the direction perpendicular to the off-cut direction. Is preferred.
  • a channel layer may be provided in a region located under the gate insulating film in the silicon carbide layer.
  • At least one first silicon carbide layer, and the impurity concentration of the first conductivity type is higher than that of the first silicon carbide layer, and thinner than the film thickness of the first silicon carbide layer.
  • a laminated structure having a second silicon carbide layer may be provided. In this case, higher electron mobility can be obtained.
  • the present invention is effective when the electron mobility in the direction perpendicular to the crystal plane is larger than the electron mobility in the in-plane direction of the crystal plane.
  • the silicon carbide layer may be 4H-SiC.
  • the upper surface of the silicon carbide layer may be inclined in the ⁇ 11 20> direction from the (0001) plane.
  • the upper surface of the silicon carbide layer may be a surface inclined in the ⁇ 1 100> direction from the (0001) plane.
  • the gate insulating film is formed by subjecting the upper portion of the silicon carbide layer to thermal oxidation and then heat treatment in an atmosphere containing a compound containing a group V element, the interface state density Can be reduced, resulting in high electron mobility in the off-cut direction.
  • the maximum value of the nitrogen concentration is preferably 1 ⁇ 10 2 cm 3 or more and 1 ⁇ 10 22 cm 3 or less.
  • the interface density can be sufficiently lowered in the potential range near each band edge, so even if step bunching occurs between the upper surface portion of the silicon carbide layer and the gate oxide film, it occurs. Good interface is formed even if it is not.
  • the source electrode may be provided by the same film as the base electrode.
  • FIGS. 1 (a) and 1 (b) show a general vertical type using a silicon carbide layer in the first embodiment. It is sectional drawing which shows the coupling part of two unit cells of storage type
  • FIGS. 2 (a) to 2 (c) are cross-sectional views showing a procedure for forming a SiC-acid oxide laminate.
  • FIG. 3 is a graph showing the results of measurement of the nitrogen concentration profile in the thickness direction of the V-group element-containing oxide layer 22 formed by the manufacturing method of the present embodiment by SIMS.
  • FIGS. 4 (a) and 4 (b) are diagrams showing interface level densities calculated by the high-low method based on the data shown in FIG.
  • FIG. 5 is a plan view showing the relationship between the direction of movement of carriers and the arrangement of elements in the semiconductor device shown in FIG.
  • FIG. 6 (a) is a diagram showing, in the silicon carbide substrate having the (0001) plane as an upper surface, the moving direction and size of electrons as a vector
  • FIG. 6 (b) is )
  • a silicon carbide substrate having a top surface that is a surface inclined at an angle of 0 with respect to the surface it is a diagram showing the movement direction and size of electrons as a vector in the silicon carbide substrate.
  • FIGS. 7 (a) and 7 (b) are diagrams showing a structure in which the gate electrode and the source electrode are arranged in a comb shape.
  • FIGS. 8 (a) and 8 (b) are diagrams showing the structure when square unit cells are arranged.
  • FIGS. 9 (a) and 9 (b) are diagrams showing the structure when hexagonal unit cells are arranged.
  • FIG. 10 is a cross-sectional view showing the structure of a vertical inverted MOSFET.
  • FIGS. 11 (a) and 11 (b) are cross-sectional views showing a general lateral storage MOSFET using a silicon carbide layer in the second embodiment.
  • FIG. 12 is a plan view showing the relationship between the direction of movement of carriers and the arrangement of elements in the semiconductor device shown in FIG. 11 (b).
  • FIG. 13 is a cross-sectional view showing the structure of a lateral inversion type MOSFET.
  • FIGS. 14 (a) and 14 (b) are diagrams showing a coupling portion of two soot cells of a general vertical storage MOSFET using SiC.
  • FIG. 15 is a perspective view schematically showing the surface and the cross section of a silicon carbide substrate. Explanation of sign
  • FIGS. 1 (a) and 1 (b) are cross-sectional views showing the joint of two unit cells of a general vertical storage MOSFET using a silicon carbide layer in the first embodiment.
  • FIG. 1 (a) is a plan view of a part of the electrode of the MOSFET as viewed from above
  • FIG. 1 (b) is a cross-sectional view taken along line II of FIG. 1 (a).
  • the semiconductor device of this embodiment has a semiconductor substrate 11 of n-type 4H—SiC (0001).
  • the semiconductor substrate 11 has a surface which is offset by about 8 degrees in the direction of 11 20>, and the resistivity thereof is about 0.02 ⁇ cm 2 .
  • An n-type silicon carbide layer 12 of 4H—SiC (0001) is provided on the semiconductor substrate 11. Its thickness is about 15 m and is doped with nitrogen at a concentration of 3 ⁇ 10 15 cm 3 .
  • the n-type silicon carbide layer 12 is formed by epitaxial growth on the semiconductor substrate 11, and the upper surface of the n-type silicon carbide layer 12 is also affected by the semiconductor substrate 11. Has an off angle in the direction.
  • a p-type well region 13 is provided in the region located on both sides of the junction of two unit cells in the upper part of the n-type silicon carbide layer 12.
  • the channel layer 14 is a delta-doped layer of alternately laminated doped layer including an undoped layer and about 5xl0 17e m- 3 of n-type impurity.
  • the thickness of the channel layer 14 is about 0.2 ⁇ .
  • a source region 15 is formed at the top of the ⁇ -type region 13.
  • the source region 15 is provided in contact with the outer side of the channel layer 14.
  • the source region 15 is formed, for example, by implanting nitrogen at a concentration of about 1 ⁇ 10 19 cm 3 to a depth of about 0.3 / zm and then annealing at a high temperature of about 1700 ° C.
  • the source region 15 is formed by implanting an n-type impurity into a part of the p-type well region, and the MOSFET 10 is a so-called double injection type MOSFET (DIMOSFET).
  • the source region is configured to sandwich the channel layer, the p-type well region is formed, the upper channel layer is deposited, and the n-type impurity from above the channel layer.
  • a semiconductor device in which a channel layer is formed after forming a source region by, for example, forming a p-type well region and a source region may be used.
  • a gate insulating film 16 having a thickness of about 60 nm is provided on the channel layer 14 and a part of the source region 15.
  • the gate insulating film 16 is formed by thermally oxidizing the upper part of the source region 15 and the channel layer 14 and then performing heat treatment in an atmosphere containing a group V element. The method of this heat treatment will be described later.
  • a gate electrode 17 made of aluminum is provided on the gate insulating film 16.
  • a source electrode 18 made of nickel is provided from above the source region 15 to a portion of the n-type silicon carbide layer 12 located on the outside of the source region 15.
  • the source electrode 18 is formed by heat treatment at a temperature of about 1000 ° C. after forming a nickel film. The heat treatment brings the source electrode 18 and the source region 15 into ohmic contact.
  • the source electrode 18 has a structure that also serves as a base electrode electrically connected to the p-type well region 13.
  • the portion of the p-type well region 13 located at the interface is higher than the other regions. Ion implantation of a concentration of aluminum to form a P + -type ion implantation region, even!
  • a drain electrode 19 which also has a nickel force is provided.
  • the drain electrode 19 is formed by heat treatment at a temperature of about 1000 ° C. after forming the nickel film. By this heat treatment, the drain electrode 19 and the semiconductor substrate 11 become ohmic contact.
  • the upper surface of the gate electrode 17 is covered with the interlayer insulating film 1 A, and the upper surface of the interlayer insulating film 1 A and the source electrode 18 is covered with the upper wiring electrode 1 B.
  • FIGS. 1 (a) and 1 (b) When the MOSFET 10 is turned on, electrons as carriers first flow in a direction parallel to the substrate surface, as shown in FIGS. 1 (a) and 1 (b).
  • the point in which electrons flow in a direction parallel to the off-cut direction A is different from the conventional one. After that, electrons flow in the direction perpendicular to the substrate surface, as shown in Fig. L (b).
  • Arrows shown in FIGS. 1 (a) and 1 (b) indicate the direction in which electrons, which are carriers, move, and the current flows in the opposite direction to the arrows.
  • FIG. 2 (a)-(c) is a cross-sectional view showing a procedure for forming a SiC-acid oxide laminate.
  • V-group elements such as nitrogen (nitrogen) may be used as the V-group element, or arsenic (As).
  • a SiC substrate 20 which is a 4H-S1C (0001) substrate is prepared.
  • the upper portion of the SiC substrate 20 (portion above the broken line shown in the same figure) is a 4H-SiC (0001) layer formed by epitaxial growth.
  • the main surface of the SiC substrate 20 (the epitaxially grown SiC layer) is smoothed by MCP (mechano-chemical polishing) so that the unevenness (maximum surface roughness R max) is 10 nm or less.
  • MCP mechano-chemical polishing
  • the SiC substrate 20 is placed in the chamber 30, and the SiC substrate 20 is heated in an oxidizing atmosphere to obtain an average on the SiC substrate 20.
  • An oxide layer 21 (a layer mainly containing SiO) having a thickness of about 60 nm is formed.
  • the acid temperature is
  • a gas containing at least one of oxygen and water vapor may be flowed in the chamber 30. After that, in an inert gas (Ar, N, He, Ne, etc.) atmosphere, the temperature
  • the oxide layer 21 is previously densified.
  • the SiC substrate 20 is moved into a chamber 30 provided with an abatement device (not shown) and a vacuum pump 31 which is a pressure reducing device,
  • the pressure in the chamber 30 is reduced to about 150 Torr (2. OX 10 4 Pa) by the vacuum pump 31, and a flow rate of 500 (ml / min) of NO gas (or phosphorus) in the chamber 30 other than nitrogen V such as nitrogen Element-containing gas) and heat the chamber 30 to a temperature (about 1150.degree. C.) sufficiently high for nitrogen (N) (or a group V element other than nitrogen) to diffuse into the oxide layer 11 .
  • the oxide layer 21 by exposing the oxide layer 21 to a gas containing a group V element such as nitrogen under reduced pressure, the group V element such as nitrogen is diffused in the oxide layer 21 and the relative dielectric constant is reduced. A larger and more compact V-element-containing oxide layer 22 is formed.
  • the exposure is sufficient to form a dense V-element-containing oxide layer 22 and for a sufficient time (e.g., lHr) to allow the properties of the V-element-containing oxide layer 22 to be improved.
  • a sufficient time e.g., lHr
  • FIG. 3 is a graph showing the results of measurement of the nitrogen concentration profile in the thickness direction of the group V element-containing oxide layer 22 formed by the manufacturing method of the present embodiment by SIMS. Note that in Fig. 3, the concentration of the nitrogen concentration peak (region near the SiO-SiC interface)
  • the cloth is taken out and shown.
  • the data shown in the figure show that the nitrogen at the SiO.sub.SiC interface is CsN.
  • an interface state density of 1 ⁇ 10 12 cm 2 'eV- 1 or less is obtained in the potential range near each band edge.
  • the average concentration of nitrogen in the entire V-group element-containing oxide layer 22 is 8.3 ⁇ 10 19 cm 3 .
  • the interface state density to be a trap of the carrier can be reduced, and the carrier mobility can be reduced. It can improve.
  • the maximum value of the nitrogen concentration in the lower part of the V-group element-containing oxide layer 22 is 1 ⁇ 10 2 cm 3 or more and 1 ⁇ 10 22 cm 3 or less. The effect of improving and the effect of reducing interface state density are significantly obtained.
  • step bunching is formed on the upper surface of the substrate.
  • This step bunching is caused by the effect of high temperature heat treatment for activating the impurity ion-implanted into the layer. Since step bunching is formed in a direction perpendicular to the off-cut direction, conventionally, the arrangement of electrodes and the like was determined so that more carriers flow in the direction perpendicular to the off-cut direction.
  • FIG. 5 is a plan view showing the relationship between the direction of movement of carriers and the arrangement of elements in the semiconductor device shown in FIG.
  • illustration of the gate electrode 17 and the source electrode 18 is omitted, and only the n-type silicon carbide layer 12, the p-type well region 13 and the n-type source region 15 are shown.
  • the force channel layer 14 whose channel layer 14 is not shown is located above the hatched area of the p-type wall area 13.
  • carriers flow from the source region 15 toward the n-type silicon carbide layer 12.
  • the element is placed so that this direction is almost parallel to the off-cut direction A. Principle of increasing electron mobility in the off-cut direction
  • the conventional semiconductor device has the anisotropy that the electron mobility is larger in the direction perpendicular to the direction parallel to the off-cut direction.
  • this anisotropy is reversed. This is because, in the present embodiment, by performing heat treatment using a gas containing nitrogen and oxygen, the interface level density at the interface between the silicon carbide layer and the gate insulating film is lowered, and the direction along the off-cut direction is Electron mobility is improved. The reason why the electron mobility of the silicon carbide substrate is large in the off-cut direction will be discussed below.
  • FIG. 6 (a) is a diagram showing, in the silicon carbide substrate having the (0001) plane as an upper surface, the moving direction and the size of electrons as a vector.
  • the vector parallel to the (0001) plane (designated crystal plane S) and the paper is a vector
  • the vector parallel to the (0001) plane and perpendicular to the paper is b vector
  • the vector perpendicular to the surface is c vector.
  • the electron mobility is larger in the direction perpendicular to the substrate surface than in the substrate in-plane direction. That is, the vector c shown in FIG. 6 (a) is larger than the vectors a and b. Also, vectors a and b have the same size.
  • FIG. 6 (b) is a view showing the moving direction and the size of electrons as a vector, in the silicon carbide substrate whose upper surface is a plane inclined at an angle ⁇ with respect to the (0001) plane.
  • the a vector and the c vector are decomposed into the off cut direction and the direction perpendicular to the off cut direction, and are shown as al, a2, cl, and c2 vectors, respectively.
  • the vector representing the electron mobility in the off-cut direction is a d vector
  • the d vector is represented by the sum of the al vector and the c 1 vector.
  • the c vector is larger than the a vector, so the d vector is larger than the a vector.
  • the b vector is perpendicular to the off-cut direction, the magnitude of the electron mobility in that direction is large whether the top surface of the silicon carbide layer is the (0001) plane or the off-cut surface. It does not change. Since the a and b vectors have the same size, the d vector is clearly larger when the d and b vectors are compared. From the above, in the off-cut substrate, the electron mobility (vector d) in the off-cut direction is larger than the electron mobility (vector b) in the direction perpendicular to the off-cut direction.
  • the electron mobility in the off-cut direction is the largest in the off-cut substrate plane even if the vectors in directions other than the b vector and the d vector are taken into consideration in the off-cut substrate plane. is there.
  • the synergistic effect of the effect of the above vector and the effect of decreasing the interface state density at the interface of the Z gate insulating film by performing heat treatment using a gas containing nitrogen and oxygen Electron mobility in the direction along is improved.
  • the source electrode 18 and the gate electrode 17 may be arranged in a stripe shape (or a comb shape). Such a case will be described with reference to FIGS. 7 (a) and 7 (b).
  • FIGS. 7 (a) and 7 (b) are diagrams showing the structure when the gate electrode and the source electrode are arranged in a comb shape.
  • FIG. 7 (a) shows the arrangement of the gate electrode 17 and the source electrode 18, and
  • FIG. 7 (b) shows the arrangement of the n-type silicon carbide layer 12, the p-type well region 13 and the n-type source region 15.
  • a plurality of rectangular portions are arranged in a stripe, and one end of the rectangular portions is a connecting portion extending in a direction perpendicular to the extending direction of the rectangular portion. They are electrically connected to each other by being in contact with each other.
  • a plurality of rectangular portions are alternately arranged in stripes with the rectangular portions in the source electrode 17, and one end of the rectangular portions extends in the direction perpendicular to the extending direction of the rectangular portions. They are electrically connected to each other by touching the connection.
  • the channel region is arranged in the hatched region in FIG. 7 (b). In this case, there are two directions of movement of the carrier: direction A and direction B. And, the channel region mainly extends in the direction perpendicular to the direction A. That is, in the channel region, the element is configured such that the width W1 of the channel region through which current flows in the direction A is equal to or greater than the width W2 of the channel region in the other directions. Further, the longest side and the side of the n-type source region 15 are also arranged in a direction perpendicular to the off-cut direction A.
  • FIGS. 8 (a) and 8 (b) are diagrams showing a structure in the case where rectangular unit cells are arranged.
  • FIG. 8 (a) shows the arrangement of the gate electrode 17 and the source electrode 18, and FIG. 8 (b) shows the arrangement of the n-type silicon carbide layer 12, the p-type well region 13 and the n-type source region 15. .
  • the channel area is arranged in the area shown by the hatching in Fig. 8 (b)! /.
  • direction A there are mainly two directions of movement of the carrier: direction A and direction B.
  • direction A the longitudinal direction of the unit cell is arranged perpendicular to the direction A
  • the channel region extending in the direction perpendicular to the direction A is longer than the channel region extending in the parallel direction. That is, as shown in FIG. 8 (b), the element is configured such that in the channel region, the width W1 of the channel region flowing current in the direction A is equal to or greater than the width W2 of the channel region in the other directions.
  • the longest side of the n-type source region 15 is also arranged in the direction perpendicular to the off-cut direction A.
  • FIGS. 9 (a) and 9 (b) are diagrams showing the structure in the case where hexagonal unit cells are arranged.
  • FIG. 9 (a) shows the arrangement of the gate electrode 17 and the source electrode 18, and
  • FIG. 9 (b) shows the arrangement of the n-type silicon carbide layer 12, the p-type well region 13 and the n-type source region 15. Is shown.
  • the channel region is arranged in the hatched region in FIG. 9 (b).
  • the carrier moves in three directions: direction A, direction C, and direction D.
  • direction A direction A
  • direction C direction C
  • direction D direction D
  • the channel region force extending in the direction perpendicular to the direction A is perpendicular to the direction C or the direction D. It becomes longer than the channel layer which extends.
  • the element is configured such that the width W1 of the channel region flowing current in the direction A is equal to or greater than the width W2 of the channel region in the other direction.
  • the longest side and the side of the n-type source area 15 are also arranged in a direction perpendicular to the off-cut direction A.
  • the method described in the present embodiment can also be applied to the case where the channel layer is a normal n-type impurity layer only in the case where the channel layer is the delta doped layer.
  • FIG. 10 is a cross-sectional view showing the structure of a vertical inverted MOSFET. The difference between FIG. 10 and FIG. 1 is that the channel layer 14 (shown in FIG. 1) is not formed. The other structure is the same as that of FIG.
  • FIGS. 11 (a) and 11 (b) are cross-sectional views showing a general lateral accumulation type MOSFET using a silicon carbide layer in the second embodiment.
  • FIG. 11 (a) is a plan view of a part of the electrode of the MOSFET as viewed from above
  • FIG. 11 (b) is a cross-sectional view taken along line VII-VII in FIG. 11 (a).
  • the semiconductor device of the present embodiment has a semi-insulating 4H—SiC (0001) semiconductor substrate 71.
  • the semiconductor substrate 71 has a surface which is cut off by about 8 degrees in the direction 11 20>.
  • a p-type silicon carbide layer 72 of 4H—SiC (0001) is provided on the semiconductor substrate 71. Its thickness is about 5 ⁇ m, and it is doped with a 5 ⁇ 10 15 cm 3 concentration of aluminum.
  • n-type channel layer 74 is provided in the central part of the upper part of the p-type silicon carbide layer 72.
  • the channel layer 74 and the undoped layer a delta-doped layer formed by laminating an n-type impurity of about 5xl0 17e m- 3 alternately and including doped layer.
  • the thickness of the channel layer 74 is about 0.2 ⁇ m.
  • a source region 75s and a drain region 75d are provided in regions of the p-type silicon carbide layer 72 located on both sides of the channel layer 74! //.
  • the source region 75s and the drain region 75d are formed, for example, by implanting nitrogen at a concentration of about 1 ⁇ 10 19 cm 3 to a depth of about 0.3 / zm and then annealing at a high temperature of about 1700 ° C.
  • source region 75s and drain region 75d are formed as part of a p-type well region.
  • the MOSFET 70 is a so-called double injection MOSFET (DIMOSFET).
  • the source region and the drain region sandwich the channel layer, and the p-type well region is formed to deposit the upper channel layer. Further, the source region and the drain region are formed by performing n-type impurity implantation on the channel layer, such as forming the channel layer after forming the P-type well region and the source and drain regions. It may be a semiconductor element.
  • a gate insulating film 76 having a thickness of about 60 nm is provided from the top of the channel layer 74 to the end of the source region 75s and the drain region 75d.
  • the gate insulating film 76 is formed by thermally oxidizing the upper portion of the channel layer 74, the source region 75s and the drain region 75d, and then performing heat treatment in an atmosphere containing a group V element.
  • a gate electrode 77 made of aluminum is provided on the gate insulating film 76.
  • a nickel source electrode 78 is provided on the source region 75s, and a drain electrode 79 made of nickel is provided on the drain region 75d.
  • the source electrode 78 and the drain electrode 79 are formed by heat treatment at a temperature of about 1000 ° C. after forming the nickel film. By this heat treatment, the source region 75s and the source electrode 78, and the drain region 75d and the drain electrode 79 respectively make ohmic contact.
  • a base electrode 7C is provided on a region of the p-type silicon carbide layer 72 located outside the source region 75s.
  • Base electrode 7C is provided to electrically connect p-type silicon carbide layer 72 to the outside.
  • a portion of the p-type silicon carbide layer 72 located at the interface is ion-implanted with aluminum at a higher concentration than other regions. Then, a p + -type ion implantation region may be formed.
  • the source electrode 78 and the base electrode 7C may be electrically connected to each other, or may be made of the same conductor film.
  • a positive voltage is applied to the drain electrode 79, the source electrode 78 and the base electrode 7C are grounded, and the positive voltage is applied to the gate electrode 77. Apply. Thereby, the switching operation of the MOSFET 70 becomes possible.
  • FIG. 12 is a plan view showing the relationship between the moving direction of carriers and the arrangement of elements in the semiconductor device shown in FIG. 11 (b).
  • illustration of the gate electrode 77, the source electrode 78, the drain electrode 79 and the like is omitted, and only the p-type silicon carbide layer 72, the n-type source region 75s and the n-type drain region 75d are shown.
  • the channel layer 74 is omitted.
  • the channel layer 74 is located above the hatched region of the p-type silicon carbide layer 72.
  • carriers flow from the source region 75s toward the drain region 75d. The element is placed so that this direction is almost parallel to the off-cut direction A.
  • the direction of the current flowing in the lateral element is often one direction. Even in a lateral element, the force may not be one direction of the current.
  • the element is placed so that the current flowing in the direction parallel to the off-cut direction A of the substrate becomes dominant. That is, the elements are arranged such that the width W1 of the channel region through which current flows in the direction A among the width of the channel layer 74 is equal to or greater than the width in the other direction of the width of the channel layer 74. In other words, the elements are arranged such that the sides (the sides in contact with the channel layer 74) facing each other of the sides of the source region 75s and the drain region 75d are perpendicular to the off-cut direction A.
  • the method described in the present embodiment can also be applied to the case where the channel layer is a normal n-type impurity layer only in the case where a delta doped layer is provided as the channel layer.
  • FIG. 13 is a cross-sectional view showing the structure of a lateral inversion type MOSFET. The point different from FIG. 11 (b) in FIG. 13 is that the channel layer 74 (shown in FIG. 11 (b)) is not formed. The other structure is the same as that of FIG.
  • a substrate having a surface offset by about 8 degrees of 4H-SiC force was used as a semiconductor substrate.
  • the substrate has a surface in which the designated crystal plane S force is also inclined at an angle of 10 degrees or less in the predetermined direction A, the other The following substrate may be used.
  • a silicon carbide layer epitaxially grown on an off-cut Si substrate may be used.
  • a silicon carbide layer of 4H—SiC is used.
  • the electron mobility is larger in the direction perpendicular to the crystal plane than in the in-plane direction of the crystal plane, and the other polytype silicon carbide layer is used. Oh.
  • the electron mobility is smaller in the direction perpendicular to the crystal plane than in the in-plane direction of the crystal plane, and even if it is a polytype having the following properties, an offcut substrate of that polytype is used. If there is a case where the electron mobility in the off-cut direction is larger than that in the direction perpendicular to the off-cut direction, even if such an off-cut substrate is used, it will not be a problem.
  • a semiconductor substrate in which the 4H—SiC (0001) substrate is turned off in the direction of 11 ⁇ 20> is used.
  • a substrate which is cut off in the direction of 11-20> direction or in the direction of 1100> may be used as the semiconductor substrate.
  • the silicon carbide layer is epitaxially grown on the semiconductor substrate, the upper surface of the silicon carbide layer becomes a surface which is cut off in the (0001) plane force, ⁇ 11 20> direction, or 1-100> direction.
  • the plane orientation and the off-cut direction of the semiconductor substrate located below the silicon carbide layer are not particularly limited. That is, the source region has the longest length along the direction in which the side is perpendicular to the off-cut direction. /.
  • the (0001) plane of silicon carbide generally represents a silicon plane.
  • a carbon surface represented as a (000-1) surface instead of the (0001) surface.
  • the state in which the electron mobility in the off-cut direction is larger than the electron mobility in the other directions is the conduction of silicon carbide at the interface between the channel region of the MOSFET and the gate insulating film.
  • This can be realized when the interface state density at a level lower than the body level by 0. leV is 5 ⁇ 10 12 cm 2 'eV ⁇ 1 or less. More preferably, the interface state density at the above interface is lxlO 12 cnT 2 'eV -1 or less.
  • the step bunching generated at the interface above will As in the case of the conventional silicon carbide semiconductor device, the electron mobility in the off-cut direction (direction perpendicular to the step bunching) is smaller than the electron mobility in the direction parallel to the step bunching.
  • an atmosphere containing nitrogen oxide (NO) is included.
  • Heat treatment was performed below.
  • similar effects can be obtained by heat treatment in an atmosphere containing a group V element as well as nitrogen oxide (NO).
  • the heat treatment may be performed in another atmosphere, or another treatment method may be performed.
  • a force using nickel or aluminum as an electrode material is not limited to those materials in the present invention, and the electrodes may have a laminated structure.
  • any method other than the manufacturing method described in the embodiment may be used.
  • the conditions of the process used in the description There is no limitation to being restricted to other gas types, even under other conditions.
  • the semiconductor device of the present invention is industrially applicable in that high electrical characteristics can be obtained because the electron mobility of the silicon carbide layer lowered by step bunching and other poor interface conditions is improved. The possibility is high.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thyristors (AREA)

Abstract

　本発明の半導体素子では、炭化珪素基板の上に設けられたｎ型の炭化珪素層は、（０００１）面から＜１１−２０＞方向にオフカットされた上面を有している。そして、チャネル領域において、オフカット方向に沿って流れる電流が支配的となるようにゲート電極やソース電極が配置されている。 　本発明では、ゲート絶縁膜を形成した後に、Ｖ族元素を含む雰囲気下で熱処理を行う。これにより、炭化珪素層とゲート絶縁膜の界面において界面準位密度が低下するため、オフカット方向Ａに垂直な方向よりもオフカット方向Ａのほうが電子移動度が高くなる。

Description

明 細 書
半導体素子
技術分野
[0001] 本発明は高耐圧、炭化珪素を用いた絶縁ゲート型半導体素子に関するものであり 、特に、大電流のスイッチング素子を実現する MOSFETに関するものである。
背景技術
[0002] 炭化珪素（シリコンカーバイド、 SiC)は、珪素（Si)に比べて高硬度でワイドバンドギ ヤップを有する半導体であり、パワー素子ゃ耐環境素子、高温動作素子、高周波素 子等へ応用されている。
[0003] SiCを用いたスイッチング素子の代表的なものとして、例えば以下の特許文献 1に 開示されるような MOSFETが知られている。図 14 (a) , (b)は、 SiCを用いた一般的 な縦型蓄積型 MOSFETを示す図である。なお、一般的な縦型の MOSFETにおい て、ユニットセルとは、ソース電極を中心とした電極の配置をいうのに対し、図 14 (a) , (b)では、ゲート電極を中心とした電極の配置を示している。つまり、図 14 (a) , (b)で は、 2つのユニットセルの結合部を示している。ここで、図 14 (a)は、 MOSFETの電 極の一部を上方から見た平面図であり、図 14 (b)は、図 14 (a)に示す XI-XI線にお ける断面図である。
[0004] 図 14 (a) , (b)に示すように、従来の縦型蓄積型 MOSFETでは、 n 型の 4H—SiC からなる半導体基板 101と、半導体基板 101の上に設けられ、 n型の 4H— SiCからな る n型炭化珪素層 102と、 n型炭化珪素層 102の上部のうち 2つのユニットセルの結 合部の両側方に位置する領域に設けられ、例えばアルミニウムが注入された P型ゥ ル領域 103と、 n型炭化珪素層 102のうち 2つの p型ゥエル領域 103に挟まれる領域 の上から、その 2つの p型ゥエル領域 103の上に亘つて延びる、例えば n型の 4H—Si Cからなるチャネル層 104と、 p型ゥエル領域 103の上部に、チャネル層 104の外側 方と接するように設けられ、例えば窒素が注入されたソース領域 105と、チャネル層 1 04の上から、ソース領域 105の一部の上に亘つて設けられたゲート絶縁膜 106と、ゲ ート絶縁膜 106の上に設けられたゲート電極 107と、ソース領域 105の上から、 n型 炭化珪素層 102のうちソース領域 105の外側方に位置する部分の上に亘つて設けら れたソース電極 108と、半導体基板 101の下面上に設けられたドレイン電極 109とを 備えている。
[0005] ソース電極 108は、 p型ゥ ル領域 103と電気的に接続されるベース電極としての 役割を兼ね備えた構造を有して 、る。
[0006] MOSFETを ONの状態にするためには、ドレイン電極 109にプラスの電圧を印加 し、ソース電極 108を接地し、ゲート電極 107にプラスの電圧を印加する。これにより 、 MOSFETのスイッチング動作が可能となる。
[0007] ここで、 MOSFETが ONの状態になると、キャリアである電子は、図 14 (a) , (b)に 示すように、まず、基板面に平行な方向に流れる。その後に、電子は、図 14 (b)に示 すように、基板面に垂直な方向に流れる。なお、図 14 (a) , (b)に示す矢印は、キヤリ ァである電子の進む方向を示しており、電流はこの矢印と逆の向きに流れる。ここで 注目すべきなのが、図 14 (a)に示す電子の進行方向である。ソース電極 108ゃゲー ト電極 107が、基板のオフカット方向 Aと垂直な方向にキャリアが移動するように配置 されている。なお、「オフカット方向」とは、結晶面力も数度傾いたオフカット面がある 場合に、オフカット面内の方向であって、結晶面に対する法線ベクトル力 オフカット 面に対する法線ベクトルに向力う方向をいう。以下に、電極の配置の理由について、 図 15を参照しながら説明する。図 15は、炭化珪素基板の表面および断面の概略を 示す斜視図である。
[0008] 図 15に示す炭化珪素基板は、 (0001)面に対して所定角度だけオフカットされた 基板面を有している。図 15では、基板面、すなわちオフカット面を水平に示している 。一般的に、炭化珪素基板を用いて素子を形成する場合には (0001)面のオフカツ ト基板が用いられる。その理由は、（0001)面に対する所定のオフカット面をェピタキ シャル成長によって形成するときには、ポリタイプ制御が容易であるからである。なお 、オフカット面としては、例えば、 4H— SiC (0001)に対して、く 11— 20 >方向（ここ では 112バー 0という意味である。 )に約 8度オフカットされた面を形成する。
[0009] ただし、オフカット面を基板面に有する基板に対して、ェピタキシャル成長や不純物 活性ィ匕のための熱処理などの高温の処理を適用すると、基板面にはオフカット方向 に対して垂直な方向にステップバンチングが形成されてしまうことがある。例えば、ォ フカット方向がく 11— 20>方向である場合には、ステップバンチングが、く 11— 20 >方向に対して垂直な方向であるく 1—100>方向に形成される。ステップバンチン グは、 50— lOOnm程度の凹凸になり、これが原因となって電気特性の異方性が生じ ることがある。従来では、オフカット方向（ステップバンチングを横切る方向）と、オフ力 ット方向に垂直な方向（ステップバンチングと平行な方向）とで、電子移動度は例えば 1桁以上異なる。
[0010] 以上の理由から、電流量の大きい半導体装置を製造するためには、オフカット方向 に対して垂直な方向に電流を流すように電極の方向を設計する必要があった。チヤ ネル層 104において、複数の方向に電流が流れる場合には、それらの方向のうち最 も電流量の多 、方向をオフカット方向に対して垂直な方向に合わせて設計する必要 があった (例えば、特許文献 1参照)。
特許文献 1：特開 2001—144288号公報
特許文献 2： PCTZJP98Z01185
発明の開示
発明が解決しょうとする課題
[0011] 上述したように、従来では、ステップバンチングが形成されることによって、ステップ バンチングに平行な方向の電子移動度が大きくなり、ステップバンチングに対して垂 直な方向の電子移動度が小さくなるという前提で、素子の配置が決定されていた。ま た、表面にステップバンチングが形成されていない場合であっても、炭化珪素内部に 積層欠陥などの結晶欠陥が内在し、オフカット方向に対して平行な方向の電子移動 度が、オフカット方向に対して垂直な方向の電子移動度よりも小さくなることがあった 。し力しながら、電流方向の異方性が逆転する場合があり、その場合には、素子の電 気特性をより低くしてしまうことがあった。
[0012] 本発明の目的は、上述の課題を解決する手段を講ずることにより、より電気特性が 優れた炭化珪素半導体素子を提供することにある。
課題を解決するための手段
[0013] 本発明の第 1の半導体素子は、半導体基板と、上記半導体基板の上に設けられ、 結晶面から 10度以下の角度だけオフカット方向に傾いた上面を有する炭化珪素層と
、上記炭化珪素層の上に設けられたゲート絶縁膜と、上記ゲート絶縁膜の上に設け られたゲート電極と、上記炭化珪素層の上のうち上記ゲート電極の側方に設けられた ソース電極と、上記半導体基板の下方に設けられたドレイン電極と、上記炭化珪素層 のうち少なくとも上記ソース電極の下に位置する領域に設けられたソース領域とを備 え、平面視して、上記ソース領域のうち最も長い辺は、上記オフカット方向に垂直な 方向に沿っている。
[0014] このように、オフカット方向に沿った方向に電流が流れるようにソース領域を配置す ることにより、より電気特性を向上させることができる。また、電流方向の異方性が逆 転するおそれもなくなる。これらは、以下の理由による。従来では、高温の熱処理の 際に炭化珪素層のオフカット方向に垂直な方向にステップバンチングが形成され、ス テツプバンチングに平行な方向の電子移動度が大き力つた。これに対し、本発明の 半導体素子は V族元素を含む化合物を用いて熱処理を行う工程を経て形成される ので、炭化珪素層の上面にステップバンチングが形成されていても、チャネル層が形 成されるゲート絶縁膜と炭化珪素層の界面において、界面準位密度が低減され、ォ フカット方向に沿った方向の電子移動度が向上する。これにより、オフカット方向に沿 つた方向の電子移動度が、オフカット方向に垂直な方向の電子移動度よりも高くなり やすい。
[0015] 上記炭化珪素層のうち上記ソース領域の側方および下方に設けられた第 2導電型 のゥエル領域と、上記ゥエル領域と電気的に接続されるベース電極とをさらに備えて いてもよい。
[0016] 上記オフカット方向に垂直な方向に沿った方向とは、上記オフカット方向に垂直な 方向からの傾きが 5度以内の方向であることにより、高い電子移動度を得ることができ る。
[0017] 上記炭化珪素層のうち上記ゲート絶縁膜の下に位置する領域にチャネル層が設け られていてもよい。
[0018] 上記チャネル領域には、少なくとも 1層の第 1炭化珪素層と、第 1炭化珪素層よりも 第 1導電型の不純物濃度が高くかつ第 1炭化珪素層の膜厚よりも薄い、少なくとも 1 層の第 2炭化珪素層とを有する積層構造が設けられていてもよい。この場合には、さ らに高 、電子移動度を得ることができる。
[0019] 上記炭化珪素層において、結晶面の面内方向における電子移動度よりも、上記結 晶面に対する垂直方向における電子移動度の方が大きい場合に、本発明は有効で める。
[0020] 上記炭化珪素層は、 4H— SiCであってもよい。
[0021] 上記炭化珪素層の上面は、（0001)面から < 11 20 >方向に傾!、た面であっても よい。
[0022] 上記炭化珪素層の上面は、（0001)面から < 1 100>方向に傾いた面であっても よい。
[0023] 上記ゲート絶縁膜が、上記炭化珪素層の上部を熱酸ィ匕した後に、 V族元素を含む 化合物
を含む雰囲気で熱処理することにより形成された場合には、上記界面準位密度を低 下させることができ、その結果、オフカット方向における電子移動度が高くなる。
[0024] 上記 V族元素を含む化合物が、酸化窒素 (N O (X, y= l, 2, · · ·) )である場合に は、高い効果を得ることができる。
[0025] 上記炭化珪素層と上記ゲート絶縁膜との界面において、上記チャネル層と上記ゲ ート絶縁膜との界面において、窒素濃度の最大値が 1 X 102°cm 以上で 1 X lO^cm 3以下であることが好ましい。この場合には、各バンド端付近のポテンシャル範囲にお いて界面密度を十分低くすることができるため、炭化珪素層の上面部とゲート酸ィ匕膜 との間にステップバンチングが発生していても発生していなくても良好な界面が形成 される。
[0026] ここで、上記ゲート絶縁膜が、上記炭化珪素層の上部を V族元素を含む化合物を 含む雰囲気で熱酸化することにより形成された場合であっても、ゲート絶縁膜と炭化 珪素層の界面は良好なものが得られ、特に上記の酸ィ匕窒素を含む雰囲気で熱酸ィ匕 して形成されたゲート絶縁膜も本発明に対して有効に働く。
[0027] 上記炭化珪素層が第 1導電型の不純物を含み、上記炭化珪素層の上のうち上記 ゲート電極の側方に設けられたソース電極と、上記半導体基板の下方に設けられた ドレイン電極と、上記炭化珪素層のうち少なくとも上記ソース電極の下に位置する領 域に設けられ、上記チャネル層に接する第 1導電型のソース領域と、上記炭化珪素 層のうち上記ソース領域の側方および下方を囲む第 2導電型のゥエル領域と、上記ゥ エル領域と電気的に接続されるベース電極とをさらに備える場合には、縦型の MOS FETにお 、て、高 、電子移動度を得ることができる。
[0028] 上記ソース電極は、上記ベース電極と同一の膜で設けられていてもよい。
[0029] 上記ゲート電極は、平面視して多角形がくり抜かれた形状で設けられている場合が あり、この場合には、上記多角形におけるくり抜かれた部分の辺のうち最も長い辺は 、上記オフカット方向に垂直な方向に沿って 、ることが好ま 、。
[0030] この場合には、平面視して、上記ソース電極は多角形の形状で配置し、上記ゲート 電極は上記ソース電極と離間して、かつ上記ソース電極の側方を囲む形状で配置し ていてもよい。
[0031] また、上記ゲート電極が、平面視して多角形の形状で設けられている場合もあり、こ の場合には、上記多角形の辺のうち最も長い辺は、上記オフカット方向に垂直な方 向に沿って 、ることが好ま U、。
[0032] この場合には、平面視して、上記ソース電極は、ストライプ状に並ぶ複数の第 1矩形 部と、上記複数の第 1矩形部の端部を接続する第 1接続部とを有する櫛形に配置し、 上記ゲート電極は、上記複数の第 1矩形部のそれぞれと交互に配置するストライプ状 の複数の第 2矩形部と、上記第 2矩形部の端部を接続する第 2接続部とを有する櫛 形に配置していてもよい。
[0033] なお、本明細書中において、「多角形」や「櫛形」といった形には、角部が丸まって いるものや、辺が曲線であるものを含むものとする。また、ソース領域が例えば楕円形 である場合において、「ソース領域のうち最も長い辺は、上記オフカット方向に垂直な 方向である」とは、楕円形の長軸がオフカット方向に垂直な方向に伸びていることを いうものとする。
[0034] 本発明の第 2の半導体素子は、半導体基板と、上記半導体基板の上に設けられ、 結晶面から 10度以下の角度だけオフカット方向に傾いた上面を有する炭化珪素層と 、上記炭化珪素層の上に設けられたゲート絶縁膜と、上記ゲート絶縁膜の上に設け られたゲート電極と、上記炭化珪素層の上のうち上記ゲート電極の側方に設けられた ソース電極と、上記炭化珪素層の上のうち上記ゲート電極の側方に設けられたドレイ ン電極と、上記炭化珪素層のうち少なくとも上記ソース電極および上記ドレイン電極 の下に位置する領域に互いに離間して設けられたソース'ドレイン領域とを備え、平 面視して、上記ソース'ドレイン領域の辺のうち互いに対向する辺は、上記オフカット 方向に垂直な方向に沿っている。
[0035] このように、オフカット方向に沿った方向に電流が流れるようにソース'ドレイン領域 を配置することにより、より電気特性を向上させることができる。これらは、以下の理由 による。従来では、高温の熱処理の際に炭化珪素層のオフカット方向に垂直な方向 にステップバンチングが形成され、ステップバンチングに平行な方向の電子移動度が 大き力つた。これに対し、本発明の半導体素子は V族元素を含む化合物を用いて熱 処理を行う工程を経て形成されるので、炭化珪素層の上面にステップバンチングが 形成されて 、ても、チャネル層が形成されるゲート絶縁膜と炭化珪素層の界面にお いて、界面準位密度が低減され、オフカット方向に沿った方向の電子移動度が向上 する。これにより、オフカット方向に沿った方向の電子移動度が、オフカット方向に垂 直な方向の電子移動度よりも高くなりやすい。
[0036] 上記炭化珪素層内に設けられ、第 1導電型の不純物を含むベース領域と、上記べ ース領域と電気的に接続されるベース電極とをさらに備えて 、てもよ 、。
[0037] 上記ゲート電極は多角形の形状で設けられている場合もあり、この場合には、上記 多角形の辺のうち最も長い辺は、上記オフカット方向に垂直な方向に沿っていること が好ましい。
[0038] 上記オフカット方向に垂直な方向に沿った方向とは、上記オフカット方向に垂直な 方向からの傾きが 5度以内の方向であることにより、高い電子移動度を得ることができ る。
[0039] 上記炭化珪素層のうち上記ゲート絶縁膜の下に位置する領域にチャネル層が設け られていてもよい。
[0040] 上記チャネル領域には、少なくとも 1層の第 1炭化珪素層と、第 1炭化珪素層よりも 第 1導電型の不純物濃度が高くかつ第 1炭化珪素層の膜厚よりも薄い、少なくとも 1 層の第 2炭化珪素層とを有する積層構造が設けられていてもよい。この場合には、さ らに高 、電子移動度を得ることができる。
[0041] 上記炭化珪素層において、結晶面の面内方向における電子移動度よりも、上記結 晶面に対する垂直方向における電子移動度の方が大きい場合に、本発明は有効で める。
[0042] 上記炭化珪素層は、 4H— SiCであってもよい。
[0043] 上記炭化珪素層の上面は、（0001)面から < 11 20 >方向に傾!、た面であっても よい。
[0044] 上記炭化珪素層の上面は、（0001)面から < 1 100>方向に傾いた面であっても よい。
[0045] 上記ゲート絶縁膜が、上記炭化珪素層の上部を熱酸ィ匕した後に、 V族元素を含む 化合物を含む雰囲気で熱処理することにより形成された場合には、上記界面準位密 度を低下させることができ、その結果、オフカット方向における電子移動度が高くなる
[0046] 上記 V族元素を含む化合物が、酸化窒素 (N O (X, y= l, 2, · · ·) )である場合に は、高い効果を得ることができる。
[0047] 上記炭化珪素層と上記ゲート絶縁膜との界面において、窒素濃度の最大値が 1 X 102°cm 3以上で 1 X 1022cm 3以下であることが好ましい。この場合には、各バンド端 付近のポテンシャル範囲において界面密度を十分低くすることができるため、炭化珪 素層の上面部とゲート酸ィ匕膜との間にステップバンチングが発生していても発生して いなくても良好な界面が形成される。
[0048] 上記ソース電極は、上記ベース電極と同一の膜で設けられていてもよい。
発明の効果
[0049] 本発明の半導体素子では、ステップバンチングゃその他の良好でない界面状態に よって低下した炭化珪素層の電子移動度が改善された場合に、従来の構造に比べ て優れた電気特性を得ることができる。
図面の簡単な説明
[0050] [図 1]図 1 (a) , (b)は、第 1の実施形態において、炭化珪素層を用いた一般的な縦型 蓄積型 MOSFETの 2つのユニットセルの結合部を示す断面図である。
[図 2]図 2 (a)— (c)は、 SiC-酸ィ匕物積層体を形成する手順を示す断面図である。
[図 3]図 3は、本実施形態の製造方法によって形成された V族元素含有酸化物層 22 の厚さ方向における窒素濃度プロファイルを SIMSにより実測した結果を示すグラフ 図である。
[図 4]図 4 (a) , (b)は、図 3に示すデータに基づいて、 High-Low法で計算した界面準 位密度を示す図である。
[図 5]図 5は、図 1に示す半導体装置において、キャリアの移動する方向と素子の配 置との関係を示す平面図である。
[図 6]図 6 (a)は、（0001)面を上面とする炭化珪素基板において、電子の移動する 向きと大きさをベクトルにして示す図であり、図 6 (b)は、（0001)面に対して角度 0だ け傾いた面を上面とする炭化珪素基板において、電子の移動する向きと大きさをべ タトルにして示す図である。
[図 7]図 7 (a) , (b)は、ゲート電極およびソース電極が櫛形の形状で配置される場合 の構造を示す図である。
[図 8]図 8 (a) , (b)は、四角形のユニットセルが配置される場合の構造を示す図であ る。
[図 9]図 9 (a) , (b)は、六角形のユニットセルが配置される場合の構造を示す図であ る。
[図 10]図 10は、縦型反転型 MOSFETの構造を示す断面図である。
[図 11]図 11 (a) , (b)は、第 2の実施形態において、炭化珪素層を用いた一般的な横 型蓄積型 MOSFETを示す断面図である。
[図 12]図 12は、図 11 (b)に示す半導体装置において、キャリアの移動する方向と素 子の配置との関係を示す平面図である。
[図 13]図 13は、横型反転型 MOSFETの構造を示す断面図である。
[図 14]図 14 (a) , (b)は、 SiCを用いた一般的な縦型蓄積型 MOSFETの 2つのュ- ットセルの結合部を示す図である。
[図 15]図 15は、炭化珪素基板の表面および断面の概略を示す斜視図である。 符号の説明
1A
IB 上部配線電極
7C ベース電極
10 縦型蓄積型 MOSFET 11 半導体基板
12 n型炭化珪素層 13 p型ゥ ル領域
14 チャネル層
15 n型ソース領域
16 ゲート絶縁膜
17 ゲート電極
18 ソース電極
19 ドレイン電極
20 SiC基板
21 酸化物層
30
31 真空ポンプ
60 縦型反転型 MOSFET 70 横型蓄積型 MOSFET 71 半導体基板
72 P型炭化珪素層 74 チャネル層
75d ドレイン領域
75s ソース領域
76 ゲート絶縁膜
77 ゲート電極
78 ソース電極 79 ドレイン電極
90 横型反転型 MOSFET
101 半導体基板
102 n型炭化珪素層
103 p型ゥエル領域
104 チャネル層
105 ソース領域
106 ゲート絶縁膜
107 ゲート電極
108 ソース電極
109 ドレイン電極
発明を実施するための最良の形態
[0052] 以下に、本発明の実施の形態について図面を参照しながら説明する。
[0053] (第 1の実施形態）
図 1 (a) , (b)は、第 1の実施形態において、炭化珪素層を用いた一般的な縦型蓄 積型 MOSFETの 2つのユニットセルの結合部を示す断面図である。ここで、図 1 (a) は、 MOSFETの電極の一部を上方から見た平面図であり、図 1 (b)は、図 1 (a)の I I 線における断面図である。
[0054] 図 1 (a) , (b)に示すように、本実施形態の半導体装置は、 n 型の 4H— SiC (0001 )の半導体基板 11を有している。半導体基板 11は、く 11 20>方向に約 8度オフ力 ットした表面を有しており、その抵抗率は約 0. 02 Ω cm2である。半導体基板 11の上 には、 4H—SiC (0001)の n型炭化珪素層 12が設けられている。その厚さは約 15 mであり、濃度 3xl015cm 3の窒素がドープされている。 n型炭化珪素層 12は、半導 体基板 11の上にェピタキシャル成長により形成されたものであり、 n型炭化珪素層 1 2の上面も、半導体基板 11の影響を受けてく 11— 20 >方向にオフ角を有して 、る。
[0055] n型炭化珪素層 12の上部のうち 2つのユニットセルの結合部の両側方に位置する 領域には、 p型のゥエル領域 13が設けられている。 p型ゥエル領域 13は、例えばアル ミニゥムが約 2 X 1018cm 3の濃度で 0. 8 μ m程度の深さだけ注入した後に、約 1700 度の高温でァニールすることにより形成する。
[0056] n型炭化珪素層 12のうち 2つの p型ゥエル領域に挟まれる領域の上から、その 2つ の p型ゥヱル領域の上に延びるように、 n型 4H—SiCからなるチャネル層 14が形成さ れている。ここでは、チャネル層 14は、アンドープ層と約 5xl017em— 3の n型不純物を 含むドープ層とを交互に積層したデルタドープ層である。チャネル層 14の厚さは約 0 . 2 πιとなる。
[0057] ρ型ゥ ル領域 13の上部にはソース領域 15が形成されている。ソース領域 15は、 チャネル層 14の外側方と接するように設けられている。ソース領域 15は、例えば、窒 素が約 lxl019cm 3の濃度で 0. 3 /z m程度の深さだけ注入した後に、約 1700度の高 温でァニールすることにより形成する。
[0058] 基本的には、ソース領域 15は、 p型ゥエル領域の一部に n型不純物を注入すること により形成され、 MOSFET10は、いわゆる二重注入型の MOSFET(DIMOSFET )である。 また、図 1にお 、ては、ソース領域はチャネル層を挟んだ構成となっており 、 p型ゥエル領域を形成した上カゝらチャネル層を堆積し、さらにチャネル層の上から n 型不純物注入を行うことでソース領域を形成する力 例えば p型ゥエル領域とソース 領域を形成した後にチャネル層を形成したような半導体素子であっても構わな ヽ。
[0059] チャネル層 14の上からソース領域 15の一部の上には、厚さ約 60nmのゲート絶縁 膜 16が設けられている。ゲート絶縁膜 16は、ソース領域 15およびチャネル層 14の 上部を熱酸化した後、 V族元素を含む雰囲気下で熱処理することにより形成される。 この熱処理の方法につ!、ては後述する。
[0060] ゲート絶縁膜 16の上には、アルミニウムからなるゲート電極 17が設けられている。
[0061] ソース領域 15の上から、 n型炭化珪素層 12のうちソース領域 15の外側方に位置す る部分の上に亘つて、ニッケルからなるソース電極 18が設けられている。ソース電極 1 8は、ニッケル膜を形成した後に約 1000度の温度で熱処理することにより形成する。 この熱処理により、ソース電極 18とソース領域 15とはオーム接触となる。ソース電極 1 8は、 p型ゥエル領域 13に電気的に接続されるベース電極としての役割を兼ね備えた 構造を有している。ここで、ソース電極 18と p型ゥエル領域 13との間の電気抵抗を低 減するために、 p型ゥ ル領域 13のうち界面に位置する部分に、他の領域よりも高い 濃度のアルミニウムをイオン注入して P+形のイオン注入領域を形成して 、てもよ!、。
[0062] 半導体基板 11の裏面上には、ニッケル力もなるドレイン電極 19が設けられている。
ドレイン電極 19は、ニッケル膜を形成した後に約 1000度の温度で熱処理すること〖こ より形成する。この熱処理により、ドレイン電極 19と半導体基板 11とはオーム接触と なる。
[0063] ゲート電極 17の上は層間絶縁膜 1 Aに覆われており、層間絶縁膜 1 Aおよびソース 電極 18の上は、上部配線電極 1Bに覆われている。
[0064] 本実施形態の MOSFET10を ONの状態にするためには、ドレイン電極 19にプラ スの電圧を印加し、ソース電極 18を接地し、ゲート電極 17にプラスの電圧を印加す る。これにより、 MOSFET10のスイッチング動作が可能となる。
[0065] MOSFET10が ONの状態になると、キャリアである電子は、図 1 (a) , (b)に示すよ うに、まず、基板面に平行な方向に流れる。ここで、本実施形態では、オフカット方向 Aに対して平行な方向に電子が流れる点が従来と異なる。その後に、電子は、図 l (b )に示すように、基板面に垂直な方向に流れる。なお、図 1 (a) , (b)に示す矢印は、 キャリアである電子の進む方向を示しており、電流は、この矢印と逆の向きに流れる。
[0066] ここで、ゲート絶縁膜 16を形成した後に熱処理を行う方法について、図面を参照し ながら詳細に説明する。なお、この方法は、本出願人による先願の特願 2003— 350 244および特願 2004— 271321に記載された発明であり、本明細書では、上記出願 の内容を援用することとする。
[0067] 図 2 (a)— (c)は、 SiC-酸ィ匕物積層体を形成する手順を示す断面図である。本実 施形態においては、 V族元素として窒素を用いる力 リン ），砒素 (As)等の他の V 族元素を用いてもよい。
[0068] まず、図 2 (a)に示す工程で、 4H-S1C (0001)基板である SiC基板 20を準備する 。 SiC基板 20の上部（同図に示す破線よりも上方の部分）は、ェピタキシャル成長に より形成された 4H— SiC (0001)層である。そして、 SiC基板 20 (ェピタキシャル成長 された SiC層）の主面は、 MCP (メカノケミカル研磨）によって、凹凸（最大表面粗さ R max)が 10nm以下になるように平滑ィ匕される。ただし、この平滑ィ匕処理は必ずしも必 要ではない。 [0069] 次に、図 2 (b)に示す工程で、 SiC基板 20をチャンバ 30内に設置して、酸化性雰 囲気下で SiC基板 20を加熱することにより、 SiC基板 20上に、平均厚さ約 60nmの 酸化物層 21 (主として SiOを含む層）を形成する。この場合、酸ィ匕温度は 1000°C以
2
上であり、好ましくは 1050°C— 1300°Cである。酸ィ匕性雰囲気を生じさせるためには 、チャンバ 30内に、酸素，水蒸気のうち少なくともいずれか 1つを含むガスを流せば よい。その後、不活性ガス (Ar, N , He, Ne等）雰囲気中で、 1000°C以上の温度（
2
例えば、 1000°C— 1150°C)でァニールする。このァニール処理によって、酸化物層 21が前もって緻密化される。
[0070] 次に、図 2 (c)に示す工程で、 SiC基板 20を、除害装置（図示せず)及び減圧装置 である真空ポンプ 31が付設されたチャンバ 30内に移動させて、チャンバ 30内を真 空ポンプ 31によって約 150Torr (2. O X 104Pa)に減圧しつつ、チャンノ 30内に流 量 500 (ml/min)の NOガス（又は、リン ）などの窒素以外の V族元素含有ガス）を 流し、チャンバ 30内を窒素 (N) (又は窒素以外の V族元素）が酸ィ匕物層 11中に拡散 するのに十分に高い温度 (約 1150°C)に加熱する。このとき、減圧下で、酸化物層 2 1を窒素などの V族元素を含むガスに暴露することにより、酸ィ匕物層 21内に窒素など の V族元素が拡散し、比誘電率が大きぐより緻密な V族元素含有酸化物層 22が形 成される。暴露は、緻密な V族元素含有酸化物層 22を形成するのに充分な、そして 、 V族元素含有酸ィ匕物層 22の特性が改良となるのに充分な時間（例えば lHr)行な う。以上の工程により、熱処理が終了する。
[0071] 図 3は、本実施形態の製造方法によって形成された V族元素含有酸化物層 22の厚 さ方向における窒素濃度プロファイルを SIMSにより実測した結果を示すグラフ図で ある。なお、図 3では、窒素濃度のピーク部（SiO - SiC界面付近の領域)の濃度分
2
布を抜き出して示している。同図に示すデータは、 SiO SiC界面での窒素を CsN
2
147で定量して得られたものである。同図に示すように、このピーク部の半値幅は 3nm であり、非常に狭い領域に窒素が集中的に高濃度で導入されていることがわ力る。
[0072] 図 4 (a) , (b)は、図 3に示すデータに基づ!/、て、 High-Low法で計算した界面準位 密度を示す図である。図 4 (a) , (b)において、横軸は価電子帯 Evとのポテンシャル 差 (E-Ev(eV) )を表し、縦軸は界面準位密度 Dit (cm 2eV— を表している。 MOSF ETにおけるキャリアが電子である場合には、トラップとして作用する界面準位は伝導 帯端付近のポテンシャル範囲（E— Ev= 2. 95eV— 3. 05eV)の界面準位であり、キ ャリアがホールである場合には、ホールトラップとして作用する界面準位は価電子帯 端付近のポテンシャル範囲（E— Ev=0. 3eV— 0. 4eV)の界面準位である力 図 4 ( a) , (b)に示すように、本実施形態においては、各バンド端付近のポテンシャル範囲 において 1 X 1012cm 2'eV— 1以下の界面準位密度が得られている。また、 V族元素含 有酸化物層 22全体における窒素の平均濃度は、 8. 3 X 1019cm"3である。
[0073] このように、 V族元素含有酸ィ匕物層 22に窒素等の V族元素を含めることにより、キヤ リアのトラップとなる界面準位密度を低減させることができ、キャリア移動度の向上を 図ることができる。
[0074] 特に、 V族元素含有酸ィ匕物層 22の下部における窒素濃度の最大値が、 1 X 102°c m 3以上で 1 X 1022cm 3以下であることにより、比誘電率の向上作用と、界面準位密 度の低減作用とが顕著に得られる。
[0075] 次に、本実施形態の半導体素子の配置について、従来と比較しながら説明する。
[0076] 従来では、図 14に示すように、基板の上面にはステップバンチングが形成されてい る。このステップバンチングは、層内にイオン注入された不純物を活性ィ匕するための 高温熱処理の影響で生じた。ステップバンチングは、オフカット方向に対して垂直な 方向に形成されるため、従来では、オフカット方向に垂直な方向により多くのキャリア が流れるように電極等の配置を決定して ヽた。
[0077] それに対し、本実施形態では、オフカット方向にほぼ平行により多くのキャリアが流 れるように素子を配置している。図 5は、図 1に示す半導体装置において、キャリアの 移動する方向と素子の配置との関係を示す平面図である。図 5では、ゲート電極 17 およびソース電極 18等の図示を省略し、 n型炭化珪素層 12、 p型ゥエル領域 13およ び n型ソース領域 15のみを示している。チャネル層 14の図示は省略している力 チヤ ネル層 14は、 p型ゥヱル領域 13のうち斜線を付して示す領域の上に位置している。 図 5に示すように、縦型の MOSFETでは、キャリアが、ソース領域 15から n型炭化珪 素層 12の方に向かって流れる。この方向がオフカット方向 Aとほぼ平行になるように 素子を配置する。 [0078] オフカット方向にぉ 、て電子移動度が大きくなる原理
従来の半導体素子は、オフカット方向に平行な方向よりも垂直な方向の方が電子 移動度が大きいという異方性を有していた。それに対し、本実施形態の半導体装置 ではこの異方性が逆転している。これは、本実施形態では、窒素と酸素とを含むガス を用いた熱処理を行うことにより、炭化珪素層とゲート絶縁膜の界面における界面準 位密度が低下し、オフカット方向に沿った方向の電子移動度が向上する。以下に、 炭化珪素基板の電子移動度が、オフカット方向にぉ 、て大き 、と 、う理由につ 、て 考察する。
[0079] 図 6 (a)は、（0001)面を上面とする炭化珪素基板において、電子の移動する向き と大きさをベクトルにして示す図である。図 6 (a)では、（0001)面 (指定された結晶面 S)および紙面に平行なベクトルを aベクトル、（0001)面に平行であって紙面に垂直 なベクトルを bベクトル、（0001)面に垂直なベクトルを cベクトルとしている。
[0080] ここで、（0001)面を上面とする炭化珪素層にお!/、ては、電子移動度は、基板面内 方向よりも基板面に対して垂直な方向で大きくなる。つまり、図 6 (a)に示す cベクトル の方が、ベクトル aおよびベクトル bよりも大きい。また、 aベクトルと bベクトルとは同じ大 きさとなる。
[0081] 次に、炭化珪素基板がオフカット基板の場合を考える。図 6 (b)は、（0001)面に対 して角度 Θだけ傾いた面を上面とする炭化珪素基板において、電子の移動する向き と大きさをベクトルにして示す図である。
[0082] 図 6 (b)では、 aベクトルおよび cベクトルを、オフカット方向とオフカット方向に垂直な 方向とに分解して、それぞれ、 al, a2, cl, c2ベクトルとして示す。このとき、オフカツ ト方向の電子移動度を表すベクトルを dベクトルとすると、 dベクトルは、 alベクトルと c 1ベクトルとの和で表される。
[0083] ここで、 cベクトルは aベクトルよりも大きいので、 dベクトルは aベクトルより大きくなる。
それに対し、 bベクトルはオフカット方向に対して垂直であるため、炭化珪素層の上面 が（0001)面であっても、オフカット面であっても、その方向の電子移動度の大きさは 変化しない。 aベクトルと bベクトルとは同じ大きさであるから、 dベクトルと bベクトルの 大きさを比べると、明らかに dベクトルの方が大きくなる。 [0084] 以上のことから、オフカット基板において、オフカット方向の電子移動度（ベクトル d) は、オフカット方向に垂直な方向の電子移動度 (ベクトル b)よりも大きくなる。
[0085] もちろん、オフカット基板面内において、 bベクトルと dベクトル以外の方向のベクトル を考慮しても、オフカット基板面内ではオフカット方向の電子移動度が一番大きくなる ことは明白である。
[0086] 以上のベクトルの効果、および、窒素と酸素とを含むガスを用いた熱処理を行うこと による炭化珪素層 Zゲート絶縁膜界面の界面準位密度低下効果の相乗効果により 、オフカット方向に沿った方向の電子移動度が向上する。
[0087] 電極の配置例
図 1に示す 2つのユニットセルの結合部では、オフカット方向 Aに平行な方向にのみ 電流を流す例を示した。しかし実際には、縦型の半導体素子では複数の方向に電流 を流す場合が多い。この場合には、複数の方向の中で最も電流量の多い方向がオフ カット方向と平行になるように素子を配置する。以下に、その構造について説明する。
[0088] (第 1の配置例）
縦型の MOSFETにおいては、ソース電極 18およびゲート電極 17がストライプ状（ または櫛形）に配置されている場合がある。そのような場合について、図 7 (a) , (b)を 参照しながら説明する。
[0089] 図 7 (a) , (b)は、ゲート電極およびソース電極が櫛形の形状で配置される場合の構 造を示す図である。図 7 (a)はゲート電極 17およびソース電極 18の配置を示し、図 7 (b)は、 n型炭化珪素層 12、 p型ゥエル領域 13および n型ソース領域 15の配置を示し ている。図 7 (a)に示すように、ソース電極 17では、複数の矩形部がストライプ状に配 置し、矩形部のうちの一端は、矩形部の伸びる方向とは垂直な方向に伸びる接続部 に接することにより互いに電気的に接続されている。また、ゲート電極 17においても、 複数の矩形部が、ソース電極 17における矩形部と交互にストライプ状に配置し、矩 形部のうちの一端は、矩形部の伸びる方向とは垂直な方向に伸びる接続部に接する ことにより互いに電気的に接続されている。チャネル領域は、図 7 (b)の斜線で示す 領域に配置している。この場合には、キャリアの移動する方向は方向 Aと方向 Bとの 2 通りある。そして、チャネル領域は、主に方向 Aに対して垂直な方向に延びている。 つまり、チャネル領域において、方向 Aに沿う電流を流すチャネル領域の幅 W1が、 その他の方向のチャネル領域の幅 W2以上となるように素子を構成する。また、 n型ソ ース領域 15の最も長 、辺も、オフカット方向 Aに垂直な方向に配置して 、る。
[0090] (第 2の配置例）
縦型の MOSFETは、多角形のユニットセルごとに配置され、各ユニットセルでは、 ソース電極の側方がゲート電極によって囲まれて！/ヽる場合がある。そのような場合に ついて、図 8 (a) , (b)を参照しながら説明する。
[0091] 図 8 (a) , (b)は、四角形のユニットセルが配置される場合の構造を示す図である。
図 8 (a)はゲート電極 17およびソース電極 18の配置を示し、図 8 (b)は、 n型炭化珪 素層 12、 p型ゥエル領域 13および n型ソース領域 15の配置を示している。チャネル 領域は、図 8 (b)の斜線で示す領域に配置して!/、る。
[0092] この場合には、キャリアの移動する方向は、主に方向 Aと方向 Bとの 2通りある。そし て、ユニットセルの長手方向を方向 Aに対して垂直に配置すると、方向 Aに対して垂 直な方向に延びるチャネル領域の方が平行な方向にのびるチャネル領域よりも長く なる。つまり、図 8 (b)に示すように、チャネル領域において、方向 Aに沿う電流を流 すチャネル領域の幅 W1が、その他の方向のチャネル領域の幅 W2以上となるように 素子を構成する。また、 n型ソース領域 15の最も長い辺も、オフカット方向 Aに垂直な 方向に配置している。
[0093] なお、ここではユニットセルが長方形の場合について説明した力 ユニットセルが平 行四辺形や菱形など他の多角形であっても構わない。図 9 (a) , (b)は、六角形のュ ニットセルが配置される場合の構造を示す図である。図 9 (a)は、ゲート電極 17およ びソース電極 18の配置を示し、図 9 (b)は、 n型炭化珪素層 12、 p型ゥ ル領域 13お よび n型ソース領域 15の配置を示している。チャネル領域は、図 9 (b)の斜線で示す 領域に配置している。
[0094] この場合には、キャリアの移動する方向は、主に方向 A、方向 Cおよび方向 Dの 3通 りある。そして、六角形のユニットセルの辺のうち最も長い辺を方向 Aに対して垂直に 配置すると、方向 Aに対して垂直な方向に延びるチャネル領域力 方向 Cや方向 D に対して垂直な方向に伸びるチャネル層よりも長くなる。つまり、図 9 (b)に示すように 、チャネル領域において、方向 Aに沿う電流を流すチャネル領域の幅 W1が、その他 の方向のチャネル領域の幅 W2以上となるように素子を構成する。また、 n型ソース領 域 15の最も長 、辺も、オフカット方向 Aに垂直な方向に配置して 、る。
[0095] なお、本実施形態で述べた方法は、チャネル層としてデルタドープ層を有する場合 だけでなぐチャネル層が通常の n型不純物層である場合にも適用できる。
[0096] また、本実施形態で述べた方法は縦型反転型 MOSFET60にも適用できる。図 10 は、縦型反転型 MOSFETの構造を示す断面図である。図 10のうち図 1と異なる点 は、チャネル層 14 (図 1に示す）が形成されていない点である。その他の構造は図 1と 同様であるので説明を省略する。
[0097] (第 2の実施形態）
図 11 (a) , (b)は、第 2の実施形態において、炭化珪素層を用いた一般的な横型蓄 積型 MOSFETを示す断面図である。ここで、図 11 (a)は、 MOSFETの電極の一部 を上方から見た平面図であり、図 11 (b)は、図 11 (a)の VII— VII線における断面図で める。
[0098] 図 11 (a) , (b)に示すように、本実施形態の半導体装置は、半絶縁性の 4H— SiC ( 0001)の半導体基板 71を有している。半導体基板 71は、く 11 20>方向に約 8度 オフカットした表面を有している。半導体基板 71の上には、 4H— SiC (0001)の p型 炭化珪素層 72が設けられている。その厚さは約 5 μ mであり、濃度 5 X 1015cm 3のァ ルミ-ゥムがドープされて 、る。
[0099] p型炭化珪素層 72の上部のうちの中央部には、 n型のチャネル層 74が設けられて いる。ここでは、チャネル層 74は、アンドープ層と、約 5xl017em— 3の n型不純物を含 むドープ層とを交互に積層したデルタドープ層であるとする。チャネル層 74の厚さは 約 0. 2 μ mとなる。
[0100] p型炭化珪素層 72のうちチャネル層 74の両側方に位置する領域には、ソース領域 75sおよびドレイン領域 75dが設けられて!/、る。ソース領域 75sおよびドレイン領域 75 dは、例えば、窒素を約 lxl019cm 3の濃度で 0. 3 /z m程度の深さだけ注入した後に 、約 1700度の高温でァニールすることにより形成する。
[0101] 基本的には、ソース領域 75sおよびドレイン領域 75dは、 p型ゥエル領域の一部に n 型不純物を注入することにより形成され、 MOSFET70は、いわゆる二重注入型の MOSFET (DIMOSFET)である。
[0102] また、図 11 (a) , (b)においては、ソース領域とドレイン領域がチャネル層を挟んだ 構成となっており、 p型ゥエル領域を形成した上カゝらチャネル層を堆積し、さらにチヤ ネル層の上カゝら n型不純物注入を行うことでソース領域とドレイン領域を形成するが、 例えば P型ゥエル領域とソース領域およびドレイン領域を形成した後にチャネル層を 形成したような半導体素子であっても構わな 、。
[0103] チャネル層 74の上からソース領域 75sおよびドレイン領域 75dのうちの端部の上に 亘つて、厚さ約 60nmのゲート絶縁膜 76が設けられている。ゲート絶縁膜 76は、チヤ ネル層 74、ソース領域 75sおよびドレイン領域 75dの上部を熱酸ィ匕した後に、 V族元 素を含む雰囲気下で熱処理することにより形成される。
[0104] ゲート絶縁膜 76の上には、アルミニウムからなるゲート電極 77が設けられている。
[0105] ソース領域 75sの上にはニッケル力 なるソース電極 78が設けられ、ドレイン領域 7 5dの上にはニッケルからなるドレイン電極 79が設けられている。ソース電極 78および ドレイン電極 79は、ニッケル膜を形成した後に約 1000度の温度で熱処理すること〖こ より形成する。この熱処理により、ソース領域 75sとソース電極 78およびドレイン領域 75dとドレイン電極 79とは、それぞれオーム接触となる。
[0106] p型炭化珪素層 72のうちソース領域 75sの外側方に位置する領域の上には、ベー ス電極 7Cが設けられている。ベース電極 7Cは、 p型炭化珪素層 72を外部と電気的 に接続するために設けられて 、る。ベース電極 7Cと p型炭化珪素層 72との間の電気 抵抗を低減するために、 p型炭化珪素層 72のうち界面に位置する部分に、他の領域 よりも高 、濃度のアルミニウムをイオン注入して p+型のイオン注入領域を形成して ヽ てもよい。また、ソース電極 78とベース電極 7Cと力 電気的に接合されていてもよい し、同一の導体膜からなっていてもよい。
[0107] 本実施形態の MOSFET70を ONの状態にするためには、ドレイン電極 79にプラ スの電圧を印加し、ソース電極 78およびベース電極 7Cを接地し、ゲート電極 77にプ ラスの電圧を印加する。これにより、 MOSFET70のスイッチング動作が可能となる。
[0108] MOSFET70が ONの状態になると、キャリアである電子は、図 11 (a) , (b)に示す ように、ソース領域 75sからドレイン領域 75dの方に向かって、基板面にほぼ平行に 流れる。ここで、本実施形態では、オフカット方向 Aに対して平行な方向に電子が流 れる点が従来と異なる。以下に、本実施形態の半導体素子の配置について、図 12を 参照しながら説明する。図 12は、図 11 (b)に示す半導体装置において、キャリアの 移動する方向と素子の配置との関係を示す平面図である。図 12では、ゲート電極 77 、ソース電極 78およびドレイン電極 79等の図示を省略し、 p型炭化珪素層 72、 n型ソ ース領域 75sおよび n型ドレイン領域 75dのみを示している。チャネル層 74の図示は 省略している力 チャネル層 74は、 p型炭化珪素層 72のうち斜線を付して示す領域 の上に位置している。図 12に示すように、横型の MOSFETでは、キャリアが、ソース 領域 75sからドレイン領域 75dの方に向かって流れる。この方向がオフカット方向 Aと ほぼ平行になるように素子を配置する。
[0109] 横型素子において流れる電流の方向は 1方向である場合が多い。横型素子におい ても、電流方向が 1方向だけでない場合もある力 その時は、基板のオフカット方向 A に平行な方向に流れる電流が支配的となるように素子を配置する。つまり、チャネル 層 74の幅のうち、方向 Aに沿う電流を流すチャネル領域の幅 W1が、チャネル層 74 の幅のうち他の方向の幅以上となるように素子を配置する。いいかえると、ソース領域 75sとドレイン領域 75dとの辺のうち互いに対向する辺（チャネル層 74と接する辺）が オフカット方向 Aと垂直になるように素子を配置する。
[0110] なお、本実施形態で述べた方法は、チャネル層としてデルタドープ層を有する場合 だけでなぐチャネル層が通常の n型不純物層である場合にも適用できる。
[0111] また、本実施形態で述べた方法は横型反転型 MOSFETにも適用できる。図 13は 、横型反転型 MOSFETの構造を示す断面図である。図 13のうち図 11 (b)と異なる 点は、チャネル層 74 (図 11 (b)に示す）が形成されていない点である。その他の構造 は図 11 (b)と同様であるので説明を省略する。
[0112] (その他の実施形態）
なお、上述の実施形態においては、半導体基板として 4H— SiC力 約 8度オフカツ トされた表面を有する基板を用いた。しかしながら、本発明では、指定された結晶面 S 力も所定の方向 Aに 10度以下の角度だけ傾いた表面を具備した基板であれば、他 の基板を用いてもよい。
[0113] また、本発明では、例えば、オフカットされた Si基板の上にヘテロェピタキシャル成 長させた炭化珪素層を用いてもよい。
[0114] また、上述の実施形態においては、 4H— SiCの炭化珪素層を用いた。しかしながら 、本発明では、結晶面の面内方向よりも、結晶面に対する垂直方向の方が電子移動 度が大き 、と 、う性質を有して 、る他のポリタイプの炭化珪素層を用いてもょ 、。
[0115] ここで、結晶面の面内方向よりも結晶面に対する垂直方向の方が電子移動度が小 さ ヽと 、う性質を有するポリタイプであっても、そのポリタイプのオフカット基板にお!ヽ て、オフカット方向に垂直な方向よりもオフカット方向の方が電子移動度が大きくなる 場合があれば、そのようなオフカット基板を用いても力まわな!/、。
[0116] また、上述の実施形態では、 4H— SiC (0001)基板を、く 11— 20 >方向にオフ力 ットした半導体基板を用いた。し力しながら、本発明では、半導体基板として、く 11— 20 >方向、またはく 1 100>方向にオフカットした基板を用いてもよい。この場合に 、半導体基板の上に炭化珪素層をェピタキシャル成長すると、炭化珪素層の上面は (0001)面力ら< 11 20>方向、またはく 1—100>方向にオフカットした面となる。 ただし、炭化珪素層の上面に所望の面が現れるのであれば、炭化珪素層の下に位 置する半導体基板の面方位やオフカット方向は特に限定しない。すなわち、ソース領 域のうち最も長 、辺がオフカット方向に垂直な方向に沿って 、る構成を有して 、れば 、上記以外の ヽかなるオフカット方向であっても力まわな!/、。
[0117] また、炭化珪素の（0001)面は、一般にはシリコン面を表している。しかし、本発明 では、（0001)面の代わりに（000— 1)面として表記されるカーボン面を用いても差し 支えない。
[0118] また、炭化珪素において、オフカット方向の電子移動度がその他の方向の電子移 動度より大きくなる状態は、 MOSFETのチャネル領域とゲート絶縁膜との界面にお いて、炭化珪素の伝導体の準位より 0. leV小さい準位における界面準位密度が 5x 1012cm 2'eV— 1以下である場合に実現できる。より好ましくは、上記の界面における界 面準位密度は lxl012cnT 2'eV— 1以下とする。逆に、界面準位密度が 5xl012cm 2'eV —1より大きい場合には、上記界面に発生するステップバンチングの影響を受けて、従 来の炭化珪素半導体素子のようにオフカット方向（ステップバンチングに対して垂直 な方向）の電子移動度はステップバンチングに対して平行な方向の電子移動度より 小さくなる。
[0119] また、上述の実施形態では、炭化珪素層とゲート絶縁膜との間の界面における界 面準位密度を低減するために、ゲート絶縁膜を形成した後に酸化窒素 (NO)を含む 雰囲気下で熱処理を行った。しかし、本発明では、酸化窒素 (NO)に限らず、 V族元 素を含む雰囲気で熱処理することにより、同様の効果を得ることができる。また、界面 準位密度を低減できるのであれば、他の雰囲気で熱処理を行ってもよいし、他の処 理方法を行ってもよい。
[0120] また、上述の実施形態では、電極材料としてニッケルやアルミニウムを用いた力 本 発明では、電極材料はそれらの材料に限定されるものではないし、電極を積層構造 にしていてもかまわない。
[0121] また、本発明の炭化珪素半導体素子の製造方法においては、実施の形態で示し た製造方法以外の方法であってももちろん力まわないし、特に指定しない限り、説明 に用いたプロセスの条件やガス種に制限されることはなぐ他の条件であってももちろ んかまわない。
[0122] もちろん、本発明の炭化珪素半導体素子においては、発明の範囲内における基本 構造が異ならない限りの種々の変形が可能である。
産業上の利用可能性
[0123] 本発明の半導体素子は、ステップバンチングやその他の良好でない界面状態によ つて低下した炭化珪素層の電子移動度が改善されるため高い電気特性を得ることが できる点で産業上の利用可能性は高い。

Claims

請求の範囲
[1] 半導体基板と、
上記半導体基板の上に設けられ、結晶面から 10度以下の角度だけオフカット方向 に傾いた上面を有する炭化珪素層と、
上記炭化珪素層の上に設けられたゲート絶縁膜と、上記ゲート絶縁膜の上に設け られたゲート電極と、
上記炭化珪素層の上のうち上記ゲート電極の側方に設けられたソース電極と、 上記半導体基板の下方に設けられたドレイン電極と、
上記炭化珪素層のうち少なくとも上記ソース電極の下に位置する領域に設けられた ソース領域とを備え、
平面視して、上記ソース領域のうち最も長い辺は、上記オフカット方向に垂直な方 向に沿っている、半導体素子。
[2] 請求項 1に記載の半導体素子であって、
上記炭化珪素層のうち上記ソース領域の側方および下方に設けられた第 2導電型 のゥエル領域と、
上記ゥエル領域と電気的に接続されるベース電極とをさらに備える、半導体素子。
[3] 請求項 1に記載の半導体素子であって、
上記オフカツト方向に垂直な方向に沿つた方向とは、上記オフカット方向に垂直な 方向からの傾きが 5度以内の方向である、半導体素子。
[4] 請求項 1に記載の半導体素子であって、
上記炭化珪素層のうち上記ゲート絶縁膜の下に位置する領域にチャネル層が設け られている、半導体素子。
[5] 請求項 4に記載の半導体素子であって、
上記チャネル領域には、少なくとも 1層の第 1炭化珪素層と、第 1炭化珪素層よりも 第 1導電型の不純物濃度が高くかつ第 1炭化珪素層の膜厚よりも薄い、少なくとも 1 層の第 2炭化珪素層とを有する積層構造が設けられている、半導体素子。
[6] 請求項 1に記載の半導体素子であって、
上記炭化珪素層では、結晶面の面内方向における電子移動度よりも、上記結晶面 に対する垂直方向における電子移動度の方が大き 、、半導体素子。
[7] 請求項 1に記載の半導体素子であって、
上記炭化珪素層は、 4H - SiCである、半導体素子。
[8] 請求項 1に記載の半導体素子であって、
上記炭化珪素層の上面は、（0001)面からく 11— 20>方向に傾いた面である、半 導体素子。
[9] 請求項 1に記載の半導体素子であって、
上記炭化珪素層の上面は、（0001)面からく 1—100〉方向に傾いた面である、半 導体素子。
[10] 請求項 1に記載の半導体素子であって、
上記ゲート絶縁膜は、上記炭化珪素層の上部を熱酸ィ匕した後に、 V族元素を含む 化合物を含む雰囲気で熱処理することにより形成された、半導体素子。
[11] 請求項 10に記載の半導体素子であって
上記 V族元素を含む化合物は、酸化窒素である、半導体素子。
[12] 請求項 10に記載の半導体素子であって、
上記炭化珪素層と上記ゲート絶縁膜との界面において、窒素濃度の最大値が 1 X 102°cm 3以上で 1 X 1022cm 3以下である、半導体素子。
[13] 請求項 1に記載の半導体素子であって、
上記ソース電極は、上記ベース電極と同一の膜で設けられている、半導体素子。
[14] 請求項 1に記載の半導体素子であって、
上記ゲート電極は、平面視して多角形がくり抜かれた形状で設けられ、 上記多角形におけるくり抜かれた部分の辺のうち最も長い辺は、上記オフカット方 向に垂直な方向に沿っている、半導体素子。
[15] 請求項 14に記載の半導体素子であって、
平面視して、上記ソース電極は多角形の形状で配置し、上記ゲート電極は上記ソ ース電極と離間して、かつ上記ソース電極の側方を囲む形状で配置している、半導 体素子。
[16] 請求項 1に記載の半導体素子であって、 上記ゲート電極は、平面視して多角形の形状で設けられ、
上記多角形の辺のうち最も長 、辺は、上記オフカット方向に垂直な方向に沿って ヽ る、半導体素子。
[17] 請求項 16に記載の半導体素子であって、
平面視して、上記ソース電極は、ストライプ状に並ぶ複数の第 1矩形部と、上記複 数の第 1矩形部の端部を接続する第 1接続部とを有する櫛形に配置し、上記ゲート 電極は、上記複数の第 1矩形部のそれぞれと交互に配置するストライプ状の複数の 第 2矩形部と、上記第 2矩形部の端部を接続する第 2接続部とを有する櫛形に配置し ている、半導体素子。
[18] 半導体基板と、
上記半導体基板の上に設けられ、結晶面から 10度以下の角度だけオフカット方向 に傾いた上面を有する炭化珪素層と、
上記炭化珪素層の上に設けられたゲート絶縁膜と、上記ゲート絶縁膜の上に設け られたゲート電極と、
上記炭化珪素層の上のうち上記ゲート電極の側方に設けられたソース電極と、 上記炭化珪素層の上のうち上記ゲート電極の側方に設けられたドレイン電極と、 上記炭化珪素層のうち少なくとも上記ソース電極および上記ドレイン電極の下に位 置する領域に互いに離間して設けられたソース ·ドレイン領域とを備え、
平面視して、上記ソース'ドレイン領域の辺のうち互いに対向する辺は、上記オフ力 ット方向に垂直な方向に沿って 、る、半導体素子。
[19] 請求項 18に記載の半導体素子であって、
上記炭化珪素層内に設けられ、第 1導電型の不純物を含むベース領域と、 上記ベース領域と電気的に接続されるベース電極とをさらに備える、半導体素子。
[20] 請求項 18に記載の半導体素子であって、
上記ゲート電極は多角形の形状で設けられ、
上記多角形の辺のうち最も長 、辺は、上記オフカット方向に垂直な方向に沿って ヽ る、半導体素子。
[21] 請求項 18に記載の半導体素子であって、 上記オフカット方向に垂直な方向に沿った方向とは、上記オフカット方向に垂直な 方向からの傾きが 5度以内の方向である、半導体素子。
[22] 請求項 18に記載の半導体素子であって、
上記炭化珪素層のうち上記ゲート絶縁膜の下に位置する領域にチャネル層が設け られている、半導体素子。
[23] 請求項 22に記載の半導体素子であって、
上記チャネル領域には、少なくとも 1層の第 1炭化珪素層と、第 1炭化珪素層よりも 第 1導電型の不純物濃度が高くかつ第 1炭化珪素層の膜厚よりも薄い、少なくとも 1 層の第 2炭化珪素層とを有する積層構造が設けられている、半導体素子。
[24] 請求項 18に記載の半導体素子であって、
上記炭化珪素層では、結晶面の面内方向における電子移動度よりも、上記結晶面 に対する垂直方向における電子移動度の方が大き 、、半導体素子。
[25] 請求項 18に記載の半導体素子であって、
上記炭化珪素層は、 4H - SiCである、半導体素子。
[26] 請求項 18に記載の半導体素子であって、
上記炭化珪素層の上面は、（0001)面からく 11— 20>方向に傾いた面である、半 導体素子。
[27] 請求項 18に記載の半導体素子であって、
上記炭化珪素層の上面は、（0001)面からく 1—100〉方向に傾いた面である、半 導体素子。
[28] 請求項 18に記載の半導体素子であって、
上記ゲート絶縁膜は、上記炭化珪素層の上部を熱酸ィ匕した後に、 V族元素を含む 化合物
を含む雰囲気で熱処理することにより形成された、半導体素子。
[29] 請求項 28に記載の半導体素子であって、
上記 V族元素を含む化合物は、酸化窒素である、半導体素子。
[30] 請求項 28に記載の半導体素子であって、
上記炭化珪素層と上記ゲート絶縁膜との界面において、窒素濃度の最大値が 1 X 102°cm 3以上で 1 X 1022cm 3以下である、半導体素子。
[31] 請求項 18に記載の半導体素子であって、
上記ソース電極は、上記ベース電極と同一の膜で設けられている、半導体素子。
PCT/JP2004/017425 2003-11-25 2004-11-24 半導体素子 WO2005053034A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
EP04819378A EP1689000A4 (en) 2003-11-25 2004-11-24 SEMICONDUCTOR ELEMENT
US10/553,628 US7214984B2 (en) 2003-11-25 2004-11-24 High-breakdown-voltage insulated gate semiconductor device
US11/730,660 US7381993B2 (en) 2003-11-25 2007-04-03 High-breakdown-voltage insulated gate semiconductor device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2003-393320 2003-11-25
JP2003393320 2003-11-25

Related Child Applications (2)

Application Number Title Priority Date Filing Date
US10553628 A-371-Of-International 2004-11-24
US11/730,660 Division US7381993B2 (en) 2003-11-25 2007-04-03 High-breakdown-voltage insulated gate semiconductor device

Publications (1)

Publication Number Publication Date
WO2005053034A1 true WO2005053034A1 (ja) 2005-06-09

Family

ID=34631424

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2004/017425 WO2005053034A1 (ja) 2003-11-25 2004-11-24 半導体素子

Country Status (5)

Country Link
US (2) US7214984B2 (ja)
EP (1) EP1689000A4 (ja)
KR (1) KR20070000386A (ja)
CN (1) CN1802752A (ja)
WO (1) WO2005053034A1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1981076A1 (en) * 2006-01-30 2008-10-15 Sumitomo Electric Industries, Ltd. Method for manufacturing silicon carbide semiconductor device
EP2015363A1 (en) * 2006-04-28 2009-01-14 Sumitomo Electric Industries, Ltd. Semiconductor device and process for producing the same
CN104282766A (zh) * 2014-11-06 2015-01-14 株洲南车时代电气股份有限公司 一种新型碳化硅mosfet及其制造方法

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5068009B2 (ja) * 2005-09-14 2012-11-07 三菱電機株式会社 炭化ケイ素半導体装置
AU2007275780B2 (en) * 2006-07-19 2011-02-24 Sk Siltron Css, Llc Method of manufacturing substrates having improved carrier lifetimes
US20080054270A1 (en) * 2006-09-05 2008-03-06 Yoshiyuki Suda Semiconductor memory device and the production method
JP5157843B2 (ja) * 2007-12-04 2013-03-06 住友電気工業株式会社 炭化ケイ素半導体装置およびその製造方法
US20100123140A1 (en) * 2008-11-20 2010-05-20 General Electric Company SiC SUBSTRATES, SEMICONDUCTOR DEVICES BASED UPON THE SAME AND METHODS FOR THEIR MANUFACTURE
JPWO2010110253A1 (ja) * 2009-03-27 2012-09-27 住友電気工業株式会社 Ｍｏｓｆｅｔおよびｍｏｓｆｅｔの製造方法
CN102150271B (zh) * 2009-03-27 2014-06-11 住友电气工业株式会社 Mosfet和制造mosfet的方法
EP2418680A4 (en) * 2009-04-10 2012-12-12 Sumitomo Electric Industries ISOLATED GRID BIPOLAR TRANSISTOR
TW201108388A (en) 2009-04-10 2011-03-01 Sumitomo Electric Industries Insulated gate field effect transistor
US8872188B2 (en) 2010-01-19 2014-10-28 Sumitomo Electric Industries, Ltd. Silicon carbide semiconductor device and method of manufacturing thereof
JP5544918B2 (ja) * 2010-02-16 2014-07-09 住友電気工業株式会社 炭化珪素絶縁ゲート型半導体素子およびその製造方法
JP2011199132A (ja) * 2010-03-23 2011-10-06 Sumitomo Electric Ind Ltd 半導体装置およびその製造方法
CN102684485B (zh) * 2011-03-09 2015-01-21 无锡维赛半导体有限公司 垂直互补场效应管
EP2833409A4 (en) * 2012-03-30 2015-11-11 Hitachi Ltd SILICON CARBIDE FIELD EFFECT TRANSISTOR
US9590067B2 (en) 2012-12-18 2017-03-07 Global Power Technologies Group, Inc. Silicon carbide semiconductor devices having nitrogen-doped interface
US8952431B2 (en) * 2013-05-09 2015-02-10 International Business Machines Corporation Stacked carbon-based FETs
JP6230323B2 (ja) 2013-08-01 2017-11-15 株式会社東芝 半導体装置
JP2015053462A (ja) * 2013-08-06 2015-03-19 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP6206012B2 (ja) * 2013-09-06 2017-10-04 住友電気工業株式会社 炭化珪素半導体装置
JP2015099845A (ja) 2013-11-19 2015-05-28 住友電気工業株式会社 半導体装置
JP5996516B2 (ja) 2013-11-29 2016-09-21 住友化学株式会社 偏光子及びそれを含む偏光板
JP5932760B2 (ja) 2013-11-29 2016-06-08 住友化学株式会社 偏光子及びそれを含む偏光板
JP6274968B2 (ja) 2014-05-16 2018-02-07 ローム株式会社 半導体装置
CN106574397B (zh) 2014-08-01 2019-10-22 住友电气工业株式会社 外延晶片及其制造方法
US9728628B2 (en) * 2014-08-29 2017-08-08 Sumitomo Electric Industries, Ltd. Silicon carbide semiconductor device and method for manufacturing same
WO2016039074A1 (ja) * 2014-09-09 2016-03-17 富士電機株式会社 半導体装置および半導体装置の製造方法
JP2018186140A (ja) * 2017-04-24 2018-11-22 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP7054853B2 (ja) * 2018-02-07 2022-04-15 パナソニックＩｐマネジメント株式会社 炭化珪素半導体素子およびその製造方法
US11380763B2 (en) * 2019-04-29 2022-07-05 Arizona Board Of Regents On Behalf Of Arizona State University Contact structures for n-type diamond

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10321854A (ja) * 1996-10-16 1998-12-04 Toshiba Corp 半導体装置
JP2000294777A (ja) * 1999-04-08 2000-10-20 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2001144288A (ja) * 1999-11-17 2001-05-25 Denso Corp 炭化珪素半導体装置
JP2001517375A (ja) * 1997-03-25 2001-10-02 シーメンス アクチエンゲゼルシヤフト 高チャネル移動度を有するＳｉＣ半導体装置
JP2002280381A (ja) * 2001-03-22 2002-09-27 Fuji Electric Co Ltd 炭化けい素半導体素子の製造方法
JP2003209251A (ja) * 2002-01-10 2003-07-25 Japan Atom Energy Res Inst 炭化珪素半導体素子及びその絶縁膜の形成方法
JP2003234301A (ja) * 2001-10-25 2003-08-22 Matsushita Electric Ind Co Ltd 半導体基板、半導体素子及びその製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6384428B1 (en) 1998-03-19 2002-05-07 Hitachi, Ltd. Silicon carbide semiconductor switching device
US6320215B1 (en) * 1999-07-22 2001-11-20 International Business Machines Corporation Crystal-axis-aligned vertical side wall device
GB0028031D0 (en) * 2000-11-17 2001-01-03 Koninkl Philips Electronics Nv Trench-gate field-effect transistors and their manufacture
EP1306890A2 (en) * 2001-10-25 2003-05-02 Matsushita Electric Industrial Co., Ltd. Semiconductor substrate and device comprising SiC and method for fabricating the same
JP4360085B2 (ja) * 2002-12-25 2009-11-11 株式会社デンソー 炭化珪素半導体装置
US7074643B2 (en) * 2003-04-24 2006-07-11 Cree, Inc. Silicon carbide power devices with self-aligned source and well regions and methods of fabricating same

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10321854A (ja) * 1996-10-16 1998-12-04 Toshiba Corp 半導体装置
JP2001517375A (ja) * 1997-03-25 2001-10-02 シーメンス アクチエンゲゼルシヤフト 高チャネル移動度を有するＳｉＣ半導体装置
JP2000294777A (ja) * 1999-04-08 2000-10-20 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2001144288A (ja) * 1999-11-17 2001-05-25 Denso Corp 炭化珪素半導体装置
JP2002280381A (ja) * 2001-03-22 2002-09-27 Fuji Electric Co Ltd 炭化けい素半導体素子の製造方法
JP2003234301A (ja) * 2001-10-25 2003-08-22 Matsushita Electric Ind Co Ltd 半導体基板、半導体素子及びその製造方法
JP2003209251A (ja) * 2002-01-10 2003-07-25 Japan Atom Energy Res Inst 炭化珪素半導体素子及びその絶縁膜の形成方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
CHUNG G.Y. ET AL.: "Improved invention channel mobility for 4H-SiC MOSFETs following high temperature anneals in nitric oxide", IEEE ELECTRON DEVICE LETTERS, vol. 22, no. 4, April 2001 (2001-04-01), pages 176 - 178, XP001099983 *

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1981076A1 (en) * 2006-01-30 2008-10-15 Sumitomo Electric Industries, Ltd. Method for manufacturing silicon carbide semiconductor device
EP1981076A4 (en) * 2006-01-30 2009-01-14 Sumitomo Electric Industries METHOD FOR PRODUCING A SILICON CARBIDE SEMICONDUCTOR ASSEMBLY
EP2015363A1 (en) * 2006-04-28 2009-01-14 Sumitomo Electric Industries, Ltd. Semiconductor device and process for producing the same
EP2015363A4 (en) * 2006-04-28 2009-05-27 Sumitomo Electric Industries SEMICONDUCTOR ELEMENT AND PROCESS FOR ITS MANUFACTURE
US8283674B2 (en) 2006-04-28 2012-10-09 Sumitomo Electric Industries, Ltd. Semiconductor device with silicon carbide channel
CN104282766A (zh) * 2014-11-06 2015-01-14 株洲南车时代电气股份有限公司 一种新型碳化硅mosfet及其制造方法

Also Published As

Publication number Publication date
US20070176230A1 (en) 2007-08-02
EP1689000A1 (en) 2006-08-09
US7381993B2 (en) 2008-06-03
EP1689000A4 (en) 2008-06-11
US20060220026A1 (en) 2006-10-05
CN1802752A (zh) 2006-07-12
KR20070000386A (ko) 2007-01-02
US7214984B2 (en) 2007-05-08

Similar Documents

Publication Publication Date Title
WO2005053034A1 (ja) 半導体素子
KR100199997B1 (ko) 탄화규소 반도체장치
TWI390637B (zh) 具混合井區之碳化矽裝置及用以製造該等碳化矽裝置之方法
US10217858B2 (en) Semiconductor device and method of manufacturing semiconductor device
JP3620513B2 (ja) 炭化珪素半導体装置
US5744826A (en) Silicon carbide semiconductor device and process for its production
US7399676B2 (en) Silicon carbide semiconductor device and method for manufacturing the same
US8748901B1 (en) Silicon carbide semiconductor element
JP3385938B2 (ja) 炭化珪素半導体装置及びその製造方法
JP5295274B2 (ja) イオン注入及び側方拡散による炭化シリコンパワーデバイスの自己整列的な製造方法
KR101051850B1 (ko) 탄화규소 반도체장치 및 그 제조방법
US20210005744A1 (en) Semiconductor device and method for manufacturing the same
JP3428459B2 (ja) 炭化けい素ｎチャネルＭＯＳ半導体素子およびその製造方法
US20110018004A1 (en) Semiconductor device with large blocking voltage and manufacturing method thereof
JP5463725B2 (ja) 炭化珪素半導体装置およびその製造方法
JP2018060923A (ja) 半導体装置および半導体装置の製造方法
JP2005183943A (ja) 半導体素子
JP7196463B2 (ja) 炭化珪素半導体装置の製造方法および炭化珪素半導体装置
JP4965756B2 (ja) 半導体装置
US7829898B2 (en) Power semiconductor device having raised channel and manufacturing method thereof
JP3415340B2 (ja) 炭化珪素半導体装置
US11183590B2 (en) Semiconductor device and method of manufacturing semiconductor device
US20240079454A1 (en) Silicon carbide power device and method for manufacturing the same
KR20060136356A (ko) 반도체소자
JP2004253427A (ja) 炭化珪素半導体素子

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): AE AG AL AM AT AU AZ BA BB BG BR BW BY BZ CA CH CN CO CR CU CZ DE DK DM DZ EC EE EG ES FI GB GD GE GH GM HR HU ID IL IN IS KE KG KP KR KZ LC LK LR LS LT LU LV MA MD MG MK MN MW MX MZ NA NI NO NZ OM PG PH PL PT RO RU SC SD SE SG SK SL SY TJ TM TN TR TT TZ UA UG US UZ VC VN YU ZA ZM ZW

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): GM KE LS MW MZ NA SD SL SZ TZ UG ZM ZW AM AZ BY KG KZ MD RU TJ TM AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HU IE IS IT LU MC NL PL PT RO SE SI SK TR BF BJ CF CG CI CM GA GN GQ GW ML MR NE SN TD TG

121 Ep: the epo has been informed by wipo that ep was designated in this application
WWE Wipo information: entry into national phase

Ref document number: 2006220026

Country of ref document: US

Ref document number: 10553628

Country of ref document: US

WWE Wipo information: entry into national phase

Ref document number: 2004819378

Country of ref document: EP

WWE Wipo information: entry into national phase

Ref document number: 20048158467

Country of ref document: CN

WWE Wipo information: entry into national phase

Ref document number: 1020067003513

Country of ref document: KR

NENP Non-entry into the national phase

Ref country code: DE

WWW Wipo information: withdrawn in national office

Country of ref document: DE

WWP Wipo information: published in national office

Ref document number: 2004819378

Country of ref document: EP

WWP Wipo information: published in national office

Ref document number: 10553628

Country of ref document: US

WWP Wipo information: published in national office

Ref document number: 1020067003513

Country of ref document: KR

WWW Wipo information: withdrawn in national office

Ref document number: 2004819378

Country of ref document: EP