JP4277496B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP4277496B2 JP4277496B2 JP2002262230A JP2002262230A JP4277496B2 JP 4277496 B2 JP4277496 B2 JP 4277496B2 JP 2002262230 A JP2002262230 A JP 2002262230A JP 2002262230 A JP2002262230 A JP 2002262230A JP 4277496 B2 JP4277496 B2 JP 4277496B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- electrode
- type semiconductor
- drain
- conductivity type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 47
- 230000004888 barrier function Effects 0.000 claims description 42
- 239000000758 substrate Substances 0.000 claims description 25
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 238000009413 insulation Methods 0.000 claims 1
- 230000003071 parasitic effect Effects 0.000 description 40
- 238000010586 diagram Methods 0.000 description 17
- 230000015556 catabolic process Effects 0.000 description 13
- 238000009792 diffusion process Methods 0.000 description 7
- 230000001939 inductive effect Effects 0.000 description 5
- 239000010410 layer Substances 0.000 description 5
- 230000005684 electric field Effects 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 239000000969 carrier Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000002040 relaxant effect Effects 0.000 description 2
- 230000006378 damage Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
- H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
- H01L27/0727—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with diodes, or capacitors or resistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
- H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
- H01L29/1087—Substrate region of field-effect devices of field-effect transistors with insulated gate characterised by the contact structure of the substrate region, e.g. for controlling or preventing bipolar effect
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/47—Schottky barrier electrodes
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の属する技術分野】
この発明はパワー半導体素子とその駆動保護回路等を同一チップ上に集積したインテリジェントスイッチングデバイス、さらに詳しくはパワー半導体素子の寄生トランジスタの動作を抑制する為に、ショットキーバリアダイオードを内臓したインテリジェントスイッチングデバイスに関する。
【0002】
【従来の技術】
図10は、従来のインテリジェントスイッチングデバイスの出力段に使用されるパワー半導体素子であるMOSFETの断面構造図である。図10において、p型半導体基板1の表面にnウェル領域2が形成され、さらにnウェル領域2の表面にpウェル領域3が形成されている。
【0003】
pウェル領域3の表面には、n+ソース領域4とn+ドレイン領域5が形成されている。そして更に、n+ドレイン領域5を取り囲むように、比較的低濃度のnオフセット領域6が形成され、n+ドレイン領域5とpウェル領域3間のPN接合の電界を緩和する構造となっている。n+ソース領域4とnオフセット領域6に挟まれたpウェル領域3の表面にはゲート酸化膜7を介してゲート電極8が形成されている。ゲート電極8のドレイン側の側端は、側端でのゲート電極直下の電界を緩和する目的でゲート酸化膜7よりも厚いLOCOS酸化膜19が形成されている。また、pウェル領域3の表面にはp+コンタクト領域9がn+ソース領域4と隣接して形成され、ソース電極10にn+ソース領域4と共通に接続されている。
【0004】
更に、nウェル領域2の表面には、n+コンタクト領域12が形成されてnウェル電極13に接続されている。このような構造は、pウエル領域とnウエル領域が共に基板とPN接合により分離されているため、ソース電位、ドレイン電位に対する設計の自由度が高く、インテリジェントスイッチングデバイス、特に複数の出力段MOSFETを持ち、それらのソース電位、ドレイン電位が異なるような用途に適している。なお、実際は、ゲート電極8とソース電極10との間等、電位の異なる電極間には層間絶縁膜が介在するが、以降の図では省略してある。
【0005】
また、p基板上に埋め込みn+領域を設け、その上にnエピタキシャル層を設け、この部分にショットキーバリアダイオードを形成し、MOSFETのボディダイオードに同一領域内で並列接続することによりボディダイオードの寄生動作を抑制しているものがある(例えば、特許文献1参照。)。また、MOSFETの基板(ドレイン)領域の表面にショットキーバリアダイオードを形成し、MOSFETのボディダイオードに同一チップ上で並列接続することによりボディダイオードの寄生動作を抑制しているものもある(例えば、特許文献2参照。)。
【0006】
【特許文献1】
特開平10−284731号公報
【特許文献2】
米国特許第4811065号明細書
【0007】
【発明が解決しようとする課題】
図11は、前記図10のような構造を有する出力段のMOSFETを備えたインテリジェントスイッチングデバイスの適用回路図である。
図11は、単相ブリッジ構成の回路で、電源電位Vccと基準電位GND間に2個のMOSFETQ3,Q1を直列接続し、さらに2個のMOSFETQ4,Q2を直列接続したものを並列接続している。そして、MOSFETQ3とMOSFETQ1の接続点とMOSFETQ4とMOSFETQ2の接続点の間には負荷が接続されており、MOSFETQ1とMOSFETQ4、MOSFETQ2とMOSFETQ3を図示されていない駆動回路から信号を与えて交互にスイッチングさせる。このスイッチングにより負荷に左から右あるいはその逆の方向に電流を流すことができる。この様な回路では負荷がモーターなどの誘導性負荷であることが多い。しかしながら、誘導性負荷の場合、図10の様な複雑な接合構造を有するMOSFETを使用した場合に、寄生効果により不具合が生じ易い。
【0008】
図12は、MOSFETQ1あるいはMOSFETQ2に図10のMOSFETを適用した場合の寄生効果を説明するための図である。図12では、MOSFETQ3あるいはMOSFETQ4がオン状態で、MOSFETQ1あるいはMOSFETQ2のnウェル領域2を最も高い電位であるVccに接続した場合に対応する。なお、図12では簡単化のため図10で示してあったnオフセット領域6、LOCOS酸化膜19等を省略して記載してある。
【0009】
図11において、MOSFETQ3とMOSFETQ2がオンし、負荷(誘導性負荷)の左側から右側に電流が流れている場合を考える。この時点でMOSFETQ3を遮断した場合には、誘導性負荷に電流を流し続けようとする起電力が発生しMOSFETQ1とMOSFETQ3の接続点の電位は基準電位であるGNDより低くなる。
図12において、GND電位に接続されたソース電極10に対しドレイン電極11がPN接合のえんそう電圧(〜0.7V)より低くなると、pウェル領域3とn+ドレイン領域5のPN接合が順方向バイアスされ、nウェル領域2、pウェル領域3、n+ドレイン領域5で構成される寄生トランジスタQp1にベース電流が流れ、寄生トランジスタQp1のコレクタ電流がVccから負荷に向かって流れる。図14は、この様子を図11の寄生トランジスタQp1を寄生トランジスタQpとして付加して示した等価回路であり、ベース電流Ibによりコレクタ電流Icが流れる。
【0010】
一方、この構造のMOSFETではnウェル領域2とドレイン領域5を共通の配線で接続することも可能である。図13に、この場合の寄生効果を説明する構造を示す。この場合には、nウェル領域2-1とドレイン領域5は同電位であるため図12における寄生NPNトランジスタQp1は基本的に動作しない。しかしながら、pウェル領域3とドレイン領域5間のPN接合と共にpウェル領域3とnウェル領域2-1間およびp基板1とnウェル領域2-1間のPN接合も順方向バイアスされる。例えばMOSFETQ1の近傍にMOSFETQ3あるいはMOSFETQ4等の高電位側のMOSFETのnウェル領域2-2等が存在する場合、図のQp2で示されるNPNの寄生トランジスタQp2にベース電流が流れ、この寄生トランジスタQp2がオンする。これを等価回路であらわすと図12の場合と同様に、図14のQpにQp2が相当し、Vccから負荷に向かってコレクタ電流が流れる。
【0011】
次に、図15にMOSFETQ3あるいはMOSFETQ4のような高電位側のMOSFETに生じる寄生効果を説明する図を示す。
この場合、高電位側のMOSFETのドレインは最も高い電位であるVccに接続されるため通常nウェル領域2とドレイン領域5が接続された図15に示す接続構造となる。まず、図11の回路においてMOSFETQ4とMOSFETQ1がオンし、負荷の右側から左側に電流が流れている場合を考える。この時点でMOSFETQ1を遮断した場合に誘導性負荷には電流を流し続けようとして起電力が発生するので、MOSFETQ3のソース電位はVccよりも高い電圧となる。このため図15において、pウェル領域3とドレイン領域5及びpウェル領域3とnウェル領域2間のPN接合が順バイアスされ、図15におけるPNPの寄生トランジスタQp3のベース電流Ibが流れ寄生トランジスタQp3がオンすることにより負荷からGNDに電流が流れる。これを等価回路で表すと図16の様になる。
【0012】
この様に寄生トランジスタによる寄生効果が発生すると、PN接合が順バイアスされることによって発生する少数キャリアがPN接合の逆回復時に電流集中を起こすことによる素子破壊ばかりでなく、さまざまな寄生素子によるラッチアップ破壊が発生し易いという課題がある。
本発明は、上記の課題に鑑みてなされたものであって、寄生トランジスタによる寄生効果で素子が破壊されることを防ぐことを目的とする。
【0013】
【課題を解決するための手段】
本発明は、この様な寄生トランジスタによる寄生効果の発生を、順方向バイアスされる可能性のあるPN接合に並列に多数キャリアデバイスであるショットキーバリアダイオードを接続することで、PN接合が順バイアスされ少数キャリアが発生しないようにし、寄生効果の抑制を実現するものである。
【0014】
順方向バイアスされる可能性のあるPN接合に並列に接続したショットキーバリアダイオードは、その順方向電圧をPN接合のえんそう電圧以下におさえ、寄生効果を防止する。
【0015】
【発明の実施の形態】
図1は本発明の第1の実施例におけるショットキーバリアダイオード内臓MOSFETの概念を示す断面構造図であり、図10と異なる点はnウェル領域2の表面にアノード電極15を形成して、nウェル領域2との界面にショットキー接合16が形成されている点である。本実施例では配線により、n+コンタクト領域12上に形成されたnウェル電極13がドレイン電極11に、アノード電極15がソース電極10にそれぞれ接続されているので、アノード電極15とnウェル領域2で構成されるショットキーバリアダイオードがpウェル領域3とドレイン領域5(nオフセット領域6を介する)で構成されるPN接合と並列に接続され寄生トランジスタのベース電流をショットキーバリアダイオードでバイパスし、寄生トランジスタの動作を抑制することが可能となる。この場合、nウェル電極13がカソード電極である。なお、本実施例ではp型半導体基板1上のnウエル領域2を1個のみ図示しているが、図11のような適用回路ではMOSFET毎の複数のnウェル領域2を設ける必要がある。また、nウェル領域の電位が1種類で十分な場合には、p型半導体基板1とnウェル領域2をn基板に置き換えて、このn基板上にpウェル3を形成することも可能であることは言うまでもない。この場合は、n基板電位を本実施例のnウェル領域2と同じ電位とすれば良い。また、本実施例ではMOSFETが形成されたnウェル領域と共通の領域にショットキーバリアダイオードのアノード及びカソード電極を形成しているが、別のnウェル領域上に形成しても良い。
【0016】
図2は、第1の実施例における図1の概念の構造を実際にショットキーバリアダイオード内臓MOSFETとした平面構造図である。そして、図3は、図2のX−X線の断面構造図である。この図2、図3では、nウェル領域2内のpウェル領域3内に図1におけるソース電極およびドレイン電極を交互に配列して櫛歯状の電極を構成している。アノード電極15はnウェル領域2に接続されると共にソース集電電極20を介してソース電極10に接続され、nウェル電極13はコンタクト領域12に接続されると共にドレイン集電電極21を介してドレイン電極11に接続されている。アノード電極15下部にはショットキー接合16がpウェル領域3からパンチスルーしない距離だけ離して形成されると共に、ショットキー接合16に対向するn+コンタクト領域12が必要な耐圧を確保できる距離だけ離して近接して形成されている。この距離を必要な耐圧を確保できる範囲で可能なかぎり短くすることで、ショットキーバリアダイオードの順方向電圧降下を少なくし、寄生効果を抑制するために必要なショットキーバリアダイオード面積を少なくすることができる。
【0017】
また、この様な実施例の構造は、ショットキーバリアダイオードに流れる電流がpウェル領域3直下のnウェル領域2を流れることがないため、この電流によるpウェル領域直下のnウェル領域内電圧降下によりpウェル領域とnウェル領域のpn接合が、順方向バイアスされることがなく、この意味でも寄生効果を抑制する点で有利である。なお、本実施例ではショットキー接合16がn+コンタクト領域12とpウェル領域3に挟まれた位置に形成されているが、逆にn+コンタクト領域12がショットキー接合16とpウェル領域3に挟まれた位置に形成されていても良い。また、必要に応じてn+コンタクト領域12とショットキー接合16を交互に配置することも可能である。この様にショットキー接合16をドレイン領域(nオフセット領域)内ではなく、nウェル領域2に形成することでショットキーバリアダイオードをMOSFET周辺領域に形成することができ配線が容易になる。このため、ショットキーバリアダイオードの順方向電圧を十分低くおさえることが可能であるため、PN接合が順方向バイアスされ寄生効果が発生することを防ぐことが可能となる。第1の実施例によれば、横型MOSFETのドレインではなくnウェル領域上にショットキー接合を形成し、nウェル領域をドレインに接続したため、比較的大面積のショットキー接合を容易に形成することができる。また、nウェル領域は、nオフセット領域に比較して、深く低濃度であるため、ショットキーバリアダイオードの耐圧をMOSFETの耐圧以上にすることが容易であり、MOSFETのソース−ドレイン間耐圧がこれと並列接続されたショトキーバリアダイオードの耐圧により制限されることがない。
【0018】
図4は、本発明の第2の実施例におけるショットキーバリアダイオード内臓MOSFETの平面構造図であり、図5は図4のY−Y線の断面図である。この図4、図5で図2と異なる点は、ショットキー接合16がソース集電電極20部直下に形成されている点と、n+コンタクト領域12aがソース集電電極20の近傍に設けられてドレイン電極11をドレイン集電電極21から延長した先端部分で直接ドレイン電極に接続している点である。このショットキー接合16とn + コンタクト領域12aがショットキーバリアダイオードであるので、n + コンタクト領域12aが直接ドレイン電極に接続している点がカソード電極である。ソース集電電極あるいはドレイン集電電極は多くのMOSFETセルからの電流を集めて流す必要があり、比較的幅広い配線とする必要がある。このため、このソース集電電極20の部分に比較的大面積を必要とするショットキーバリアダイオードを形成すると、ショットキーバリアダイオードを形成するためだけの特別な領域をあえて形成する必要がなく、チップサイズの小型化を図る上で有効である。なお、この実施例の場合には、ショットキー接合16の近傍にn+コンタクト領域12aを設けてドレイン電極に接続しているので、ショットキー接合16とn+コンタクト領域12aの距離を必要な耐圧を確保しつつ、ショットキーバリアダイオードの順方向電圧降下を少なくしている。
【0019】
また、図2のショットキー接合の配置構造と図4のショットキー接合の配置構造を組み合わせて所望なショットキーバリアダイオードの面積を確保することも可能であることは言うまでもない。
第2の実施例によれば、ソース集電電極の配線直下にショットキー接合を形成するため、面積効率良くショットキーバリアダイオードを形成することができる。
【0020】
図6は、本発明の参考例1におけるショットキーバリアダイオード内臓MOSFETの概念を示す断面構造図である。図1と異なる点はショットキー接合16がnウェル領域2の表面ではなく、nオフセット領域6(ドレイン)上に形成され、アノード電極15がソース電極10に配線によって接続されている点である。図1の実施例のようにショットキー接合16をnウェル領域2の表面に形成する場合、MOSFETのpウェル領域3とn+ドレイン領域5(nオフセット領域6を介する)間のPN接合をシヨットキーバリアダイオードでバイパスするためには、nウェル領域2とn+ドレイン領域5を共通の電極で接続した図13に示すような回路とする必要があるが、本実施例では、直接MOSFETのソース−ドレイン間にショットキーバリアダイオードが接続された構造になるため、図12に示すような回路接続の場合にも適用可能である利点がある。なお、本実施例を含めすべての実施例でショットキー接合部の逆耐圧を安定的に確保するために通常使用されるショットキー接合部の外周を囲む耐圧構造であるpガードリング領域は図示が省略されているが、この様なガードリング構造を適用することが有効なことは言うまでもない。
【0021】
参考例1によれば、nオフセット領域上にショットキー接合を形成するため、nウェルの電位をドレイン電位にする必要がないので回路設計の制約条件が少なくなる。
図7は本発明の参考例2におけるショットキーバリアダイオードの概念を示す断面構造図であり、p型半導体基板1の表面にnウェル領域2が形成され、さらにnウェル領域2の表面にはpウェル領域3が形成されている。pウェル領域3の表面にはnオフセット領域6が形成され、その表面には耐圧に応じて所定の距離を離したアノード電極15及びカソード電極24が形成されている。アノード電極15はnオフセット領域6とショットキー接合16を形成し、カソード電極24直下にはカソード電極24とオーミック接合を形成するためのn+カソード領域25が形成されている。また、アノード電極15とカソード電極24に挟まれたnオフセット領域6の表面にはアノード電極近傍の電界を緩和する目的でLOCOS酸化膜19及びポリシリコンのフィールドプレート26が形成されている。一方、pウェル領域3及びnウェル領域2はそれぞれpウェルコンタクト領域27、n+コンタクト領域12を介してpウェル電極28、nウェル電極13に接続されている。
【0022】
nオフセット領域6は3重拡散の最表面の拡散で形成するため、十分に深い拡散にすることが困難である。したがって、十分な耐圧と低い順方向抵抗を得るにはnオフセット領域6の濃度及び深さはいわゆるRESURF条件(単位面積当たりの総不純物量≒1E12cm2)にすることが望ましい。この場合、カソード電極24とpウェル領域3は耐圧保持状態即ち、ショットキー接合の逆バイアス時に逆バイアスされている必要がある。さらにアノード電極15、pウェル領域3間のパンチスルー電流が流れることを防止するにはpウェル電極28の電位とアノード電極15の電位を同電位にすることが好ましい。したがって、本実施例ではpウェル電極28とアノード電極15は配線により接続している。
【0023】
一方、pウェル領域3においてもnウェル領域2内の拡散領域であるため同様に十分に深い拡散にすることは困難である。したがって、十分な耐圧を得るにはpウェル領域3の濃度及び深さはいわゆるダブルRESURF条件(単位面積当たりの総不純物量≒2E12cm2)とすることが望ましい。この場合も同様にnウェル領域2、pウェル領域3間を逆バイアスすると共にカソード電極24、nウェル領域2間にパンチスルー電流が流れることを防止するためnウェル電極13はカソード電極24と同電位とすることが望ましい。したがって、本実施例ではカソード電極24とnウェル電極13は配線により接続している。
【0024】
nウェル領域2の場合は、更に深い拡散領域内に形成するわけではないので、深い低濃度の拡散とすることが比較的容易であるが、高耐圧が必要な場合は同様にnウェル領域2の濃度及び深さはダブルRESURF条件(単位面積当たりの総不純物量≒2E12cm2)とすることが有効である。この場合は同様にパンチスルー防止と、nウェル領域2とp型半導体基板1を逆バイアスするために裏面電極14とpウェル電極28の電位を同じにすることは有効である。また、本構造は横型MOSFETと同一基板上に形成し、ドレイン電極11とカソード電極24、ソース電極10とアノード電極15をそれぞれ短い配線で接続することによりインダクタンスを最小限に抑えMOSFETの寄生ダイオード、寄生トランジスタの動作を有効に抑制することができ、また、nウェル領域、pウェル領域、nオフセット領域等の製造条件をMOSFETとショットキーバリアダイオードで共通にすることでMOSFETとショットキーバリアダイオードの耐圧、オン抵抗(順方向電圧)を同時に最適化でき、有用である。本構造は断面図の奥行き方向へのストライプ形状とし図1における2本の1点鎖線間の構造をピッチとして繰り返すことで櫛歯状の構造とし順方向抵抗を低減できることは言うまでもない。このことは他の実施例でも同様である。
【0025】
また、本構造は横型MOSFETと同一のnウェル領域内に形成することも可能であるし、異なるnウェル領域内に形成することも可能である。同じnウェル領域内に形成することはチップ内に占める面積を縮小できる点で有利であるが、別々のnウェル領域内に形成する場合はnウェル領域の電位を異なるようにすることが可能であるため、MOSFET以外の寄生効果の抑制、たとえば入力保護用PNダイオードとの並列接続あるいはその置換えとして本構造のシヨットキーダイオードを使用することにより、入力電位が基準電位よりPN接合のえんそう電圧以下に低下する場合や電源電圧よりPN接合のえんそう電圧以上高くなる場合の寄生効果抑制に有効である。
【0026】
図8は本発明の参考例3で、図7と異なる点はp型半導体基板1の代わりにn+型半導体基板29が設けられ、nウェル領域の代わりにn型半導体層30が形成されている点である。本実施例は参考例2と異なり、異なるnウェル電位が必要でない用途に有用である。nオフセット領域6、pウェル領域3は参考例2と同様それぞれRESURF、ダブルRESURF条件とし、アノード電極15とpウェル電極28、カソード電極24とnウェル電極13と接続することが有効であるがn型半導体層30はp型半導体基板が存在しないためpウェル領域3とn型半導体層30間の接合耐圧がショットキーダイオードの耐圧より大幅に下回らない濃度に少なくとも設計することが有効である。
【0027】
図9は本発明の参考例4で、図7と異なる点は図10における横型MOSFETのオフセット領域表面にn+ドレイン領域5から所定の距離離れてアノード電極15が形成されている点である。本構造ではカソード電極はMOSFETのドレイン電極と共用できるため、チップ面積の縮小に有効である。
【0028】
【発明の効果】
本発明によれば、同一の半導体チップ内に端子電位の異なる複数のMOSFETを集積した場合に、複雑な接合構造によりL負荷時の寄生効果による不具合が生じ易いのを、MOSFETのソース−ドレイン間あるいはソース−nウェル領域間にショットキーバリアダイオードを挿入することで、寄生トランジスタの寄生効果を防止することができる。そして、MOSFETと同一半導体チップ上にショットキーバリアダイオードを形成するため、パッケージへの収納が容易であり、実装面積を少なくすることができる。また、MOSFETの順方向バイアスされるpn接合をその近傍で、ショットキーバリアダイオードによってバイパスできるので、配線のL分によりショットキーバリアダイオードにバイパス電流が流れにくくなることがない。
【図面の簡単な説明】
【図1】本発明の第1の実施例におけるショットキーバリアダイオード内臓MOSFETの概念を示す断面構造図
【図2】本発明の第1の実施例におけるショットキーバリアダイオード内臓MOSFETの平面構造図
【図3】図2のX−X線の断面図
【図4】本発明の第2の実施例におけるショットキーバリアダイオード内臓MOSFETの平面構造図
【図5】図4のY−Y線の断面図
【図6】本発明の参考例1におけるショットキーバリアダイオード内臓MOSFETの概念を示す断面構造図
【図7】本発明の参考例2におけるショットキーバリアダイオードの概念を示す断面構造図
【図8】本発明の参考例3におけるショットキーバリアダイオードの概念を示す断面構造図
【図9】本発明の参考例4におけるショットキーバリアダイオード内臓 MOSFETの概念を示す断面構造図
【図10】従来のMOSFETの断面構造図
【図11】従来のMOSFETのブリッジ回路への適用を示した回路構成図
【図12】従来のMOSFETの寄生トランジスタを説明するための断面構造図
【図13】従来のMOSFETの寄生トランジスタを説明するための他の断面構造図
【図14】従来のMOSFETの寄生トランジスタを説明するための等価回路図
【図15】従来のMOSFETの寄生トランジスタを説明するための更に他の断面構造図
【図16】従来のMOSFETの寄生トランジスタを説明するための他の等価回路図
【符号の説明】
1 p型半導体基板
2 nウェル領域
3 pウェル領域
4 n+ソース領域
5 n+ドレイン領域
6 nオフセット領域
7 ゲート酸化膜
8 ゲート電極
9 p+コンタクト領域
10 ソース電極
11 ドレイン電極
12 n+コンタクト領域
13 nウェル電極
14 裏面電極
15 アノード電極
16 ショットキー接合
17 p基板コンタクト領域
18 基準電位電極
19 LOCOS酸化膜
20 ソース集電電極
21 ドレイン集電電極
22 n+コンタクト領域
23 nウェル電極
25 カソードコンタクト領域
26 ポリシリコンフィールドプレート
27 pウェルコンタクト領域
28 pウェル電極
29 n+半導体基板
30 n型半導体層
Claims (9)
- 第1導電型半導体基板の第1主面上に形成された少なくとも1つの第2導電型半導体領域と、該第2導電型半導体領域内に形成された第1導電型半導体領域と、該第1導電型半導体領域内に形成された第2導電型ドレイン領域および第2導電型ソース領域と、該ドレイン領域およびソース領域に挟まれた、前記第1導電型半導体領域表面上に形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成されたゲート電極と、前記第1導電型半導体領域とソース領域とに接続されたソース電極と、前記ドレイン領域に接続されたドレイン電極とを備えたトランジスタにおいて、前記第2導電型半導体領域の表面にアノード電極およびカソード電極を形成し、アノード電極が前記第2導電型半導体領域とショットキー接合を形成し、カソード電極が前記第2導電型半導体領域とオーミック接合を形成することによりショットキーバリアダイオードを構成し、前記ドレイン電極に前記カソード電極が接続され、前記ソース電極に前記アノード電極が接続されることを特徴とする半導体装置。
- 前記オーミック接合が第2導電型半導体領域の表面に形成された第2導電型コンタクト領域によることを特徴とする請求項1に記載の半導体装置。
- ショットキー接合とオーミック接合が近接していることを特徴とする請求項1または請求項2に記載の半導体装置。
- 第2導電型半導体基板の第1主面上に形成された第1導電型半導体領域と、該第1導電型半導体領域内に形成された第2導電型ドレイン領域および第2導電型ソース領域と、該ドレイン領域およびソース領域に挟まれた、前記第1導電型半導体領域表面上に形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成されたゲート電極と、前記第1導電型半導体領域とソース領域とに接続されたソース電極と、前記ドレイン領域に接続されたドレイン電極とを備えたトランジスタにおいて、前記第2導電型半導体基板の表面にアノード電極およびカソード電極を形成し、アノード電極が前記第2導電型半導体基板とショットキー接合を形成し、カソード電極が前記第2導電型半導体基板とオーミック接合を形成することによりショットキーバリアダイオードを構成し、前記ドレイン電極に前記カソード電極が接続され、前記ソース電極に前記アノード電極が接続されることを特徴とする半導体装置。
- 前記オーミック接合が第2導電型半導体基板の表面に形成された第2導電型コンタクト領域によることを特徴とする請求項4に記載の半導体装置。
- ショットキー接合とオーミック接合が近接していることを特徴とする請求項4または請求項5に記載の半導体装置。
- ソース電極が櫛歯状であり、櫛歯の基部であるソース集電電極部直下にショットキー接合の部分が形成されることを特徴とする請求項1乃至請求項6のいずれか1項に記載の半導体装置。
- 前記ドレイン領域が高濃度のドレイン高濃度領域と該ドレイン高濃度領域を覆う低濃度のオフセット領域からなることを特徴とする請求項1乃至請求項7のいずれか1項に記載の半導体装置。
- ショットキー接合の周囲に第1導電型ガードリング領域を形成したことを特徴とする請求項1乃至8のいずれか1項に記載の半導体装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002262230A JP4277496B2 (ja) | 2001-11-21 | 2002-09-09 | 半導体装置 |
US10/301,489 US6870223B2 (en) | 2001-11-21 | 2002-11-21 | High power semiconductor device having a Schottky barrier diode |
US11/054,856 US7476935B2 (en) | 2001-11-21 | 2005-02-10 | High power semiconductor device having a schottky barrier diode |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001-355798 | 2001-11-21 | ||
JP2001355798 | 2001-11-21 | ||
JP2002262230A JP4277496B2 (ja) | 2001-11-21 | 2002-09-09 | 半導体装置 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008311772A Division JP5131171B2 (ja) | 2001-11-21 | 2008-12-08 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003224244A JP2003224244A (ja) | 2003-08-08 |
JP4277496B2 true JP4277496B2 (ja) | 2009-06-10 |
Family
ID=26624630
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002262230A Expired - Fee Related JP4277496B2 (ja) | 2001-11-21 | 2002-09-09 | 半導体装置 |
Country Status (2)
Country | Link |
---|---|
US (2) | US6870223B2 (ja) |
JP (1) | JP4277496B2 (ja) |
Families Citing this family (39)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4228586B2 (ja) * | 2002-05-21 | 2009-02-25 | 富士電機デバイステクノロジー株式会社 | 半導体装置 |
JP2005116876A (ja) * | 2003-10-09 | 2005-04-28 | Toshiba Corp | 半導体装置 |
US7498652B2 (en) * | 2004-04-26 | 2009-03-03 | Texas Instruments Incorporated | Non-uniformly doped high voltage drain-extended transistor and method of manufacture thereof |
US7355260B2 (en) * | 2004-06-30 | 2008-04-08 | Freescale Semiconductor, Inc. | Schottky device and method of forming |
US7180132B2 (en) * | 2004-09-16 | 2007-02-20 | Fairchild Semiconductor Corporation | Enhanced RESURF HVPMOS device with stacked hetero-doping RIM and gradual drift region |
US20060163658A1 (en) * | 2005-01-21 | 2006-07-27 | Anderson Samuel J | Monolithic MOSFET and schottky diode for mobile phone boost converter |
US7282386B2 (en) * | 2005-04-29 | 2007-10-16 | Freescale Semiconductor, Inc. | Schottky device and method of forming |
TWI274419B (en) * | 2005-06-14 | 2007-02-21 | United Microelectronics Corp | High-voltage MOS device |
JP2007049039A (ja) * | 2005-08-11 | 2007-02-22 | Toshiba Corp | 半導体装置 |
JP4832841B2 (ja) * | 2005-09-22 | 2011-12-07 | 三菱電機株式会社 | 半導体装置 |
JP2007088334A (ja) * | 2005-09-26 | 2007-04-05 | Rohm Co Ltd | 半導体装置およびその製造方法 |
JP5055740B2 (ja) * | 2005-10-31 | 2012-10-24 | 富士電機株式会社 | 半導体装置 |
JP4938307B2 (ja) | 2005-12-28 | 2012-05-23 | パナソニック株式会社 | スイッチ回路、ダイオード |
JP5061538B2 (ja) * | 2006-09-01 | 2012-10-31 | 株式会社デンソー | 半導体装置 |
KR100780967B1 (ko) | 2006-12-07 | 2007-12-03 | 삼성전자주식회사 | 고전압용 쇼트키 다이오드 구조체 |
US8168466B2 (en) * | 2007-06-01 | 2012-05-01 | Semiconductor Components Industries, Llc | Schottky diode and method therefor |
KR100932137B1 (ko) | 2007-06-08 | 2009-12-16 | 주식회사 동부하이텍 | 수평형 디모스 소자의 구조 및 그 제조방법 |
CN100592533C (zh) * | 2007-10-15 | 2010-02-24 | 天钰科技股份有限公司 | 横向扩散金属氧化物晶体管 |
JP2009111110A (ja) * | 2007-10-30 | 2009-05-21 | Nec Electronics Corp | 半導体装置 |
US7745845B2 (en) * | 2008-04-23 | 2010-06-29 | Fairchild Semiconductor Corporation | Integrated low leakage schottky diode |
JP2011024094A (ja) * | 2009-07-17 | 2011-02-03 | Panasonic Corp | 半導体装置、高周波回路、および高周波電力増幅装置 |
KR101761834B1 (ko) * | 2011-01-28 | 2017-07-27 | 서울바이오시스 주식회사 | 웨이퍼 레벨 발광 다이오드 패키지 및 그것을 제조하는 방법 |
JP5816560B2 (ja) | 2012-01-10 | 2015-11-18 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
JP6095284B2 (ja) | 2012-06-27 | 2017-03-15 | キヤノン株式会社 | ショットキーバリアダイオード及びそれを用いた装置 |
US9142554B2 (en) | 2012-06-29 | 2015-09-22 | Freescale Semiconductor, Inc. | Semiconductor device and driver circuit with an active device and isolation structure interconnected through a diode circuit, and method of manufacture thereof |
US9129990B2 (en) | 2012-06-29 | 2015-09-08 | Freescale Semiconductor, Inc. | Semiconductor device and driver circuit with drain and isolation structure interconnected through a diode circuit, and method of manufacture thereof |
US9111767B2 (en) | 2012-06-29 | 2015-08-18 | Freescale Semiconductor, Inc. | Semiconductor device and driver circuit with source and isolation structure interconnected through a diode circuit, and method of manufacture thereof |
US20140001546A1 (en) * | 2012-06-29 | 2014-01-02 | Hubert M. Bode | Semiconductor device and driver circuit with a current carrying region and isolation structure interconnected through a resistor circuit, and method of manufacture thereof |
JP6222825B2 (ja) * | 2012-11-07 | 2017-11-01 | エヌエックスピー ユーエスエイ インコーポレイテッドNXP USA,Inc. | ダイオード回路を通じて相互接続される能動素子および分離構造を有する半導体デバイスおよびドライバ回路、ならびにその製造方法 |
JP6156841B2 (ja) * | 2012-11-07 | 2017-07-05 | エヌエックスピー ユーエスエイ インコーポレイテッドNXP USA,Inc. | 抵抗回路を通じて相互接続されるアクティブデバイスおよび分離構造体を有する半導体デバイスおよびドライバ回路ならびにその製造方法 |
US9029976B1 (en) * | 2013-12-27 | 2015-05-12 | Macronix International Co., Ltd. | Semiconductor device and method of fabricating the same |
JP6344071B2 (ja) * | 2014-06-09 | 2018-06-20 | 富士電機株式会社 | 半導体装置 |
JP6413467B2 (ja) * | 2014-08-19 | 2018-10-31 | 富士電機株式会社 | 半導体装置 |
US10475785B2 (en) | 2015-09-07 | 2019-11-12 | Kabushiki Kaisha Toshiba | Semiconductor device |
US10186573B2 (en) * | 2015-09-14 | 2019-01-22 | Maxpower Semiconductor, Inc. | Lateral power MOSFET with non-horizontal RESURF structure |
KR102430498B1 (ko) | 2016-06-28 | 2022-08-09 | 삼성전자주식회사 | 쇼트키 다이오드를 갖는 전자 소자 |
JP6740831B2 (ja) * | 2016-09-14 | 2020-08-19 | 富士電機株式会社 | 半導体装置 |
KR102424762B1 (ko) * | 2016-09-23 | 2022-07-25 | 주식회사 디비하이텍 | 쇼트키 배리어 다이오드 및 그 제조 방법 |
CN107819026B (zh) * | 2017-09-29 | 2019-10-11 | 上海华虹宏力半导体制造有限公司 | Ldmos器件 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4811065A (en) * | 1987-06-11 | 1989-03-07 | Siliconix Incorporated | Power DMOS transistor with high speed body diode |
US5286995A (en) * | 1992-07-14 | 1994-02-15 | Texas Instruments Incorporated | Isolated resurf LDMOS devices for multiple outputs on one die |
JP3275569B2 (ja) | 1994-10-03 | 2002-04-15 | 富士電機株式会社 | 横型高耐圧電界効果トランジスタおよびその製造方法 |
JP3172642B2 (ja) | 1994-11-01 | 2001-06-04 | シャープ株式会社 | 半導体装置 |
JP3272242B2 (ja) | 1995-06-09 | 2002-04-08 | 三洋電機株式会社 | 半導体装置 |
US6242787B1 (en) * | 1995-11-15 | 2001-06-05 | Denso Corporation | Semiconductor device and manufacturing method thereof |
US5925910A (en) * | 1997-03-28 | 1999-07-20 | Stmicroelectronics, Inc. | DMOS transistors with schottky diode body structure |
-
2002
- 2002-09-09 JP JP2002262230A patent/JP4277496B2/ja not_active Expired - Fee Related
- 2002-11-21 US US10/301,489 patent/US6870223B2/en not_active Expired - Lifetime
-
2005
- 2005-02-10 US US11/054,856 patent/US7476935B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP2003224244A (ja) | 2003-08-08 |
US20050145975A1 (en) | 2005-07-07 |
US7476935B2 (en) | 2009-01-13 |
US20030127687A1 (en) | 2003-07-10 |
US6870223B2 (en) | 2005-03-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4277496B2 (ja) | 半導体装置 | |
JP4070485B2 (ja) | 半導体装置 | |
JP5271515B2 (ja) | 半導体装置 | |
US6707128B2 (en) | Vertical MISFET transistor surrounded by a Schottky barrier diode with a common source and anode electrode | |
JP5098300B2 (ja) | 半導体装置およびその製造方法 | |
JP2692350B2 (ja) | Mos型半導体素子 | |
US6958514B2 (en) | Semiconductor device and method of fabricating the same | |
KR102185158B1 (ko) | 반도체 장치 | |
JP2003017701A (ja) | 半導体装置 | |
JP3713490B2 (ja) | 半導体装置 | |
JP2015032767A (ja) | 半導体装置 | |
JP6011136B2 (ja) | 半導体装置 | |
JP2020013836A (ja) | 半導体装置および半導体回路装置 | |
US6653666B2 (en) | J-FET semiconductor configuration | |
JP6295012B2 (ja) | 半導体装置および電力変換装置 | |
JP4872141B2 (ja) | パワーmosトランジスタ | |
JPH03180074A (ja) | 半導体装置 | |
EP1063705A2 (en) | Field effect transistor having high breakdown withstand capacity | |
JPH08274321A (ja) | 半導体装置 | |
JP5131171B2 (ja) | 半導体装置 | |
CN111668212A (zh) | 半导体装置 | |
CN111697076A (zh) | 半导体装置 | |
US11177360B2 (en) | Semiconductor device | |
JP4945948B2 (ja) | 半導体装置 | |
US6747315B1 (en) | Semiconductor device having MOS field-effect transistor |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050117 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20060703 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20060704 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081009 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081208 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20081216 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090217 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090302 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120319 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4277496 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120319 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120319 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120319 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120319 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120319 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130319 Year of fee payment: 4 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130319 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140319 Year of fee payment: 5 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |