JP2001085702A - トップゲート形ポリシリコン薄膜トランジスター製造方法 - Google Patents
トップゲート形ポリシリコン薄膜トランジスター製造方法Info
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 title claims abstract description 103
- 229920005591 polysilicon Polymers 0.000 title claims abstract description 103
- 238000000034 method Methods 0.000 title claims description 94
- 239000010409 thin film Substances 0.000 title claims description 65
- 238000004519 manufacturing process Methods 0.000 title claims description 34
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 92
- 238000005530 etching Methods 0.000 claims abstract description 71
- 239000000758 substrate Substances 0.000 claims abstract description 52
- 239000012535 impurity Substances 0.000 claims abstract description 31
- 150000002500 ions Chemical class 0.000 claims abstract description 13
- 239000010408 film Substances 0.000 claims description 216
- 238000005468 ion implantation Methods 0.000 claims description 70
- 239000010410 layer Substances 0.000 claims description 70
- 230000008569 process Effects 0.000 claims description 42
- 229910052751 metal Inorganic materials 0.000 claims description 23
- 239000002184 metal Substances 0.000 claims description 23
- 238000000059 patterning Methods 0.000 claims description 21
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 13
- 230000001681 protective effect Effects 0.000 claims description 13
- 238000010030 laminating Methods 0.000 claims description 12
- 238000000137 annealing Methods 0.000 claims description 11
- 239000011229 interlayer Substances 0.000 claims description 9
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims description 8
- 238000004140 cleaning Methods 0.000 claims description 6
- 239000007789 gas Substances 0.000 claims description 6
- 239000004065 semiconductor Substances 0.000 claims description 6
- 238000000206 photolithography Methods 0.000 claims description 5
- 229910052786 argon Inorganic materials 0.000 claims description 4
- 230000003213 activating effect Effects 0.000 claims description 3
- 230000002093 peripheral effect Effects 0.000 claims description 2
- 238000009413 insulation Methods 0.000 claims 1
- 238000002360 preparation method Methods 0.000 claims 1
- 239000003990 capacitor Substances 0.000 description 10
- 239000011521 glass Substances 0.000 description 9
- 239000002245 particle Substances 0.000 description 7
- 229910052782 aluminium Inorganic materials 0.000 description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 6
- 230000000903 blocking effect Effects 0.000 description 6
- 239000004973 liquid crystal related substance Substances 0.000 description 6
- 230000004913 activation Effects 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 5
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 229910045601 alloy Inorganic materials 0.000 description 4
- 239000000956 alloy Substances 0.000 description 4
- 229910052804 chromium Inorganic materials 0.000 description 4
- 239000011651 chromium Substances 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 239000013078 crystal Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000011241 protective layer Substances 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 239000002800 charge carrier Substances 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 238000001953 recrystallisation Methods 0.000 description 2
- 102100032244 Dynein axonemal heavy chain 1 Human genes 0.000 description 1
- -1 E12 ion Chemical class 0.000 description 1
- 101001016198 Homo sapiens Dynein axonemal heavy chain 1 Proteins 0.000 description 1
- 229910001182 Mo alloy Inorganic materials 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000000354 decomposition reaction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 238000006303 photolysis reaction Methods 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 230000002040 relaxant effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
スターの製造時において、イオン注入による基板変形や
フォトレジストバーニング現象を防止する。 【解決手段】 トップゲート方式ポリシリコン薄膜トラ
ンジスター製造方法に関し、基板にポリシリコンパター
ンを形成する段階、ポリシリコンパターン上にゲート絶
縁膜を形成する段階、ゲート絶縁膜上にゲート絶縁膜を
積層する段階、フォトリソグラフィを通じてゲートエッ
チング用フォトレジスト膜パターンを形成する段階、フ
ォトレジスト膜パターンをエッチングマスクとするエッ
チングを通じてゲート膜パターンを形成し、続いてエッ
チングを通じてゲート絶縁膜パターンを形成する段階、
低エネルギーイオン注入を実施する段階を具備して成
る。
Description
p Gate)形ポリシリコン薄膜トランジスター製造
方法に関するもので、より詳しくはフォトレジストをイ
オン注入マスクに使用する時のフォトレジストバーニン
グ現状を緩和させることができるトップゲート形ポリシ
リコン薄膜トランジスター製造方法に関することであ
る。
個々の画素に薄膜トランジスターを形成し、この薄膜ト
ランジスターを利用して画素電極電位を調節する方式の
液晶表示装置である。この時、薄膜トランジスターは半
導体薄膜を利用して大概ガラス基板上に形成される。薄
膜トランジスターは使用される半導体薄膜の構造によっ
てアモルファスシリコン形とポリシリコン形に大きく分
けることができる。
下の低い温度でCVDを利用して形成することができる
ので高温に弱いガラス基板を利用するLCDの特性上有
利な点がある。しかし、アモルファスシリコン形の場合
電荷キャリアの移動度が低くて速い動作特性を要求する
駆動回路のトランジスター素子を形成する用途には適合
しない。従って、アモルファスシリコン形薄膜トランジ
スターを使用する液晶表示装置では画素部トランジスタ
ー駆動のためのICを別途制作し、制作されたICをL
CDパネル周辺部に付着して使用する必要がある。そし
て、このような場合には駆動モジュールのための工程が
増加してLCD制作費用が上昇することになる。
ンに比べてキャリアの移動度が大きい。従って、駆動回
路用ICのためのトランジスター素子をガラス基板上に
画素電極のためのスイッチングトランジスターと共に形
成することができる。このことから、LCD制作でモジ
ュール工程の費用を節減することができ同時に完成され
るLCDの使用消費電力を低めることができる。
ーを使用する場合、ガラス基板にポリシリコン薄膜を形
成するために付加的工程が必要となる。即ち、アモルフ
ァスシリコン薄膜を低温CVD工程を通じて形成し、ア
モルファスシリコン薄膜にレーザービームスキャニング
作業に局地的な再結晶化を行う。又、ポリシリコン形薄
膜トランジスターを使用する場合、ゲート電圧が下がる
瞬間漏洩電流が過度に流れる問題がある。電荷キャリア
の移動度が高いため漏洩電流に対する抑制作用がよくな
いためである。漏洩電流が大きいと画素電極は十分な電
位を維持できなくて画素調節が正確に成ることができな
い。漏洩電流発生を抑制する方法に薄膜トランジスター
のソース/ドレーン領域の中にチャンネルとの接合部に
不純物濃度が低いLDD領域又は不純物がドーピングさ
れないオフセット(off set)領域を配置する方
法がある。これらLDD領域又はオフセット領域は漏洩
電流に対したバリヤ(barrier)として作用す
る。
チャンネル薄膜トランジスターとPチャンネル薄膜トラ
ンジスターを同時に使用する。従って、ガラス基板に駆
動回路用ICを形成するためには不純物形が異なる薄膜
トランジスターを全て形成すべきである。異なる不純物
形薄膜トランジスターは同時に制作することができない
ので、各不純物形に対して別個である工程を必要とす
る。したがって全体工程が複雑になる問題もある。
る不純物ドーピング過程で、Pチャンネル薄膜トランジ
スター領域はNチャンネルイオン注入を防ぐために保護
層によってカバーされる。かつ、Pチャンネル薄膜トラ
ンジスターのための不純物ドーピング過程で、Nチャン
ネル薄膜トランジスター領域が保護層によってカバーさ
れる。大概、薄膜トランジスター活性領域形成のための
不純物ドーピングはイオン注入法を通じて成り、保護層
としてフォトレジスト膜を使用することになる。
オンが持っている運動エネルギーは異なるエネルギーに
変換される。即ち、イオンの運動エネルギーは大概熱に
変わって基板の温度を高める作用をする。イオン注入が
高エネルギー高濃度である場合、許容できない温度まで
基板温度が高くなり、その工程の実施が不可能となる場
合がある。一方、イオンの運動エネルギーはイオン注入
マスクに塗布されているフォトレジストを変性させるフ
ォトレジストバーニング(Burnning)現象を起
こす場合がある。
エネルギーが熱に転換されることに起因することもある
が、イオン注入時の個々のイオンが有するエネルギーが
直接化学反応を触発させ、フォトレジストの物性を変化
させる現象と理解される。イオン注入によるフォトレジ
スト変性と同様の温度にフォトレジストを加熱する時、
フォトレジストの変化はストリップ工程で差異が発生す
る。イオン注入時に変性されたフォトレジストは、スト
リップ工程を通じて十分に除去されない。そして、残っ
たフォトレジストは後続工程で部分的にいろいろな不良
を起こす。
る方法として近年研究されていのが、フォトレジストに
代わってゲート補助膜を使用する方法がある。この方法
ではまず、基板にポリシリコンパターン、ゲート絶縁膜
及びゲート膜を形成する。まず、通常の露光とエッチン
グ工程によりLDD構造を必要としないPチャンネルト
ランジスターのゲートパターンを形成する。そしてエッ
チングマスクであるフォトレジストパターンを除去して
P形不純物イオン注入を実施する。この時、Nチャンネ
ルトランジスターの領域はゲート膜によってイオン注入
から保護される。次に、基板全体に金属材質のゲート補
助膜を積層する。
はゲート補助膜が覆われたままにしておき、LDD構造
が必要なNチャンネルトランジスター領域ではパターニ
グ過程によってゲート膜とゲート補助膜よりなるゲート
パターンを形成する。この時、エッチング過程ではゲー
ト膜に選択性が高いエッチング液を使用して等方性エッ
チングを実施する。その結果、ゲート補助膜パターン下
にゲートパターンがアンダーカットになった状態を形成
する。エッチングマスクであるフォトレジスト膜は除去
され、基板全面に高濃度N形イオン注入を実施する。続
いてゲート補助膜を除去して低濃度イオン注入を実施し
てLDD構造のソース/ドレーン領域を完成する。この
時高濃度と低濃度は相対的な概念である。
入過程でフォトレジストは基板上に残らないからフォト
レジストバーニングの問題を解決することができる。こ
の方法では大概ゲート膜にアルミニウムやアルミニウム
ネドミウム合金、ゲート補助膜にアルミニウムとのエッ
チング選択比を大きくすることができるクロムを使用す
る。ところがゲート補助膜が工程中完全に除去されずに
一部が残る傾向がある。残ったクロムはイオン注入に対
するアニーリングを実施する時、ゲート膜のネドミウム
等と作用してゲートパターンにピンホール(pin h
ole)を形成するという問題がある。
ートパターンは等方性エッチングで形成される。この
時、側方でエッチングが進行されるからゲートパターン
側壁は垂直に近く形成される。ゲートパターンが構成す
る段差が大きく、ゲートパターン上に積層される層間絶
縁膜の厚さが薄くて段差が緩和されない場合、ゲートパ
ターン上を横切るデータ配線は段差の大きな所でストレ
スが作用して配線一部が切断したり、幅が小さくなる現
象が発生しやすい。
題を解決するトップゲート方式ポリシリコン薄膜トラン
ジスターを製造することにあって、イオン注入による基
板変形やフォトレジストバーニング現象を防止する方法
を提供する。かつ、本発明は露光工程を減らして簡便化
することができる液晶表示装置用薄膜トランジスター形
成方法を提供する。
コン薄膜結晶構造破損とそのことによるアニーリング問
題点を減らすことができる薄膜トランジスター形成方法
を提供する。
の本発明はトップゲート方式ポリシリコン薄膜トランジ
スターを製造する方法にあって、ポリシリコン層が活性
領域別に区分され、ポリシリコン層上にゲート絶縁膜と
ゲート膜を有する基板上に、ゲートエッチング用フォト
レジスト膜パターンを形成する。そして、これをエッチ
ングマスクとしてゲート膜をエッチングしてゲート膜パ
ターンを形成し、ゲート膜パターン下にあるゲート絶縁
膜をエッチングしてゲート絶縁膜パターンを形成する。
続いて、ゲート絶縁膜パターンを具備する基板に不純物
低エネルギーイオン注入を実施してソース/ドレーン領
域を形成することになる。
縁膜、ゲート膜を積層し、活性領域を定義する段階と、
フォトレジスト膜パターンをエッチングマスクとしてエ
ッチングしてゲート膜パターンを形成しながらゲート絶
縁膜までエッチングする段階、フォトレジストパターン
を除去することやそのままに置いた状態で低エネルギー
不純物イオン注入を通じてソース/ドレーン領域を形成
する段階を具備する形態に成る。
基板に低温CVDを通じてアモルファスシリコン膜を積
層した次に、レーザービームスキャニングを通じて再結
晶ポリシリコン膜を形成する低温ポリシリコン形成方法
を主に使用する。かつ、フォトレジスト膜パターンを形
成する方法は通常のフォトレジスト膜塗布、露光、現像
の方法を使用する。しかし周辺部駆動回路を構成するP
チャンネル又はNチャンネル薄膜トランジスター形成す
る過程で露光工程を減らすために、フォトレジスト膜に
対した2段階階調露光を実施することができる。即ち、
2段階階調露光を実施する場合、現像過程で完全に除去
される部分と厚さの半分程度除去される部分、全く除去
されない部分が存在することになる。従って、2段階階
調露光を通じて活性領域形成とゲートパターン形成を一
つの露光工程を通じて形成することができる。
チングマスクとしてゲートパターンを形成する時、LD
D形成のために等方性エッチングを使用することができ
る。即ち、ゲート膜をエッチングする時はアンダーカッ
トが現われるように等方性エッチングする。従ってゲー
ト膜に続いてゲート絶縁膜をエッチングする時は異方性
エッチングによって、ゲートパターンより大きな幅にゲ
ート絶縁膜パターンを形成することができる。ゲート膜
パターンより外に形成されたゲート絶縁膜パターンは、
低エネルギーイオン注入時にフォトレジスト膜パターン
と共に又はフォトレジストパターンが除去された状態で
独自的にイオン注入マスクの役割をさせることができ
る。
トレジストバーニングを起こした段階である高濃度高エ
ネルギーイオン注入段階が高濃度低エネルギーイオン注
入段階に変わることにより、フォトレジストバーニング
を抑制することと、低エネルギーイオン注入を可能とす
るために、事前にゲート膜パターン下部を除外した所で
ゲート絶縁膜を除去する段階が追加されたことである。
とPチャンネルトランジスターを共に有する駆動ICを
ガラス基板に形成するトップゲート形ポリシリコン薄膜
トランジスターを前提にすることである。従って、N形
不純物イオン注入とP形不純物イオン注入を別途のイオ
ン注入マスクで進行することができる。そして、各々の
トランジスター領域には不純物形によってLDD又はオ
フセット領域を形成することができるように、細部的な
段階を具備することができる。Nチャンネルトランジス
ターとPチャンネルトランジスターの形成順序は技術的
に特別な問題なく相互変更することができる。
トップゲート方式ポリシリコン薄膜トランジスターの製
造方法を実施例を通じて更に詳細に説明する。 (実施例1)図1〜図11はバッファー膜を有し、画素
部のNチャンネルトランジスター及びキャパシタと共に
ガラス基板周辺部にNチャンネルトランジスターとPチ
ャンネルトランジスターを具備する駆動ICを形成する
方法の実施例を単純化して表現する工程断面図である。
ロッキング層(11)としてシリコン酸化膜が2000
Å積層される。ブロッキング層上にはN形不純物がドー
ピングされたアモルファスシリコン800Åが蒸着され
てバッファーパターン(12)を形成することになる。
バッファーパターンが形成された基板上にポリシリコン
層(13)500Å〜800Åが積層される。ブロッキ
ング層(11)とバッファーパターン(12)は省略す
ることができ、ポリシリコン層(13)はアモルファス
シリコン層を蒸着させ、レーザービームスキャニングの
ような再結晶作業を通じて形成できる。
3)が形成された基板に対してフォトリソグラフィとエ
ッチングを通じてトランジスターの活性領域を成すポリ
シリコンパターン(23)を形成する。活性領域パター
ニングに使用されて残ったフォトレジストを除去し、ポ
リシリコンパターン(23)上にゲート絶縁膜(15)
とゲート膜(17)を積層する。ゲート絶縁膜(15)
はシリコン酸化膜を1000Å程度積層して形成し、ゲ
ート膜(17)は主にアルミニウムネドミウム(AIN
d)合金を2000Å〜3000Å積層して形成する。
ゲート膜はアルミニウム含有金属とモリブデン含有金属
の2層構造又はアルミニウム含有金属とクロムの2層構
造で形成することができる。ただし、ゲート膜パターン
を形成するためのエッチングでアンダーカットが形成さ
れることなく、イオンドーピング後のアニーリング段階
での問題点がない金属を使用することが好ましい。
グしてNチャンネルトランジスター領域のゲート膜パタ
ーン(27)を形成する。この時、Pチャンネルトラン
ジスター領域はフォトレジスト膜に保護される。フォト
リソグラフィの現状段階で得られるフォトレジスト膜パ
ターン(21)は側壁が垂直で一定傾きに形成されるよ
うにする。ゲート膜となるゲート膜パターン(27)は
等方性エッチングにより形成する。従って、フォトレジ
スタ膜パターン(21)よりゲート膜パターンの幅が小
さくなるアンダーカット現象を示す。この時、アンダー
カットによるパターン周辺部のパターン幅の差異は、
0.5〜1.5μm程度である。そして、後に形成され
るLDD領域のドーピング濃度によって、使用電圧によ
って幅の差異は調節されることができる。例えば、後続
の低濃度ドーピングができないオフセット領域に代わっ
て設計する場合にはアンダーカットの大きさはさらに小
さくなる。
れるがゲート絶縁膜パターン(25)は非等方性エッチ
ングを通じてフォトレジスタ膜パターンの幅と同じ幅に
形成される。そしてこの時特に注意すべきことはゲート
絶縁膜をエッチングする時、下層ポリシリコンパターン
(23)が損傷されないようにすべきことである。従っ
て、エッチング比が10:1以上であるエッチング液を
使用することが好ましい。こんなエッチング液の例にア
ルゴンとCHF3を混合したガスを挙げることができ
る。
が形成された基板に対してフォトレジストを除去せず、
N形不純物低エネルギーイオン注入を実施する。N形不
純物にはPH3を多く使用し、単位cm2当1.OE15
〜5.OE15粒子の相対的高濃度(HIGH DOE
S)でイオン注入を実施する。かつ、30KeV以下、
本実施例では20KeVの低エネルギーイオン注入を実
施する。従来では高濃度不純物イオン注入をする時、9
0KeV程度の高エネルギーイオン注入を実施するが、
入射領域に対するゲート絶縁膜除去を先に行うことによ
り、イオン注入エネルギーを減らすことができる。ポリ
シリコンパターン(23)に投射されるエネルギーが減
少するとイオン注入を実施する時基板での熱発生も少な
くなり、フォトレジストと高エネルギーイオンの間の作
用も少なくなる。従って、フォトレジストバーニングの
ような硬化現象も防ぐことができる。
とイオン注入時のポリシリコンに対する衝撃量が小さく
なり結晶損傷が少なくなる。従って、結晶損傷を復旧す
るために行われる後続のレーザーアニーリング段階で使
用されるエネルギーを減らすことができる。アニーリン
グで使用されるエネルギーが少なくなれば、アニーリン
グによる温度上昇とこれによる問題も減らすことができ
る。
オン注入を実施した状態で、基板上からフォトレジスト
膜パターンを除去し、Nチャンネル不純物として低濃度
高エネルギーイオン注入を実施する。このとき、フォト
レジスト膜パターンが除去された状態であるからフォト
レジストバーニングの問題はない。結果的にLDD(3
4)構造のソース/ドレーン領域が形成される。この時
のイオン注入ダズ(DOES)量は単位cm2当1.0
E12〜8.0E12イオン粒子とし、高濃度低エネル
ギーイオン注入段階のダズ量に比べて1/1000の水
準である。そしてイオンの入射エネルギーは90KeV
程度である。高温による問題がなく高エネルギーイオン
注入を実施することができるのは相対的に低濃度のイオ
ン注入を実施するからである。即ち、基板に対する全体
的な入射エネルギー水準は低エネルギーイオン注入であ
る時の大略1/100の水準と低いからである。
ンネルトランジスター全てに対してLDD構造を形成し
たことを示しているが、場合によっては駆動回路部のN
チャンネルトランジスターに対してだけLDDを形成す
ることができる。ただし、この場合駆動回路部と画素部
を区分するために、別途の追加工程を必要する。そし
て、Pチャンネルトランジスター領域に対してもLDD
構造のソース/ドレーン領域を形成することもできる。
実施された基板に対してフォトレジスト膜パターン(3
1)を形成する。この時、駆動回路部のPチャンネルト
ランジスター領域にはゲートエッチングのためのフォト
レジスト膜パターンが形成され、画素領域及び駆動回路
部のNチャンネルトランジスター領域には保護膜用フォ
トレジスト膜パターンが形成される。そして、ゲート膜
エッチングを実施して駆動回路部のPチャンネルトラン
ジスター領域のゲート膜パターン(37)とゲート絶縁
膜パターン(35)を形成する。かつ、P形低エネルギ
ーイオンの注入を実施する。この時もゲート絶縁膜をゲ
ート膜と共に連続にエッチングする。この時はLDDを
形成する必要がないからゲート膜とゲート絶縁膜に対し
て非等方性エッチングを実施する。イオン注入で使用さ
れる粒子の単位面積当の注入量とエネルギーはNチャン
ネルトランジスターでの相対的高濃度低エネルギーイオ
ン注入の場合と同一の水準にする。イオン注入に使用さ
れる物質にはB2H6を挙げることができる。
スターを先に形成しPチャンネルトランジスターを形成
しているが、順序を変えて形成することもできる。図7
のように、Pチャンネル不純物高濃度低エネルギーイオ
ン注入を実施した基板に対してフォトレジストを除去す
る。そして、レーザービームスキャニングを利用してポ
リシリコン活性化のためのアニーリングを実施する。高
濃度のイオン注入では低エネルギーを使用するからフォ
トレジストバーニング現状がない。従って、通常のスト
リップ工程を通じて残ったフォトレジストを容易に除去
することができる。ポリシリコン活性化はイオン注入に
よるポリシリコンパターン(23)での構造的損傷を補
償し注入された不純物粒子の拡散のために実施されるこ
とである。本実施例では従来の高エネルギーイオン注入
に比べて構造損傷が少ないからアニーリングする時レー
ザービームの調査エネルギーを減らして使用することが
できる。
た基板に対して層間絶縁膜(41)を形成する。ポリシ
リコン活性化と関連して、前述した前段階で活性化せず
に絶縁膜(41)を形成した後活性化を進行することも
効果面で適切である。そして、ソース/ドレーン領域に
下層コンタクトホール形成のためのパターニングを実施
する。層間絶縁膜(41)は大概シリコン酸化膜やシリ
コン窒化膜を6000Å〜8000Å程度積層して形成
する。
トホールが形成された基板にコンタクトとデータ配線の
ための金属層(42)を積層しパターニングする。金属
層はモリブデングタンステン(MoW)合金層とアルミ
ニウムネドミウム合金層の二重膜、アルミニウムネドミ
ウムとクロム、ティタニウム、Ta層等の二重膜を形成
することが好ましい。一方、金属層(42)を積層する
前にポリシリコンパターン(23)と金属層(42)の
界面で酸化膜等の抵抗性物質膜が形成されてコンタクト
抵抗を高める場合が多い。抵抗性物質膜はトランジスタ
ーに印可される実質電圧を強化させてトランジスターの
機能を低下させる問題を発生させる。従って、金属層
(42)を積層する前に酸化膜等の抵抗性物質を最大に
除去する必要がある。この時抵抗に作用しやすい有機物
と表面酸化物は各々性質が違うので二通りの抵抗物質に
対する工程を区分してクリーニングすることが正しい。
F)又はCF4と酸素の混合ガス等を供給しながらプラ
ズマクリーニングを実施し、次にアルゴン等を使用して
プラズマクリーニングを実施する方法を挙げることがで
きる。かつ、ポリシリコンと金属膜の直接接触面は導電
性がよくないので、ポリシリコンを可能である高温、例
えば350℃〜450℃程度の高温処理を通じて界面の
電気的接触性を高めることが好ましい。
線が形成された基板に保護膜(51)を形成しパターニ
ングを通じて上層コンタクトホールを形成する。保護膜
には有機膜と無機膜を全て使用することができるが、感
光性有機膜を3μm程度の厚さに厚く形成する場合が多
い。有機膜を使用する場合には露光工程での現像段階で
パターンが形成されるから、エッチング工程を別途進行
する必要がなく、工程が単純化される。かつ相対的に厚
い膜であるから平坦性を高めるのによい。反射形の場合
には、特に有機膜上面にはコンタクトホールを形成する
パターニング過程で、反射効率を高めるための光学レン
ズを形成することができる。光学レンズは有機膜上面に
突起形態に具現され、これらが反射光の干渉を起こすよ
うに形成するものである。突起は陽性感光膜を使用する
場合、有機膜のパターニング過程で回折格子形態のパタ
ーンを形成し、部分的に弱い光線に露光される部分を作
ることで形成することができる。これを部分露光と言う
場合、これら部分露光された部分は現像過程で上部の一
部が除去されて凹んだ形状に形成される。
た保護膜上に金属膜でなる反射膜又は透明電極層を40
0℃程度に積層しパターニングして画素電極(52)を
形成した状態を示す。透明電極としては一番効率のよい
ITO(Indium Tin Oxide)を使用す
る場合が多く、この代わりにIZO(IndiumZi
nc Oxide)等を使用することもできる。
て形成されたトップゲート形ポリシリコン薄膜トランジ
スター液晶表示装置の個別画素部レイアウトを示す平面
図である。図12のように、LDD領域は別途に表示さ
れていないが、ゲート絶縁膜が残っている所と活性領域
即ち、ポリシリコンがある領域が重なる部分として形成
される。ソース領域(28)はコンタクト(76)を通
じてソース電極及びデータライン(86)と連結され
る。ドレーン領域(26)はコンタクトを通じてドレー
ン電極と連結され、ドレーン電極上に形成される下層コ
ンタクト(91)及びこのコンタクト(91)と連結さ
れる連結板(93)そして画素電極と共に形成される上
層コンタクト(92)を通じて画素電極(90)と連結
される。ゲート絶縁膜はゲート膜より大きい一定幅を有
しているが、同一の位置にあるようにパターニングされ
るのでゲートパターン、即ち、ゲート電極とゲート配線
がある所を除外した他領域にはゲート絶縁膜は除去され
た状態となる。
を使用せずに、画素部のNチャンネルトランジスター及
びキャパシタと共にガラス基板周辺部にNチャンネルト
ランジスターとPチャンネルトランジスターを有する駆
動ICを形成する例であって、図1〜図11までの例と
差異を示す部分を表現する工程断面図である。
ッキング層(11)としてシリコン酸化膜が積層され
て、その上にポリシリコン層(13)とゲート絶縁膜
(15)及びゲート膜(17)が順次に積層される。ブ
ロッキング層(11)は省略することができる。ポリシ
リコン層(13)はアモルファスシリコンを蒸着させ、
レーザービームスキャニングを通じて再結晶作業で形成
する。
板に2段階階調露光を実施する。2段階階調露光を実施
した結果、ゲートパターン領域では厚く、その他部分は
薄い2段のフォトレジストパターン(31)をNチャン
ネルトランジスター領域に形成する。Pチャンネルトラ
ンジスター領域は厚いフォトレジストパターン(31)
が覆われている。各画素別に、駆動回路部ではPチャン
ネルトランジスター領域とNチャンネルトランジスター
領域が区分されるようにフォトレジスト膜が除去され
る。そして、連続エッチングを実施してフォトレジスト
膜が除去された領域でゲート膜(17)、ゲート絶縁膜
(15)、ポリシリコン層(13)を順次に除去する。
図14には図示していないが、画素別に活性領域が区分
されるべきであり、実施例1とは違ってゲートラインを
同一層上で連続に形成しない。従って、データラインを
形成する等の作業と共に各画素ごとに分離されたゲート
ラインを連結する作業を必要とする。これは図16から
明らかである。
成されたレティクルを利用することや中間階調部分に多
数のスリットを形成したレティクルを使用して露光を実
施する。ポジティブ形フォトレジストを基準に見ると、
半透明の中間階調に像が形成された部分又は多数のスリ
ットに形成された部分に対応される領域では、フォトレ
ジストが中間値の光を受けて上層部に光分解が起こる。
分解が起こった部分は現像により除去され、中間厚さの
フォトレジスト部分が形成される。レティクルが透明階
調に形成されるとフォトレジストの該当部分は全体的に
露出されて全厚さにかけて光分解が起こり、現像を通じ
て除去される。レティクル上完全に不透明になった部分
に該当するフォトレジストでは、架橋化状態を維持して
厚いパターンとして残る。
ターンが形成され、各警戒領域でゲート膜、ゲート絶縁
膜、ポリシリコン膜が除去された基板でフォトレジスト
パターン(31)に対する全面エッチングを実施する。
その結果フォトレジストが厚く形成された部分だけを残
した状態になる。この時Nチャンネルトランジスター領
域で残ったフォトレジストパターンが、ゲートパターン
をエッチングするために使用するフォトレジストパター
ン(21)となり、Pチャンネルトランジスター領域に
は保護膜としてフォトレジスト膜パターン(21)が残
ることになる。フォトレジストのエッチングは多くエッ
シンと呼ばれる工程を通じて成る。エッシンは酸素を供
給しながらプラズマを形成して、有機膜であるフォトレ
ジスト膜を上層から除去する工程である。
線と画素電極の形成作業は実施例1と同様に進行され
る。ただし、本実施例ではバッファー膜を形成しないこ
とにも特徴があり、バッファー膜を形成しないことにつ
いてさらに説明する。実施例1と類似する工程を通じて
画素部と駆動回路部のPチャンネルトランジスター及び
Nチャンネルトランジスター領域に薄膜トランジスター
ソース/ドレーン構造を形成し、この上に層間絶縁膜を
積層する。層間絶縁膜(41)をパターニングしてコン
タクトホールを形成する。コンタクト金属層(42)を
積層する前にポリシリコン層(13)と金属層(42)
のコンタクト界面で界面抵抗の問題を減らすためには、
金属層(42)を積層する前に抵抗性物質を最大に除去
する必要がある。層間絶縁膜をパターニングしてコンタ
クトホールを形成する時、そして、抵抗性物質を除去す
る時、ポリシリコンに対する損傷が発生することがあ
る。通常ポリシリコン化のために形成するシリコン膜
は、600Å程度に薄い厚さであるため、ポリシリコン
膜に対する損傷が生ずると大部分のポリシリコンが除去
される場合が考えられる。
の下にバッファー層を形成することになる。コンタクト
領域で金属層は損傷されたポリシリコン層を超えてバッ
ファー層と接することになる。バッファー層はこのよう
にコンタクト領域でポリシリコン層がエッチングされコ
ンタクトとの接触面が少なくなるのでコンタクトの安定
性のために形成される。どころが本実施例のように、ゲ
ート絶縁膜がなく高濃度低エネルギーイオン注入をする
場合には、投射される粒子数と同じ数の不純物粒子がポ
リシリコンに注入され、導電性を高める。従って、バッ
ファーを形成せずに、コンタクトの安定性を確保するこ
とができ、バッファー形成のためのアモルファースシリ
コン膜の積層とパターニングのための工程段階を減らす
ことができる。
〜図11に示すものと実質的に同一の過程を通じて製造
される薄膜トランジスターの画素部レイアウトを示すの
もである。この場合には、ゲート下部に半導体層が残っ
ているので、漏洩電流が半導体層を通じて流れる。従っ
て、パターニング段階でゲートラインを下部の半導体層
まで画素単位に除去して区分する。そして、ソース及び
ドレーン電極を形成する時データ配線と画素単位に区切
られたゲートライン連結部を形成する。
ることができる。以下さらに詳細に説明すると、ゲート
膜パターンの中の上側が補助容量のためのストレージキ
ャパシタ(46)であり、下側がNチャンネルトランジ
スターのゲート(44)を示す。ゲート膜パターンの下
部にはゲート絶縁膜とポリシリコン層があるので、他の
画素の電極に印可される信号が近隣画素に影響を及ぼす
ようなチャンネルの形成を防止するために、ゲート膜パ
ターン即ち、ゲートとキャパシタを一つのラインに形成
しない。代わりに各々の画素部毎にゲートとキャパシタ
を作って、その上にコンタクトホールを形成してソース
及びドレーン電極を形成するとともにコンタクト(7
5,77)を形成しながら横側のゲート及びキャパシタ
を連結して結果的にゲートとゲートを繋ぐゲートライン
(85)と、キャパシタとキャパシタを繋ぐキャパシタ
ライン(89)を形成する。
が、ゲート絶縁膜が残っている所と活性領域即ち、ポリ
シリコンのある領域に重なる部分に形成される。ソース
領域(28)はコンタクト(76)を通じてソース電極
及びデータライン(86)と連結されて、ドレーン領域
(26)はコンタクトを通じてドレーン電極と連結され
て結局ドレーン領域上のコンタクト(91)とこれに連
結される連結板(93)、連結板(93)上に形成され
るコンタクト(92)を通じて画素電極(90)と連結
されている。
シリコン薄膜トランジスターの製造工程でイオン注入と
関連してフォトレジストがバーニング現象を起こすこと
を防ぐことができ、高濃度イオン注入時に低エネルギー
入射を行うことでポリシリコン構造の破損が減少し、ア
ニーリングの投入エネルギーが少なくなって相対的にア
ニーリングによる問題点も少なくなる。
オンがポリシリコンに投入されるので、同じ数の粒子を
投射した場合にもポリシリコンに到達する量が多くにな
り、このことはポリシリコンの伝導性を高めてポリシリ
コンとソースドレーン形成用の金属膜でなるコンタクト
との界面抵抗を減らすことの一助とすることができる。
界面の抵抗が少なくなる場合、ポリシリコンと金属層の
間でコンタクトの信頼性を高める役割をするバッファー
の形成が必要ないから工程が少なくなる。
リコン薄膜トランジスターの製造方法を示す工程断面図
である。
リコン薄膜トランジスターの製造方法を示す工程断面図
である。
リコン薄膜トランジスターの製造方法を示す工程断面図
である。
リコン薄膜トランジスターの製造方法を示す工程断面図
である。
リコン薄膜トランジスターの製造方法を示す工程断面図
である。
リコン薄膜トランジスターの製造方法を示す工程断面図
である。
リコン薄膜トランジスターの製造方法を示す工程断面図
である。
リコン薄膜トランジスターの製造方法を示す工程断面図
である。
リコン薄膜トランジスターの製造方法を示す工程断面図
である。
シリコン薄膜トランジスターの製造方法を示す工程断面
図である。
シリコン薄膜トランジスターの製造方法を示す工程断面
図である。
たトップゲート形ポリシリコン薄膜トランジスター液晶
表示装置の個別画素部平面図である。
と差異を示す部分を表現する工程断面図である。
と差異を示す部分を表現する工程断面図である。
と差異を示す部分を表現する工程断面図である。
示すものと実質的に同一な過程を通じて製造される薄膜
トランジスター画素部レイアウトを示すものである。
rn) 13:ポリシリコン層 15:ゲート絶縁膜 17:ゲート膜 21,31:フォトレジスト膜 23:ポリシリコンパターン 25,35:ゲート絶縁膜パターン 27,37:ゲート膜パターン
Claims (28)
- 【請求項1】ポリシリコン層が活性領域別に区分され、
前記ポリシリコン層上にゲート絶縁膜とゲート膜を有す
る基板上に、 フォトレジスト膜パターンを形成する段階と、 前記フォトレジスト膜パターンをエッチングマスクとし
て前記ゲート膜をエッチングしてゲート膜パターンを形
成する段階、 前記ゲート膜パターン下にあるゲート絶縁膜をエッチン
グしてゲート絶縁膜パターンを形成する段階と、 前記ゲート絶縁膜パターンを具備する基板に不純物低エ
ネルギーイオン注入を実施してソース/ドレーン領域を
形成する段階と、を具備して成ることを特徴とするトッ
プゲート方式ポリシリコン薄膜トランジスター製造方
法。 - 【請求項2】前記ゲート膜パターンを形成する段階にお
ける前記エッチングは等方性エッチングであり、 前記ゲート絶縁膜パターンを形成する段階における前記
エッチングは前記フォトレジスト膜パターンをエッチン
グマスクとする非等方性エッチングであることを特徴と
する請求項1に記載のトップゲート方式ポリシリコン薄
膜トランジスター製造方法。 - 【請求項3】前記低エネルギーイオン注入を実施する段
階に続いて、 前記フォトレジストパターンを除去する段階と、 相対的低濃度の高エネルギーイオン注入を実施して前記
ポリシリコン層活性領域にLDD構造のソース/ドレー
ンを形成する段階と、をさらに備えることを特徴とする
請求項2に記載のトップゲート方式ポリシリコン薄膜ト
ランジスター製造方法。 - 【請求項4】前記低エネルギーイオン注入を実施する段
階の前に、 前記フォトレジストパターンを除去する段階をさらに備
えることを特徴とする請求項2に記載のトップゲート方
式ポリシリコン薄膜トランジスター製造方法。 - 【請求項5】前記低エネルギーイオン注入は30KeV
以下のエネルギーで実施することを特徴とする請求項1
に記載のトップゲート方式ポリシリコン薄膜トランジス
ター製造方法。 - 【請求項6】活性領域を構成するポリシリコンパターン
を基板上に形成する段階と、 前記ポリシリコンパターン上にゲート絶縁膜を形成する
段階と、 前記ゲート絶縁膜上にゲート膜を積層する段階と、 フォトリソグラフィによりフォトレジストパターンを形
成する段階と、 前記フォトレジストパターンをエッチングマスクとして
エッチングすることによりゲート膜パターンを形成し、
続いてエッチングすることによりゲート絶縁膜パターン
を形成する段階と、 前記ゲート絶縁膜パターンが形成された基板に低エネル
ギーイオン注入を実施する段階と、を具備して成ること
を特徴とするトップゲート方式ポリシリコン薄膜トラン
ジスター製造方法。 - 【請求項7】前記フォトレジストパターンを形成する段
階と、前記フォトレジストパターンをエッチングマスク
としてエッチングすることによりゲート膜パターンを形
成し、続いてエッチングすることによりゲート絶縁膜パ
ターンを形成する段階と、前記フォトレジストパターン
をイオン注入マスクとして高濃度低エネルギーイオン注
入を実施する段階とを、Pチャンネルトランジスター及
びNチャンネルトランジスター形成のために各々一度ず
つ実施され、 P又はN形のゲート膜パターン及びゲート絶縁膜パター
ンをエッチングを通じて形成する時はP又はN形のトラ
ンジスター領域はフォトレジストパターンによって保護
されることを特徴とする請求項6に記載のトップゲート
方式ポリシリコン薄膜トランジスター製造方法。 - 【請求項8】前記ポリシリコンパターンの形成前に、不
純物が含まれたアモルファスシリコンでなるバッファー
パターンを前記基板上に形成する段階をさらに備えるこ
とを特徴とする請求項6に記載のトップゲート方式ポリ
シリコン薄膜トランジスター製造方法。 - 【請求項9】前記ゲート絶縁膜パターンを形成する段階
において、前記ポリシリコンに対する選択性が前記ゲー
ト絶縁膜に比べて1/10以下であるエッチング液を使
用してエッチングを実施することを特徴とする請求項6
に記載のトップゲート方式ポリシリコン薄膜トランジス
ター製造方法。 - 【請求項10】前記エッチング液ガスはアルゴンとCH
F3の混合ガスであることを特徴とする請求項9に記載
のトップゲート方式ポリシリコン薄膜トランジスター製
造方法。 - 【請求項11】前記ゲート膜パターンを形成する段階に
おけるエッチングはアンダーカットを形成することがで
きる等方性エッチングであり、 前記ゲート絶縁膜パターンを形成する段階におけるエッ
チングは前記フォトレジストパターンをエッチングマス
クにする非等方性エッチングであることを特徴とする請
求項6に記載のトップゲート方式ポリシリコン薄膜トラ
ンジスター製造方法。 - 【請求項12】前記ゲート絶縁膜パターンが前記ゲート
膜パターンよりパターン周辺部で各々0.5〜1.5μ
mもより大きい幅に形成されることを特徴とする請求項
11に記載のトップゲート方式ポリシリコン薄膜トラン
ジスター製造方法。 - 【請求項13】前記低エネルギーイオン注入段階後の基
板に対して、相対的に低濃度の高エネルギーイオン注入
を実施することを特徴とする請求項6に記載のトップゲ
ート方式ポリシリコン薄膜トランジスター製造方法。 - 【請求項14】前記高エネルギーイオン注入が完了した
後に、前記ポリシリコンパターンの構造的損傷を回復さ
せる活性化のためにアニーリング段階をさらに具備して
成ることを特徴とする請求項13に記載のトップゲート
方式ポリシリコン薄膜トランジスター製造方法。 - 【請求項15】前記低エネルギーイオン注入は30Ke
V以下のエネルギーで実施されることを特徴とする請求
項6に記載のトップゲート方式ポリシリコン薄膜トラン
ジスター製造方法。 - 【請求項16】前記低エネルギーイオン注入段階以後に
前記ゲート膜パターン上に層間絶縁膜を形成し、前記ポ
リシリコンパターンのソース/ドレーン領域を露出させ
る下層コンタクトホール形成のためのパータニングを実
施する段階と、 露出させた前記下層コンタクトホールをクリーニングす
る段階と、 コンタクト及び配線のための金属層を積層しパターニン
グする段階と、 保護膜を積層しパターニングして前記ドレーン領域に前
記金属層部分が露出されるように上層コンタクトホール
を形成する段階と、 画素電極層を積層しパターニングして前記金属層部分が
連結される画素電極を形成する段階と、をさらに具備し
て成ることを特徴とする請求項6に記載のトップゲート
方式ポリシリコン薄膜トランジスター製造方法。 - 【請求項17】前記保護膜は感光性有機膜にであること
を特徴とする請求項16に記載のトップゲート方式ポリ
シリコン薄膜トランジスター製造方法。 - 【請求項18】前記保護膜をパターニングする段階で部
分露光により前記保護膜上面に集光用レンズを構成する
突起パターンが形成されることを特徴とする請求項17
に記載のトップゲート方式ポリシリコン薄膜トランジス
ター製造方法。 - 【請求項19】基板にポリシリコン膜、ゲート絶縁膜、
ゲート膜を順次に積層する段階と、 前記ゲート膜上に2段階階調露光を利用したフォトリソ
グラフィ工程を通じてゲートパターンが形成される部分
は厚くてその他部分は薄い2段フォトレジストパターン
をNチャンネルトランジスター領域に形成しPチャンネ
ルトランジスター領域には厚いフォトレジストパターン
を形成し、各トランジスター領域の間には前記ゲート膜
が現れるようにする段階と、 前記フォトレジストパターンをエッチングマスクとして
トランジスター領域区分のために前記ゲート膜、ゲート
絶縁膜、ポリシリコン膜を順次にエッチング、除去する
段階と、 前記フォトレジストパターンの厚い部分だけ残るように
前記フォトレジストパターンを全般的にエッチングして
ゲートエッチング用フォトレジスト膜パターンを形成す
る段階と、 前記フォトレジスト膜パターンをエッチングマスクとし
て前記ゲート膜をエッチングしてゲート膜パターンを形
成する段階と、 前記ゲート膜パターン下にあるゲート絶縁膜をエッチン
グしてゲート絶縁膜パターンを形成する段階と、 前記ゲート絶縁膜パターンを具備する基板にNチャンネ
ル不純物低エネルギーイオン注入を実施してソース/ド
レーン領域を形成する段階と、を具備して成ることを特
徴とするトップゲート方式ポリシリコン薄膜トランジス
ター製造方法。 - 【請求項20】前記ゲート膜パターンを形成する段階で
は等方性エッチングを通じてアンダーカットが形成され
るようにゲート膜パターンを形成し、 前記ゲート絶縁膜パターンを形成する段階では前記フォ
トレジスト膜パターンをエッチングマスクとして非等方
性エッチングを通じて前記ゲート膜パターンより大きい
幅を有するゲート絶縁膜パターンを形成することを特徴
とする請求項19に記載のトップゲート方式ポリシリコ
ン薄膜トランジスター製造方法。 - 【請求項21】前記低エネルギーイオン注入段階の後に
前記フォトレジスト膜パターンを除去する段階と、 フォトリソグラフィ工程によりフォトレジスト層のPチ
ャンネルトランジスター領域にゲートエッチング用フォ
トレジスト膜パターンを形成しその他の領域にエッチン
グ保護膜を形成する段階と、 前記Pチャンネルトランジスター領域のフォトレジスト
膜パターンをエッチングマスクとして異方性エッチング
により前記Pチャンネルトランジスター領域にゲート膜
パターンとゲート絶縁膜パターンを形成する段階と、 前記Pチャンネルトランジスター領域に前記ゲート絶縁
膜パターンを有する基板に低エネルギーPチャンネル不
純物イオン注入を実施する段階と、をさらに具備して成
ることを特徴とする請求項20に記載のトップゲート方
式ポリシリコン薄膜トランジスター製造方法。 - 【請求項22】前記フォトレジスト膜パターンを除去す
る段階に続いてNチャンネル不純物を相対的に低濃度高
エネルギーでイオン注入する段階をさらに具備して成る
ことを特徴とする請求項21に記載のトップゲート方式
ポリシリコン薄膜トランジスター製造方法。 - 【請求項23】Pチャンネル不純物イオン注入を実施し
た後、基板全体に残ったフォトレジスト膜パターンを除
去する段階と、 前記Pチャンネルトランジスター領域に前記ゲート膜パ
ターンが現れた基板の全面に層間絶縁膜を形成しパター
ニングを実施してトランジスターのソース/ドレーン領
域を露出させる下層コンタクトホールを形成する段階
と、 前記下層コンタクトホール底面をクリーニングする段階
と、 前記クリーニング段階に続いて基板に金属層を積層しパ
ターニングしてコンタクトと配線を形成する段階と、 コンタクトと配線が形成された基板に保護膜を積層しパ
ターニングして前記金属層に形成されたドレーン領域の
コンタクトが露出されるように上層コンタクトホールを
形成する段階と、 前記上層コンタクトホールが形成された画素基板に画素
電極層を積層しパターニングして画素電極を形成する段
階と、をさらに具備して成ることを特徴とする請求項2
1に記載のトップゲート方式ポリシリコン薄膜トランジ
スター製造方法。 - 【請求項24】前記保護膜は感光性有機膜であることを
特徴とする請求項23に記載のトップゲート方式ポリシ
リコン薄膜トランジスター製造方法。 - 【請求項25】前記保護膜をパターニングする段階で、
部分露光により前記保護膜上面に集光用レンズを構成す
る突起パターンを形成することを特徴とする請求項24
に記載のトップゲート方式ポリシリコン薄膜トランジス
ター製造方法。 - 【請求項26】前記ゲート絶縁膜パターンを形成する段
階において、前記ポリシリコンに対する選択性が前記ゲ
ート絶縁膜に比べて1/10以下であるエッチング液に
よってエッチングを実施することを特徴とする請求項1
9に記載のトップゲート方式ポリシリコン薄膜トランジ
スター製造方法。 - 【請求項27】前記エッチング液ガスはアルゴンとCH
F3の混合ガスであることを特徴とする請求項26に記
載のトップゲート方式ポリシリコン薄膜トランジスター
製造方法。 - 【請求項28】前記イオン注入を実施した後に前記ポリ
シリコン層の活性化のためのアニーリング段階をさらに
具備して成ることを特徴とする請求項19に記載のトッ
プゲート方式ポリシリコン薄膜トランジスター製造方
法。
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019990036205A KR100697262B1 (ko) | 1999-08-30 | 1999-08-30 | 탑 게이트형 폴리실리콘 박막트랜지스터 기판의 제조방법 |
KR1999P36209 | 1999-08-30 | ||
KR1019990036209A KR100697263B1 (ko) | 1999-08-30 | 1999-08-30 | 탑 게이트형 폴리실리콘 박막트랜지스터 제조방법 |
KR1999-36205 | 1999-08-30 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2001085702A true JP2001085702A (ja) | 2001-03-30 |
JP2001085702A5 JP2001085702A5 (ja) | 2007-07-12 |
JP5020428B2 JP5020428B2 (ja) | 2012-09-05 |
Family
ID=26636082
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000155659A Expired - Lifetime JP5020428B2 (ja) | 1999-08-30 | 2000-05-26 | トップゲート形ポリシリコン薄膜トランジスター製造方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US6403409B1 (ja) |
JP (1) | JP5020428B2 (ja) |
TW (1) | TW558837B (ja) |
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KR101037322B1 (ko) * | 2004-08-13 | 2011-05-27 | 엘지디스플레이 주식회사 | 액정표시소자 및 그 제조방법 |
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KR101153297B1 (ko) * | 2004-12-22 | 2012-06-07 | 엘지디스플레이 주식회사 | 액정표시장치 및 그 제조방법 |
KR101086487B1 (ko) * | 2004-12-24 | 2011-11-25 | 엘지디스플레이 주식회사 | 폴리 박막 트랜지스터 기판 및 그 제조 방법 |
KR101107251B1 (ko) * | 2004-12-31 | 2012-01-19 | 엘지디스플레이 주식회사 | 폴리 박막 트랜지스터 기판 및 그 제조 방법 |
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- 2000-07-27 TW TW089115049A patent/TW558837B/zh not_active IP Right Cessation
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Also Published As
Publication number | Publication date |
---|---|
TW558837B (en) | 2003-10-21 |
JP5020428B2 (ja) | 2012-09-05 |
US6403409B1 (en) | 2002-06-11 |
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Legal Events
Date | Code | Title | Description |
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RD03 | Notification of appointment of power of attorney |
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RD04 | Notification of resignation of power of attorney |
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A621 | Written request for application examination |
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A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110106 |
|
A131 | Notification of reasons for refusal |
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|
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RD02 | Notification of acceptance of power of attorney |
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A02 | Decision of refusal |
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A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 5020428 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150622 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150622 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
S631 | Written request for registration of reclamation of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313631 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150622 Year of fee payment: 3 |
|
R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
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S631 | Written request for registration of reclamation of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313631 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
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