JPH04124879A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH04124879A JPH04124879A JP24491690A JP24491690A JPH04124879A JP H04124879 A JPH04124879 A JP H04124879A JP 24491690 A JP24491690 A JP 24491690A JP 24491690 A JP24491690 A JP 24491690A JP H04124879 A JPH04124879 A JP H04124879A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野〕
本発明は特にアクティブマトリクス型の液晶デイスプレ
ィやイメージセンサや５次元集積回路など応用される薄
膜トランジスタに関する。
ィやイメージセンサや５次元集積回路など応用される薄
膜トランジスタに関する。
従来の薄膜トランジスタの構造の一例を第２図に示した
チャネル方向の構造断面図を用いて説明する。ガラス、
石英等の絶縁基板２０１上にドナーあるいはアクセプタ
となる不純物を添加した多結晶シリコン膜からなるソー
ス領域２０２及びドレイン領域２０３が形成されている
。このソース領域端の上側とドレイン領域端の上側に接
して、この両者を結ぶ様に多結晶シリコン薄膜からなる
チャネル領域２０４が設けられている。これら全体を熱
酸化により形成されたゲート酸化膜２０５が被っており
、この上にクロム、アルミニウム等の金属から成るゲー
ト電極２０６が設けられている。更に全体な、ＣＶＤシ
リコン酸化膜等の絶縁膜から成る眉間絶縁膜２０７が被
覆している。またアルミニウムや工ＴＯと言った金属、
透明導電膜等から成るソース電極２０８がコンタクトホ
ール２１０を介して、ソース領域２０２に、同じ（ドレ
イン電極２０９がドレイン領域２０６に接続されている
。
チャネル方向の構造断面図を用いて説明する。ガラス、
石英等の絶縁基板２０１上にドナーあるいはアクセプタ
となる不純物を添加した多結晶シリコン膜からなるソー
ス領域２０２及びドレイン領域２０３が形成されている
。このソース領域端の上側とドレイン領域端の上側に接
して、この両者を結ぶ様に多結晶シリコン薄膜からなる
チャネル領域２０４が設けられている。これら全体を熱
酸化により形成されたゲート酸化膜２０５が被っており
、この上にクロム、アルミニウム等の金属から成るゲー
ト電極２０６が設けられている。更に全体な、ＣＶＤシ
リコン酸化膜等の絶縁膜から成る眉間絶縁膜２０７が被
覆している。またアルミニウムや工ＴＯと言った金属、
透明導電膜等から成るソース電極２０８がコンタクトホ
ール２１０を介して、ソース領域２０２に、同じ（ドレ
イン電極２０９がドレイン領域２０６に接続されている
。
しかし、前述の従来技術には以下に述べるような課題が
ある。
ある。
一つ目は、大型の液晶デイスプレィを実現させようと考
えた場合、基板に用いるガラスの問題からプロセス、特
に従来１０００℃前後の温度で行っていたゲート酸化膜
の形成を低温化しなければならない事である。この対策
として、、ＣＶＤ法によりシリコン酸化膜を堆積し、こ
れをゲート酸化膜とする方法が考えられている。
えた場合、基板に用いるガラスの問題からプロセス、特
に従来１０００℃前後の温度で行っていたゲート酸化膜
の形成を低温化しなければならない事である。この対策
として、、ＣＶＤ法によりシリコン酸化膜を堆積し、こ
れをゲート酸化膜とする方法が考えられている。
二つ目は、ドライバー内蔵型の液晶デイスプレィを実現
させようと考えた場合、トランジスタのスピードを上げ
る必要がある。この為には、第一にチャネル部が多結晶
シリコン膜からなる多結晶シｙコン・薄膜トランジスタ
（ＰＯＬＹ−ＳｉＴＦＴ）を採用する事、且つゲート電
極−ソースドレイン間の寄生容量を低減する事が必要で
ある。寄生容量を低減する方法としては、ＭＯＳ）ラン
ジスタで広（用いられているセルファライン・プロセス
を行なう事が有効である。すなわち、ゲート電極を形成
後、それをマスクにして選択的に不純物の添加を行なっ
て、ソース・ドレインの形成を行なうものである。セル
ファライン・プロセスを採用する為の条件としては、ゲ
ート電極材料が不純物添加の際のマスクと成り得る事で
、従来のクロム、アルミニウムと言った金属から、不純
物を添加したシリコン膜に変える必要がある。
させようと考えた場合、トランジスタのスピードを上げ
る必要がある。この為には、第一にチャネル部が多結晶
シリコン膜からなる多結晶シｙコン・薄膜トランジスタ
（ＰＯＬＹ−ＳｉＴＦＴ）を採用する事、且つゲート電
極−ソースドレイン間の寄生容量を低減する事が必要で
ある。寄生容量を低減する方法としては、ＭＯＳ）ラン
ジスタで広（用いられているセルファライン・プロセス
を行なう事が有効である。すなわち、ゲート電極を形成
後、それをマスクにして選択的に不純物の添加を行なっ
て、ソース・ドレインの形成を行なうものである。セル
ファライン・プロセスを採用する為の条件としては、ゲ
ート電極材料が不純物添加の際のマスクと成り得る事で
、従来のクロム、アルミニウムと言った金属から、不純
物を添加したシリコン膜に変える必要がある。
ところが、上記の二つを同時に行なおうとすると新たな
問題が生じて来る。即ち、ゲート酸化膜を熱酸化膜から
、ＣＶＤ酸化膜に変えた場１合、ゲート酸化膜形成後に
３５０℃以上の熱が加わると、トランジスタ特性が著し
く劣化する。
問題が生じて来る。即ち、ゲート酸化膜を熱酸化膜から
、ＣＶＤ酸化膜に変えた場１合、ゲート酸化膜形成後に
３５０℃以上の熱が加わると、トランジスタ特性が著し
く劣化する。
第６図は、ＣＶＤ酸化膜でゲート酸化膜を形成後に各温
度でアニールを行い、その後クロムのゲート電極を形成
したトランジスタの特性である。
度でアニールを行い、その後クロムのゲート電極を形成
したトランジスタの特性である。
ここでクロムを堆積する際の温度は３５０℃以下である
。このグラフより、、ＣＶＤｍ化膜からなるゲート酸化
膜の場合、ゲート酸化膜形成後に３５０℃以上の熱が加
わると、トランジスタ特性が著しく劣化しているのが判
る。
。このグラフより、、ＣＶＤｍ化膜からなるゲート酸化
膜の場合、ゲート酸化膜形成後に３５０℃以上の熱が加
わると、トランジスタ特性が著しく劣化しているのが判
る。
ゲート電極材料を、従来のクロム、アルミニウムと言っ
た金属から、不純物を添加したシリコン膜に変える場合
、ＬＰ、ＣＶＤ法でシリコン膜を形成するのが一般的で
あるがこの時ＬＰ、ＣＶＤ炉の温度は４００℃以上にな
っている。これにより、トランジスタ特性の劣化が生じ
ていた。
た金属から、不純物を添加したシリコン膜に変える場合
、ＬＰ、ＣＶＤ法でシリコン膜を形成するのが一般的で
あるがこの時ＬＰ、ＣＶＤ炉の温度は４００℃以上にな
っている。これにより、トランジスタ特性の劣化が生じ
ていた。
本発明はこの様な問題点を解決するものであり、その目
的とするところはドライバー内蔵の大型液晶デイスプレ
ィを実現する為に、低温で形成で、き、且つスピードの
速い多結晶シリコン型薄膜トランジスタを提供する事に
ある。
的とするところはドライバー内蔵の大型液晶デイスプレ
ィを実現する為に、低温で形成で、き、且つスピードの
速い多結晶シリコン型薄膜トランジスタを提供する事に
ある。
本発明の薄膜トランジスタでは、ＣＶＤ法によってゲー
ト絶縁膜を形成すると共に、プラズマ、ＣＶＤ法によっ
て３５０℃以下の低温で形成したアモルファス・シリコ
ン膜をゲート電極材料に用いている。また、これをエツ
チング加工して形成したゲート電極をマスクに、自己整
合的にソース・ドレイン領域へ不純物を添加し、ゲート
電極材料及び、ソース・ドレイン領域の不純物の活性化
は３５０℃以下のプラズマ雰囲気にさらして行なう事を
特徴とする。
ト絶縁膜を形成すると共に、プラズマ、ＣＶＤ法によっ
て３５０℃以下の低温で形成したアモルファス・シリコ
ン膜をゲート電極材料に用いている。また、これをエツ
チング加工して形成したゲート電極をマスクに、自己整
合的にソース・ドレイン領域へ不純物を添加し、ゲート
電極材料及び、ソース・ドレイン領域の不純物の活性化
は３５０℃以下のプラズマ雰囲気にさらして行なう事を
特徴とする。
従来、セルフ・アラインプロセスを行なう場合ゲート絶
縁膜形成後に於ける３５０℃以上の工程として、ゲート
電極材料である多結晶シリコン膜の堆積工程と、ソース
・ドレイン形成の為の不純物の活性化工程があった。本
発明によれば、ゲート電極材料にプラズマ、ＣＶＤによ
り形成したアモルファス・シリコン膜を用い、またソー
ス・ドレイン領域、及びゲート電極部の不純物活性化を
プラズマ照射で行な５事によって、各々の工程に必要な
温度を３５０℃以下低減にできる。これはゲート酸化膜
に、ＣＶＤ法により形成したシリコン酸化膜を用いても
、トランジスタ特性の劣化を起こさずにセルファライン
Φプロセスを採用できる事を示す。
縁膜形成後に於ける３５０℃以上の工程として、ゲート
電極材料である多結晶シリコン膜の堆積工程と、ソース
・ドレイン形成の為の不純物の活性化工程があった。本
発明によれば、ゲート電極材料にプラズマ、ＣＶＤによ
り形成したアモルファス・シリコン膜を用い、またソー
ス・ドレイン領域、及びゲート電極部の不純物活性化を
プラズマ照射で行な５事によって、各々の工程に必要な
温度を３５０℃以下低減にできる。これはゲート酸化膜
に、ＣＶＤ法により形成したシリコン酸化膜を用いても
、トランジスタ特性の劣化を起こさずにセルファライン
Φプロセスを採用できる事を示す。
以上の事から、低温で形成可能で、且つゲート電極−ソ
ース・ドレイン間の寄生容量が少な（、動作スピードの
速い薄膜トランジスタが実現できドライバー内蔵の大型
液晶デイスプレィを可能にした。
ース・ドレイン間の寄生容量が少な（、動作スピードの
速い薄膜トランジスタが実現できドライバー内蔵の大型
液晶デイスプレィを可能にした。
以下実施例に基づいて本発明の詳細な説明する第１図は
本発明による薄膜トランジスタを示す断面構造図（第１
図（Ｃ）参照）とそれを実現する為の工程を示す工程断
面図の一例である。ガラス、石英、サファイア等の絶縁
基板１０１上に多結晶シリコン、非結晶シリコン等のシ
リコン薄膜からなるパターン１０２及び１０６を形成す
る。
本発明による薄膜トランジスタを示す断面構造図（第１
図（Ｃ）参照）とそれを実現する為の工程を示す工程断
面図の一例である。ガラス、石英、サファイア等の絶縁
基板１０１上に多結晶シリコン、非結晶シリコン等のシ
リコン薄膜からなるパターン１０２及び１０６を形成す
る。
両者上側に接して、かつこの両者を結ぶ様に多結晶シリ
コン膜からなるパターン１０４を設ける。
コン膜からなるパターン１０４を設ける。
次にこれら全体をＣＶＤ法により形成したシリコン酸化
膜等の絶縁膜から成るゲート絶縁膜１０５で被覆し、こ
の上にプラズマＣＶＤ法により３５０℃以下で形成した
、不純物を添加したアモルファス・シリコン層から成る
ゲート電極１０６を形成する。（第１図（α）参照） 続いて、ゲート電極１０６をマスクとし、ドナー或はア
クセプタとなる不純物をイオン注入法やイオン・ドーピ
ング法等により添加して自己整合的にソース領域１０７
及びドレイン領域１０８を形成する。この後、たとえば
水素プラズマ雰囲気にさらす事によってゲート電極１０
６、ソース領域１０７及びドレイン領域１０８中の不純
物を活性化する。（第１図（７）参照） 後は通常の工程に従って層間絶縁膜１０９の堆積、コン
タクト・ホール１１０の開口、金属、透明導電膜等から
成るソース電極１１１、同じ（ドレイン電極１１２をそ
れぞれソース領域１０７、ドレイン領域１０８に接続し
て本発明による薄膜トランジスタが完成する。（第１図
（Ｃ）参照）（発明の他の実施例２） 第４図は本発明による薄膜トランジスタを示す断面構造
図（第４図（Ｃ）参照）とそれを実現する為の工程を示
す工程断面図の他の実施例であるガラス、石英、サファ
イア等の絶縁基板４０１上に不純物を添加した多結晶シ
リコン、非結晶シリコン等のシリコン薄膜からなるパタ
ーン４０２及び４０６を形成する。両者上側に接して、
かつこの両者を結ぶ様に非結晶シリコン膜をレーザー・
アニールして形成した多結晶シリコン膜からなるパター
ン４０４を設ける。次にこれら全体をＣＶＤ法により形
成したシリコン酸化膜等の絶縁膜から成るゲート絶縁膜
４０５で被覆し、この上にプラズマＣＶＤ法により３５
０℃以下で形成した、不純物を添加したアモルファス・
シリコン層から成るゲート電極４０６を形成する。（第
４図（α）参照） 続いて、ゲート電極４０６をマスクとし、ドナー或はア
クセプタとなる不純物をイオン注入法やイオン・ドーピ
ング法等により添加して自己整合的にソース領域４０７
及びドレイン領域４０８を形成する。この後、たとえば
水素プラズマ雰囲気にさらす事によってゲート電極４０
６、ソース領域４０７及びドレイン領域４０８中の不純
物を活性化する。（第４図Ｃｂ）参照） 後は通常の工程に従って層間絶縁膜４０９の堆積、コン
タクト・ホール４１０の開口、金属、透明導電膜等から
成るソース電極４１１、同じくドレイン電極４１２をそ
れぞれソース領域４０７、ドレイン領域４０８に接続し
て本発明による薄膜トランジスタが完成する。（第４図
（Ｃ）参照）（発明の他の実施例３） 第５図は本発明による薄膜トランジスタを示す断面構造
図（第５図（ｃ）参照）とそれを実現する為の工程を示
す工程断面図の他の実施例であるガラス、石英、サファ
イア等の絶縁基板５０１上に多結晶シリコン薄膜からな
るパターン５０２を形成する。次にこれら全体をＣＶＤ
法により形成したシリコン酸化膜等の絶縁膜から成るゲ
ート絶縁膜５０３で被覆し、この上にプラズマＣＶＤ法
により３５０℃以下で形成した、不純物を添加したアモ
ルファス・シリコン層から成るゲート電極５０４を形成
する。（第５図（α）参照）続いて、ゲート電極５０４
をマスクとし、ドナー或はアクセプタとなる不純物をイ
オン注入法やイオン・ドーピング法等により添加して自
己整合的にソース領域５０５及びドレイン領域５０６を
形成する。この後、たとえば水素プラズマ雰囲気にさら
す事によってゲート電極５０４、ソース領域５０５及び
ドレイン領域５０６中の不純物を活性化する。（第５図
（ｂ）参照） 後は通常の工程に従って層間絶縁膜５０７の堆積、コン
タクト・ホール５０８の開口、金属、透明導電膜等から
成るソース電極５０９、同じくドレイン電極５１０をそ
れぞれソース領域５０５、ドレイン領域５０６に接続し
て本発明による薄膜トランジスタが完成する。（第５図
（Ｃ）参照）以上本発明を実現するための実施例はゲー
ト電極材料にプラズマ々笑瘍法により３５０℃以下で形
成した、不純物を添加したアモルファス・シリコン層を
用いたが、これがプラズマＣＶＤ法により３５０℃以下
で形成した、不純物を添加していないアモルファス・シ
リコン層を堆積した後、ドナー或はアクセプタとなる不
純物をイオン注入法やイオン・ドーピング法等により添
加してものであっても本発明の主旨を逸脱しない。
膜等の絶縁膜から成るゲート絶縁膜１０５で被覆し、こ
の上にプラズマＣＶＤ法により３５０℃以下で形成した
、不純物を添加したアモルファス・シリコン層から成る
ゲート電極１０６を形成する。（第１図（α）参照） 続いて、ゲート電極１０６をマスクとし、ドナー或はア
クセプタとなる不純物をイオン注入法やイオン・ドーピ
ング法等により添加して自己整合的にソース領域１０７
及びドレイン領域１０８を形成する。この後、たとえば
水素プラズマ雰囲気にさらす事によってゲート電極１０
６、ソース領域１０７及びドレイン領域１０８中の不純
物を活性化する。（第１図（７）参照） 後は通常の工程に従って層間絶縁膜１０９の堆積、コン
タクト・ホール１１０の開口、金属、透明導電膜等から
成るソース電極１１１、同じ（ドレイン電極１１２をそ
れぞれソース領域１０７、ドレイン領域１０８に接続し
て本発明による薄膜トランジスタが完成する。（第１図
（Ｃ）参照）（発明の他の実施例２） 第４図は本発明による薄膜トランジスタを示す断面構造
図（第４図（Ｃ）参照）とそれを実現する為の工程を示
す工程断面図の他の実施例であるガラス、石英、サファ
イア等の絶縁基板４０１上に不純物を添加した多結晶シ
リコン、非結晶シリコン等のシリコン薄膜からなるパタ
ーン４０２及び４０６を形成する。両者上側に接して、
かつこの両者を結ぶ様に非結晶シリコン膜をレーザー・
アニールして形成した多結晶シリコン膜からなるパター
ン４０４を設ける。次にこれら全体をＣＶＤ法により形
成したシリコン酸化膜等の絶縁膜から成るゲート絶縁膜
４０５で被覆し、この上にプラズマＣＶＤ法により３５
０℃以下で形成した、不純物を添加したアモルファス・
シリコン層から成るゲート電極４０６を形成する。（第
４図（α）参照） 続いて、ゲート電極４０６をマスクとし、ドナー或はア
クセプタとなる不純物をイオン注入法やイオン・ドーピ
ング法等により添加して自己整合的にソース領域４０７
及びドレイン領域４０８を形成する。この後、たとえば
水素プラズマ雰囲気にさらす事によってゲート電極４０
６、ソース領域４０７及びドレイン領域４０８中の不純
物を活性化する。（第４図Ｃｂ）参照） 後は通常の工程に従って層間絶縁膜４０９の堆積、コン
タクト・ホール４１０の開口、金属、透明導電膜等から
成るソース電極４１１、同じくドレイン電極４１２をそ
れぞれソース領域４０７、ドレイン領域４０８に接続し
て本発明による薄膜トランジスタが完成する。（第４図
（Ｃ）参照）（発明の他の実施例３） 第５図は本発明による薄膜トランジスタを示す断面構造
図（第５図（ｃ）参照）とそれを実現する為の工程を示
す工程断面図の他の実施例であるガラス、石英、サファ
イア等の絶縁基板５０１上に多結晶シリコン薄膜からな
るパターン５０２を形成する。次にこれら全体をＣＶＤ
法により形成したシリコン酸化膜等の絶縁膜から成るゲ
ート絶縁膜５０３で被覆し、この上にプラズマＣＶＤ法
により３５０℃以下で形成した、不純物を添加したアモ
ルファス・シリコン層から成るゲート電極５０４を形成
する。（第５図（α）参照）続いて、ゲート電極５０４
をマスクとし、ドナー或はアクセプタとなる不純物をイ
オン注入法やイオン・ドーピング法等により添加して自
己整合的にソース領域５０５及びドレイン領域５０６を
形成する。この後、たとえば水素プラズマ雰囲気にさら
す事によってゲート電極５０４、ソース領域５０５及び
ドレイン領域５０６中の不純物を活性化する。（第５図
（ｂ）参照） 後は通常の工程に従って層間絶縁膜５０７の堆積、コン
タクト・ホール５０８の開口、金属、透明導電膜等から
成るソース電極５０９、同じくドレイン電極５１０をそ
れぞれソース領域５０５、ドレイン領域５０６に接続し
て本発明による薄膜トランジスタが完成する。（第５図
（Ｃ）参照）以上本発明を実現するための実施例はゲー
ト電極材料にプラズマ々笑瘍法により３５０℃以下で形
成した、不純物を添加したアモルファス・シリコン層を
用いたが、これがプラズマＣＶＤ法により３５０℃以下
で形成した、不純物を添加していないアモルファス・シ
リコン層を堆積した後、ドナー或はアクセプタとなる不
純物をイオン注入法やイオン・ドーピング法等により添
加してものであっても本発明の主旨を逸脱しない。
また上記の説明ではゲート電極中の不純物の活性化と、
ソース領域及びドレイン領域中の不純物の活性化を同時
に行なっているが、これを別々に行なっても本発明の主
旨を逸脱しない。
ソース領域及びドレイン領域中の不純物の活性化を同時
に行なっているが、これを別々に行なっても本発明の主
旨を逸脱しない。
加えて、上記の説明ではソース領域及びドレイン領域及
びドレイン領域上にはゲート絶縁膜が被っているが、ゲ
ート電極形成後ゲート電極をマスクにして選択的にゲー
ト絶縁膜のエツチングを行なって、ソース領域及びドレ
イン領域を露出させてから不純物の活性化を行なっても
本発明の主旨を逸脱しない。
びドレイン領域上にはゲート絶縁膜が被っているが、ゲ
ート電極形成後ゲート電極をマスクにして選択的にゲー
ト絶縁膜のエツチングを行なって、ソース領域及びドレ
イン領域を露出させてから不純物の活性化を行なっても
本発明の主旨を逸脱しない。
更に、上記の説明ではゲート電極、ソース領域及びドレ
イン領域中の不純物の活性化を水素プラズマ雰囲気中で
行なっているが、これがたとえばアルゴン・プラズマ雰
囲気等であっても本発明の主旨を逸脱しない。
イン領域中の不純物の活性化を水素プラズマ雰囲気中で
行なっているが、これがたとえばアルゴン・プラズマ雰
囲気等であっても本発明の主旨を逸脱しない。
以上述べたように本発明によると、従来不可能であった
ゲート酸化膜をＣＶＤ法により形成し、且つセルファラ
イン・プロセスを採用した薄膜トランジスタを形成する
事ができる。
ゲート酸化膜をＣＶＤ法により形成し、且つセルファラ
イン・プロセスを採用した薄膜トランジスタを形成する
事ができる。
これにより、低温で形成可能で、且つゲート電極−ンー
ス・ドレイン間の寄生容量が少な（、動作スピードの速
い薄膜トランジスタが実現でき、ドライバー内蔵の大型
液晶デイスプレィを可能にした。また、それだけに留ま
らず、イメージセンサ−等薄膜トランジスタを用いた全
ての分野に応用できるものである。
ス・ドレイン間の寄生容量が少な（、動作スピードの速
い薄膜トランジスタが実現でき、ドライバー内蔵の大型
液晶デイスプレィを可能にした。また、それだけに留ま
らず、イメージセンサ−等薄膜トランジスタを用いた全
ての分野に応用できるものである。
第１図は本発明に於ける薄膜トランジスタの断面構造の
一例を示す図。 第２図は従来の薄膜トランジスタの断面構造の一例を示
す図。 第５図はゲート酸化膜をＣＶＤ法により形成した場合、
この後の熱工程によって薄膜、トランジスタの特性が劣
化して行（事を示すグラフ。 第４図、第５図は本発明に於ける薄膜トランジスタを実
現する実施例を示す工程断面図。 図において、 １０１．２０１．４０１．５０１・・・・・・基 板１
０２．１０５，１０４，４０２，４０５，４０４．５０
２・・・・・・・・・シリコンパターン１０５．２０５
，４０５，５０５・・・・・・・・・ゲート絶縁膜 １０６．２０６，４０６，５０４・・・・・・・・・ゲ
ート電極 １０７．２０２，４０７，５０５・・・・・・・・・ソ
ース領域 １０８．２０５，４０８，５０６−−−・−・・−・ド
レイン領域 ２０４・・・・・・・・・チャンネル領域１０９．２０
７，４０９・、５０７・・・・・・・・・層間絶縁膜 ８・・・・・・・・・コンタ ク ト ・ホール ９・・・・・・・・・ソース 電極 ０・・・・・・・・・ドレイ ン電極 以 上
一例を示す図。 第２図は従来の薄膜トランジスタの断面構造の一例を示
す図。 第５図はゲート酸化膜をＣＶＤ法により形成した場合、
この後の熱工程によって薄膜、トランジスタの特性が劣
化して行（事を示すグラフ。 第４図、第５図は本発明に於ける薄膜トランジスタを実
現する実施例を示す工程断面図。 図において、 １０１．２０１．４０１．５０１・・・・・・基 板１
０２．１０５，１０４，４０２，４０５，４０４．５０
２・・・・・・・・・シリコンパターン１０５．２０５
，４０５，５０５・・・・・・・・・ゲート絶縁膜 １０６．２０６，４０６，５０４・・・・・・・・・ゲ
ート電極 １０７．２０２，４０７，５０５・・・・・・・・・ソ
ース領域 １０８．２０５，４０８，５０６−−−・−・・−・ド
レイン領域 ２０４・・・・・・・・・チャンネル領域１０９．２０
７，４０９・、５０７・・・・・・・・・層間絶縁膜 ８・・・・・・・・・コンタ ク ト ・ホール ９・・・・・・・・・ソース 電極 ０・・・・・・・・・ドレイ ン電極 以 上
Claims (7)
- （１）ドナーはアクセプタとなる不純物を添加したシリ
コン薄膜からなるソース領域及びドレイン領域と、前記
ソース領域及び前記ドレイン領域の間に前記ソース領域
及び前記ドレイン領域と接して形成された多結晶シリコ
ン薄膜からなるチャネル領域と、前記ソース領域及び前
記ドレイン領域とチャネル領域を被覆するように形成さ
れたゲート絶縁膜と、前記ゲート絶縁膜の上に設けられ
たゲート電極を具備した薄膜トランジスタの製造方法に
於て、前記ゲート絶縁膜は、ＣＶＤ法により形成されて
いると共に前記ゲート絶縁膜形成以後に行なわれる工程
の温度を３５０℃以下にする事を特徴とする薄膜トラン
ジスタの製造方法。 - （２）前記ゲート電極の形成方法として、プラズマＣＶ
Ｄにより３５０℃以下で不純物を添加したアモルファス
・シリコン薄膜を形成する工程と、３５０℃以下のプラ
ズマ雰囲気にさらす事により前記アモルファス・シリコ
ン薄膜中の不純物の活性化を行なう工程とを含む事を特
徴とする請求項１記載の薄膜トランジスタの製造方法。 - （３）前記ゲート電極の形成方法として、プラズマＣＶ
Ｄにより３５０℃以下でアモルファス・シリコン薄膜を
形成する工程と、前記アモルファス・シリコン薄膜に不
純物を添加する工程と、３５０℃以下のプラズマ雰囲気
にさらす事により前記アモルファス・シリコン薄膜中の
不純物の活性化を行なう工程とを含む事を特徴とする請
求項１記載の薄膜トランジスタの製造方法。 - （４）プラズマＣＶＤにより３５０℃以下で不純物を添
加したアモルファス・シリコン薄膜を形成する工程と、
３５０℃以下のプラズマ雰囲気にさらす事によってアモ
ルファス・シリコン薄膜中の不純物の活性化を行う工程
と、これを選択的にエッチング加工する工程を含んで前
記ゲート電極を形成した後、前記ゲート電極をマスクと
して自己整合的に不純物を添加して前記ソース領域及び
前記ドレイン領域の少なくとも一部を形成する工程と３
５０℃以下のプラズマ雰囲気にさらす事によってソース
領域及びドレイン領域中の少なくとも不活性な領域の不
純物の活性化を行う工程を含む事を特徴とする請求項１
記載の薄膜トランジスタの製造方法。 - （５）プラズマＣＶＤにより３５０℃以下でアモルファ
ス・シリコン薄膜を形成する工程と、このアモルファス
・シリコン薄膜に不純物を添加する工程と、３５０℃以
下のプラズマ雰囲気にさらす事によってアモルファス・
シリコン薄膜中の不純物の活性化を行う工程と、これを
選択的にエッチング加工する工程を含んで前記ゲート電
極を形成した後、前記ゲート電極をマスクとして自己整
合的に不純物を添加して前記ソース領域及び前記ドレイ
ン領域の少なくとも一部を形成する工程と３５０℃以下
のプラズマ雰囲気にさらす事によってソース領域及びド
レイン領域中の少なくとも不活性な領域の不純物の活性
化を行う工程を含む事を特徴とする請求項１記載の薄膜
トランジスタの製造方法。 - （６）プラズマＣＶＤにより３５０℃以下で不純物を添
加したアモルファス・シリコン薄膜を形成する工程と、
これを選択的にエッチング加工する工程を含んで前記ゲ
ート電極を形成した後、前記ゲート電極をマスクとして
自己整合的に不純物を添加して前記ソース領域及び前記
ドレイン領域の少なくとも一部を形成する工程と３５０
℃以下のプラズマ雰囲気にさらす事によってゲート電極
とソース領域及びドレイン領域中の少なくとも不活性な
領域の不純物の活性化を同時に行う工程を含む事を特徴
とする請求項１記載の薄膜トランジスタの製造方法。 - （７）プラズマＣＶＤにより３５０℃以下でアモルファ
ス・シリコン薄膜を形成する工程と、このアモルファス
・シリコン薄膜に不純物を添加する工程と、これを選択
的にエッチング加工する工程を含んで前記ゲート電極を
形成した後、前記ゲート電極をマスクとして自己整合的
に不純物を添加して前記ソース領域及び前記ドレイン領
域の少なくとも一部を形成する工程と３５０℃以下のプ
ラズマ雰囲気にさらす事によつてゲート電極とソース領
域及びドレイン領域中の少なくとも不活性な領域の不純
物の活性化を行う工程を含む事を特徴とする請求項１記
載の薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24491690A JP3147365B2 (ja) | 1990-09-14 | 1990-09-14 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24491690A JP3147365B2 (ja) | 1990-09-14 | 1990-09-14 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04124879A true JPH04124879A (ja) | 1992-04-24 |
| JP3147365B2 JP3147365B2 (ja) | 2001-03-19 |
Family
ID=17125884
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24491690A Expired - Fee Related JP3147365B2 (ja) | 1990-09-14 | 1990-09-14 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3147365B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6140159A (en) * | 1995-10-07 | 2000-10-31 | Lg Electronics Inc. | Method for activating an ohmic layer for a thin film transistor |
| JP2001085702A (ja) * | 1999-08-30 | 2001-03-30 | Samsung Electronics Co Ltd | トップゲート形ポリシリコン薄膜トランジスター製造方法 |
-
1990
- 1990-09-14 JP JP24491690A patent/JP3147365B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6140159A (en) * | 1995-10-07 | 2000-10-31 | Lg Electronics Inc. | Method for activating an ohmic layer for a thin film transistor |
| JP2001085702A (ja) * | 1999-08-30 | 2001-03-30 | Samsung Electronics Co Ltd | トップゲート形ポリシリコン薄膜トランジスター製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3147365B2 (ja) | 2001-03-19 |
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