JPH1197696A - 薄膜半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】特性劣化、スループットの低下を生じることな
く、イオン注入後のシリコン層の活性化不良を防止でき
る薄膜半導体装置を提供することにある。 【解決手段】絶縁基板１０表面に形成された溝１２内に
ポリシリコンからなる半導体層１４を形成する。溝１２
は、チャネル領域１４ａが形成された第１部分１２ａ
と、ソース領域１４ａおよびドレイン領域１４ｃが形成
された第２部分１２ｂとを有し、第２部分は第１部分よ
りも深く形成されている。半導体層１４全体の上面は、
絶縁基板の表面と同一平面上に位置している。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、液晶表示装置等に
用いられる薄膜半導体装置に関する。

【０００２】

【従来の技術】一般に、液晶表示装置等に用いられる薄
膜半導体装置は、ガラス基板をはじめとする透明絶縁性
基板上に形成され、半導体層には、アモルファスシリコ
ンやそれを結晶化させたポリシリコンが用いられてい
る。特に、ポリシリコンを用いる場合には、その移動度
が大きいため駆動回路まで同時に形成できるという特徴
を有している。

【０００３】しかしながら、駆動回路を作成する場合、
消費電力を考慮して相補型ＭＯＳを作成する必要があ
る。この場合、同一基板上にｎ型ＭＯＳとｐ型ＭＯＳと
を作り分けなければならないため、薄膜トランジスタ
（以下ＴＦＴと称する）のソース領域およびドレイン領
域の作成には、イオンドーピング法もしくはイオンイン
プラ法等のイオン打ち込み法が用いられている。

【０００４】イオン打ち込みを行った場合、イオンが打
ち込まれる領域では結晶がアモルファス化してしまい、
そのままでは所要の特性が得られない。そのため、活性
化工程と呼ばれるアニール工程によってイオンを活性化
し、ソース・ドレイン領域の低抵抗化を図っている。

【０００５】通常、半導体デバイスプロセスにおいて、
活性化は８００℃以上の高温で行われる。しかし、液晶
表示装置の場合、基板としてガラス板を用いるため、最
大６００℃程度の温度までしか加熱することができず、
半導体デバイスに比べて低温でシリコン層を活性化する
必要がある。そして、低温で活性化を行う場合、プロセ
スとして現実的な時間内で活性化が生じるためには、再
結晶の核となる領域が必要となる。このため、イオンが
打ち込まれるソース・ドレイン領域の底部に核が残るよ
うにイオン打ち込みの注入プロファイルを制御すること
が重要となる。

【０００６】

【発明が解決しようとする課題】しかしながら、この場
合、ソース・ドレイン領域の半導体層の膜厚や、半導体
層上に形成されるゲート酸化膜の膜厚の管理が重要とな
り、ソース・ドレイン領域の抵抗値はその膜厚のバラツ
キに大きな影響を受ける。

【０００７】また、半導体層の膜厚がある限界を越えて
薄くなってしまうと活性化不良となり、所望のＴＦＴ特
性を得ることが困難となる。このような活性化不良に対
するマージンを増やすためには、ソース領域およびドレ
イン領域となるシリコン層の膜厚を増大させることで対
応可能であるが、単にシリコン層の膜厚を増大させただ
けでは、オフリークの増大、シリコン層の段差の増大に
起因する断線の確率増加等の問題が生じる。

【０００８】チャネル領域をポリシリコンとする場合に
は、レーザ照射による結晶化時に必要なパワーの増大に
よるスループットの低下、ポリシリコン表面の凹凸の増
大等の問題が生じる。このような問題を回避するために
は、シリコン層の内、チャネル領域の膜厚を薄く、ソー
ス・ドレイン領域の膜厚を厚くする等の方策が考えられ
るが、この方法によると、却って下地となるシリコン層
の凹凸が大きくなり、断線の確率が増加してしまう。

【０００９】そこで、この発明は以上の点に鑑みなされ
たもので、その目的は、特性劣化、スループットの低下
を生じることなく、イオン注入後のシリコン層の活性化
不良を防止できる薄膜半導体装置を提供することにあ
る。

【００１０】

【課題を解決するための手段】上記目的を達成するた
め、この発明に係る薄膜半導体装置は、絶縁基板上に設
けられているとともに、チャネル領域と、チャネル領域
の両側にそれぞれ位置したソース領域およびドレイン領
域とを有する半導体層と、上記半導体層上に形成された
ゲート絶縁膜と、上記チャネル領域に対向してゲート絶
縁膜上に形成されたゲート電極と、を備え、上記チャネ
ル領域、ソース領域、ドレイン領域の各々の上面は同一
平面上に位置し、上記ソース領域およびドレイン領域
は、チャネル領域よりも厚い膜厚を有していることを特
徴としている。

【００１１】また、この発明に係る薄膜半導体装置によ
れば、半導体層の少なくともソース領域およびドレイン
領域は、その一部がそれぞれ絶縁基板表面に形成された
溝内に設けられ、上記ソース領域およびドレイン領域は
上記チャネル領域よりも厚い膜厚に形成されているとと
もに、上記チャネル領域、ソース領域、ドレイン領域の
各々の上面は同一平面上に位置していることを特徴とし
ている。

【００１２】更に、この発明に係る薄膜半導体装置によ
れば、半導体層は絶縁基板表面に形成された溝内に設け
られ、この溝は、チャネル領域が設けられた第１部分
と、ソース領域およびドレイン領域が設けられた第２部
分とを有し、上記第２部分は第１部分よりも深く形成さ
れている。また、上記チャネル領域、ソース領域、およ
びドレイン領域の各々の上面は、上記絶縁基板表面と同
一平面上に並んで位置している。

【００１３】上記ように構成されたいわゆるコプラナ型
の薄膜半導体装置によれば、チャネル領域よりもソース
領域およびドレイン領域の膜厚を厚くすることによりオ
フリークの増大、およびレーザ照射による結晶化時の必
要パワーの増大によるスループットの低下、ポリシリコ
ン表面の凹凸の増大等の問題を生じることなく、イオン
注入工程後の活性化不良の確率が激減する。

【００１４】また、チャネル、ソース、ドレイン領域全
体の上面と、これらが形成された絶縁基板表面とが同一
平面上に位置し平坦となっているため、それより上層に
形成される配線の断線、交差部での短絡の確率が低減す
る。

【００１５】更に、絶縁基板表面に溝を形成し、少なく
ともソース領域およびドレイン領域の一部を上記溝内に
設けることにより、チャネル領域に比較して、ソース領
域およびドレイン領域の膜厚が厚い薄膜半導体装置を比
較的容易に得ることが可能となる。

【００１６】

【発明の実施の形態】以下図面を参照しながら、この発
明の実施の形態に係るコプラナ型の薄膜半導体装置につ
いて詳細に説明する。図１に示すように、薄膜半導体装
置は、例えば透明なガラスからなる絶縁基板１０を備
え、この絶縁基板１０の表面には溝１２が形成されてい
る。溝１２は、第１部分１２ａと第１部分の両側に連続
して位置した一対の第２部分１２ｂとを有し、第２部分
は第１部分よりも深く形成されている。例えば、第１部
分１２ａは深さ５０ｎｍ、第２部分は深さ８０ｎｍにそ
れぞれ形成されている。

【００１７】溝１０内には、ポリシリコンからなる半導
体層１４が形成されている。この半導体層１４は、チャ
ネル領域１４ａ、並びにチャネル領域の両側にそれぞれ
位置したソース領域１４ｂおよびドレイン領域１４ｃを
有している。そして、チャネル領域１４ａは溝１２の第
１部分１２ａ内に形成され、ソース領域１４ａおよびド
レイン領域１４ｂは溝１２の第２部分１２ｂ内にそれぞ
れ形成されている。

【００１８】また、チャネル領域１４ａ、ソース領域１
４ｂ、およびドレイン領域１４ｃは、その上面が絶縁基
板１０の表面と同一平面上に位置するように形成されて
いる。従って、チャネル領域１４ａは膜厚５０ｎｍ、ソ
ース領域１４ｂおよびドレイン領域１４ｃは膜厚８０ｎ
ｍに形成され、チャネル領域１４ａよりもソース領域１
４ｂおよびドレイン領域１４ｃの方が厚く形成されてい
る。

【００１９】半導体層１４および絶縁基板１０の表面上
にはゲート絶縁膜１６が形成され、更に、ゲート絶縁膜
１６上には、チャネル領域１４ａと対向してゲート電極
１８が形成されている。また、このゲート電極１８に重
ねて層間絶縁膜２０が形成されている。

【００２０】層間絶縁膜２０上には、ソース領域１４ｂ
およびドレイン領域１４ｃにそれぞれ対向してソース電
極２２およびドレイン電極２４が形成されている。そし
て、ソース電極２２およびドレイン電極２４は、コンタ
クトホール２６、２７を介してソース領域１４ｂおよび
ドレイン領域１４ｃにそれぞれ接続されている。また、
ドレイン電極２４は、層間絶縁膜２０上に形成されたＩ
ＴＯからなる画素電極２８に接続されているとともに、
ソース電極２２およびドレイン電極２４を覆ってパシベ
ーション３０が形成されている。

【００２１】上記構成の薄膜半導体装置は、以下の工程
により製造される。まず、図２（ａ）に示すように、透
明なガラスからなる絶縁基板１０の表面の内、半導体層
１４が形成される部分に、溝１２を形成する。この場
合、写真食刻法によって、絶縁基板１０表面の内、ソー
スおよびドレイン領域となる部分に溝を形成し、更に、
チャネル、ソース、およびドレイン領域となる部分を再
度写真食刻法によって食刻することにより、溝１２を形
成する。この際、チャネル領域となる第１部分１２ａの
深さが５０ｎｍ、ソース領域およびドレイン領域となる
第２部分１２ｂの深さが８０ｎｍとなるように溝１２を
形成する。

【００２２】また、溝１２はフォトレジストを用いたエ
ッチバックにより形成してもよい。すなわち、チャネル
領域に対応する部分が開口し、かつ、ソースおよびドレ
イン領域に対応する部分の膜厚が、半導体層の存在しな
い周囲の部分よりも薄くなっているフォトレジストを絶
縁基板表面に形成し、絶縁基板全面をエッチバックする
ことにより、チャネル、ソース、ドレイン領域全体を含
み、かつ、ソースおよびドレイン領域部分がチャネル領
域部分よりも深い溝を形成してもよい。なお、このよう
な構造のフォトレジストは、チャネル領域部分を通常の
条件で露光し、続けてソースおよびドレイン領域部分
を、露光量を減らして露光、現像を行うことにより作成
される。

【００２３】続いて、図２（ｂ）に示すように、絶縁基
板１０の表面上にアモルファスシリコン薄膜５０をプラ
ズマＣＶＤ法を用いて１００ｎｍの厚さに形成する。そ
して、このアモルファスシリコン薄膜５０をエキシマレ
ーザーなどにより結晶化させポリシリコン膜５０を得
る。

【００２４】次に、図２（ｃ）に示すように、ポリシリ
コン膜５０上にフォトレジストを塗布し、エッチバック
を行うことにより、チャネル領域１４ａ、ソース領域１
４ｂ、およびドレイン領域１４ｃとなる島状のポリシリ
コン層５２を得る。

【００２５】図２（ｄ）に示すように、ポリシリコン層
５２および絶縁基板１０の表面に、ゲート絶縁膜１６と
なる酸化シリコン膜をプラズマＣＶＤ法により１００ｎ
ｍの厚さに形成する。続いて、ゲート絶縁膜１６上に金
属薄膜をスパッタリング法により２００ｎｍの厚さに形
成した後、ゲート配線部等の必要部位以外を写真食刻法
により除去し、ゲート電極１８を形成する。

【００２６】続いて、図３（ａ）に示すように、ゲート
電極１８をマスクに用いて自己整合的にリンなどのイオ
ンをポリシリコン層５２に注入し、ソース領域１４ｂお
よびドレイン領域１４ｃを形成する。その後、ポリシリ
コン層５２に対して６００℃、３時間の熱処理を行うこ
とにより活性化を行う。

【００２７】次に、図３（ｂ）に示すように、プラズマ
ＣＶＤ法により層間絶縁膜２０となる酸化シリコン膜を
ゲート電極１８およびゲート絶縁層１６上に形成する。
更に、この層間絶縁膜２０上にＩＴＯ膜を１００ｎｍの
厚さに形成し、写真食刻法を用いて必要部以外のＩＴＯ
を除去することにより画素電極２８を形成する。

【００２８】続いて、図３（ｃ）に示すように、写真食
刻法を用いてゲート絶縁膜１６および層間絶縁膜２０
に、ポリシリコン層５２のソース領域１４ｂ、ドレイン
領域１４ｃに開口するコンタクトホール２６、２７を形
成する。

【００２９】その後、スパッタリング法により、層間絶
縁膜２０に重ねてアルミニウムもしくはその合金膜を４
００ｎｍの厚さに形成し、写真食刻法によってソース、
ドレイン部以外を除去することにより、ソース電極２２
およびドレイン電極２４を含む配線を完成させる。続い
て、プラズマＣＶＤ法によりパシベーション３０となる
窒化シリコン膜を１００ｎｍの厚さに形成し、写真食刻
法によって必要部以外を除去することにより薄膜半導体
装置が完成する。

【００３０】以上のように構成された薄膜半導体装置に
よれば、ポリシリコンからなる半導体層１４は絶縁基板
１０表面に形成された溝１２内に設けられ、かつソース
領域１４ｂおよびドレイン領域１４ｃをなす部分の溝の
深さをチャネル領域１４ａの溝の深さより深く形成して
いる。これにより、チャネル領域１４ａに比較して、ソ
ース領域１４ｂおよびドレイン領域１４ｃの膜厚が厚い
薄膜半導体装置を比較的容易に得ることができる。

【００３１】従って、オフリークの増大を防止できると
ともに、イオン注入工程後の活性化不良の確率を激減さ
せることができる。同時に、レーザ照射によるアモルフ
ァスシリコン層の結晶化時に必要なパワーを低減し、か
つ、スループットの低下を防止することができる。

【００３２】更に、上記薄膜半導体装置によれば、半導
体層１４のチャネル、ソース、ドレイン領域全体の上面
は、これらが形成された絶縁基板１０表面と同一平面上
に位置し平坦となっている。そのため、半導体層表面が
凹凸になることがなく、半導体層１４より上層に形成さ
れる配線の断線、交差部での短絡の確率を低減すること
ができる。

【００３３】なお、この発明は上述した実施の形態に限
定されることなく、この発明の範囲内で種々変形可能で
ある。例えば、上記実施の形態においては、絶縁基板に
形成された溝１２内に半導体層１４全体を形成する構成
としたが、少なくともソース領域およびドレイン領域の
一部が溝内に位置するように形成されていてもよい。

【００３４】すなわち、図４に示す他の実施の形態によ
れば、絶縁基板１０表面の内、ソース領域およびドレイ
ン領域が形成される部位のみにそれぞれ溝１２が形成さ
れ、これらの溝に重ねて半導体層１４が設けられてい
る。そして、ソース領域１４ｂおよびドレイン領域１４
ｃの下端部分のみがそれぞれ溝１２内に収容されてい
る。但し、チャネル領域１４ａ、ソース領域１４ｂ、ド
レイン領域１４ｃの上面は同一平面上に位置し平坦とな
っている。

【００３５】このような構成とした場合でも、ソース領
域１４ｂおよびドレイン領域１４ｃの膜厚をチャネル領
域１４ａの膜厚よりも容易に厚くすることができ、上述
した実施の形態と同様の作用効果を得ることができる。
なお、他の構成は上記実施の形態と同一であり、同一の
部分には同一の参照符号を付してその詳細な説明を省略
する。

【００３６】上述した実施の形態においては、絶縁基板
上に半導体層を直接設ける構成としたが、絶縁基板と半
導体層との間にアンダーコートが設けられていてもよ
く、また、このアンダーコートのみに溝を設ける構成と
してもよい。

【００３７】その他、上述した実施の形態では、半導体
層をなす多結晶シリコン薄膜をレーザーアニール法によ
り作成したが、非晶質シリコンを固相成長させて半導体
層を得ても良い。また、チャネル領域、ソース領域、お
よびドレイン領域を作成する工程には、フォトレジスト
を用いたエッチバック法を用いたが、表面を機械的に研
磨する方法を用いても良い。

【００３８】ゲート電極としては、スパッタリング法に
よって作成した金属薄膜に限らず、不純物を添加したシ
リコン薄膜を用いても良い。また、ポリシリコン層に注
入する不純物としてリンを用いたｎ型薄膜半導体装置に
ついて説明したが、ｐ型薄膜半導体装置の場合にも、ｎ
型ｐ型を同一基板上に形成した相補型ＭＯＳ半導体装置
としてもよい。

【００３９】層間絶縁膜は、プラズマＣＶＤ法により作
成した酸化シリコン膜に限らず、熱ＣＶＤ法あるいはス
パッタリング法によって作成した酸化シリコン膜として
もよい。この場合、絶縁性を有する膜であれば酸化シリ
コン膜に代わって他の膜を使用することもできる。更
に、ソース電極およびドレイン電極は、アルミニウム、
その合金薄膜に限らず、他の導電性を有する物質で形成
してもよい。

【００４０】

【発明の効果】以上詳述したように、この発明によれ
ば、絶縁基板表面に形成された溝に少なくともソース領
域およびドレイン領域の一部が収容された状態で半導体
層を設けることにより、ソース領域およびドレイン領域
の膜厚をチャネル領域の膜厚よりも容易に厚くすること
ができ、特性劣化、スループットの低下を生じることな
く、イオン注入後のシリコン層の活性化不良を防止可能
な薄膜半導体装置を提供することができる。

【図面の簡単な説明】

【図１】この発明の実施の形態に係る薄膜半導体装置の
断面図。

【図２】上記薄膜半導体装置の製造工程をそれぞれ示す
断面図。

【図３】上記薄膜半導体装置の製造工程をそれぞれ示す
断面図。

【図４】この発明の他の実施の形態に係る薄膜半導体装
置の断面図。

【符号の説明】

１０…絶縁基板 １２…溝 １２ａ…第１部分 １２ｂ…第２部分 １４…半導体層 １４ａ…チャネル領域 １４ｂ…ソース領域 １４ｃ…ドレイン領域 １６…ゲート絶縁膜 １８…ゲート電極 ２０…層間絶縁膜 ２２…ソース電極 ２４…ドレイン電極

Claims (4)

【特許請求の範囲】
1. 【請求項１】絶縁基板上に設けられているとともに、チ
   ャネル領域と、チャネル領域の両側にそれぞれ位置した
   ソース領域およびドレイン領域とを有する半導体層と、 上記半導体層上に形成されたゲート絶縁膜と、 上記チャネル領域に対向してゲート絶縁膜上に形成され
   たゲート電極と、を備え、 上記チャネル領域、ソース領域、ドレイン領域の各々の
   上面は同一平面上に位置し、上記ソース領域およびドレ
   イン領域は、チャネル領域よりも厚い膜厚を有している
   ことを特徴とする薄膜半導体装置。
2. 【請求項２】絶縁基板上に設けられているとともに、チ
   ャネル領域と、チャネル領域の両側にそれぞれ位置した
   ソース領域およびドレイン領域とを有する半導体層と、 上記半導体層上に形成されたゲート絶縁膜と、 上記チャネル領域に対向してゲート絶縁膜上に形成され
   たゲート電極と、 上記ゲート絶縁膜およびゲート電極上に形成された層間
   絶縁層と、 上記層間絶縁層上に形成されているとともに上記ソース
   領域およびドレイン領域にそれぞれ接続されたソース電
   極およびドレイン電極と、を備え、 上記半導体層のソース領域およびドレイン領域の少なく
   とも一部は、それぞれ上記絶縁基板表面に形成された溝
   内に設けられ、上記ソース領域およびドレイン領域は上
   記チャネル領域よりも厚い膜厚に形成されているととも
   に、上記チャネル領域、ソース領域、ドレイン領域の各
   々の上面は同一平面上に位置していることを特徴とする
   薄膜半導体装置。
3. 【請求項３】表面に溝が形成された絶縁基板と、 チャネル領域と、チャネル領域の両側に並んで位置した
   ソース領域およびドレイン領域とを有し、上記絶縁基板
   の溝内に設けられた半導体層と、 上記半導体層上に形成されたゲート絶縁膜と、 上記チャネル領域に対向してゲート絶縁膜上に形成され
   たゲート電極と、 上記ゲート絶縁膜およびゲート電極上に形成された層間
   絶縁層と、 上記層間絶縁層上に形成されているとともに上記ソース
   領域およびドレイン領域にそれぞれ接続されたソース電
   極およびドレイン電極と、を備え、 上記絶縁基板の溝は、上記チャネル領域が設けられた第
   １部分と、上記ソース領域およびドレイン領域が設けら
   れた第２部分とを有し、上記第２部分は第１部分よりも
   深く形成され、 上記チャネル領域、ソース領域、およびドレイン領域の
   各々の上面は、上記絶縁基板表面と同一平面上に並んで
   位置していることを特徴とする薄膜半導体装置。
4. 【請求項４】上記溝の第１部分は深さ３０ｎｍないし１
   ００ｎｍに形成され、上記第２部分は深さ８０ｎｍない
   し１５０ｎｍに形成されていることを特徴とする請求項
   ３に記載の薄膜半導体装置。