JPH1140810A - 制御可能な伝導デバイス - Google Patents
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Abstract
な伝導デバイスを提供する。 【解決手段】トランジスタは、両者間に電荷キャリアの
ための伝導経路Pが延びるソース領域およびドレイン領
域5,2と、この伝導経路に沿った電荷キャリア流を制
御するゲート4と、伝導経路内に多重トンネル接合構成
をもたらす多層構造3とを備え、多層構造3の層は伝導
経路を横切る方向に延び、その結果、トランジスタがオ
フ状態にあるとき多重トンネル接合構成により電流漏れ
が阻止される。垂直およびラテラルのトランジスタ構造
を、相補対としてのトランジスタの使用、およびランダ
ムアクセスメモリセルのためのトランジスタの使用とと
もに説明する。
Description
電流特性を有する制御可能な伝導デバイスに関する。
来、逐次、より小型化されてきた。当初、その性能は、
回路に用いられるトランジスタのサイズを縮小すること
により改良された。これは、サイズの縮小により回路の
寄生容量が低減されるとともに、電力消費が低減される
からである。その小型化は、製造工程に用いられるリソ
グラフィックマスクの寸法を小さくすることによって集
積回路の各部のサイズを直線的に縮小することにより達
成された。
ると、出来上がった回路の電気的特性は直線的には縮小
されず、その結果、性能を最適化するために回路内の個
々のトランジスタの構成を変更する必要があるというこ
とが判明した。
と、回路の個々のトランジスタからの電流漏れがデバイ
ス性能を低下させる顕著な要因となり、高容量ダイナミ
ックランダムアクセスメモリ(DRAM)では、もれ電
流を補償するために複雑な三次元コンデンサが提案され
た。しかし、このようなコンデンサの製造は過度に困難
となる。
チが論証されている。これは、電子の個々のグループ
(理論的には単一電子)の移動を制御するものであ
る。"Single-electron memory", K. Nakazato, R. J. B
laikieおよびH. Ahmed, J. Appl. Phys. 75, 5123 (199
4)を参照されたい。単一電子メモリ(single electron m
emory)は、我々の国際特許出願WO94/15340に
開示されている。このデバイスでは、小さいグループ電
子(例えば、10個より少ない電子)がノードに蓄積さ
れる。このノードは、電子ビームリソグラフィーにより
ナノメータスケールで構成された島からなる。ノードに
存在しうる電荷は、いわゆるクーロンブロケード効果
(Coulomb blockade effect)により制限される。一旦、
小グループの電子で荷電されると、その電荷エネルギー
により他の電子はその島に入ることができない。クーロ
ンブロケード効果を論証するためには、熱電子が島の電
荷を圧倒する(swamp)ことがないように、島の電荷エネ
ルギーが周囲の熱エネルギーを超える必要がある。その
ために次のことが必要になる。すなわち、熱エネルギー
を低減するためにデバイスを液体窒素温度にまで冷却す
るか、あるいは、デバイスが室温で動作すべき場合に
は、島のスケールを1ないし2nmのオーダーにする必
要がある。これは、現在の電子ビーム(e-beam)リソグラ
フィー技術では不可能である。
el junction)によって島に入れられたり、島から出され
たりする。前記WO94/15340に開示のデバイス
では、多重トンネル接合デバイスは、島に複数の安定な
電子状態(これはメモリとして使用しうる)をもたらす
サイドゲート構造を有する。
流を用いて動作する従来のトランジスタの特性の改良が
先に提案されている。これは、多重トンネル接合デバイ
スをトランジスタのゲートと関連づけることにより、オ
フ状態のときに多重トンネル接合デバイスが漏れ電流を
最小化するものである。我々の欧州特許出願EP−A−
0 649 174を参照されたい。このデバイスで
は、ゲートに、ナノメータスケールで形成された指状構
造(finger structure)を設けることにより、例えば電界
効果(field effect)によって、トランジスタのソース・
ドレイン経路に一連のトンネル障壁(tunnel barriers)
を生成している。この多重障壁は多重トンネル接合とし
て機能し、その結果、オフ状態でデバイスを通過する電
子移動はクーロンブロケードによって制限されることに
より、ドレインからソースへの漏れ電流が顕著に低減さ
れる。しかし、このデバイスの製造は困難である。なぜ
なら、ゲートに形成される指状部材はナノメータスケー
ルで形成される必要があるが、現在の技術では、室温で
動作するに十分小さいナノメータスケールでそのような
デバイスを容易に形成することができないからである。
アプローチを提供する。
領域およびドレイン領域と、このソース領域およびドレ
イン領域間における電荷キャリアのための伝導経路と、
この伝導経路に沿う電荷キャリアの流れを制御するため
のゲートと、伝導経路に多重トンネル接合構成をもたら
す多層構造とを備え、伝導経路が多層構造の層を横断し
て延びる、制御可能な伝導デバイスが提供される。
材料と非導電性の材料からなる複数の交互の層により構
成することができる。例えば、シリコンと、窒化シリコ
ンの層を用いることができる。ただし、窒化物層の代わ
りにシリコンの酸化物を用いることも可能である。
構造をもたらすように、3nmまたはそれ未満の厚さを
有する。
路に沿って従来の電流が流れる。これは、ゲートに電圧
を印加することによりオン状態とオフ状態の間で切り替
えられる。オフ状態では、ソース・ドレイン伝導経路内
の多重トンネル接合構成により得られる障壁構造によ
り、漏れ電流は極端に小さくなる。当該層は、トンネル
接合デバイスが室温での電荷もれを阻止するに十分に小
さい厚さとすることができる。
合の交互層とともに形成することができる。この基板は
簡便には絶縁層であり、シリコンを含む複数の層からデ
バイスが構成される場合には、シリコンウエハ基板上の
絶縁二酸化シリコン層を用いてもよい。しかし、例えば
石英(quartz)のような他の絶縁基板を用いてもよい。こ
の場合、ディスプレイに本発明によるアレイ状伝導デバ
イスを組み込むことが望ましい。セラミックスや金属の
ような他の基板を用いてもよい。
動作可能な、制御可能な伝導デバイスをより一層小型化
することができるとともに、漏れ電流の問題が従来より
軽減される。
の一方を他方の上に積み重ねた相補的な構造も形成する
ことができる。
書き込むための電荷蓄積コンデンサを有するメモリセル
内に用いることができる。メモリセルのアレイを設けて
もよい。
の製造方法をも包含する。この方法は、多重トンネル接
合構成をもたらすための多層構造を形成し、電荷キャリ
ア用の伝導経路のためのソース領域およびドレイン領
域、ならびに伝導経路に沿った電荷キャリアの流れを制
御するためのゲートを形成し、当該経路は前記多層構造
の層を横切って延びるように構成される。
係に形成してもよい。これは、基板上に第1の導電性の
ドープ層を形成し、この第1の導電性ドープ層を被覆す
る多層構造を形成し、この多層構造を被覆する第2のド
ープ導電性層を形成し、さらに、第1および第2のドー
プ層をソース領域およびドレイン領域にすることにより
行える。
領域は横方向に離隔した関係で形成してもよい。
に、その実施例を、以下、添付の図面を参照しながら例
示として説明する。
イスの第1の実施例の断面図を示す。このデバイスは、
基板1により構成され、nドープポリシリコンの層から
なるドレイン領域2と、これを被覆する多層構造3(こ
れが多層トンネル接合構成をもたらす)とを有する。層
構造3は、比較的導電性の材料と非導電性の材料の交互
の層からなり、この例では、以下に詳述するようにシリ
コンの層と窒化シリコンの層からなる。多層構造3はゲ
ート領域4a,4bにより被覆され、これらのゲート領
域の間にソース領域5が配置される。ソース領域5およ
びゲート領域4はnドープポリシリコンにより形成でき
る。使用時、電流は、ドレイン2からソース5へ、構造
3の層の平面を横切り、経路Pに沿って流れる。ゲート
4a,4bに印加される電圧はドレイン・ソース電流を
制御する。層構造3内にゲート電圧により形成される等
電位線Fは破線で示してある。
絶縁性窒化シリコン材料の層7の間に配置されたシリコ
ン層6からなる。この絶縁層7は、典型的には3nmの
オーダーの厚さを有し、図2(a)に示すようなエネル
ギーバンド図をもたらす。絶縁層は、個々の層7の幅に
対応する比較的狭い幅寸法wで、かつ高さBの比較的高
い障壁8をもたらす。この例では、幅寸法wは3nmの
オーダーである。
料の層6の厚さにより決定される。層構造3の頂部およ
び底部における層61(図3(a)に詳細に示す)は5
0nmのオーダーの厚さW1を有し、スタック(積層
体)の中央領域における層62は5nmのオーダーの厚
さW2を有する。
壁高さBに対して比較的低い高さbの障壁をもたらす。
しかし、この障壁の幅は、全体の多層構造3の幅WTに
対応するその物理寸法に関連して比較的広い。
加されると、多層構造3のエネルギー図は図2(b)に
示した構造を呈する。電子は、ソース・ドレイン電圧に
よりもたらされたポテンシャル勾配を下って、比較的狭
い障壁wをトンネリングしながら、ソース5からドレイ
ン2へ通過することができることが理解されよう。
レイン電圧が0のとき、層構造3により集合的に呈され
る比較的広く低い障壁bは、高さBの比較的高い障壁8
とともに、ソース5およびドレイン2間の電荷キャリア
の伝導を阻止する障壁をもたらす。スタックの頂部およ
び底部の障壁は、スタックの内側の層の間隔W2より広
い間隔間隔W1だけ隔たっているという事実は、広い障
壁の高さbを増加させるように寄与する。この障壁構造
は、付随的に、ゲート領域4a,4bからドレインへの
電流のもれを阻止する。ソース領域5からの伝導と同
様、多層構造3がゲート領域4a,4bからドレインへ
の電荷キャリア伝導に対して、対応する障壁をもたらす
ことが図1から理解されよう。
来のトランジスタの手法でドレインからソースへの伝導
が生じ、毎秒幾数千個の電子からなる従来の電流が流れ
る。経路に沿った伝導は、ゲート電圧の印加によって従
来の手法により制御することができる。これによって、
ゲート電圧に依存した量だけ、ソースとドレインとの間
の伝導経路Pの幅を”ピンチ”する(締め付ける)電界
が生じる。
5を参照して詳細に説明する。
ウエハ1からなり、これを1000゜Cで熱酸化させて
SiO2の600nm層10を形成する。この層は絶縁
基板として機能する。ついで、ドレイン2を生成するた
めに使用される層11をSiO2層上に形成する。層1
1は、低圧化学蒸着(LPCVD)により、反応炉内で
成長させた、50nmの厚さのポリシリコンからなる。
この層11の表面上に、熱酸化により、10nmのオー
ダーの厚さの薄い二酸化シリコン層を形成する。次に、
層11に砒素イオンを打ち込むことにより、n+ドープ
された導電性層(これはドレイン2として用いうる)を
形成する。砒素イオンは、酸化層(図示せず)を介し
て、25keVのオーダーのエネルギーで、かつ、3×
1015cm-2のドーズ量で打ち込む。ついで、当該酸化
層を20:1BHF溶液を用いてウエットエッチングに
より除去する。
構造3を形成するように、シリコン層6と窒化シリコン
層7のスタックを成長させる。まず、シリコンの層6
を、比較的大きな厚さW1=50nmとなるよう形成す
る。その際、スタックの大部分について、層62の厚さ
はW2=5nmのオーダーである。スタックの頂部に
は、幅W1の少なくとももう1つの層61を形成する。
この例では、さらに、30nmの厚さで層63を形成す
る。
る。このプロセスは、M. MoslehiおよびK. C. Saraswat
によるIEEE Trans. Electron Device, ED-32, 106 (198
5)に詳細に記載されているようなシリコンの熱窒化を含
み、これによって、薄いトンネル接合を形成する。その
窒化物の厚さは、約2〜3nmに自己制限され、2eV
のオーダーのトンネル障壁高さBをもたらす。
連する層のシリコンの適当な厚さを実現するために、L
PCVD反応炉内で770゜CのSiH4ガス中でシリ
コン層を成長させることにより、超格子(superlattice)
を形成するよう構成する。その後、成長したシリコンの
表面を、反応炉内で1Torrの100%NH3の気相
雰囲気内で20分間、930゜Cで、直接、窒化シリコ
ンへ変化させる。ついで、同じ炉内で窒化シリコンの上
にさらなるシリコンの層を成長させる。したがって、逐
次成長されたシリコン層の間に、二酸化シリコンを全く
含まない純粋な窒化シリコンが形成される。
酸化により厚さ10nmの二酸化シリコンの層12を形
成するとともに、LPCVD反応炉内で740゜Cで、
厚さ160nmの窒化シリコン層13を形成する。
フィーならびに、CHF3およびアルゴンガスの雰囲気
内でのドライエッチング法を用いて、それ自体周知の方
法で、層12,13をパターン化する。その結果得られ
る構造は、横幅寸法AAおよび奥行き幅(breadth)寸法
Y(図4で後述)を有する。
層を、次に、マスクとして用いることにより、多層構造
3をドライエッチングする。これにより、マスクされた
パターンの外側の構造3の約80nmの厚さを残して、
寸法AAの外側の層6,7の大半を除去する。領域3の
この残った部分は次に、絶縁領域(isolation regions)
14を形成するように、熱酸化により二酸化シリコンに
変化させる。これにより、同じ基板1上に、本発明の方
法で形成した隣のトランジスタ(図示せず)と絶縁す
る。
ならびに、CHF3およびアルゴンガスの雰囲気中での
ドライエッチング法を用いて、層12,13をパターン
化する。次に、このパターン化された層12,13をマ
スクとして用いて、多層構造3をドライエッチングす
る。これにより、マスクされたパターンの外側の構造3
の約80nmの厚さを残して、寸法Sの外側の層6,7
の大半を除去する。領域3の残った部分を熱酸化するこ
とにより、厚さ50nmの酸化シリコン絶縁層14を形
成する。
燐酸および20:1BHF溶液を用いて、窒化シリコン
および酸化シリコン層12,13を除去する。その後、
LPCVDにより、ポリシリコンの層15を100nm
の厚さで成長させる。ついで、この層15の上に、厚さ
100nmの酸化シリコン層16を成長させる。140
keVのエネルギーで、かつ、5×1015cm-2のドー
ズ量で、砒素イオン打ち込むことにより、シリコン層1
5を高ドープn型層に変化させる。ついで1分間、80
0゜Cでアニーリングを行うことにより、砒素イオンを
活性化させ、層15に高nドープ電気特性をもたらす。
これは後にデバイスのソース5として用いられる。
フィーおよびドライエッチングを用いて二酸化シリコン
層16をパターン化することにより、幅Xの細長い領域
を形成する。これは、ソース領域5を定めるためのマス
クとして用いられる。次に、これに対応してシリコン層
15を、CF4ガス中で、ほとんど層構造3に達するま
でエッチングする。図4(c)において、絶縁SiO2
層を成長させ、ついで、側壁SiO2領域16を残すよ
うに、この層をCHF3およびアルゴンガス中でエッチ
ングする。
ゲートを形成するためのポリシリコンの層4を100n
mの厚さまで成長させる。寸法”GATE”の外側でこ
のポリシリコン層を、光学リソグラフィーおよびドライ
エッチングを用いて、除去する。ついで、CVDにより
絶縁SiO2層17を厚さ100nmまで成長させる。
7,14’にコンタクト窓CW1をエッチング形成する
ことにより、多層構造3の最下層である層11(これは
ドレイン2を構成する)に電気的な接続が行えるように
する。コンタクト窓CW1は、光学リソグラフィーおよ
び20:1BHF溶液を用いたエッチングにより形成す
る。同時に、コンタクト窓CW2をゲートに対して形成
する。
により金属層18を形成することにより、ゲートおよび
ドレインへの電気接続部を設ける。層18は、100n
m厚さのチタンの初期層と、これを被覆する、従来のス
パッタリング技術で形成したアルミニウム/シリコン
(1%)の1000nm厚の層からなる。
の部分18a,18bを設けるように、層18に電気絶
縁空間19をエッチング形成する。部分18aは、コン
タクト窓CW1を通して層11(よってドレイン領域
2)への接続を行う。部分18bは、コンタクト窓CW
2を通して、多層構造3(多層トンネル接合デバイスを
もたらす)の周りで絶縁層16を被覆する層4への接続
を行い、ゲートとして機能する。
図を示す。コンタクト窓CW1,CW2を形成した、図
4(e)で説明した処理工程は、コンタクト窓CW3を
形成することにも用いうるということが、図6から理解
されよう。コンタクト窓CW3は、ソース領域5を形成
する高ドープn型領域15への外部電気接続をもたらす
ようにSiO2被覆層16を貫通する。さらに、絶縁ギ
ャップ19(図5(b))を形成する際、絶縁ギャップ
20(図6)も設けることにより、スパッタリングされ
た層18の部分18cを定める。これは、コンタクト窓
CW2を通して、導電性層15を介したソース5への電
気接続をもたらす。
その後、熱酸化により、ウエハ全体を900〜1000
゜Cで数時間加熱して、絶縁領域14、14’を形成す
る。しかし、出来上がったデバイスが首尾よく動作する
ことを保証するためには、高ドープソース・ドレイン領
域5,2からドーパントが層構造3のシリコン層61内
に移動しないことが重要である。本実施例では、窒化シ
リコンの最上層および最下層7は層10,15内のn+
ドーパントに対する障壁として機能し、加熱処理中に多
層構造3の中央領域内にドーパントが拡散するのを防止
する。
ティブ領域を示す。典型的には、X=50nm、Y=2
00nmである。
特性を示す。このトランジスタは、スイッチオフされた
とき、極端に低い漏れ電流を呈する。典型的には、負の
ゲート電圧が印加されたとき、このトランジスタはその
オフ状態に切り替えられ、これにより、ソース5および
ドレイン2間の伝導をスイッチングオフする。1個の電
子のエスケープ時間(escape time)は、通常の室温で−
4Vのゲート電圧では、10年のオーダーであると推定
された。オン状態での電流IDSは、多重トンネル接合構
成3の抵抗により、従来のトランジスタに比べて小さ
く、1μAのオーダーである。伝導経路に沿って流れる
電子の個数を減少させることにより、高速のスイッチン
グ速度を得ることができる。これは、上述した例から理
解できるように、従来のトランジスタに比べて寸法X×
Yを小さくすることにより達成される。その結果、従来
のトランジスタと比べてデバイスのサイズを顕著に縮小
することができる。よって、ここに記載したように構成
されたデバイスにより、荷電/放電時間であるQ/IDS
は、Q=6000e(ここでeは1電子の電荷を表す)
のとき、約1nsである。さらに大きな電流が必要であ
れば、トランジスタを並列に接続することができる。
断面図として示す。図1に示したデバイスの部品と同様
の部品には同じ参照番号を付してある。この実施例で
は、ソース領域5およびドレイン領域2は、それらの間
にゲート4を挟んで、横方向に離隔して配置される。ソ
ース領域5およびドレイン領域2はともに、多層構造3
を被覆し、ゲート4は、絶縁層9により囲まれて、構造
3内に延びている。ソース領域5およびドレイン領域2
の間の伝導経路Pは、概略的に破線で示され、ゲート4
の周囲の構造3の層を横切って層3中を下方へ延び、さ
らに、層を横切って層構造3中を垂直に上方へ向かいド
レイン2まで延びている。等電位線Fで示したように、
ゲート4に印加された電圧はソースおよびドレイン間の
伝導を制御する。出来上がったラテラル構造は、上述し
た垂直構造と同様に低い漏れ電流により特徴づけられ
る。図8のラテラルデバイスの製造方法の実際的な一例
を、以下、図9、図10を参照して詳細に説明する。こ
の処理は、図3〜図5に関連して説明した技術と同様の
技術を用いる。図9(a)において、初期シリコンウエ
ハ1を1000゜Cで熱酸化することにより、二酸化シ
リコンの600nm厚の層10を形成する。ついで、多
層構造3を、概して図3で前述した方法で(ただし、ド
レイン層11を省略して)形成する。
成長させ、ついで、図3(a)で前述した方法で、それ
ぞれ厚さ3nmおよび5nmの一連の窒化シリコン層7
およびポリシリコン層61を成長させる。さらに、それ
らの頂部に厚さ100nmのポリシリコン層63を成長
させる。
00nmの二酸化層12を形成し、ついで、140ke
Vのエネルギーレベルで、かつ5×1015cm-2のドー
ズ量で砒素イオンのイオン打ち込みを行う。次に、80
0゜Cで1分間、熱アニーリングを行って砒素イオンを
活性化する。その後、温度740゜Cで、層12上に厚
さ160nmの窒化シリコンの層13を成長させる。
対して、光学リソグラフィーならびにCHF3およびア
ルゴンガスを用いたドライエッチングを施し、幅AAの
パターンを形成する。次に、図9(d)に示すように、
図3(d)で前述した方法と同様にして、当該パターン
により多層構造3の層をドライエッチングして、エッチ
ングされた領域に約80nmの厚さを残す。
造3の残された部分の周囲に二酸化シリコンの絶縁領域
を形成する。
4を受容するための開口21がどのように形成されるか
を示す。開口21は、従来の光学リソグラフィーならび
に、CHF3およびアルゴンガスの雰囲気内でのドライ
エッチングにより、層12,13にエッチング形成され
る。次に、CF4を用いて、図10(b)に示すよう
に、エッチング部の厚さが80nmのオーダーに達する
まで、ゲート開口21を通して多層構造3をエッチング
する。
の熱酸化により、ゲート開口21内で層22として二酸
化シリコンを20nmの厚さまで成長させる。
゜Cの温度でオルト燐酸を用いて、窒化シリコン層13
を除去する。ついで、光学リソグラフィーおよび20:
1BHF溶液によるウエットエッチングを用いて、残存
する酸化シリコン層12をパターン化することにより、
それぞれソース5およびドレイン2のためのコンタクト
窓CW4,CW5を設ける。
CW5および21内に、ソース領域5,ドレイン領域2
およびゲート領域4のための電極をスパッタリング形成
する。スパッタリング形成された金属は、100nm厚
のチタンと、1000nm厚のアルミニウム/シリコン
(1%)からなる。この金属は連続した層として与えら
れ、ついで、光学リソグラフィーおよびウエットエッチ
ングによりこの連続層をパターン化することにより、図
10(e)に示すようなドレイン領域2,ゲート領域4
およびソース領域5をそれぞれ設ける。
の平面図である。ゲート領域の面積はP×Qで与えられ
る。典型的な例では、P=150nm、Q=200nm
である。
の大アレイを形成してもよく、また、それらは前述した
垂直構造のもの、もしくはラテラル構造のもの、または
両者の混在したものであってもよいことが理解されよ
う。基板は必ずしもシリコンである必要はなく、例え
ば、フラットディスプレイの用途のために石英や金属の
ような基板上に形成することも可能である。漏れ電流が
極端に小さいため、電力消費が極めて小さくなる。本発
明による上述したトランジスタは、相補的な伝導特性を
有するように構成することもできる。すなわち、砒素ま
たは燐のようなn型の不純物でソースおよびドレイン領
域をドーピングすることによりn型トランジスタを形成
することができ、硼素のようなp型の不純物でソース領
域およびドレイン領域をドーピングした場合にはp型の
デバイスが得られる。出来上がったこれらのトランジス
タは相補対として重ね合わせる(stack)ことができ、そ
の例を以下、図12,図13,図14を参照して説明す
る。図12に相補対の回路図を示す。これは、共通のゲ
ート接続Vinを有する相補的なn型トランジスタT1お
よびp型トランジスタT2からなる。これらのトランジ
スタのソース・ドレイン経路は、レール(rails)Vcc、
Vssの間に直接に接続され、共通の出力接続Voutを有
する。
ンジスタT1の上に重ねて示されている。トランジスタ
T1自体は、前述したように二酸化シリコンでありうる
基板層10の上に形成される。
111,151の間に挟まれた多層構造31からなり、こ
れにより、図3〜図5で説明したと同様なnドープ垂直
構造が形成される。
した構造3に対応する多層構造32からなり、これはp+
ドープポリシリコン層112および152の間に挟まれて
いる。図5(a)で前述したスパッタリングによる金属
層18でありうる共通ゲート領域25は、トランジスタ
T1,T2の両方に適用されている。共通ゲート領域2
5に印加される電圧Vinは、領域25aを介して多層構
造31へ印加される電界により、多層構造31の層を横切
る伝導経路を流れる電荷キャリア流を制御する。トラン
ジスタT2についても、領域25bを通してゲートから
印加される電界の結果として、層構造32において対応
する電流制御が行われる。トランジスタは互いに重ね合
わされているので、トランジスタの相補対は基板上で単
一のトランジスタの面積を占有するのみである。
は、例えば、ランダムアクセスメモリ用のメモリセルア
レイ内のメモリセルの形成に好適に使用することもでき
る。ランダムアクセスメモリセルの従来の回路図は、図
15に示すように、トランジスタT3を介して蓄積コン
デンサCに接続されたロウ線Xおよびコラム線Yからな
る。通常の方法では、線X、Yに印加されるロウ電圧お
よびコラム電圧によりトランジスタT3を選択的にスイ
ッチングオン・オフさせることにより、蓄積コンデンサ
Cに電荷を書き込み、あるいはそこから読み出すことが
できる。
セルの第1の実施例を示し、これは、本発明による垂直
構造を有するように構成されている。このデバイスは、
前述した方法で基板1(図示せず)上に形成された二酸
化シリコン層10を有する。コンデンサCは、厚さ50
nmのn+ドープされたポリシリコン層から形成された
第1および第2の電極プレート26,27により構成さ
れる。電極プレート26,27の間には誘電層28が挟
まれている。この例では、誘電層は、二酸化シリコンの
5nm厚の層からなる。コンデンサの層27は、垂直ト
ランジスタ構造のドレインとしても機能する。この垂直
トランジスタ構造は、厚さ50nmのn+ドープポリシ
リコン層からなるソース29と、前述したように形成さ
れた多層3を有する。すなわち、多層3は、シリコンと
窒化シリコンの交互の層を有し、多層トンネル接合構成
を形成する。ソース層29は絶縁二酸化シリコン層30
により被覆される。ロウ線Xは、Y線29を横切って走
るn+ドープポリシリコンの層31により形成される。
層31は、トランジスタのゲートとして機能し、図1で
説明した手法で、領域31a内の層構造3を通る伝導経
路を制御する電界を印加する。
圧の組み合わせを印加することにより、層26,27お
よび28により形成されたコンデンサに選択的に書き込
み、または、消去することができる。二酸化シリコンの
領域32はコンデンサCおよびトランジスタT3を取り
囲み、2次元アレイの要素を、その要素間の有意な電荷
漏れなしに、構成可能とする。
示す。この実施例では、コンデンサCがトランジスタT
3の上に位置する。コンデンサCは、それぞれコンデン
サのプレートとして機能するn+ポリシリコン層31
(コンデンサの基準電位として機能する)およびn+ポ
リシリコン層33と、両プレート間に二酸化シリコンで
形成された5nm厚の絶縁層34からなる誘電層34と
により構成される。
Yコラム線として機能するようにチップ上を走るn+ポ
リシリコン層35を有する。Yコラム線の上には、上述
したように多層構造3が形成される。コンデンサCのプ
レート33はトランジスタT3のソースとして機能す
る。ロウX線は、層31から絶縁されたn+ドープポリ
シリコン層36からなり、二酸化シリコン層37により
層31およびコンデンサから絶縁される。X線36に印
加される電圧は、領域36aにおいてトランジスタT3
における、多層構造3の層を横切る方向の伝導を制御す
ることにより、コンデンサCへの、またはコンデンサC
からの電荷の転送を制御するよう機能する。絶縁二酸化
シリコン層32は、メモリセルをアレイ内の隣接するセ
ルから絶縁する。
フ状態での漏れ電流が極端に小さいので、メモリセルの
電力消費は極端に小さく、その結果、従来技術のデバイ
スに比べてリフレッシュのデューティサイクルを軽減す
ることができる。
る多くの変形・変更は、当業者には明らかであろう。例
えば、トンネル障壁を設けるために層構造3において窒
化シリコンを用いたが、二酸化シリコンのような他の絶
縁膜も用いうることは明らかであろう。
図である。
電圧が印加されないとき、および、ソース・ドレイン電
圧で順バイアスされたときの、図1のトンネル障壁構造
の動作を説明するためのエネルギー図である。
スタ構造の製造工程を示す図である。
垂直トランジスタ構造の製造工程を示す図である。
直トランジスタ構造の製造工程を示す図である。
イスの概略平面図である。
イスの概略断面図である。
ンジスタデバイスの製造における処理ステップを示す図
である。
るラテラルトランジスタデバイスの製造における処理ス
テップを示す図である。
スの概略平面図である。
た、相補対の概略断面図である。
ある。
製造した場合の、図15のメモリセルの概略断面図であ
る。
モリセルの代替実施例の断面図である。
a,4b…ゲート領域、5…ソース領域、6…シリコン
層、7…窒化シリコン層、8…障壁、P…伝導経路、F
…等電位線。
Claims (26)
- 【請求項1】ソース領域およびドレイン領域と、このソ
ース領域およびドレイン領域間の電荷キャリアのための
伝導経路と、この伝導経路に沿った電荷キャリア流を制
御するためのゲートと、伝導経路内に多重トンネル接合
構成をもたらす多重層構造とを備え、前記伝導経路は多
重層構造の層を横切る方向に延びる、制御可能な伝導デ
バイス。 - 【請求項2】請求項1に記載のデバイスであって、前記
多重トンネル接合構成は、比較的導電性の材料および非
導電性の材料の複数の交互の層により構成されるデバイ
ス。 - 【請求項3】請求項2に記載のデバイスであって、前記
交互の層はシリコンを含むデバイス。 - 【請求項4】請求項3に記載のデバイスであって、シリ
コンおよび窒化シリコンの交互の層を有するデバイス。 - 【請求項5】請求項3に記載のデバイスであって、シリ
コンおよびシリコン酸化物の交互の層を有するデバイ
ス。 - 【請求項6】先行する請求項のいずれかに記載のデバイ
スであって、前記層は5nmまたはそれ未満の厚さを有
するデバイス。 - 【請求項7】請求項2に記載のデバイスであって、前記
非導電性の層は3nmまたはそれ未満の厚さを有するデ
バイス。 - 【請求項8】先行する請求項のいずれかに記載のデバイ
スであって、前記ソース領域およびドレイン領域の少な
くとも一方が前記層構造の上に位置するデバイス。 - 【請求項9】請求項8に記載のデバイスであって、前記
領域の他方は前記多層構造の下に位置するデバイス。 - 【請求項10】請求項8に記載のデバイスであって、前
記ソース領域およびドレイン領域の両方が前記多層構造
の上に位置するデバイス。 - 【請求項11】請求項10に記載のデバイスであって、
前記ゲートはソース領域およびドレイン領域の間の多層
構造の中へ延びるデバイス。 - 【請求項12】先行する請求項のいずれかに記載のデバ
イスであって、基板を有し、この基板の上に前記多重ト
ンネル接合構成の層が形成されるデバイス。 - 【請求項13】請求項12に記載のデバイスであって、
前記基板は電気的絶縁材料により構成されるデバイス。 - 【請求項14】請求項13に記載のデバイスであって、
前記基板は石英またはセラミック材料により構成される
デバイス。 - 【請求項15】請求項12に記載のデバイスであって、
前記基板は金属により構成されるデバイス。 - 【請求項16】請求項12に記載のデバイスであって、
前記基板は金属により構成されるデバイス。 - 【請求項17】おのおの先行する請求項のいずれかに記
載の第1および第2のデバイスを有し、両デバイスは異
なる導電型のものであるトランジスタ構造。 - 【請求項18】請求項17に記載の構造であって、前記
デバイスは一方が他方の上に重ねられた構造。 - 【請求項19】電荷蓄積コンデンサと、請求項1〜17
のいずれかに記載のデバイスとを有し、前記コンデンサ
に電荷を選択的に書き込むメモリセル。 - 【請求項20】請求項19に記載のメモリセルのアレ
イ。 - 【請求項21】制御可能な伝導デバイスを製造する方法
であって、多重トンネル接合構成を設けるための多層構
造を形成し、電荷キャリア用の伝導経路のためのソース
領域およびドレイン領域と、前記伝導経路に沿った電荷
キャリアの流れを制御するためのゲートとを形成し、前
記経路は前記多層構造の層を横切る方向に延びる方法。 - 【請求項22】請求項21に記載の方法であって、前記
ソース領域およびドレイン領域を重なり合った関係で形
成する方法。 - 【請求項23】請求項21または22に記載の方法であ
って、基板上に第1の導電性のドープ層を形成し、この
第1の導電性ドープ層を被覆する多層構造を形成し、こ
の多層構造を被覆する第2の導電性ドープ層を形成し、
前記第1および第2のドープ層を前記ソース領域および
ドレイン領域にする方法。 - 【請求項24】請求項21に記載の方法であって、前記
ソース領域およびドレイン領域を横方向に隔離した関係
で形成する方法。 - 【請求項25】請求項21〜24のいずれかに記載の方
法であって、前記多層構造を変調ドーピング(modulatio
n doping)により形成する方法。 - 【請求項26】請求項21〜25のいずれかに記載の方
法により製造された、制御可能な伝導デバイス。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
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EP97305399A EP0892440A1 (en) | 1997-07-18 | 1997-07-18 | Controllable conduction device |
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