JP2006351904A - 半導体素子の製造方法 - Google Patents

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Abstract

【課題】 Ｐ型のトランジスタ及びＮ型トランジスタの両者の耐圧を独立に最適化し、高い使用電圧に対応できる相補型のトランジスタの製造方法を提供する。
【解決手段】 硼素をＰ型のトランジスタの電界緩和領域中近傍にイオン注入した後、Ｐ型のトランジスタの電界緩和領域を１１００℃、３時間の第１の熱処理により、熱拡散を行う。次に、燐をＮ型のトランジスタの電界緩和領域中近傍にイオン注入した後、Ｐ型のトランジスタの電界緩和領域と共に１１００℃、３時間の第２の熱処理を行う。Ｐ型のトランジスタの電界緩和領域の熱履歴とＮ型トランジスタの電界緩和領域の熱履歴とを、第１の熱処理と第２の熱処理との条件を変更することで独立に調整することができるため、Ｐ型のトランジスタ及びＮ型トランジスタの両者の耐圧を独立に最適化することができる。
【選択図】 図１

Description

本発明は、Ｐ型及びＮ型のトランジスタのゲートの端部に集中する電界を緩和するためにチャネル領域のゲート層厚よりも厚くした前記ゲート端部に位置する電界緩和絶縁層と、当該電界緩和絶縁層とドレインを囲むように位置する電界緩和領域とを有する半導体素子の製造方法に関し、特に当該電界緩和領域の不純物分布を制御することでＰ型及びＮ型のトランジスタの耐圧を独立に最適化しうる半導体素子の製造方法に関する。
上記した電界緩和領域の制御によりドレイン周辺の電界を緩和することでトランジスタの耐圧を高くする方法としては、例えば、特許文献１に記載されているように、Ｐ型の電界緩和領域を形成する前にシリコン基板の電界緩和領域にあたる部分を（１１１）面を出すようウェットエッチングを行った後、硼素をイオン注入し、約１０００℃で熱処理することで電界緩和領域を形成する技術が知られている。
また、特許文献２に記載されているように、第一の電界緩和領域と第二の電界緩和領域を有し、第一及び第二の電界緩和領域のオーバーラップ量を最小化することで第一及び第二の電界緩和領域のオーバーラップ領域に寄生的に発生する電界緩和に対して有効に機能しない不純物濃度が高い領域を最小化することで電界緩和領域の長さを抑えて素子寸法を小さくする技術が知られている。
特開平６−２９３１３号公報 特開平１１−８３８８号公報
しかしながら上記した前者の技術を用いた場合、Ｐ型のトランジスタについての製造方法が記載されているため、単一極性のトランジスタの耐圧の向上は望めるが、Ｐ型及びＮ型のトランジスタを相補的に形成する場合に必要となるＰ型及びＮ型のトランジスタの両方の耐圧を同時に向上させることは困難である。そのためＰ型のトランジスタとＮ型のトランジスタを相補的に使用する場合には両者の耐圧のうち低い方の電圧までしか取り扱うことができないという問題点がある。
また、上記した後者の技術でも、Ｐ型のトランジスタとＮ型のトランジスタの耐圧を両方同時に向上させることは困難であり、Ｐ型、Ｎ型の両者の耐圧のうち低い方の電圧までしか取り扱うことができないという問題点は解決されていない。
そこで本発明は、従来のこのような問題点を解決し、Ｐ型のトランジスタ及びＮ型トランジスタの両者の耐圧を独立に最適化し、高い使用電圧に対応できる相補型のトランジスタの製造方法を提供することを目的としている。
上記目的を達成するために本発明の半導体素子の製造方法は、（１）半導体シリコンからなるウェハ上に形成されたＰ型又はＮ型の何れかの極性を有する第１導電型のトランジスタの第１のゲート電極と第１のドレイン領域とに印加された電圧に起因する、前記第１のゲート電極の端部を取り囲む領域に集中する電界を緩和するために、前記第１導電型のトランジスタの第１のチャネル領域での第１のゲート絶縁層の層厚よりも厚い第１の電界緩和絶縁層を前記第１のゲート電極の端部を取り囲むように形成し、かつ第２導電型のトランジスタの第２のゲート電極と第２のドレイン領域に印加された電圧に起因する、前記第２のゲート電極の端部を取り囲む領域に集中する電界を緩和するために前記第２導電型のトランジスタの第２のチャネル領域での第２のゲート絶縁層の層厚よりも厚い第２の電界緩和絶縁層を前記第１のゲートの端部を取り囲むように形成する工程と、（２）第１のフォトレジスト層を前記ウェハの最上部に形成する工程と、（３）前記第１導電型のトランジスタの前記ドレイン及び前記第１の電界緩和絶縁層を囲うように前記第１の電界緩和領域を形成するための、前記第１導電型の不純物をイオン注入すべき領域にある前記フォトレジスト層を、第１のフォトリソグラフ手法を用いて除去することで第１のレジストパターンを形成する工程と、（４）前記第１のレジストパターンをマスクとして用いて、前記第１導電型の不純物をイオン注入した後、前記第１のレジストパターンを除去する工程と、（５）前記第１導電型の不純物を拡散させる第１の熱処理を行う工程と、（６）第２のフォトレジスト層を前記ウェハの最上部に形成する工程と、（７）前記第２導電型のトランジスタの前記ドレイン及び前記第２の電界緩和絶縁層を囲うように前記第２の電界緩和領域を形成するための、前記第２導電型の不純物をイオン注入すべき領域にある前記第２のフォトレジスト層を、第２のフォトリソグラフ手法を用いて除去することで第２のレジストパターンを形成する工程と、（８）前記第２のレジストパターンをマスクとして用いて、前記第２導電型の不純物をイオン注入した後、前記第２のレジストパターンを除去する工程と、（９）前記第１の電界緩和領域と前記第２の電界緩和領域を形成する第２の熱処理を行う工程とを有し、前記（５）の工程で、前記第１導電型不純物を拡散させるための前記第１の熱処理と、前記第１の熱処理と（９）の工程での前記第２の熱処理とを行うことで前記第１の電界緩和領域が出来上がるように行うことを特徴とする。
この製造方法を用いることで、第１導電型のトランジスタ、第２導電型のトランジスタの各々の電界緩和領域を形成するための熱処理時間を独立に制御できる。第１導電型の電界緩和領域は第２導電型の電界緩和領域よりも（４）に示される第１の熱処理分だけ長い時間熱処理工程を受けるため、第１の熱処理条件を変更することで第２導電型の電界緩和領域の拡散量に対して影響を与えることなく第１導電型の電界緩和領域の拡散量を変更し、電気特性を制御することで耐圧を上昇させることができる。
また、上記した本発明の半導体素子の製造方法は、前記（１）の工程で前記電界緩和絶縁層にセミリセスロコス層を用いたことを特徴とする。
この製造方法を用いることで、素子分離層に用いられるセミリセスロコス層をＰ型のトランジスタ及びＮ型のトランジスタの各々の電界緩和絶縁層を兼用することができるため、製造工程を延ばすことなく電界緩和絶縁層を形成することができる。
以下、本発明に係る実施形態の半導体素子の製造方法について図面を用いて説明する。なお、各図では、図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならせてある。
＜Ｐ型、Ｎ型トランジスタの構造＞
図１は、本発明に係る実施形態の半導体素子の製造方法を用いた半導体素子の断面図である。
半導体シリコンからなるウェハ１００上に約３００ｎｍの厚さを持つセミリセスロコス（以下ＳＲＬと略記）層１０２が表面に形成されたＰ型シリコン基板１０１には、１２００℃で２４時間の拡散工程を経て得られた深さ約１２μｍのＮウェル１０３が形成されている。Ｎウェル１０３の内側には１２００℃で１２時間の拡散工程を経て得られた深さ約５μｍのＰウェル１０４が形成されている。
Ｎウェル１０３には、Ｐ型トランジスタ１０５が形成されている。Ｐ型トランジスタ１０５は、ポリシリコンからなるＰ型ゲート電極１０６と、酸化シリコンからなる厚さ約１６０ｎｍのＰ型ゲート絶縁層１０７と、Ｐ型ゲート電極１０６の両端部近傍に形成したＳＲＬ層１０２を転用したＰ型電界緩和絶縁層１０８と、コンタクトを取るためのＰ型ドレイン領域１０９と、Ｐ型ドレイン領域１０９とＰ型電界緩和絶縁層１０８を包むように設けられたＰ型電界緩和領域１１０により形成されている。
同様にＰウェル１０４には、Ｎ型トランジスタ１１１が形成されている。Ｎ型トランジスタ１１１は、ポリシリコンからなるＮ型ゲート電極１１２と、酸化シリコンからなる厚さ１６０ｎｍのＮ型ゲート絶縁層１１３と、Ｎ型ゲート電極１１２の両端部近傍に形成したＳＲＬ層１０２を転用したＮ型電界緩和絶縁層１１４と、コンタクトを取るためのＮ型ドレイン領域１１５と、Ｎ型ドレイン領域１１５とＮ型電界緩和絶縁層１１４を包むように設けられたＮ型電界緩和領域１１６により形成されている。
Ｐ型電界緩和絶縁層１０８はＰ型ゲート電極１０６とＰ型ドレイン領域１０９の電位差に起因するゲート端での電界集中を緩和することでＰ型トランジスタ１０５の耐圧を向上させている。
Ｐ型電界緩和領域１１０は、Ｐ型ドレイン領域１０９と比べ不純物濃度が低く抑えられているため印加された電圧を受け止める空乏層が伸びやすくなっており、Ｐ型トランジスタ１０５の耐圧を向上させている。
同様にＮ型電界緩和領域１１６は、Ｎ型ドレイン領域１１５と比べ不純物濃度が低く抑えられているため印加された電圧を受け止める空乏層が伸びやすくなっており、Ｎ型トランジスタ１１１の耐圧を向上させている。
Ｐ型トランジスタ１０５、Ｎ型トランジスタ１１１に印加された電圧は各々Ｐ型電界緩和領域１１０やＮ型電界緩和領域１１６で処理されるため、Ｐ型電界緩和領域１１０やＮ型電界緩和領域１１６の不純物分布を最適化することは耐圧を向上させるために重要な要素となる。
＜Ｐ型、Ｎ型トランジスタの製造工程＞
次に、Ｐ型トランジスタ１０５及びＮ型トランジスタ１１１を形成するための製造工程について説明する。図２〜図１０は本実施形態に係る半導体素子の製造方法を説明するための工程断面図である。
まず、図２（Ａ）に示すように公知の技術を用いて、厚さ４００ｎｍ程度のＳＲＬ層１０２を形成する。ＳＲＬ層１０２はＰ型電界緩和絶縁層１０８とＮ型電界緩和絶縁層１１４を兼ねているため、素子分離を行う領域に加え、図１に示したＰ型ゲート電極１０６及びＮ型ゲート電極１１２のゲート端近傍にも形成する。
次に、図２（Ｂ）に示すようにＮウェル１０３とＰウェル１０４を形成する。まずＮウェル１０３を形成するための燐をフォトリソグラフ工程等を用いてＰ型シリコン基板１０１に選択的にイオン注入し、例えば１２００℃で１２時間熱拡散を行う。続けてＰウェル１０４を形成するための硼素を同様にフォトリソグラフ工程等を用いてＮウェル１０３となる領域中に選択的にイオン注入し、例えば１２００℃で１２時間熱拡散を行う。
シリコン中での燐と硼素の拡散係数には大きな差はなく、Ｎウェル１０３の方が１２００℃で１２時間の拡散工程が２回（２４時間）行われることとなるため、１２００℃で１２時間の拡散工程を１回だけ行われるＰウェル１０４よりも深く拡散する。従ってＮウェル１０３中にＰウェル１０４が形成される。
次に、図３（Ａ）に示すようにフォトレジスト層３０１をウェハ１００の表面全面に塗布することで形成する。
次に、図３（Ｂ）に示すようにＰ型電界緩和絶縁層１０８と図１に示したＰ型ドレイン領域１０９を包む領域にあるフォトレジスト層３０１を第１のフォトリソグラフ工程により除去し、レジストパターン３０２を形成する。
次に図４（Ａ）に示すように、硼素をＰ型電界緩和絶縁層１０８と図１に示したＰ型ドレイン領域１０９を突き抜くよう加速してイオン注入を行い、硼素存在領域４０１を形成する。加速電圧は、例えば２００ｋｅＶ程度を用いることができる。硼素のイオン注入後、不要となったレジストパターン３０２を除去する。
次に、図４（Ｂ）に示すように１１００℃、３時間の第１の熱処理により、硼素存在領域４０１の熱拡散を行う。
次に、図５（Ａ）に示すようにフォトレジスト層５０１をウェハ１００の表面全面に塗布することで形成する。
次に、図５（Ｂ）に示すようにＮ型電界緩和絶縁層１１４と図１に示したＮ型ドレイン領域１１５を包む領域にあるフォトレジスト層５０１を第２のフォトリソグラフ工程により除去し、レジストパターン５０２を形成する。
次に、図６（Ａ）に示すように燐をＮ型電界緩和絶縁層１１４と図１で示したＮ型ドレイン領域１１５を突き抜けるよう加速してイオン注入を行い、燐存在領域６０１を形成する。加速電圧は、例えば４００ｋｅＶ程度を用いることができる。燐のイオン注入後、不要となったレジストパターン５０２を除去する。
次に、図６（Ｂ）に示すように１１００℃、３時間の第２の熱処理により、Ｎ型電界緩和領域１１６を形成するための燐、及びＰ型電界緩和領域１１０を形成するための硼素の熱拡散を行う。この工程を行うことでイオン注入された燐は第２の熱処理である１１００℃、３時間の熱拡散のみを受けてＮ型電界緩和領域１１６を形成する。硼素は第１の熱処理である１１００℃、３時間の熱拡散と、第２の熱処理である１１００℃、３時間の熱拡散を受けることでＰ型電界緩和領域１１０を形成する。このように熱処理を行うことで、Ｎ型電界緩和領域１１６とＰ型電界緩和領域１１０の不純物分布とを独立して制御することができるようになり、図１に示したＰ型トランジスタ１０５の耐圧とＮ型トランジスタ１１１の耐圧を各々独立に最適化することができる。
熱処理を一括して行う方法（第２の熱処理のみ）では、図１に示したＰ型トランジスタ１０５の耐圧は４８Ｖ、Ｎ型トランジスタ１１１の耐圧は５７Ｖであり、５０Ｖ仕様の相補型トランジスタを提供することができないが、第１の熱処理と第２の熱処理に分けて耐圧を最適化する本技術では、Ｐ型トランジスタ１０５の耐圧を４８Ｖから５４Ｖに向上させることができる。しかもＮ型トランジスタ１１１の熱履歴は第２の熱処理のみなので耐圧は従来の値が維持され、Ｐ型トランジスタ１０５の耐圧５４Ｖ、Ｎ型トランジスタ１１１の耐圧５７Ｖと５０Ｖの電源電圧に耐えうる相補型トランジスタを提供することが可能となる。
次に、図７（Ａ）に示すようにＰ型トランジスタ１０５、及びＮ型トランジスタ１１１となる領域に必要に応じ閾値調整用の不純物をイオン注入等の方法を用いて導入する。次に窒化シリコン層７０１をウェハ１００の表面全面に形成する。次にフォトレジスト層７０２をウェハ１００の表面全面に塗布することで形成する。
次に、図７（Ｂ）に示すように、Ｐ型電界緩和絶縁層１０８で囲われた領域と、Ｎ型電界緩和絶縁層１１４で囲われた領域にあるフォトレジスト層７０２を除去し、レジストパターン７０３を形成する。
次に、図８（Ａ）に示すようにレジストパターン７０３をマスクとして窒化シリコン層７０１をエッチングすることで窒化シリコン層パターン８０１を形成した後、不要となったレジストパターン７０３を除去する。
次に、図８（Ｂ）に示すように、窒化シリコン層パターン８０１をマスクとして熱酸化法で選択的にＰ型ゲート絶縁層１０７及びＮ型ゲート絶縁層１１３の酸化シリコン層厚が１６０ｎｍ程度の厚みとなるよう形成する。熱酸化法終了後、不要となった窒化シリコン層パターン８０１を除去する。窒化シリコン層パターン８０１の除去後、ウェハ１００上の他の素子の製造工程から副次的に形成された酸化シリコン上にポリシリコン層８０２、フォトレジスト層８０３を順次堆積する。
次に、図９（Ａ）に示すようにＰ型ゲート絶縁層１０７及びＮ型ゲート絶縁層１１３が存在する領域を残すようにフォトレジスト層８０３を除去し、レジストパターン９０１を形成する。
次に、図９（Ｂ）に示すようにレジストパターン９０１をマスクとしてポリシリコン層８０２をエッチングし、Ｐ型ゲート電極１０６及びＮ型ゲート電極１１２を形成した後、不要となったレジストパターン９０１を除去する。
次に、図１０に示すようにＰ型ドレイン領域１０９にフォトリソグラフ工程とイオン注入工程とを用いてＰ型ドレイン領域１０９を作成し、続けて、同様の工程を用いてＮ型ドレイン領域１１５を形成する。
以上の製造工程を行うことで、図１に示した構造を得ることができる。
以下に、上述した本実施形態の効果について説明する。
Ｐ型電界緩和領域１１０には第１の熱処理と第２の熱処理を行い、Ｎ型電界緩和領域１１６には第２の熱処理のみを行い形成することで、熱処理による拡散量をＰ型電界緩和領域１１０とＮ型電界緩和領域１１６とで独立に制御することができる。そのため、同一の熱工程で一括して熱処理を行う場合と比べて、Ｐ型電界緩和領域１１０の濃度分布とＮ型電界緩和領域１１６の濃度分布とを独立に制御することができる。
そのため、熱処理を一括して行う方法（第２の熱処理のみ）では、Ｎ型トランジスタ１１１の耐圧を５７Ｖまで向上させる製造工程が得られたが、当該製造工程ではＰ型トランジスタ１０５の耐圧は４８Ｖまでしか得られず、５０Ｖ仕様の相補型トランジスタを提供することができなかった。第１の熱処理と第２の熱処理に分けて耐圧を最適化する本技術を用いることで、Ｐ型トランジスタ１０５の耐圧を４８Ｖから５４Ｖに向上させることができ、しかもＮ型トランジスタ１１１が受ける熱履歴は第２の熱処理のみのものであり耐圧は従来の値が維持されるため、Ｐ型トランジスタ１０５の耐圧５４Ｖ、Ｎ型トランジスタ１１１の耐圧５７Ｖと５０Ｖの電源電圧に耐えうる相補型トランジスタを提供することを可能とした。
また、Ｐ型電界緩和絶縁層１０８、Ｎ型電界緩和絶縁層１１４に素子分離用のＳＲＬ層１０２を転用しているため、新たに電界緩和絶縁層を形成する必要がなく、工程を短縮化することができる。
以下に、本発明の変形例について記述する。
本実施形態では、Ｐ型電界緩和領域１１０の拡散量をＮ型電界緩和領域１１６よりも増やすことでＰ型トランジスタ１０５の耐圧とＮ型トランジスタ１１１の耐圧を揃えたが、構造に応じＮ型の方の拡散量を増やした方が好ましい場合も有り得る。この場合には、先にＮ型電界緩和領域１１６を形成するためのイオン注入を行い、第１の熱処理を行うことで対処できる。
また、本実施形態では、第１の熱処理と第２の熱処理の条件を１１００℃、３時間と同じものとしたが、これは別の条件で熱処理を行っても良い。
また、ゲート電極としてＰ型ゲート電極１０６、Ｎ型ゲート電極１１２を用いているが、これは各々Ｐ型トランジスタ１０５とＮ型トランジスタ１１１のゲート電極として用いているという意味で用いており、Ｐ型ゲート電極１０６、Ｎ型ゲート電極１１２の両方にＮ型ポリシリコンを用いたり、あるいはＰ型ポリシリコンを用いたりしても良い。さらには、ポリシリコン以外の金属を用いても差し支えない。
本実施形態の半導体素子の製造方法を用いた半導体素子の断面図。 本実施形態の半導体素子の製造方法を説明するための工程断面図。 本実施形態の半導体素子の製造方法を説明するための工程断面図。 本実施形態の半導体素子の製造方法を説明するための工程断面図。 本実施形態の半導体素子の製造方法を説明するための工程断面図。 本実施形態の半導体素子の製造方法を説明するための工程断面図。 本実施形態の半導体素子の製造方法を説明するための工程断面図。 本実施形態の半導体素子の製造方法を説明するための工程断面図。 本実施形態の半導体素子の製造方法を説明するための工程断面図。 本実施形態の半導体素子の製造方法を説明するための工程断面図。
符号の説明
１００…ウェハ、１０１…Ｐ型シリコン基板、１０２…ＳＲＬ層、１０３…Ｎウェル、１０４…Ｐウェル、１０５…第１導電型のトランジスタとしてのＰ型トランジスタ、１０６…第１のゲート電極としてのＰ型ゲート電極、１０７…第１のゲート絶縁層としてのＰ型ゲート絶縁層、１０８…第１の電界緩和絶縁層としてのＰ型電界緩和絶縁層、１０９…第１のドレイン領域としてのＰ型ドレイン領域、１１０…第１の電界緩和領域としてのＰ型電界緩和領域、１１１…第２導電型のトランジスタとしてのＮ型トランジスタ、１１２…第２のゲート電極としてのＮ型ゲート電極、１１３…第２のゲート絶縁層としてのＮ型ゲート絶縁層、１１４…第２の電界緩和絶縁層としてのＮ型電界緩和絶縁層、１１５…第２のドレイン領域としてのＮ型ドレイン領域、１１６…第２の電界緩和領域としてのＮ型電界緩和領域、３０１…第１のフォトレジスト層としてのフォトレジスト層、３０２…第１のレジストパターンとしてのレジストパターン、４０１…硼素存在領域、５０１…第２のフォトレジスト層としてのフォトレジスト層、５０２…第２のレジストパターンとしてのレジストパターン、６０１…燐存在領域、７０１…窒化シリコン層、７０２…フォトレジスト層、７０３…レジストパターン、８０１…窒化シリコン層パターン、８０２…ポリシリコン層、８０３…フォトレジスト層、９０１…レジストパターン。

Claims (2)

  1. （１）半導体シリコンからなるウェハ上に形成されたＰ型又はＮ型の何れかの極性を有する第１導電型のトランジスタの第１のゲート電極と第１のドレイン領域とに印加された電圧に起因する、前記第１のゲート電極の端部を取り囲む領域に集中する電界を緩和するために、前記第１導電型のトランジスタの第１のチャネル領域での第１のゲート絶縁層の層厚よりも厚い第１の電界緩和絶縁層を前記第１のゲート電極の端部を取り囲むように形成し、かつ第２導電型のトランジスタの第２のゲート電極と第２のドレイン領域に印加された電圧に起因する、前記第２のゲート電極の端部を取り囲む領域に集中する電界を緩和するために前記第２導電型のトランジスタの第２のチャネル領域での第２のゲート絶縁層の層厚よりも厚い第２の電界緩和絶縁層を前記第１のゲートの端部を取り囲むように形成する工程と、
    （２）第１のフォトレジスト層を前記ウェハの最上部に形成する工程と、
    （３）前記第１導電型のトランジスタの前記ドレイン及び前記第１の電界緩和絶縁層を囲うように前記第１の電界緩和領域を形成するための、前記第１導電型の不純物をイオン注入すべき領域にある前記フォトレジスト層を、第１のフォトリソグラフ手法を用いて除去することで第１のレジストパターンを形成する工程と、
    （４）前記第１のレジストパターンをマスクとして用いて、前記第１導電型の不純物をイオン注入した後、前記第１のレジストパターンを除去する工程と、
    （５）前記第１導電型の不純物を拡散させる第１の熱処理を行う工程と、
    （６）第２のフォトレジスト層を前記ウェハの最上部に形成する工程と、
    （７）前記第２導電型のトランジスタの前記ドレイン及び前記第２の電界緩和絶縁層を囲うように前記第２の電界緩和領域を形成するための、前記第２導電型の不純物をイオン注入すべき領域にある前記第２のフォトレジスト層を、第２のフォトリソグラフ手法を用いて除去することで第２のレジストパターンを形成する工程と、
    （８）前記第２のレジストパターンをマスクとして用いて、前記第２導電型の不純物をイオン注入した後、前記第２のレジストパターンを除去する工程と、
    （９）前記第１の電界緩和領域と前記第２の電界緩和領域を形成する第２の熱処理を行う工程とを有し、
    前記（５）の工程で、前記第１導電型不純物を拡散させるための前記第１の熱処理と、前記第１の熱処理と（９）の工程での前記第２の熱処理とを行うことで前記第１の電界緩和領域が出来上がるように行うことを特徴とする半導体素子の製造方法。
  2. 前記（１）の工程で、電界緩和絶縁層にセミリセスロコス層を用いたことを特徴とする請求項１に記載の半導体素子の製造方法。
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