JPH11195784A - 絶縁ゲート形半導体素子 - Google Patents
絶縁ゲート形半導体素子Info
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- JPH11195784A JPH11195784A JP36809597A JP36809597A JPH11195784A JP H11195784 A JPH11195784 A JP H11195784A JP 36809597 A JP36809597 A JP 36809597A JP 36809597 A JP36809597 A JP 36809597A JP H11195784 A JPH11195784 A JP H11195784A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
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Abstract
(57)【要約】
【課題】絶縁ゲ−ト形半導体素子において、高ラッチア
ップ耐量化および低オン電圧化を同時に実現すること。 【解決手段】キャリアが拡散するベ−ス領域１２に、絶
縁膜１４ａ、１４ｂを伴ったゲ−ト電極１３ａ、１３ｂ
を、キャリア拡散流路を狭めるように配置する。また、
エミッタ領域１５ａ、１５ｂをそのゲ−ト絶縁膜１４
ａ、１４ｂの上側両端部に設け、拡散流路を通過したホ
−ルがエミッタ電極１８に集まり易く、寄生トランジス
タのエミッタ領域１５ａ、１５ｂに集まり難く、ベース
領域１６の抵抗を小さくする形状および配置とする。こ
のような構造にすると、狭められた流路付近のホール濃
度が高まり、伝導度変調効果によって、オン電圧が小さ
くできる。また、寄生トランジスタが作動せず、高ラッ
チアップ耐量化と低オン電圧化が同時に実現できる。
ップ耐量化および低オン電圧化を同時に実現すること。 【解決手段】キャリアが拡散するベ−ス領域１２に、絶
縁膜１４ａ、１４ｂを伴ったゲ−ト電極１３ａ、１３ｂ
を、キャリア拡散流路を狭めるように配置する。また、
エミッタ領域１５ａ、１５ｂをそのゲ−ト絶縁膜１４
ａ、１４ｂの上側両端部に設け、拡散流路を通過したホ
−ルがエミッタ電極１８に集まり易く、寄生トランジス
タのエミッタ領域１５ａ、１５ｂに集まり難く、ベース
領域１６の抵抗を小さくする形状および配置とする。こ
のような構造にすると、狭められた流路付近のホール濃
度が高まり、伝導度変調効果によって、オン電圧が小さ
くできる。また、寄生トランジスタが作動せず、高ラッ
チアップ耐量化と低オン電圧化が同時に実現できる。
Description
【０００１】
【発明の属する技術分野】本発明は、ゲート電極に電圧
を与える事によって他の両極間を流れる電流を制御する
半導体素子であって、特に高ラッチアップ耐量化および
低オン電圧化を目的とした絶縁ゲ−ト形半導体素子の構
造に関する。
を与える事によって他の両極間を流れる電流を制御する
半導体素子であって、特に高ラッチアップ耐量化および
低オン電圧化を目的とした絶縁ゲ−ト形半導体素子の構
造に関する。
【０００２】
【従来の技術】絶縁ゲ−ト形トランジスタは、ゲ−ト電
圧による電界効果によって、半導体の電気伝導度を変化
させ、ゲ−ト領域の両端に設けられた他の領域間を流れ
る電流を制御するものであり、特に電力用トランジスタ
として使用されるＩＧＢＴ（Ｉnsulated Gate Bipolar
Transistor）の場合は、高ラッチアップ耐量と低オン電
圧が要求されている。従来、高ラッチアップ耐量化およ
び低オン電圧化を考慮した半導体素子としては、図８に
示す小型化、高密度化を可能とする縦形のＩＧＢＴ、あ
るいはほぼ同等の構造を持ちトレンチ構造のゲ−ト電極
を特徴とした半導体装置（特開平１−１９８０７６）が
知られている。
圧による電界効果によって、半導体の電気伝導度を変化
させ、ゲ−ト領域の両端に設けられた他の領域間を流れ
る電流を制御するものであり、特に電力用トランジスタ
として使用されるＩＧＢＴ（Ｉnsulated Gate Bipolar
Transistor）の場合は、高ラッチアップ耐量と低オン電
圧が要求されている。従来、高ラッチアップ耐量化およ
び低オン電圧化を考慮した半導体素子としては、図８に
示す小型化、高密度化を可能とする縦形のＩＧＢＴ、あ
るいはほぼ同等の構造を持ちトレンチ構造のゲ−ト電極
を特徴とした半導体装置（特開平１−１９８０７６）が
知られている。
【０００３】図８及び図９に示した従来の縦型ＩＧＢＴ
の構造およびその等価回路を示す。縦型ＩＧＢＴは、ｐ
+ 形不純物がド−プされたシリコン基板をコレクタ領域
７０とし、その上にエピタキシャル成長技術、リソグラ
フィ技術、イオン注入技術、拡散技術、エッチング技術
等の所謂プレ−ナ−技術によって、順次ｎ+ 形バッファ
領域７１、ｎ- 形ベ−ス領域７２、ｐ形ベース領域７
３、ｎ+ 形エミッタ領域７４、ｐ+ 形エミッタ領域８
０、絶縁ゲ−ト膜７６が形成され、最後にＣＶＤ（Chem
ical Vapor Deposition ）等によってゲ−ト電極７５、
エミッタ電極７７、コレクタ電極７８がそれぞれ形成さ
れる。尚、ｎ形バッファ領域７１は形成しなくても良い
場合もある。
の構造およびその等価回路を示す。縦型ＩＧＢＴは、ｐ
+ 形不純物がド−プされたシリコン基板をコレクタ領域
７０とし、その上にエピタキシャル成長技術、リソグラ
フィ技術、イオン注入技術、拡散技術、エッチング技術
等の所謂プレ−ナ−技術によって、順次ｎ+ 形バッファ
領域７１、ｎ- 形ベ−ス領域７２、ｐ形ベース領域７
３、ｎ+ 形エミッタ領域７４、ｐ+ 形エミッタ領域８
０、絶縁ゲ−ト膜７６が形成され、最後にＣＶＤ（Chem
ical Vapor Deposition ）等によってゲ−ト電極７５、
エミッタ電極７７、コレクタ電極７８がそれぞれ形成さ
れる。尚、ｎ形バッファ領域７１は形成しなくても良い
場合もある。
【０００４】この素子においては、ｎ+ 形エミッタ領域
７４，ｐ形ベース領域７３，ｎ- 形ベ−ス領域７２で電
界効果形トランジスタ（Ｔｒ１）が、ｐ形ベース領域７
３，ｎ- 形ベ−ス領域７２，ｐ+ 形コレクタ領域７０で
バイポ−ラトランジスタ（Ｔｒ２）が構成されると同時
に、ｎ+ 形エミッタ領域７４，ｐ形ベース領域７３，ｎ
- 形ベ−ス領域７２とで構成されるバイポ−ラトタンジ
スタ（Ｔｒ３）が寄生している。
７４，ｐ形ベース領域７３，ｎ- 形ベ−ス領域７２で電
界効果形トランジスタ（Ｔｒ１）が、ｐ形ベース領域７
３，ｎ- 形ベ−ス領域７２，ｐ+ 形コレクタ領域７０で
バイポ−ラトランジスタ（Ｔｒ２）が構成されると同時
に、ｎ+ 形エミッタ領域７４，ｐ形ベース領域７３，ｎ
- 形ベ−ス領域７２とで構成されるバイポ−ラトタンジ
スタ（Ｔｒ３）が寄生している。
【０００５】エミッタ電極７７を接地とし、コレクタ電
極７８に例えば数百Ｖの正電圧を、ゲ−ト電極７５に数
Ｖ〜十数Ｖの正電圧を印可すると、まず図９に示す電界
効果形トランジスタ（Ｔｒ１）がＯＮし、ｎ- 形ベ−ス
領域７２に電子が流れ込む。これにより、ｐ+ 形コレク
タ領域７０からｎ- 形ベ−ス領域７２へホールが注入さ
れ、高比抵抗のｎ- 形ベ−ス領域７２の電子濃度とホー
ル濃度を等しく増大させる伝導度変調効果が発生する。
ＩＧＢＴは、この伝導度変調効果により、オン電圧の低
減を可能とした素子であり、そのスイッチング速度は、
パワートランジスタよりも１桁速く、その電流容量は、
ＭＯＳトランジスタよりも１桁〜２桁大きいことを特徴
としている。そして、そのスイッチング速度が速いこと
から、近年ますますその電流の大容量化が求められてい
る。
極７８に例えば数百Ｖの正電圧を、ゲ−ト電極７５に数
Ｖ〜十数Ｖの正電圧を印可すると、まず図９に示す電界
効果形トランジスタ（Ｔｒ１）がＯＮし、ｎ- 形ベ−ス
領域７２に電子が流れ込む。これにより、ｐ+ 形コレク
タ領域７０からｎ- 形ベ−ス領域７２へホールが注入さ
れ、高比抵抗のｎ- 形ベ−ス領域７２の電子濃度とホー
ル濃度を等しく増大させる伝導度変調効果が発生する。
ＩＧＢＴは、この伝導度変調効果により、オン電圧の低
減を可能とした素子であり、そのスイッチング速度は、
パワートランジスタよりも１桁速く、その電流容量は、
ＭＯＳトランジスタよりも１桁〜２桁大きいことを特徴
としている。そして、そのスイッチング速度が速いこと
から、近年ますますその電流の大容量化が求められてい
る。
【０００６】
【発明が解決しようとする課題】しかしながら、一般に
ＩＧＢＴには上述したように、例えばｎ+ 形エミッタ領
域７４，ｐ形ベ−ス領域７３，ｎ- 形ベ−ス領域７２か
らなるｎｐｎ形寄生トランジスタＴｒ３が存在し、大電
流Ｉを流すと、ｐ+ 形エミッタ領域８０に抵抗Ｒｐがあ
るため、エミッタ電極７７とｐ形ベ−ス領域７３にΔＶ
（＝Ｉ・Ｒｐ）の電位差が発生することになる。このΔ
Ｖが閾値電圧（約０．７Ｖ）を越えるとＴｒ３がＯＮ状
態となり、ひいては図９で示すＴｒ２とＴｒ３からなる
寄生サイリスタがＯＮ状態（ラッチアップ状態）とな
り、ゲ−ト電圧では、このＩＧＢＴが制御できなくなる
という問題があった。
ＩＧＢＴには上述したように、例えばｎ+ 形エミッタ領
域７４，ｐ形ベ−ス領域７３，ｎ- 形ベ−ス領域７２か
らなるｎｐｎ形寄生トランジスタＴｒ３が存在し、大電
流Ｉを流すと、ｐ+ 形エミッタ領域８０に抵抗Ｒｐがあ
るため、エミッタ電極７７とｐ形ベ−ス領域７３にΔＶ
（＝Ｉ・Ｒｐ）の電位差が発生することになる。このΔ
Ｖが閾値電圧（約０．７Ｖ）を越えるとＴｒ３がＯＮ状
態となり、ひいては図９で示すＴｒ２とＴｒ３からなる
寄生サイリスタがＯＮ状態（ラッチアップ状態）とな
り、ゲ−ト電圧では、このＩＧＢＴが制御できなくなる
という問題があった。
【０００７】そこで従来例では、不純物濃度をさらに高
くしたｐ+ 形エミッタ領域８０を設け、抵抗値Ｒｐを下
げたり、場合によってはｐ+ 形エミッタ領域８０を取り
除き、代わりにトレンチ構造の電極とし（例えば、特開
平１−１９８０７６）、直接ｐ形ベ−ス領域７３に電極
を接合させて、ラッチアップを回避する工夫がなされて
いた。しかしながら、従来例では、確かにラッチアップ
耐量は向上するものの、ｐ形ベ−ス領域７３とｎ+ 形エ
ミッタ領域７４によるｐｎ接合面にホ−ル電流が注入さ
れやすい構造をとっている以上、より大きい電流が流れ
ると、以前と同様に寄生サイリスタがＯＮ状態となり、
必ずしも近年要求されている高ラッチアップ耐量化と低
オン電圧化が同時に満足されるものではなく、さらなる
高性能化が必要とされている。
くしたｐ+ 形エミッタ領域８０を設け、抵抗値Ｒｐを下
げたり、場合によってはｐ+ 形エミッタ領域８０を取り
除き、代わりにトレンチ構造の電極とし（例えば、特開
平１−１９８０７６）、直接ｐ形ベ−ス領域７３に電極
を接合させて、ラッチアップを回避する工夫がなされて
いた。しかしながら、従来例では、確かにラッチアップ
耐量は向上するものの、ｐ形ベ−ス領域７３とｎ+ 形エ
ミッタ領域７４によるｐｎ接合面にホ−ル電流が注入さ
れやすい構造をとっている以上、より大きい電流が流れ
ると、以前と同様に寄生サイリスタがＯＮ状態となり、
必ずしも近年要求されている高ラッチアップ耐量化と低
オン電圧化が同時に満足されるものではなく、さらなる
高性能化が必要とされている。
【０００８】本発明は、上記の課題を解決するためにな
されたものであり、絶縁ゲ−ト形半導体素子とくにＩＧ
ＢＴの高ラッチアップ耐量化およびオン電圧低減化に対
して、ｎ+ 形エミッタ領域とゲ−ト電極およびｐ形ベ−
ス領域の位置関係によるホ−ル電流の流れ方に着目し、
ラッチアップ耐量が大きくかつオン電圧の小さい絶縁ゲ
−ト形半導体素子を提供することにある。
されたものであり、絶縁ゲ−ト形半導体素子とくにＩＧ
ＢＴの高ラッチアップ耐量化およびオン電圧低減化に対
して、ｎ+ 形エミッタ領域とゲ−ト電極およびｐ形ベ−
ス領域の位置関係によるホ−ル電流の流れ方に着目し、
ラッチアップ耐量が大きくかつオン電圧の小さい絶縁ゲ
−ト形半導体素子を提供することにある。
【０００９】
【課題を解決するための手段および作用】この目的を達
成するために、請求項１に記載の絶縁ゲ−ト形半導体素
子は、エミッタ電極に接合し第１伝導形の少数キャリア
によるチャネルが形成される第２伝導形ベース領域とこ
の第２伝導形ベース領域に接合する第１伝導形ベース領
域から成るベース領域内のエミッタ電極に近い領域にお
いて、チャネルを形成する電気的絶縁膜を伴ったゲ−ト
電極を、所定の形状および所定の深さに形成し、第２伝
導形コレクタ領域から第１伝導形ベース領域へ注入され
た第２伝導形のキャリアが第２伝導形ベース領域を拡散
する第２伝導形キャリアのエミッタ領域への到達を困難
としエミッタ電極へ容易に到達するように、エミッタ電
極と対面する電気的絶縁膜上にエミッタ電極と第２伝導
形ベース領域に接合する第１伝導形エミッタ領域を形成
したことを特徴とする。
成するために、請求項１に記載の絶縁ゲ−ト形半導体素
子は、エミッタ電極に接合し第１伝導形の少数キャリア
によるチャネルが形成される第２伝導形ベース領域とこ
の第２伝導形ベース領域に接合する第１伝導形ベース領
域から成るベース領域内のエミッタ電極に近い領域にお
いて、チャネルを形成する電気的絶縁膜を伴ったゲ−ト
電極を、所定の形状および所定の深さに形成し、第２伝
導形コレクタ領域から第１伝導形ベース領域へ注入され
た第２伝導形のキャリアが第２伝導形ベース領域を拡散
する第２伝導形キャリアのエミッタ領域への到達を困難
としエミッタ電極へ容易に到達するように、エミッタ電
極と対面する電気的絶縁膜上にエミッタ電極と第２伝導
形ベース領域に接合する第１伝導形エミッタ領域を形成
したことを特徴とする。
【００１０】絶縁ゲ−ト形半導体素子のゲ−トに電圧を
印加すると、まずこの素子を構成している電界効果形ト
ランジスタがＯＮし、それに伴ってこの素子の第２伝導
形コレクタ領域から第１伝導形ベース領域に第２伝導形
キャリアが注入され、この第２伝導形ベ−ス領域内では
少数キャリアとして拡散する。拡散した第２伝導形キャ
リアは、電気的絶縁膜を伴ったゲ−ト電極によって狭め
られた流路を通過し、拡散の位置および方向が制限され
る。一方、寄生トランジスタのエミッタともなる第１伝
導形エミッタ領域は、この拡散流から離れた箇所、すな
わちエミッタ電極側のゲ−ト電極の絶縁膜上に形成され
ている。従って、この制限を受けた第２伝導形キャリヤ
は、第１伝導形エミッタ領域にはほとんど流れず、大多
数は直接エミッタ電極へ流入する。（多数キャリアと再
結合する。）
印加すると、まずこの素子を構成している電界効果形ト
ランジスタがＯＮし、それに伴ってこの素子の第２伝導
形コレクタ領域から第１伝導形ベース領域に第２伝導形
キャリアが注入され、この第２伝導形ベ−ス領域内では
少数キャリアとして拡散する。拡散した第２伝導形キャ
リアは、電気的絶縁膜を伴ったゲ−ト電極によって狭め
られた流路を通過し、拡散の位置および方向が制限され
る。一方、寄生トランジスタのエミッタともなる第１伝
導形エミッタ領域は、この拡散流から離れた箇所、すな
わちエミッタ電極側のゲ−ト電極の絶縁膜上に形成され
ている。従って、この制限を受けた第２伝導形キャリヤ
は、第１伝導形エミッタ領域にはほとんど流れず、大多
数は直接エミッタ電極へ流入する。（多数キャリアと再
結合する。）
【００１１】すなわち、所定の最大電流値内では寄生ト
ランジスタは、ＯＮすることがなく、高ラッチアップ耐
量化が実現される。また、電気的絶縁膜を伴ったゲ−ト
電極により流路を狭められることにより、第１伝導形ベ
ース領域におけるこの流路内の第２伝導形キャリアの密
度が高まるので、第１伝導形ベース領域内のエミッタ電
極に近い領域の伝導度変調効果も高まり、実質的にオン
電圧を低減することができる。
ランジスタは、ＯＮすることがなく、高ラッチアップ耐
量化が実現される。また、電気的絶縁膜を伴ったゲ−ト
電極により流路を狭められることにより、第１伝導形ベ
ース領域におけるこの流路内の第２伝導形キャリアの密
度が高まるので、第１伝導形ベース領域内のエミッタ電
極に近い領域の伝導度変調効果も高まり、実質的にオン
電圧を低減することができる。
【００１２】又、請求項２の発明は、第１伝導形ベース
領域の第２伝導形ベース領域との接合付近に、コレクタ
領域から注入された第２伝導形キャリアが第２伝導形ベ
ース領域へ至る経路を狭くする電気的絶縁領域を形成し
たことを特徴とする。電気的絶縁領域が、ゲ−ト電極に
よって狭められた第１伝導形ベース領域の第２伝導形キ
ャリアの流路内に形成されているので、コレクタ領域か
ら注入された少数キャリアである第２伝導形キャリアは
第１伝導形ベース領域である高抵抗ベ−ス領域内に蓄積
され、その濃度が向上する。エミッタ領域に近い領域の
高抵抗ベ−ス領域において、少数キャリアの濃度が向上
する結果、伝導度変調度が高くなり、結果的にオン電圧
が低下する。従って、請求項１記載の絶縁ゲ−ト形半導
体素子と同様、ラッチアップ耐量の高度化が保持される
とともに、さらなる低オン電圧化が実現できる。尚、上
記の説明において、第１伝導形をｎ形とすれば、第１伝
導形キャリアは電子、第２伝導形はｐ形、第２伝導形キ
ャリアはホールである。逆に、第１伝導形をｐ形とすれ
ば、第１伝導形キャリアはホール、第２伝導形はｎ形、
第２伝導形キャリアは電子である。
領域の第２伝導形ベース領域との接合付近に、コレクタ
領域から注入された第２伝導形キャリアが第２伝導形ベ
ース領域へ至る経路を狭くする電気的絶縁領域を形成し
たことを特徴とする。電気的絶縁領域が、ゲ−ト電極に
よって狭められた第１伝導形ベース領域の第２伝導形キ
ャリアの流路内に形成されているので、コレクタ領域か
ら注入された少数キャリアである第２伝導形キャリアは
第１伝導形ベース領域である高抵抗ベ−ス領域内に蓄積
され、その濃度が向上する。エミッタ領域に近い領域の
高抵抗ベ−ス領域において、少数キャリアの濃度が向上
する結果、伝導度変調度が高くなり、結果的にオン電圧
が低下する。従って、請求項１記載の絶縁ゲ−ト形半導
体素子と同様、ラッチアップ耐量の高度化が保持される
とともに、さらなる低オン電圧化が実現できる。尚、上
記の説明において、第１伝導形をｎ形とすれば、第１伝
導形キャリアは電子、第２伝導形はｐ形、第２伝導形キ
ャリアはホールである。逆に、第１伝導形をｐ形とすれ
ば、第１伝導形キャリアはホール、第２伝導形はｎ形、
第２伝導形キャリアは電子である。
【００１３】
【発明の実施の形態】以下、本発明を具体的な実施例に
基づいて説明する。尚、本発明は下記実施に限定される
ものではない。 第１実施例 以下の説明では、第１伝導形はｎ形、第１伝導形キャリ
アは電子、第２伝導形はｐ形、第２伝導形キャリアはホ
ールである。図１、図２は、本発明の具体的な一実施例
にかかるＩＧＢＴの１つのセル構成を示した断面図およ
びその等価回路である。ｐ+ 形コレクタ領域１０の上に
ｎ+ 形バッファ領域１１が形成され、そのｎ+ 形バッフ
ァ領域１１の上に高抵抗領域であるｎ- 形ベ−ス領域１
２が形成されている。ｎ- 形ベ−ス領域１２のエミッタ
電極１８側の両角部には、電気的絶縁膜１４ａ，１４ｂ
を伴ったゲ−ト電極１３ａ，１３ｂがキャリアの流路を
狭めるように電極距離Ｌを伴って形成されている。ま
た、ｐ形ベ−ス領域１６が電気的絶縁膜１４ａ、１４ｂ
の一部とｎ- 形ベ−ス領域１２上に密着してキャリア流
路中央部１２Ａ上に形成され、その両側の電気的絶縁膜
１４ａ，１４ｂ上にｎ+ 形エミッタ領域１５ａ、１５ｂ
が形成されている。さらに、そのｎ+ 形エミッタ領域１
５ａ、１５ｂおよび隣接したｐ形ベ−ス領域１６上に
は、キャリアを与えるエミッタ電極１８が形成され、同
様にコレクタ領域１０にもコレクタ電極１９が形成され
ている。尚、上記構造もリソグラフィ技術、固層エピタ
キシャル技術を中心としたプレ−ナ−技術によって作製
される。又、ｎ+ 形バッファ領域１１を形成しない構造
においても、同様な効果がある。
基づいて説明する。尚、本発明は下記実施に限定される
ものではない。 第１実施例 以下の説明では、第１伝導形はｎ形、第１伝導形キャリ
アは電子、第２伝導形はｐ形、第２伝導形キャリアはホ
ールである。図１、図２は、本発明の具体的な一実施例
にかかるＩＧＢＴの１つのセル構成を示した断面図およ
びその等価回路である。ｐ+ 形コレクタ領域１０の上に
ｎ+ 形バッファ領域１１が形成され、そのｎ+ 形バッフ
ァ領域１１の上に高抵抗領域であるｎ- 形ベ−ス領域１
２が形成されている。ｎ- 形ベ−ス領域１２のエミッタ
電極１８側の両角部には、電気的絶縁膜１４ａ，１４ｂ
を伴ったゲ−ト電極１３ａ，１３ｂがキャリアの流路を
狭めるように電極距離Ｌを伴って形成されている。ま
た、ｐ形ベ−ス領域１６が電気的絶縁膜１４ａ、１４ｂ
の一部とｎ- 形ベ−ス領域１２上に密着してキャリア流
路中央部１２Ａ上に形成され、その両側の電気的絶縁膜
１４ａ，１４ｂ上にｎ+ 形エミッタ領域１５ａ、１５ｂ
が形成されている。さらに、そのｎ+ 形エミッタ領域１
５ａ、１５ｂおよび隣接したｐ形ベ−ス領域１６上に
は、キャリアを与えるエミッタ電極１８が形成され、同
様にコレクタ領域１０にもコレクタ電極１９が形成され
ている。尚、上記構造もリソグラフィ技術、固層エピタ
キシャル技術を中心としたプレ−ナ−技術によって作製
される。又、ｎ+ 形バッファ領域１１を形成しない構造
においても、同様な効果がある。
【００１４】本素子は、耐圧６００Ｖ、カットオフ電圧
４Ｖに設計されており、各領域の厚さは次の通りであ
る。ｎ- 形ベース領域１２の厚さは約５０μｍ，濃度は
１×１０14／ｃｍ3 ，ｎ+ 形エミッタ領域１５ａ、１５
ｂの不純物表面濃度は１×１０20／ｃｍ3 であり、厚さ
は約０．３μｍである。また、ゲ−ト電極１３ａ、１３
ｂの厚さと深さはそれぞれ約１μｍ，約１．３μｍであ
り、ゲ−ト電極１３ａ、１３ｂを絶縁する電気的絶縁膜
１４の厚さは、約０．１μｍである。さらに、セルピッ
チは４μｍである。
４Ｖに設計されており、各領域の厚さは次の通りであ
る。ｎ- 形ベース領域１２の厚さは約５０μｍ，濃度は
１×１０14／ｃｍ3 ，ｎ+ 形エミッタ領域１５ａ、１５
ｂの不純物表面濃度は１×１０20／ｃｍ3 であり、厚さ
は約０．３μｍである。また、ゲ−ト電極１３ａ、１３
ｂの厚さと深さはそれぞれ約１μｍ，約１．３μｍであ
り、ゲ−ト電極１３ａ、１３ｂを絶縁する電気的絶縁膜
１４の厚さは、約０．１μｍである。さらに、セルピッ
チは４μｍである。
【００１５】次に、上記構成の素子の作動について説明
する。エミッタ電極１８を接地とし、コレクタ電極１９
に例えば数百Ｖの正電圧を、ゲ−ト電極１３ａ，１３ｂ
にカットオフ電圧よりも十分に高い数Ｖ〜十数Ｖの正電
圧を印加すると、まずｐ形ベ−ス領域１６と電気的絶縁
膜１４ａ，１４ｂの境界面に、電界効果により反転層１
７ａ，１７ｂができ、電子はその反転層１７ａ、１７ｂ
を通してそれぞれｎ+形エミッタ領域１５ａ，１５ｂか
らｎ- 形ベ−ス領域１２へ流れ込み（即ち図２に示す等
価回路のＴｒ１がＯＮし）、強い電界によってコレクタ
領域１０方向へ拡散される。
する。エミッタ電極１８を接地とし、コレクタ電極１９
に例えば数百Ｖの正電圧を、ゲ−ト電極１３ａ，１３ｂ
にカットオフ電圧よりも十分に高い数Ｖ〜十数Ｖの正電
圧を印加すると、まずｐ形ベ−ス領域１６と電気的絶縁
膜１４ａ，１４ｂの境界面に、電界効果により反転層１
７ａ，１７ｂができ、電子はその反転層１７ａ、１７ｂ
を通してそれぞれｎ+形エミッタ領域１５ａ，１５ｂか
らｎ- 形ベ−ス領域１２へ流れ込み（即ち図２に示す等
価回路のＴｒ１がＯＮし）、強い電界によってコレクタ
領域１０方向へ拡散される。
【００１６】一方、電子の拡散が十分進むと、ｎ- 形ベ
−ス領域１２の電位が低下し、ｐｎ接合は順方向にバイ
アスされるため、ｐ+ 形のコレクタ領域１０からホ−ル
がｎ- 形ベ−ス領域１２に注入される。注入されたホ−
ルは、ｎ- 形ベ−ス領域１２をエミッタ電極１８方向へ
拡散される。拡散されたホ−ルは、ゲ−ト電極１３ａ，
１３ｂで狭められた流路１２Ａに集められる結果、濃度
が高くなり、伝導度変調によりベ−ス領域１２の抵抗値
を下げることになるので、大電流がエミッタ領域１５
ａ、１５ｂに流れ込む。又、ｎ- 形ベ−ス領域１２のホ
ールはｐ形ベ−ス領域１６へ流れ込む。
−ス領域１２の電位が低下し、ｐｎ接合は順方向にバイ
アスされるため、ｐ+ 形のコレクタ領域１０からホ−ル
がｎ- 形ベ−ス領域１２に注入される。注入されたホ−
ルは、ｎ- 形ベ−ス領域１２をエミッタ電極１８方向へ
拡散される。拡散されたホ−ルは、ゲ−ト電極１３ａ，
１３ｂで狭められた流路１２Ａに集められる結果、濃度
が高くなり、伝導度変調によりベ−ス領域１２の抵抗値
を下げることになるので、大電流がエミッタ領域１５
ａ、１５ｂに流れ込む。又、ｎ- 形ベ−ス領域１２のホ
ールはｐ形ベ−ス領域１６へ流れ込む。
【００１７】この際、ｐ形ベ−ス領域１６には、抵抗Ｒ
ｐが存在するので、大電流が流れると寄生Ｔｒ３をＯＮ
状態にさせる電位差が発生する。大電流を確保しつつ、
この電位差を発生させないようにするためには、このＲ
ｐをできる限り小さくする必要がある。そこで、本発明
では、抵抗値Ｒｐを極力小さくするため、ｐ形べ−ス領
域１６の厚さを耐圧限界又は加工限界まで薄く（約０．
３μｍ）し、ｎ+ 形エミッタ領域１５ａ，１５ｂをゲ−
ト電極の絶縁膜上の両端に設け、ホールの流路より遠ざ
ける構造とすると共に、ｐ形ベース領域１６とエミッタ
電極１８との接合面積を従来の縦型ゲート構造に比較し
て３倍以上とする構造とした。
ｐが存在するので、大電流が流れると寄生Ｔｒ３をＯＮ
状態にさせる電位差が発生する。大電流を確保しつつ、
この電位差を発生させないようにするためには、このＲ
ｐをできる限り小さくする必要がある。そこで、本発明
では、抵抗値Ｒｐを極力小さくするため、ｐ形べ−ス領
域１６の厚さを耐圧限界又は加工限界まで薄く（約０．
３μｍ）し、ｎ+ 形エミッタ領域１５ａ，１５ｂをゲ−
ト電極の絶縁膜上の両端に設け、ホールの流路より遠ざ
ける構造とすると共に、ｐ形ベース領域１６とエミッタ
電極１８との接合面積を従来の縦型ゲート構造に比較し
て３倍以上とする構造とした。
【００１８】この結果、コレクタ電流密度２００Ａ／ｃ
ｍ2 ，フォ−ルタイム３００nsecで、ラッチアップ耐
量が従来と比較して１０％向上することができた。ま
た、本実施例におけるホールの流路を狭める両ゲ−ト電
極１３ａ，１３ｂ間の電極間距離Ｌとオン電圧の関係を
示す図７から分かるように、電極間距離Ｌが約０．２μ
ｍの時オン電圧は１．１５Ｖとなり、上記のようにラッ
チアップ耐量を向上しつつ、従来より２０％近くオン電
圧が低減できた。
ｍ2 ，フォ−ルタイム３００nsecで、ラッチアップ耐
量が従来と比較して１０％向上することができた。ま
た、本実施例におけるホールの流路を狭める両ゲ−ト電
極１３ａ，１３ｂ間の電極間距離Ｌとオン電圧の関係を
示す図７から分かるように、電極間距離Ｌが約０．２μ
ｍの時オン電圧は１．１５Ｖとなり、上記のようにラッ
チアップ耐量を向上しつつ、従来より２０％近くオン電
圧が低減できた。
【００１９】第２実施例 請求項第２項による本発明の第２実施例にかかる素子の
断面構造を図３に示す。本構成は、第１実施例の複数の
ゲ−ト電極によって狭められたｎ- 形ベ−ス領域１２の
キャリア流路内１２Ａに、電気的絶縁物２０を埋設し、
さらにキャリア流路を狭めたものである。このような構
造にすると、コレクタ領域１０から拡散されたホ−ル
が、さらに狭められた流路に蓄積されるため、伝導度変
調効果がさらに高まることになって、第１実施例よりオ
ン電圧を低減することができる。
断面構造を図３に示す。本構成は、第１実施例の複数の
ゲ−ト電極によって狭められたｎ- 形ベ−ス領域１２の
キャリア流路内１２Ａに、電気的絶縁物２０を埋設し、
さらにキャリア流路を狭めたものである。このような構
造にすると、コレクタ領域１０から拡散されたホ−ル
が、さらに狭められた流路に蓄積されるため、伝導度変
調効果がさらに高まることになって、第１実施例よりオ
ン電圧を低減することができる。
【００２０】第３実施例 請求項第１項による本発明の第３実施例にかかる素子の
断面構造を図４に示す。本構成は、第１実施例の複数の
ゲ−ト電極１３ａ，１３ｂを一部半導体表面に露出さ
せ、図４のようにエミッタ領域１５ａ，１５ｂをそれぞ
れ電気的絶縁膜１４ａ、１４ｂ上の両端部に形成したも
のである。このような構成にしても、エミッタ領域１５
ａ，１５ｂはホールの流路から離れた箇所に位置すると
共に、Ｒｐを低減できることから、高ラッチアップ耐量
が得られる。また、実施例１と同様、狭められた流路１
２Ａに少数キャリアのホールが蓄積されるため、伝導度
変調効果が高まり、オン電圧を低減することができる。
断面構造を図４に示す。本構成は、第１実施例の複数の
ゲ−ト電極１３ａ，１３ｂを一部半導体表面に露出さ
せ、図４のようにエミッタ領域１５ａ，１５ｂをそれぞ
れ電気的絶縁膜１４ａ、１４ｂ上の両端部に形成したも
のである。このような構成にしても、エミッタ領域１５
ａ，１５ｂはホールの流路から離れた箇所に位置すると
共に、Ｒｐを低減できることから、高ラッチアップ耐量
が得られる。また、実施例１と同様、狭められた流路１
２Ａに少数キャリアのホールが蓄積されるため、伝導度
変調効果が高まり、オン電圧を低減することができる。
【００２１】第４実施例 請求項第１項による本発明の第４実施例にかかる素子の
断面構造を図５に示す。本構成は、図のように、第１実
施例のｐベ−ス領域１６をゲ−ト電極１３によって狭め
られた流路１２Ａまで拡張し、作動時には流路側の電気
的絶縁膜上に反転層１７ａ，１７ｂを形成させるように
したものである。また、ｎ+ 形エミッタ領域１５ａ、１
５ｂは、エミッタ側電極側の電気的絶縁膜１４ａ、１４
ｂ上に形成されている。このような構成にしても、ｐベ
ース領域１６のｎ+ エミッタ領域１５ａ、１５ｂと接し
ている部分の厚さを薄くできることから、Ｒｐを小さい
することができ、同様に高ラッチアップ耐量が得られ
る。また、実施例１と同様狭められた流路１２Ａのｎ-
形ベ−ス領域１２に少数キャリアのホールが蓄積される
ため、伝導度変調効果が高まり、オン電圧を低減するこ
とができる。
断面構造を図５に示す。本構成は、図のように、第１実
施例のｐベ−ス領域１６をゲ−ト電極１３によって狭め
られた流路１２Ａまで拡張し、作動時には流路側の電気
的絶縁膜上に反転層１７ａ，１７ｂを形成させるように
したものである。また、ｎ+ 形エミッタ領域１５ａ、１
５ｂは、エミッタ側電極側の電気的絶縁膜１４ａ、１４
ｂ上に形成されている。このような構成にしても、ｐベ
ース領域１６のｎ+ エミッタ領域１５ａ、１５ｂと接し
ている部分の厚さを薄くできることから、Ｒｐを小さい
することができ、同様に高ラッチアップ耐量が得られ
る。また、実施例１と同様狭められた流路１２Ａのｎ-
形ベ−ス領域１２に少数キャリアのホールが蓄積される
ため、伝導度変調効果が高まり、オン電圧を低減するこ
とができる。
【００２２】第５実施例 請求項第１項による本発明の第５実施例にかかる素子の
断面構造を図６に示す。本構成は、図のように、第１実
施例のｎ+ バッファ領域１１を取り除き、ｐ+コレクタ
領域１０の代わりにｎ+ 形ドレイン領域５０を形成し、
ｎ- 形ベース層１２をｎ- 形ドレイン領域５１とし、エ
ミッタ電極１８をソ−ス電極１８０に、コレクタ電極１
９をドレイン電極１９０とし、素子全体を電界効果トラ
ンジスタ（ＭＯＳＦＥＴ）としたものである。ＭＯＳＦ
ＥＴでは、インダクタンス負荷の駆動において、寄生バ
イポーラトランジスタの動作に伴って発生するアバラン
シェ破壊が大きな問題であり、これに対する耐量を向上
させることが非常に重要である。このアバランシェ耐量
向上のための一手法として、ｎ+ 形ソース領域５５ａ、
５５ｂとｐ形ベース領域５６とｎ- 形ドレイン領域５１
とで構成される寄生のバイポーラｎｐｎトランジスタを
オンさせ難くする方法が上げられる。本実施例でのＭＯ
ＳＦＥＴでは、第１実施例のように、ｐ形ベース領域５
６の抵抗Ｒｐを非常に小さくできることから、従来に比
べて寄生のバイポーラｎｐｎトランジスタがオンし難
く、素子破壊を防止することができる。よって、ＭＯＳ
ＦＥＴに比べて高アバランシェ耐量、かつ低オン電圧化
が実現できる。同様に、図２、図３、図４に示すソー
ス、ゲート、チャネル構造のＭＯＳＦＥＴとしても良
い。
断面構造を図６に示す。本構成は、図のように、第１実
施例のｎ+ バッファ領域１１を取り除き、ｐ+コレクタ
領域１０の代わりにｎ+ 形ドレイン領域５０を形成し、
ｎ- 形ベース層１２をｎ- 形ドレイン領域５１とし、エ
ミッタ電極１８をソ−ス電極１８０に、コレクタ電極１
９をドレイン電極１９０とし、素子全体を電界効果トラ
ンジスタ（ＭＯＳＦＥＴ）としたものである。ＭＯＳＦ
ＥＴでは、インダクタンス負荷の駆動において、寄生バ
イポーラトランジスタの動作に伴って発生するアバラン
シェ破壊が大きな問題であり、これに対する耐量を向上
させることが非常に重要である。このアバランシェ耐量
向上のための一手法として、ｎ+ 形ソース領域５５ａ、
５５ｂとｐ形ベース領域５６とｎ- 形ドレイン領域５１
とで構成される寄生のバイポーラｎｐｎトランジスタを
オンさせ難くする方法が上げられる。本実施例でのＭＯ
ＳＦＥＴでは、第１実施例のように、ｐ形ベース領域５
６の抵抗Ｒｐを非常に小さくできることから、従来に比
べて寄生のバイポーラｎｐｎトランジスタがオンし難
く、素子破壊を防止することができる。よって、ＭＯＳ
ＦＥＴに比べて高アバランシェ耐量、かつ低オン電圧化
が実現できる。同様に、図２、図３、図４に示すソー
ス、ゲート、チャネル構造のＭＯＳＦＥＴとしても良
い。
【００２３】また、本発明は、その他いろいろな変形が
可能である。例えば、実施例１ないし実施例５までは、
複数のゲ−ト電極と複数のエミッタ領域を形成し、左右
対称の構造としたが、大電流を得る必要がない場合、片
側だけの構造としてもよい。また、本実施例では、ｎ形
電界効果トランジスタＴｒ１およびｐｎｐ形バイポ−ラ
トランジスタＴｒ２からなるＩＧＢＴおよびＭＯＳＦＥ
Ｔを例にとって説明したが、これらの極性を逆にし、ｐ
形電界効果トランジスタＴｒ１およびｎｐｎ形バイポ−
ラトランジスタＴｒ２からなるＩＧＢＴおよびＭＯＳＦ
ＥＴとしてもよい。また、本実施例では、縦型のＩＧＢ
Ｔについて説明したが、本発明の主張する特徴的な動作
原理が同じであれば、縦型に限定するものではなく、横
形ＩＧＢＴなど、その他様々な形態を持つ絶縁ゲ−ト形
半導体素子に適用できる。
可能である。例えば、実施例１ないし実施例５までは、
複数のゲ−ト電極と複数のエミッタ領域を形成し、左右
対称の構造としたが、大電流を得る必要がない場合、片
側だけの構造としてもよい。また、本実施例では、ｎ形
電界効果トランジスタＴｒ１およびｐｎｐ形バイポ−ラ
トランジスタＴｒ２からなるＩＧＢＴおよびＭＯＳＦＥ
Ｔを例にとって説明したが、これらの極性を逆にし、ｐ
形電界効果トランジスタＴｒ１およびｎｐｎ形バイポ−
ラトランジスタＴｒ２からなるＩＧＢＴおよびＭＯＳＦ
ＥＴとしてもよい。また、本実施例では、縦型のＩＧＢ
Ｔについて説明したが、本発明の主張する特徴的な動作
原理が同じであれば、縦型に限定するものではなく、横
形ＩＧＢＴなど、その他様々な形態を持つ絶縁ゲ−ト形
半導体素子に適用できる。
【００２４】
【発明の効果】以上説明したことから明かなように、本
発明の請求項第１項の絶縁ゲ−ト形半導体素子によれ
ば、第２伝導形ベ−ス領域内において第２伝導形キャリ
アの流路途中に、電気的絶縁膜を伴ったゲ−ト電極が、
この流路を狭めるよう形成されている。さらに、流路を
通過した第２伝導形キャリアが第１伝導形エミッタ領域
へ到達するのを困難にするため、第１伝導形エミッタ領
域は、ゲ−ト電極を絶縁する電気的絶縁膜上の両端部に
形成されている。従って、電界効果形トランジスタがＯ
Ｎすることに伴って、第２伝導形コレクタ領域から拡散
された第２伝導形キャリアは、第１伝導形ベース領域で
の濃度が高められるので、伝導度変調度が高まり、低オ
ン電圧化が実現できる。
発明の請求項第１項の絶縁ゲ−ト形半導体素子によれ
ば、第２伝導形ベ−ス領域内において第２伝導形キャリ
アの流路途中に、電気的絶縁膜を伴ったゲ−ト電極が、
この流路を狭めるよう形成されている。さらに、流路を
通過した第２伝導形キャリアが第１伝導形エミッタ領域
へ到達するのを困難にするため、第１伝導形エミッタ領
域は、ゲ−ト電極を絶縁する電気的絶縁膜上の両端部に
形成されている。従って、電界効果形トランジスタがＯ
Ｎすることに伴って、第２伝導形コレクタ領域から拡散
された第２伝導形キャリアは、第１伝導形ベース領域で
の濃度が高められるので、伝導度変調度が高まり、低オ
ン電圧化が実現できる。
【００２５】また上記構造により、ゲ−ト電極によって
狭められた流路を通過した第２伝導形キャリアは、大部
分エミッタ電極に集められ、寄生トランジスタのエミッ
タともなるエミッタ領域近くには、到達し難く、又、第
２伝導形ベース領域の抵抗を小さく小さくできることか
ら、所定の最大電流値内では寄生トランジスタは、ＯＮ
することがなく、高ラッチアップ化が実現される。従っ
て、本発明の絶縁ゲ−ト形半導体素子の構造をとれば、
要求されている高ラッチアップ耐量化と低オン電圧化の
両方が同時に実現できる。
狭められた流路を通過した第２伝導形キャリアは、大部
分エミッタ電極に集められ、寄生トランジスタのエミッ
タともなるエミッタ領域近くには、到達し難く、又、第
２伝導形ベース領域の抵抗を小さく小さくできることか
ら、所定の最大電流値内では寄生トランジスタは、ＯＮ
することがなく、高ラッチアップ化が実現される。従っ
て、本発明の絶縁ゲ−ト形半導体素子の構造をとれば、
要求されている高ラッチアップ耐量化と低オン電圧化の
両方が同時に実現できる。
【００２６】また、請求項２に記載の絶縁ゲ−ト形半導
体素子は、請求項第１項に記載の絶縁ゲート形半導体素
子において、ゲ−ト電極により狭められた流路内近傍
に、さらに反転層と重ならないように、電気的絶縁領域
を形成している。従って、コレクタから注入された少数
キャリアの流路はさらに狭くなり、エミッタに近い領域
の高抵抗ベ−ス領域において、少数キャリアの濃度が向
上し、さらに伝導度変調度が高くなり、オン電圧が低下
する。従って、請求項１記載の絶縁ゲ−ト形半導体素子
と同様、ラッチアップ耐量の高度化は保持されととも
に、さらなる低オン電圧化が実現できる。
体素子は、請求項第１項に記載の絶縁ゲート形半導体素
子において、ゲ−ト電極により狭められた流路内近傍
に、さらに反転層と重ならないように、電気的絶縁領域
を形成している。従って、コレクタから注入された少数
キャリアの流路はさらに狭くなり、エミッタに近い領域
の高抵抗ベ−ス領域において、少数キャリアの濃度が向
上し、さらに伝導度変調度が高くなり、オン電圧が低下
する。従って、請求項１記載の絶縁ゲ−ト形半導体素子
と同様、ラッチアップ耐量の高度化は保持されととも
に、さらなる低オン電圧化が実現できる。
【図１】本発明の第１実施例を示す絶縁ゲ−ト形半導体
素子の断面図。
素子の断面図。
【図２】第１実施例の絶縁ゲート形半導体素子の等価回
路図。
路図。
【図３】本発明の第２実施例を示す絶縁ゲ−ト形半導体
素子の断面図。
素子の断面図。
【図４】本発明の第３実施例を示す絶縁ゲ−ト形半導体
素子の断面図。
素子の断面図。
【図５】本発明の第４実施例を示す絶縁ゲ−ト形半導体
素子の断面図。
素子の断面図。
【図６】本発明の第５実施例を示す絶縁ゲ−ト形半導体
素子の断面図。
素子の断面図。
【図７】第１実施例の絶縁ゲ−ト形半導体素子におけ
る、寸法パラメータとオン電圧の関係を表す特性図。
る、寸法パラメータとオン電圧の関係を表す特性図。
【図８】従来の高耐圧、低オン電圧を示す絶縁ゲ−ト形
半導体素子の断面図。
半導体素子の断面図。
【図９】従来の絶縁ゲート形半導体素子の等価回路図で
ある。
ある。
１０ ｐ+ 形コレクタ領域 １１ ｎ+ 形バッファ領域 １２ ｎ- 形ベース領域 １２Ａ キャリア蓄積領域 １３ａ ゲ−ト電極 １３ｂ ゲ−ト電極 １４ａ 電気的絶縁膜 １４ｂ 電気的絶縁膜 １５ａ ｎ+ エミッタ領域 １５ｂ ｎ+ エミッタ領域 １６ ｐ形ベ−ス領域 １７ａ 反転層 １７ｂ 反転層 １８ エミッタ電極 １９ コレクタ電極 ２０ 電気的絶縁物
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１０年３月１１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正内容】
【０００３】従来の縦型ＩＧＢＴの構造を図８に示す。
その等価回路は図２と同一である。縦型ＩＧＢＴは、ｐ
+ 形不純物がド−プされたシリコン基板をコレクタ領域
７０とし、その上にエピタキシャル成長技術、リソグラ
フィ技術、イオン注入技術、拡散技術、エッチング技術
等の所謂プレ−ナ−技術によって、順次ｎ+ 形バッファ
領域７１、ｎ- 形ベ−ス領域７２、ｐ形ベース領域７
３、ｎ+ 形エミッタ領域７４、ｐ+ 形エミッタ領域８
０、絶縁ゲ−ト膜７６が形成され、最後にＣＶＤ（Chem
ical Vapor Deposition ）等によってゲ−ト電極７５、
エミッタ電極７７、コレクタ電極７８がそれぞれ形成さ
れる。尚、ｎ形バッファ領域７１は形成しなくても良い
場合もある。
その等価回路は図２と同一である。縦型ＩＧＢＴは、ｐ
+ 形不純物がド−プされたシリコン基板をコレクタ領域
７０とし、その上にエピタキシャル成長技術、リソグラ
フィ技術、イオン注入技術、拡散技術、エッチング技術
等の所謂プレ−ナ−技術によって、順次ｎ+ 形バッファ
領域７１、ｎ- 形ベ−ス領域７２、ｐ形ベース領域７
３、ｎ+ 形エミッタ領域７４、ｐ+ 形エミッタ領域８
０、絶縁ゲ−ト膜７６が形成され、最後にＣＶＤ（Chem
ical Vapor Deposition ）等によってゲ−ト電極７５、
エミッタ電極７７、コレクタ電極７８がそれぞれ形成さ
れる。尚、ｎ形バッファ領域７１は形成しなくても良い
場合もある。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正内容】
【０００５】エミッタ電極７７を接地とし、コレクタ電
極７８に例えば数百Ｖの正電圧を、ゲ−ト電極７５に数
Ｖ〜十数Ｖの正電圧を印可すると、まず図２に示す電界
効果形トランジスタ（Ｔｒ１）がＯＮし、ｎ- 形ベ−ス
領域７２に電子が流れ込む。これにより、ｐ+ 形コレク
タ領域７０からｎ- 形ベ−ス領域７２へホールが注入さ
れ、高比抵抗のｎ- 形ベ−ス領域７２の電子濃度とホー
ル濃度を等しく増大させる伝導度変調効果が発生する。
ＩＧＢＴは、この伝導度変調効果により、オン電圧の低
減を可能とした素子であり、そのスイッチング速度は、
パワートランジスタよりも１桁速く、その電流容量は、
ＭＯＳトランジスタよりも１桁〜２桁大きいことを特徴
としている。そして、そのスイッチング速度が速いこと
から、近年ますますその電流の大容量化が求められてい
る。
極７８に例えば数百Ｖの正電圧を、ゲ−ト電極７５に数
Ｖ〜十数Ｖの正電圧を印可すると、まず図２に示す電界
効果形トランジスタ（Ｔｒ１）がＯＮし、ｎ- 形ベ−ス
領域７２に電子が流れ込む。これにより、ｐ+ 形コレク
タ領域７０からｎ- 形ベ−ス領域７２へホールが注入さ
れ、高比抵抗のｎ- 形ベ−ス領域７２の電子濃度とホー
ル濃度を等しく増大させる伝導度変調効果が発生する。
ＩＧＢＴは、この伝導度変調効果により、オン電圧の低
減を可能とした素子であり、そのスイッチング速度は、
パワートランジスタよりも１桁速く、その電流容量は、
ＭＯＳトランジスタよりも１桁〜２桁大きいことを特徴
としている。そして、そのスイッチング速度が速いこと
から、近年ますますその電流の大容量化が求められてい
る。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正内容】
【０００６】
【発明が解決しようとする課題】しかしながら、一般に
ＩＧＢＴには上述したように、例えばｎ+ 形エミッタ領
域７４，ｐ形ベ−ス領域７３，ｎ- 形ベ−ス領域７２か
らなるｎｐｎ形寄生トランジスタＴｒ３が存在し、大電
流Ｉを流すと、ｐ+ 形エミッタ領域８０に抵抗Ｒｐがあ
るため、エミッタ電極７７とｐ形ベ−ス領域７３にΔＶ
（＝Ｉ・Ｒｐ）の電位差が発生することになる。このΔ
Ｖが閾値電圧（約０．７Ｖ）を越えるとＴｒ３がＯＮ状
態となり、ひいては図２で示すＴｒ２とＴｒ３からなる
寄生サイリスタがＯＮ状態（ラッチアップ状態）とな
り、ゲ−ト電圧では、このＩＧＢＴが制御できなくなる
という問題があった。
ＩＧＢＴには上述したように、例えばｎ+ 形エミッタ領
域７４，ｐ形ベ−ス領域７３，ｎ- 形ベ−ス領域７２か
らなるｎｐｎ形寄生トランジスタＴｒ３が存在し、大電
流Ｉを流すと、ｐ+ 形エミッタ領域８０に抵抗Ｒｐがあ
るため、エミッタ電極７７とｐ形ベ−ス領域７３にΔＶ
（＝Ｉ・Ｒｐ）の電位差が発生することになる。このΔ
Ｖが閾値電圧（約０．７Ｖ）を越えるとＴｒ３がＯＮ状
態となり、ひいては図２で示すＴｒ２とＴｒ３からなる
寄生サイリスタがＯＮ状態（ラッチアップ状態）とな
り、ゲ−ト電圧では、このＩＧＢＴが制御できなくなる
という問題があった。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】図９
【補正方法】削除
Claims (2)
- 【請求項１】 絶縁ゲ−ト形半導体素子において、エミ
ッタ電極に接合し第１伝導形の少数キャリアによるチャ
ネルが形成される第２伝導形ベース領域とこの第２伝導
形ベース領域に接合する第１伝導形ベース領域から成る
ベース領域内の前記エミッタ電極に近い領域において、
前記チャネルを形成する電気的絶縁膜を伴ったゲ−ト電
極を、所定の形状および所定の深さに形成し、第２伝導
形コレクタ領域から前記第１伝導形ベース領域へ注入さ
れた第２伝導形のキャリアが前記第２伝導形ベース領域
を拡散する第２伝導形キャリアのエミッタ領域への到達
を困難としエミッタ電極へ容易に到達するように、前記
エミッタ電極と対面する前記電気的絶縁膜上に前記エミ
ッタ電極と前記第２伝導形ベース領域に接合する第１伝
導形エミッタ領域を形成したことを特徴とする絶縁ゲ−
ト形半導体素子。 - 【請求項２】前記第１伝導形ベース領域の前記第２伝導
形ベース領域との接合付近に、前記コレクタ領域から注
入された第２伝導形キャリアが前記第２伝導形ベース領
域へ至る経路を狭くする電気的絶縁領域を形成したこと
を特徴とする請求項第１項記載の絶縁ゲ−ト形半導体素
子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36809597A JPH11195784A (ja) | 1997-12-26 | 1997-12-26 | 絶縁ゲート形半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36809597A JPH11195784A (ja) | 1997-12-26 | 1997-12-26 | 絶縁ゲート形半導体素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11195784A true JPH11195784A (ja) | 1999-07-21 |
Family
ID=18490966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36809597A Pending JPH11195784A (ja) | 1997-12-26 | 1997-12-26 | 絶縁ゲート形半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11195784A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002158356A (ja) * | 2000-11-21 | 2002-05-31 | Fuji Electric Co Ltd | Ｍｉｓ半導体装置およびその製造方法 |
| JP2008060138A (ja) * | 2006-08-29 | 2008-03-13 | Mitsubishi Electric Corp | 電力用半導体装置およびその製造方法 |
| JP2012124518A (ja) * | 2012-02-15 | 2012-06-28 | Mitsubishi Electric Corp | 電力用半導体装置 |
| JP2012134376A (ja) * | 2010-12-22 | 2012-07-12 | Denso Corp | 炭化珪素半導体装置およびその製造方法 |
| CN102694009A (zh) * | 2011-03-23 | 2012-09-26 | 株式会社东芝 | 半导体器件及其制造方法 |
| JP2013214696A (ja) * | 2012-03-05 | 2013-10-17 | Denso Corp | 半導体装置およびその製造方法 |
| US8741699B2 (en) | 2011-05-27 | 2014-06-03 | Renesas Electronics Corporation | Method of manufacturing semiconductor device and semiconductor device |
-
1997
- 1997-12-26 JP JP36809597A patent/JPH11195784A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002158356A (ja) * | 2000-11-21 | 2002-05-31 | Fuji Electric Co Ltd | Ｍｉｓ半導体装置およびその製造方法 |
| JP2008060138A (ja) * | 2006-08-29 | 2008-03-13 | Mitsubishi Electric Corp | 電力用半導体装置およびその製造方法 |
| JP2012134376A (ja) * | 2010-12-22 | 2012-07-12 | Denso Corp | 炭化珪素半導体装置およびその製造方法 |
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| US8723253B2 (en) | 2011-03-23 | 2014-05-13 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing same |
| US8741699B2 (en) | 2011-05-27 | 2014-06-03 | Renesas Electronics Corporation | Method of manufacturing semiconductor device and semiconductor device |
| US9166017B2 (en) | 2011-05-27 | 2015-10-20 | Renesas Electronics Corporation | Method of manufacturing semiconductor device and semiconductor device |
| JP2012124518A (ja) * | 2012-02-15 | 2012-06-28 | Mitsubishi Electric Corp | 電力用半導体装置 |
| JP2013214696A (ja) * | 2012-03-05 | 2013-10-17 | Denso Corp | 半導体装置およびその製造方法 |
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