JP2003069020A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JP2003069020A JP2003069020A JP2001260976A JP2001260976A JP2003069020A JP 2003069020 A JP2003069020 A JP 2003069020A JP 2001260976 A JP2001260976 A JP 2001260976A JP 2001260976 A JP2001260976 A JP 2001260976A JP 2003069020 A JP2003069020 A JP 2003069020A
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Abstract
(57)【要約】
【課題】 電気的特性に優れたＩＧＢＴを構成する半導
体装置を安定して得ること。 【解決手段】 ｎ-ドリフト層３１、ｎ+バッファー層３
２およびｎ-バックグラインドバッファー層４０からな
るエピタキシャルウェハ３０を用い、ｎ-ドリフト層３
１の表面にベース部およびエミッタ部を形成した後、ｎ
-バックグラインドバッファー層４０をバックグライン
ド時のばらつきを吸収するバッファー層としてバックグ
ラインドをおこない、その研磨面にコレクタ部を形成す
る。
体装置を安定して得ること。 【解決手段】 ｎ-ドリフト層３１、ｎ+バッファー層３
２およびｎ-バックグラインドバッファー層４０からな
るエピタキシャルウェハ３０を用い、ｎ-ドリフト層３
１の表面にベース部およびエミッタ部を形成した後、ｎ
-バックグラインドバッファー層４０をバックグライン
ド時のばらつきを吸収するバッファー層としてバックグ
ラインドをおこない、その研磨面にコレクタ部を形成す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に絶縁ゲート型バイポーラトラ
ンジスタ（以下、ＩＧＢＴとする）を構成する半導体装
置およびその製造方法に関する。
その製造方法に関し、特に絶縁ゲート型バイポーラトラ
ンジスタ（以下、ＩＧＢＴとする）を構成する半導体装
置およびその製造方法に関する。
【０００２】
【従来の技術】図７は、従来のプレナー構造のパンチス
ルー型ＩＧＢＴ（以下、ＰＴ−ＩＧＢＴとする）を示す
縦断面図である。図７に示すように、ＰＴ−ＩＧＢＴ
は、ｎ-ドリフト層１１、ｎ+バッファー層１２およびｐ
+コレクタ層１３からなるエピタキシャルウェハ１０
の、ｎ-ドリフト層１１の表面にｐ+ベース領域１４、ｎ
+エミッタ領域１５、ゲート絶縁膜１６、ゲート電極１
７およびエミッタ電極１８が形成され、ｐ+コレクタ層
１３の表面にコレクタ電極１９が形成された構成となっ
ている。ＰＴ−ＩＧＢＴでは、オフ時にｎ-ドリフト層
１１内が完全に空乏化し、空乏層がｎ+バッファー層１
２まで到達する。
ルー型ＩＧＢＴ（以下、ＰＴ−ＩＧＢＴとする）を示す
縦断面図である。図７に示すように、ＰＴ−ＩＧＢＴ
は、ｎ-ドリフト層１１、ｎ+バッファー層１２およびｐ
+コレクタ層１３からなるエピタキシャルウェハ１０
の、ｎ-ドリフト層１１の表面にｐ+ベース領域１４、ｎ
+エミッタ領域１５、ゲート絶縁膜１６、ゲート電極１
７およびエミッタ電極１８が形成され、ｐ+コレクタ層
１３の表面にコレクタ電極１９が形成された構成となっ
ている。ＰＴ−ＩＧＢＴでは、オフ時にｎ-ドリフト層
１１内が完全に空乏化し、空乏層がｎ+バッファー層１
２まで到達する。
【０００３】縦型ＩＧＢＴでは、オン電圧を低くするた
め、ｐ+コレクタ層１３の濃度を濃くしてできるだけ電
気抵抗を小さくする必要がある。その結果、ｐ+コレク
タ層１３からｎ-ドリフト層１１内に注入されるキャリ
アが非常に多くなり、スイッチング損失およびスイッチ
ング速度の著しい悪化を招く。そこで、ライフタイムキ
ラーの導入により、デバイス特性を調整する必要があ
る。
め、ｐ+コレクタ層１３の濃度を濃くしてできるだけ電
気抵抗を小さくする必要がある。その結果、ｐ+コレク
タ層１３からｎ-ドリフト層１１内に注入されるキャリ
アが非常に多くなり、スイッチング損失およびスイッチ
ング速度の著しい悪化を招く。そこで、ライフタイムキ
ラーの導入により、デバイス特性を調整する必要があ
る。
【０００４】図８は、従来のプレナー構造のノンパンチ
スルー型ＩＧＢＴ（以下、ＮＰＴ−ＩＧＢＴとする）を
示す縦断面図である。図８に示すように、ＮＰＴ−ＩＧ
ＢＴは、ｎ-ドリフト層２１を構成するＦＺウェハの表
面にｐ+ベース領域２４、ｎ+エミッタ領域２５、ゲート
絶縁膜２６、ゲート電極２７およびエミッタ電極２８が
形成され、ＦＺウェハの裏面にｐ+コレクタ層２３が低
温拡散技術プロセスにより形成され、さらにコレクタ電
極２９が形成された構成となっている。ＮＰＴ−ＩＧＢ
Ｔでは、オフ時にｎ-ドリフト層２１内が完全に空乏化
せず、空乏層はｐ+コレクタ層２３に到達しない。ＮＰ
Ｔ−ＩＧＢＴでは、ライフタイムキラーを導入せずに、
ｐ+コレクタ層２３の濃度および厚さによりデバイス特
性が調整される。
スルー型ＩＧＢＴ（以下、ＮＰＴ−ＩＧＢＴとする）を
示す縦断面図である。図８に示すように、ＮＰＴ−ＩＧ
ＢＴは、ｎ-ドリフト層２１を構成するＦＺウェハの表
面にｐ+ベース領域２４、ｎ+エミッタ領域２５、ゲート
絶縁膜２６、ゲート電極２７およびエミッタ電極２８が
形成され、ＦＺウェハの裏面にｐ+コレクタ層２３が低
温拡散技術プロセスにより形成され、さらにコレクタ電
極２９が形成された構成となっている。ＮＰＴ−ＩＧＢ
Ｔでは、オフ時にｎ-ドリフト層２１内が完全に空乏化
せず、空乏層はｐ+コレクタ層２３に到達しない。ＮＰ
Ｔ−ＩＧＢＴでは、ライフタイムキラーを導入せずに、
ｐ+コレクタ層２３の濃度および厚さによりデバイス特
性が調整される。
【０００５】近時、さらなる低損失化を図るため、ＰＴ
−ＩＧＢＴとＮＰＴ−ＩＧＢＴのそれぞれの長所を兼ね
備えるフィールドストップ型ＩＧＢＴ（以下、ＦＳ−Ｉ
ＧＢＴとする）がＬａｓｋａらにより提案されている
（ＩＳＰＳＤ’００，Ｐ．３５５−３５８，（２００
０））。ＦＳ−ＩＧＢＴは、ｎ-ドリフト層、ｎ+フィー
ルドストップ層およびｐ+コレクタ層からなる。ｎ+フィ
ールドストップ層を設けることにより、必要な耐圧を得
るためのｎ-ドリフト層を薄くすることができるので、
オン電圧を低減させることができる。
−ＩＧＢＴとＮＰＴ−ＩＧＢＴのそれぞれの長所を兼ね
備えるフィールドストップ型ＩＧＢＴ（以下、ＦＳ−Ｉ
ＧＢＴとする）がＬａｓｋａらにより提案されている
（ＩＳＰＳＤ’００，Ｐ．３５５−３５８，（２００
０））。ＦＳ−ＩＧＢＴは、ｎ-ドリフト層、ｎ+フィー
ルドストップ層およびｐ+コレクタ層からなる。ｎ+フィ
ールドストップ層を設けることにより、必要な耐圧を得
るためのｎ-ドリフト層を薄くすることができるので、
オン電圧を低減させることができる。
【０００６】また、ｎ+フィールドストップ層およびｐ+
コレクタ層が非常に薄いので、ＩＥＥＥ’９７，Ｐ．２
１３−２１６（１９９７）の中でＰｏｒｓｔらが言及し
ているＴｒａｎｓｐａｒｅｎｃｙ Ｅｍｉｔｔｅｒ効果
により各層に蓄積しているキャリアが少ないので、スイ
ッチング損失が抑えられる。また、ＦＳ−ＩＧＢＴで
は、ＮＰＴ−ＩＧＢＴと同様に、ｐ+コレクタ層の濃度
でデバイス特性が調整されるため、ライフタイムキラー
は導入されない。
コレクタ層が非常に薄いので、ＩＥＥＥ’９７，Ｐ．２
１３−２１６（１９９７）の中でＰｏｒｓｔらが言及し
ているＴｒａｎｓｐａｒｅｎｃｙ Ｅｍｉｔｔｅｒ効果
により各層に蓄積しているキャリアが少ないので、スイ
ッチング損失が抑えられる。また、ＦＳ−ＩＧＢＴで
は、ＮＰＴ−ＩＧＢＴと同様に、ｐ+コレクタ層の濃度
でデバイス特性が調整されるため、ライフタイムキラー
は導入されない。
【０００７】上述したＦＳ−ＩＧＢＴまたはそれに類似
したデバイスを作製する方法として、つぎの２つが知ら
れている。第１の方法は、ＦＺウェハを研磨して１００
〜１２０μｍ程度の厚さにした後に、イオン注入および
熱拡散をおこなってｎ+フィールドストップ層およびｐ+
コレクタ層を形成する方法である。第２の方法は、従来
のｎ-ドリフト層、ｎ+バッファー層およびｐ+コレクタ
層を構成するエピタキシャルウェハを用い、ｐ+コレク
タ層を０．５μｍ程度の厚さとなるように研磨する方法
である。この第２の方法では、ｎ+バッファー層はＰＴ
−ＩＧＢＴと同じである（Ｍａｔｓｕｄａｉら、ＩＳＰ
ＳＤ’０１，Ｐ．４４１−４４４，（２００１））。
したデバイスを作製する方法として、つぎの２つが知ら
れている。第１の方法は、ＦＺウェハを研磨して１００
〜１２０μｍ程度の厚さにした後に、イオン注入および
熱拡散をおこなってｎ+フィールドストップ層およびｐ+
コレクタ層を形成する方法である。第２の方法は、従来
のｎ-ドリフト層、ｎ+バッファー層およびｐ+コレクタ
層を構成するエピタキシャルウェハを用い、ｐ+コレク
タ層を０．５μｍ程度の厚さとなるように研磨する方法
である。この第２の方法では、ｎ+バッファー層はＰＴ
−ＩＧＢＴと同じである（Ｍａｔｓｕｄａｉら、ＩＳＰ
ＳＤ’０１，Ｐ．４４１−４４４，（２００１））。
【０００８】
【発明が解決しようとする課題】しかしながら、高温状
態での漏れ電流の増加を抑制するためにはｎ+フィール
ドストップ層は厚いのが好ましいが、上述した第１の方
法では、ｎ+フィールドストップ層およびｐ+コレクタ層
を厚く形成することができず、濃度が低くなってしまう
ので、良好な電気的特性が得られないという問題点があ
る。また、Ｔｒａｎｓｐａｒｅｎｃｙ Ｅｍｉｔｔｅｒ
効果を得るためにはｐ+コレクタ層の厚さは１μｍ以下
であるのが好ましいが、上述した第２の方法では、ｐ+
コレクタ層を研磨する際に実際には±３μｍ程度のばら
つきが生じるので、削り代を考慮するとｐ+コレクタ層
の厚さは３μｍ以上でなければならないという問題点が
ある。
態での漏れ電流の増加を抑制するためにはｎ+フィール
ドストップ層は厚いのが好ましいが、上述した第１の方
法では、ｎ+フィールドストップ層およびｐ+コレクタ層
を厚く形成することができず、濃度が低くなってしまう
ので、良好な電気的特性が得られないという問題点があ
る。また、Ｔｒａｎｓｐａｒｅｎｃｙ Ｅｍｉｔｔｅｒ
効果を得るためにはｐ+コレクタ層の厚さは１μｍ以下
であるのが好ましいが、上述した第２の方法では、ｐ+
コレクタ層を研磨する際に実際には±３μｍ程度のばら
つきが生じるので、削り代を考慮するとｐ+コレクタ層
の厚さは３μｍ以上でなければならないという問題点が
ある。
【０００９】本発明は、上記問題点に鑑みてなされたも
のであって、電気的特性に優れたＩＧＢＴを構成する半
導体装置を提供することを目的とする。また、本発明
は、電気的特性に優れたＩＧＢＴを構成する半導体装置
を安定して作製することが可能な半導体装置の製造方法
を提供することを目的とする。
のであって、電気的特性に優れたＩＧＢＴを構成する半
導体装置を提供することを目的とする。また、本発明
は、電気的特性に優れたＩＧＢＴを構成する半導体装置
を安定して作製することが可能な半導体装置の製造方法
を提供することを目的とする。
【００１０】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、相対的に不純物濃度が低い第１導電型の
ドリフト層の上に相対的に不純物濃度が高い第１導電型
の第１のバッファー層がエピタキシャル成長され、さら
に第１のバッファー層の上に相対的に不純物濃度が低い
第１導電型の第２のバッファー層がエピタキシャル成長
されてなるエピタキシャルウェハを用いる。このエピタ
キシャルウェハの、ドリフト層側の面にベース部および
エミッタ部を形成する。また、エピタキシャルウェハ
の、第２のバッファー層側の面を所定のウェハ厚さにな
るまで研磨した後に、その研磨面にコレクタ部を形成す
る。
め、本発明は、相対的に不純物濃度が低い第１導電型の
ドリフト層の上に相対的に不純物濃度が高い第１導電型
の第１のバッファー層がエピタキシャル成長され、さら
に第１のバッファー層の上に相対的に不純物濃度が低い
第１導電型の第２のバッファー層がエピタキシャル成長
されてなるエピタキシャルウェハを用いる。このエピタ
キシャルウェハの、ドリフト層側の面にベース部および
エミッタ部を形成する。また、エピタキシャルウェハ
の、第２のバッファー層側の面を所定のウェハ厚さにな
るまで研磨した後に、その研磨面にコレクタ部を形成す
る。
【００１１】この発明によれば、第２のバッファー層が
研磨時のばらつきを吸収するバッファー層となり、ドリ
フト層の上面にベース部およびエミッタ部を有し、第１
および第２のバッファー層を介して第２のバッファー層
の下面にコレクタ部を有する半導体装置が得られる。
研磨時のばらつきを吸収するバッファー層となり、ドリ
フト層の上面にベース部およびエミッタ部を有し、第１
および第２のバッファー層を介して第２のバッファー層
の下面にコレクタ部を有する半導体装置が得られる。
【００１２】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照しつつ詳細に説明する。図１は、本発明
にかかる半導体装置を構成するプレナー型ＩＧＢＴの構
造の一例を示す縦断面図である。このＩＧＢＴは、ｎ-
ドリフト層３１、第１のバッファー層であるｎ+バッフ
ァー層３２、および第２のバッファー層であるｎ-バッ
クグラインドバッファー層４０からなるエピタキシャル
ウェハ３０を用いて作製されている。このエピタキシャ
ルウェハ３０の、ｎ-ドリフト層３１の表面には、ｐ+ベ
ース領域３４、ｎ+エミッタ領域３５、ゲート絶縁膜３
６、ゲート電極３７およびエミッタ電極３８が形成され
ている。エピタキシャルウェハ３０の、ｎ-バックグラ
インドバッファー層４０の表面には、ｐ+コレクタ層３
３およびコレクタ電極３９が形成されている。
いて図面を参照しつつ詳細に説明する。図１は、本発明
にかかる半導体装置を構成するプレナー型ＩＧＢＴの構
造の一例を示す縦断面図である。このＩＧＢＴは、ｎ-
ドリフト層３１、第１のバッファー層であるｎ+バッフ
ァー層３２、および第２のバッファー層であるｎ-バッ
クグラインドバッファー層４０からなるエピタキシャル
ウェハ３０を用いて作製されている。このエピタキシャ
ルウェハ３０の、ｎ-ドリフト層３１の表面には、ｐ+ベ
ース領域３４、ｎ+エミッタ領域３５、ゲート絶縁膜３
６、ゲート電極３７およびエミッタ電極３８が形成され
ている。エピタキシャルウェハ３０の、ｎ-バックグラ
インドバッファー層４０の表面には、ｐ+コレクタ層３
３およびコレクタ電極３９が形成されている。
【００１３】以下に耐圧値に対するｎ-ドリフト層厚の
関係を示す。 Ｗ＝２Ｋsε0・Ｖce／ｑＮd ただし、Ｗ＝ｎ-ドリフト層厚、Ｖｃｅ＝素子耐圧値、
Ｋs＝１１．７、ε0＝８．８５７×１０14、ｑ＝１．６
０２×１０19である。
関係を示す。 Ｗ＝２Ｋsε0・Ｖce／ｑＮd ただし、Ｗ＝ｎ-ドリフト層厚、Ｖｃｅ＝素子耐圧値、
Ｋs＝１１．７、ε0＝８．８５７×１０14、ｑ＝１．６
０２×１０19である。
【００１４】したがって、ｎ-ドリフト層３１の厚さは
０．１１３４×Ｖｃｅ［μｍ］以下であり、たとえば、
１２００Ｖ耐圧クラス素子（実際には１４００Ｖの耐圧
値が必要）に必要なｎ-ドリフト層３１の厚は、Ｗ＝
０．１１３４・Ｖce＝０．１１３４×１４００＝１５９
［μｍ］となり、最低でも１５９［μｍ］以上は必要と
なる。
０．１１３４×Ｖｃｅ［μｍ］以下であり、たとえば、
１２００Ｖ耐圧クラス素子（実際には１４００Ｖの耐圧
値が必要）に必要なｎ-ドリフト層３１の厚は、Ｗ＝
０．１１３４・Ｖce＝０．１１３４×１４００＝１５９
［μｍ］となり、最低でも１５９［μｍ］以上は必要と
なる。
【００１５】また、ｎ+バッファー層３２の不純物濃度
は１×１０14ｃｍ-3以上で、かつ１×１０16ｃｍ-3以下
である。これは、ｎ+バッファー層３２の不純物濃度が
１×１０14ｃｍ-3以下であれば、ｎ+バッファー層３２
で空乏層をストップできなくなり、耐圧低下を招いてし
まうからである。一方、ｎ+バッファー層３２の不純物
濃度が１×１０16ｃｍ-3以上であれば、コレクタ層から
の正孔の注入を妨げることになってしまい、これによっ
てオン電圧の低下を招き、ＩＧＢＴ動作をしなくなって
しまうからである。
は１×１０14ｃｍ-3以上で、かつ１×１０16ｃｍ-3以下
である。これは、ｎ+バッファー層３２の不純物濃度が
１×１０14ｃｍ-3以下であれば、ｎ+バッファー層３２
で空乏層をストップできなくなり、耐圧低下を招いてし
まうからである。一方、ｎ+バッファー層３２の不純物
濃度が１×１０16ｃｍ-3以上であれば、コレクタ層から
の正孔の注入を妨げることになってしまい、これによっ
てオン電圧の低下を招き、ＩＧＢＴ動作をしなくなって
しまうからである。
【００１６】また、ｎ+バッファー層３２の厚さは１０
μｍ以下である。これは、ｎ+バッファー層３２があま
り厚いと、スイッチング動作時（特にターンオフ時）に
スイッチング損失の増加を招き、特性が悪くなるからで
ある。したがって、スイッチング損失低減のためには、
ｎ+バッファー層３２の厚みは１０μｍ以下と薄い方が
望ましい。
μｍ以下である。これは、ｎ+バッファー層３２があま
り厚いと、スイッチング動作時（特にターンオフ時）に
スイッチング損失の増加を招き、特性が悪くなるからで
ある。したがって、スイッチング損失低減のためには、
ｎ+バッファー層３２の厚みは１０μｍ以下と薄い方が
望ましい。
【００１７】また、ｎ-バックグラインドバッファー層
４０の不純物濃度はｎ+バッファー層３２の不純物濃度
よりも低い。また、ｎ-バックグラインドバッファー層
４０の厚さは１０μｍ以下である。すなわち、このｎ-
バックグラインドバッファー層４０においても上記ｎ+
バッファー層３２と同様に、スイッチング損失を低減す
るためには薄い方が望ましい。そして、バックグライン
ドの制御性から、この層の厚みは１０μｍ以下が望まし
い。
４０の不純物濃度はｎ+バッファー層３２の不純物濃度
よりも低い。また、ｎ-バックグラインドバッファー層
４０の厚さは１０μｍ以下である。すなわち、このｎ-
バックグラインドバッファー層４０においても上記ｎ+
バッファー層３２と同様に、スイッチング損失を低減す
るためには薄い方が望ましい。そして、バックグライン
ドの制御性から、この層の厚みは１０μｍ以下が望まし
い。
【００１８】また、ｐ+コレクタ層３３の不純物濃度は
ｎ+バッファー層３２の平均不純物濃度の１０倍以上で
ある。すなわちＩＧＢＴのオン電圧を小さくするために
は、コレクタ層の不純物濃度はｎ+バッファー層の不純
物濃度の１０倍以上が望ましい。また、ｐ+コレクタ層
３３の厚さは１μｍ以下である。すなわち、上記Ｔｒａ
ｎｓｐａｒｅｎｃｙ Ｅｍｉｔｔｅｒ効果によるスイッ
チング損失低減のためにはコレクタ層の厚みは１μｍ以
下が望ましい。また、エピタキシャルウェハ３０の初期
厚さは２００μｍ以上である。
ｎ+バッファー層３２の平均不純物濃度の１０倍以上で
ある。すなわちＩＧＢＴのオン電圧を小さくするために
は、コレクタ層の不純物濃度はｎ+バッファー層の不純
物濃度の１０倍以上が望ましい。また、ｐ+コレクタ層
３３の厚さは１μｍ以下である。すなわち、上記Ｔｒａ
ｎｓｐａｒｅｎｃｙ Ｅｍｉｔｔｅｒ効果によるスイッ
チング損失低減のためにはコレクタ層の厚みは１μｍ以
下が望ましい。また、エピタキシャルウェハ３０の初期
厚さは２００μｍ以上である。
【００１９】図１に示す構成のＩＧＢＴの製造プロセス
について図２〜図５を参照しながら説明する。まず、図
２に示すように、ｎ-ドリフト層３１の上にｎ+バッファ
ー層３２をエピタキシャル成長し、さらにその上にｎ-
バックグラインドバッファー層４０をエピタキシャル成
長してなるエピタキシャルウェハ３０を用意する。そし
て、図３に示すように、このエピタキシャルウェハ３０
の、ｎ-ドリフト層３１の表面に、ｐ+ベース領域３４、
ｎ+エミッタ領域３５、ゲート絶縁膜３６、ゲート電極
３７およびエミッタ電極３８を、フォトリソグラフィ技
術、エッチングおよびイオン注入などの周知の方法によ
り形成する。
について図２〜図５を参照しながら説明する。まず、図
２に示すように、ｎ-ドリフト層３１の上にｎ+バッファ
ー層３２をエピタキシャル成長し、さらにその上にｎ-
バックグラインドバッファー層４０をエピタキシャル成
長してなるエピタキシャルウェハ３０を用意する。そし
て、図３に示すように、このエピタキシャルウェハ３０
の、ｎ-ドリフト層３１の表面に、ｐ+ベース領域３４、
ｎ+エミッタ領域３５、ゲート絶縁膜３６、ゲート電極
３７およびエミッタ電極３８を、フォトリソグラフィ技
術、エッチングおよびイオン注入などの周知の方法によ
り形成する。
【００２０】つづいて、図４に示すように、エピタキシ
ャルウェハ３０が設定厚さとなるようにｎ-バックグラ
インドバッファー層４０を研磨（バックグラインド）す
る。そして、図５に示すように、その研磨面にイオン注
入および熱処理によりｐ+コレクタ層３３を形成し、そ
のｐ+コレクタ層３３の表面にオーミック接触するコレ
クタ電極３９を形成する。最後に、チップサイズにダイ
シングすることによって、図１に示す構成のＩＧＢＴが
完成する。
ャルウェハ３０が設定厚さとなるようにｎ-バックグラ
インドバッファー層４０を研磨（バックグラインド）す
る。そして、図５に示すように、その研磨面にイオン注
入および熱処理によりｐ+コレクタ層３３を形成し、そ
のｐ+コレクタ層３３の表面にオーミック接触するコレ
クタ電極３９を形成する。最後に、チップサイズにダイ
シングすることによって、図１に示す構成のＩＧＢＴが
完成する。
【００２１】（実施例１）本発明者らが実施例１として
実際に作製した図１に示す構成のＩＧＢＴの仕様は以下
のとおりである。なお、本発明は以下の数値に制限され
るものではない。１２００Ｖ耐圧クラスの場合には、用
意したエピタキシャルウェハ３０に関して、ｎ-ドリフ
ト層３１の比抵抗は６３Ωｃｍであり、その厚さは１２
５μｍであった。また、ｎ+バッファー層３２の比抵抗
は５Ωｃｍであり、その厚さは５μｍであった。また、
ｎ-バックグラインドバッファー層４０の比抵抗は１３
Ωｃｍであり、その厚さは３７０μｍであった。つま
り、エピタキシャルウェハ３０の初期厚さは５００μｍ
であった。このエピタキシャルウェハ３０にベース部お
よびエミッタ部を形成し、エピタキシャルウェハ３０の
設定厚さを１３０μｍとしてバックグラインドをおこな
った後のｎ-ドリフト層３１の厚さは１２５μｍであ
り、ｎ+バッファー層３２の厚さは５μｍであり、ｎ-バ
ックグラインドバッファー層４０の厚さは２μｍであっ
た。また、ｐ+コレクタ層３３のピーク濃度は５×１０
17ｃｍ-3程度であり、その深さは０．５μｍであった。
実際に作製した図１に示す構成のＩＧＢＴの仕様は以下
のとおりである。なお、本発明は以下の数値に制限され
るものではない。１２００Ｖ耐圧クラスの場合には、用
意したエピタキシャルウェハ３０に関して、ｎ-ドリフ
ト層３１の比抵抗は６３Ωｃｍであり、その厚さは１２
５μｍであった。また、ｎ+バッファー層３２の比抵抗
は５Ωｃｍであり、その厚さは５μｍであった。また、
ｎ-バックグラインドバッファー層４０の比抵抗は１３
Ωｃｍであり、その厚さは３７０μｍであった。つま
り、エピタキシャルウェハ３０の初期厚さは５００μｍ
であった。このエピタキシャルウェハ３０にベース部お
よびエミッタ部を形成し、エピタキシャルウェハ３０の
設定厚さを１３０μｍとしてバックグラインドをおこな
った後のｎ-ドリフト層３１の厚さは１２５μｍであ
り、ｎ+バッファー層３２の厚さは５μｍであり、ｎ-バ
ックグラインドバッファー層４０の厚さは２μｍであっ
た。また、ｐ+コレクタ層３３のピーク濃度は５×１０
17ｃｍ-3程度であり、その深さは０．５μｍであった。
【００２２】（実施例２）また、本発明者らは、実施例
２として、図５に示すように表面構造がトレンチ構造の
ＩＧＢＴも作製した。図５に示す構成のＩＧＢＴでは、
エピタキシャルウェハ３０の、ｎ-ドリフト層３１の表
面に、ｐ+ベース領域４４およびｎ+エミッタ領域４５を
形成し、トレンチエッチングによりトレンチを形成した
後に、そのトレンチ内面にゲート絶縁膜４６を形成し
た。そして、ゲート絶縁膜４６の内側をポリシリコンで
埋めてゲート電極４７とし、さらにエミッタ電極４８を
形成した。その後、エピタキシャルウェハ３０の設定厚
さを１３０μｍとしてバックグラインドをおこなった結
果、ｎ-ドリフト層３１の厚さは１２５μｍであり、ｎ+
バッファー層３２の厚さは５μｍであり、ｎ-バックグ
ラインドバッファー層４０の厚さは１μｍであった。
２として、図５に示すように表面構造がトレンチ構造の
ＩＧＢＴも作製した。図５に示す構成のＩＧＢＴでは、
エピタキシャルウェハ３０の、ｎ-ドリフト層３１の表
面に、ｐ+ベース領域４４およびｎ+エミッタ領域４５を
形成し、トレンチエッチングによりトレンチを形成した
後に、そのトレンチ内面にゲート絶縁膜４６を形成し
た。そして、ゲート絶縁膜４６の内側をポリシリコンで
埋めてゲート電極４７とし、さらにエミッタ電極４８を
形成した。その後、エピタキシャルウェハ３０の設定厚
さを１３０μｍとしてバックグラインドをおこなった結
果、ｎ-ドリフト層３１の厚さは１２５μｍであり、ｎ+
バッファー層３２の厚さは５μｍであり、ｎ-バックグ
ラインドバッファー層４０の厚さは１μｍであった。
【００２３】そして、ｎ-バックグラインドバッファー
層４０の研磨面にイオン注入および熱処理により、ピー
ク濃度が５×１０17ｃｍ-3程度で深さが０．５μｍのｐ
+コレクタ層３３を形成した。さらに、コレクタ電極３
９を形成し、その後、チップサイズにダイシングした。
このようにして得られた図５に示す構成のＩＧＢＴは、
図１に示す構成のＩＧＢＴと表面構造が異なるだけで、
その他の構成は同じである。また、使用したエピタキシ
ャルウェハ３０の層構成、各層の比抵抗および厚さ、並
びにウェハ全体の初期厚さも図１に示す構成のＩＧＢＴ
の場合と同じである。したがって、図１に示す構成と同
様の構成については同じ符号を付して説明を省略する。
層４０の研磨面にイオン注入および熱処理により、ピー
ク濃度が５×１０17ｃｍ-3程度で深さが０．５μｍのｐ
+コレクタ層３３を形成した。さらに、コレクタ電極３
９を形成し、その後、チップサイズにダイシングした。
このようにして得られた図５に示す構成のＩＧＢＴは、
図１に示す構成のＩＧＢＴと表面構造が異なるだけで、
その他の構成は同じである。また、使用したエピタキシ
ャルウェハ３０の層構成、各層の比抵抗および厚さ、並
びにウェハ全体の初期厚さも図１に示す構成のＩＧＢＴ
の場合と同じである。したがって、図１に示す構成と同
様の構成については同じ符号を付して説明を省略する。
【００２４】上述した実施例１のＦＳ−ＩＧＢＴ（プレ
ナー型）、実施例２のＦＳ−ＩＧＢＴ（トレンチ型）、
従来のＮＰＴ−ＩＧＢＴ（プレナー型、図８参照）およ
び従来のＰＴ−ＩＧＢＴ（プレナー型、図７参照）につ
いて、オン電圧とターンオフ損失とのトレードオフ関係
を調べた結果を図６に示す。図６より、実施例１および
実施例２とも、従来のＩＧＢＴよりも非常に良い特性を
示すことがわかった。
ナー型）、実施例２のＦＳ−ＩＧＢＴ（トレンチ型）、
従来のＮＰＴ−ＩＧＢＴ（プレナー型、図８参照）およ
び従来のＰＴ−ＩＧＢＴ（プレナー型、図７参照）につ
いて、オン電圧とターンオフ損失とのトレードオフ関係
を調べた結果を図６に示す。図６より、実施例１および
実施例２とも、従来のＩＧＢＴよりも非常に良い特性を
示すことがわかった。
【００２５】上述した実施の形態によれば、ｎ-ドリフ
ト層３１、ｎ+バッファー層３２およびｎ-バックグライ
ンドバッファー層４０からなるエピタキシャルウェハ３
０を用い、ｎ-ドリフト層３１の表面にベース部および
エミッタ部を形成した後、ｎ-バックグラインドバッフ
ァー層４０をバックグラインド時のばらつきを吸収する
バッファー層としてバックグラインドをおこない、その
研磨面にコレクタ部を形成するため、オン電圧およびス
イッチング損失がともに良好なＩＧＢＴを構成する半導
体装置を安定して得ることができる。
ト層３１、ｎ+バッファー層３２およびｎ-バックグライ
ンドバッファー層４０からなるエピタキシャルウェハ３
０を用い、ｎ-ドリフト層３１の表面にベース部および
エミッタ部を形成した後、ｎ-バックグラインドバッフ
ァー層４０をバックグラインド時のばらつきを吸収する
バッファー層としてバックグラインドをおこない、その
研磨面にコレクタ部を形成するため、オン電圧およびス
イッチング損失がともに良好なＩＧＢＴを構成する半導
体装置を安定して得ることができる。
【００２６】以上において本発明は種々変更可能であ
る。たとえば、上述した実施の形態では第１導電型をｎ
型とし、第２導電型をｐ型としたが、その逆でもよい。
また、ＩＧＢＴを構成する各層の比抵抗、厚さおよび不
純物濃度、並びにエピタキシャルウェハ３０の初期厚さ
などの各数値は一例であり、本発明はこれに制限される
ものではない。
る。たとえば、上述した実施の形態では第１導電型をｎ
型とし、第２導電型をｐ型としたが、その逆でもよい。
また、ＩＧＢＴを構成する各層の比抵抗、厚さおよび不
純物濃度、並びにエピタキシャルウェハ３０の初期厚さ
などの各数値は一例であり、本発明はこれに制限される
ものではない。
【００２７】
【発明の効果】本発明によれば、第２のバッファー層が
研磨時のばらつきを吸収するバッファー層となり、ドリ
フト層の上面にベース部およびエミッタ部を有し、第１
および第２のバッファー層を介して第２のバッファー層
の下面にコレクタ部を有する半導体装置が得られるの
で、オン電圧およびスイッチング損失がともに良好なＩ
ＧＢＴを構成する半導体装置を安定して得ることができ
る。
研磨時のばらつきを吸収するバッファー層となり、ドリ
フト層の上面にベース部およびエミッタ部を有し、第１
および第２のバッファー層を介して第２のバッファー層
の下面にコレクタ部を有する半導体装置が得られるの
で、オン電圧およびスイッチング損失がともに良好なＩ
ＧＢＴを構成する半導体装置を安定して得ることができ
る。
【図１】本発明にかかる半導体装置（プレナー構造）の
構造の一例を示す縦断面図である。
構造の一例を示す縦断面図である。
【図２】図１に示す半導体装置の製造途中の構造を示す
縦断面図である。
縦断面図である。
【図３】図１に示す半導体装置の製造途中の構造を示す
縦断面図である。
縦断面図である。
【図４】図１に示す半導体装置の製造途中の構造を示す
縦断面図である。
縦断面図である。
【図５】本発明にかかる半導体装置（トレンチ構造）の
構造の一例を示す縦断面図である。
構造の一例を示す縦断面図である。
【図６】本発明にかかる半導体装置と従来のＩＧＢＴに
ついてオン電圧とターンオフ損失とのトレードオフ関係
を示す特性図である。
ついてオン電圧とターンオフ損失とのトレードオフ関係
を示す特性図である。
【図７】従来のプレナー構造のＰＴ−ＩＧＢＴを示す縦
断面図である。
断面図である。
【図８】従来のプレナー構造のＮＰＴ−ＩＧＢＴを示す
縦断面図である。
縦断面図である。
３０ エピタキシャルウェハ
３１ ドリフト層
３２ バッファー層（第１のバッファー層）
３３ コレクタ層
３４，４４ ベース領域
３５，４５ エミッタ領域
３６，４６ ゲート絶縁膜
３７，４７ ゲート電極
３８，４８ エミッタ電極
３９ コレクタ電極
４０ バックグラインドバッファー層（第２のバッフ
ァー層）
ァー層）
Claims (10)
- 【請求項１】 相対的に不純物濃度が低い第１導電型の
ドリフト層と、 前記ドリフト層の上面に形成された第２導電型のベース
領域、第１導電型のエミッタ領域、ゲート絶縁膜、ゲー
ト電極およびエミッタ電極と、 前記ドリフト層の下面に形成された相対的に不純物濃度
が高い第１導電型の第１のバッファー層と、 前記第１のバッファー層の下面に形成された相対的に不
純物濃度が低い第１導電型の第２のバッファー層と、 前記第２のバッファー層の下面に形成された第２導電型
のコレクタ層およびコレクタ電極と、 を具備することを特徴とする半導体装置。 - 【請求項２】 前記ベース領域、前記エミッタ領域、前
記ゲート絶縁膜、前記ゲート電極および前記エミッタ電
極はプレナー構造を構成することを特徴とする請求項１
に記載の半導体装置。 - 【請求項３】 前記ベース領域、前記エミッタ領域、前
記ゲート絶縁膜、前記ゲート電極および前記エミッタ電
極はトレンチ構造を構成することを特徴とする請求項１
に記載の半導体装置。 - 【請求項４】 前記ドリフト層の厚さは、素子耐圧値を
Ｖｃｅとすると、０．１１３４×Ｖｃｅ［μｍ］以下で
あることを特徴とする請求項１〜３のいずれか一つに記
載の半導体装置。 - 【請求項５】 前記第１のバッファー層は、その不純物
濃度が１×１０14ｃｍ-3以上１×１０16ｃｍ-3以下であ
り、かつその厚さが１０μｍ以下であることを特徴とす
る請求項１〜３のいずれか一つに記載の半導体装置。 - 【請求項６】 前記第２のバッファー層は、その不純物
濃度が前記第１のバッファー層の不純物濃度よりも低
く、かつその厚さが１０μｍ以下であることを特徴とす
る請求項１〜３のいずれか一つに記載の半導体装置。 - 【請求項７】 前記コレクタ層は、その不純物濃度が前
記第１のバッファー層の平均不純物濃度の１０倍以上
で、かつその厚さが１μｍ以下であることを特徴とする
請求項１〜３のいずれか一つに記載の半導体装置。 - 【請求項８】 相対的に不純物濃度が低い第１導電型の
ドリフト層の上に相対的に不純物濃度が高い第１導電型
の第１のバッファー層がエピタキシャル成長され、さら
に前記第１のバッファー層の上に相対的に不純物濃度が
低い第１導電型の第２のバッファー層がエピタキシャル
成長されてなるエピタキシャルウェハの、前記ドリフト
層の露出面に第２導電型のベース領域、第１導電型のエ
ミッタ領域、ゲート絶縁膜、ゲート電極およびエミッタ
電極を形成する工程と、 所定のウェハ厚さになるまで前記第２のバッファー層の
露出面を研磨する工程と、 前記第２のバッファー層の研磨面に第２導電型のコレク
タ層およびコレクタ電極を形成する工程と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項９】 前記コレクタ層をイオン注入および熱的
エネルギー処理によって形成することを特徴とする請求
項８に記載の半導体装置の製造方法。 - 【請求項１０】 前記エピタキシャルウェハの初期厚さ
は２００μｍ以上であることを特徴とする請求項８およ
び９に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001260976A JP4967209B2 (ja) | 2001-08-30 | 2001-08-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001260976A JP4967209B2 (ja) | 2001-08-30 | 2001-08-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003069020A true JP2003069020A (ja) | 2003-03-07 |
| JP4967209B2 JP4967209B2 (ja) | 2012-07-04 |
Family
ID=19088087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001260976A Expired - Lifetime JP4967209B2 (ja) | 2001-08-30 | 2001-08-30 | 半導体装置の製造方法 |
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| JP (1) | JP4967209B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005303218A (ja) * | 2004-04-16 | 2005-10-27 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| JP2005327770A (ja) * | 2004-05-12 | 2005-11-24 | Shindengen Electric Mfg Co Ltd | 半導体装置及びその製造方法 |
| JP2007227412A (ja) * | 2006-02-21 | 2007-09-06 | Renesas Technology Corp | 半導体装置およびそれを用いたインバータ装置 |
| JP2010097999A (ja) * | 2008-10-14 | 2010-04-30 | Fuji Electric Systems Co Ltd | 半導体装置及び半導体装置の製造方法 |
| JP2010098000A (ja) * | 2008-10-14 | 2010-04-30 | Fuji Electric Systems Co Ltd | 半導体装置の製造方法及び半導体装置 |
| JP2012204612A (ja) * | 2011-03-25 | 2012-10-22 | Shindengen Electric Mfg Co Ltd | 絶縁ゲート型バイポーラトランジスタ |
| CN110718583A (zh) * | 2012-04-24 | 2020-01-21 | 快捷韩国半导体有限公司 | 功率器件及其制造方法 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6445173A (en) * | 1987-08-13 | 1989-02-17 | Fuji Electric Co Ltd | Conductive modulation type mosfet |
| JPH1092841A (ja) * | 1996-09-05 | 1998-04-10 | Harris Corp | 制御可能積分バッファを備えたパワー半導体デバイス |
| JP2000223705A (ja) * | 1999-01-29 | 2000-08-11 | Nissan Motor Co Ltd | 半導体装置 |
| JP2000260778A (ja) * | 1999-03-11 | 2000-09-22 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2001077357A (ja) * | 1999-08-31 | 2001-03-23 | Toshiba Corp | 半導体装置 |
| JP2002305305A (ja) * | 2001-01-31 | 2002-10-18 | Toshiba Corp | 半導体装置 |
-
2001
- 2001-08-30 JP JP2001260976A patent/JP4967209B2/ja not_active Expired - Lifetime
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| CN110718583A (zh) * | 2012-04-24 | 2020-01-21 | 快捷韩国半导体有限公司 | 功率器件及其制造方法 |
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| JP4967209B2 (ja) | 2012-07-04 |
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