JP2003069020A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
体装置を安定して得ること。 【解決手段】 n-ドリフト層31、n+バッファー層3
2およびn-バックグラインドバッファー層40からな
るエピタキシャルウェハ30を用い、n-ドリフト層3
1の表面にベース部およびエミッタ部を形成した後、n
-バックグラインドバッファー層40をバックグライン
ド時のばらつきを吸収するバッファー層としてバックグ
ラインドをおこない、その研磨面にコレクタ部を形成す
る。
Description
その製造方法に関し、特に絶縁ゲート型バイポーラトラ
ンジスタ(以下、IGBTとする)を構成する半導体装
置およびその製造方法に関する。
ルー型IGBT(以下、PT−IGBTとする)を示す
縦断面図である。図7に示すように、PT−IGBT
は、n-ドリフト層11、n+バッファー層12およびp
+コレクタ層13からなるエピタキシャルウェハ10
の、n-ドリフト層11の表面にp+ベース領域14、n
+エミッタ領域15、ゲート絶縁膜16、ゲート電極1
7およびエミッタ電極18が形成され、p+コレクタ層
13の表面にコレクタ電極19が形成された構成となっ
ている。PT−IGBTでは、オフ時にn-ドリフト層
11内が完全に空乏化し、空乏層がn+バッファー層1
2まで到達する。
め、p+コレクタ層13の濃度を濃くしてできるだけ電
気抵抗を小さくする必要がある。その結果、p+コレク
タ層13からn-ドリフト層11内に注入されるキャリ
アが非常に多くなり、スイッチング損失およびスイッチ
ング速度の著しい悪化を招く。そこで、ライフタイムキ
ラーの導入により、デバイス特性を調整する必要があ
る。
スルー型IGBT(以下、NPT−IGBTとする)を
示す縦断面図である。図8に示すように、NPT−IG
BTは、n-ドリフト層21を構成するFZウェハの表
面にp+ベース領域24、n+エミッタ領域25、ゲート
絶縁膜26、ゲート電極27およびエミッタ電極28が
形成され、FZウェハの裏面にp+コレクタ層23が低
温拡散技術プロセスにより形成され、さらにコレクタ電
極29が形成された構成となっている。NPT−IGB
Tでは、オフ時にn-ドリフト層21内が完全に空乏化
せず、空乏層はp+コレクタ層23に到達しない。NP
T−IGBTでは、ライフタイムキラーを導入せずに、
p+コレクタ層23の濃度および厚さによりデバイス特
性が調整される。
−IGBTとNPT−IGBTのそれぞれの長所を兼ね
備えるフィールドストップ型IGBT(以下、FS−I
GBTとする)がLaskaらにより提案されている
(ISPSD’00,P.355−358,(200
0))。FS−IGBTは、n-ドリフト層、n+フィー
ルドストップ層およびp+コレクタ層からなる。n+フィ
ールドストップ層を設けることにより、必要な耐圧を得
るためのn-ドリフト層を薄くすることができるので、
オン電圧を低減させることができる。
コレクタ層が非常に薄いので、IEEE’97,P.2
13−216(1997)の中でPorstらが言及し
ているTransparency Emitter効果
により各層に蓄積しているキャリアが少ないので、スイ
ッチング損失が抑えられる。また、FS−IGBTで
は、NPT−IGBTと同様に、p+コレクタ層の濃度
でデバイス特性が調整されるため、ライフタイムキラー
は導入されない。
したデバイスを作製する方法として、つぎの2つが知ら
れている。第1の方法は、FZウェハを研磨して100
〜120μm程度の厚さにした後に、イオン注入および
熱拡散をおこなってn+フィールドストップ層およびp+
コレクタ層を形成する方法である。第2の方法は、従来
のn-ドリフト層、n+バッファー層およびp+コレクタ
層を構成するエピタキシャルウェハを用い、p+コレク
タ層を0.5μm程度の厚さとなるように研磨する方法
である。この第2の方法では、n+バッファー層はPT
−IGBTと同じである(Matsudaiら、ISP
SD’01,P.441−444,(2001))。
態での漏れ電流の増加を抑制するためにはn+フィール
ドストップ層は厚いのが好ましいが、上述した第1の方
法では、n+フィールドストップ層およびp+コレクタ層
を厚く形成することができず、濃度が低くなってしまう
ので、良好な電気的特性が得られないという問題点があ
る。また、Transparency Emitter
効果を得るためにはp+コレクタ層の厚さは1μm以下
であるのが好ましいが、上述した第2の方法では、p+
コレクタ層を研磨する際に実際には±3μm程度のばら
つきが生じるので、削り代を考慮するとp+コレクタ層
の厚さは3μm以上でなければならないという問題点が
ある。
のであって、電気的特性に優れたIGBTを構成する半
導体装置を提供することを目的とする。また、本発明
は、電気的特性に優れたIGBTを構成する半導体装置
を安定して作製することが可能な半導体装置の製造方法
を提供することを目的とする。
め、本発明は、相対的に不純物濃度が低い第1導電型の
ドリフト層の上に相対的に不純物濃度が高い第1導電型
の第1のバッファー層がエピタキシャル成長され、さら
に第1のバッファー層の上に相対的に不純物濃度が低い
第1導電型の第2のバッファー層がエピタキシャル成長
されてなるエピタキシャルウェハを用いる。このエピタ
キシャルウェハの、ドリフト層側の面にベース部および
エミッタ部を形成する。また、エピタキシャルウェハ
の、第2のバッファー層側の面を所定のウェハ厚さにな
るまで研磨した後に、その研磨面にコレクタ部を形成す
る。
研磨時のばらつきを吸収するバッファー層となり、ドリ
フト層の上面にベース部およびエミッタ部を有し、第1
および第2のバッファー層を介して第2のバッファー層
の下面にコレクタ部を有する半導体装置が得られる。
いて図面を参照しつつ詳細に説明する。図1は、本発明
にかかる半導体装置を構成するプレナー型IGBTの構
造の一例を示す縦断面図である。このIGBTは、n-
ドリフト層31、第1のバッファー層であるn+バッフ
ァー層32、および第2のバッファー層であるn-バッ
クグラインドバッファー層40からなるエピタキシャル
ウェハ30を用いて作製されている。このエピタキシャ
ルウェハ30の、n-ドリフト層31の表面には、p+ベ
ース領域34、n+エミッタ領域35、ゲート絶縁膜3
6、ゲート電極37およびエミッタ電極38が形成され
ている。エピタキシャルウェハ30の、n-バックグラ
インドバッファー層40の表面には、p+コレクタ層3
3およびコレクタ電極39が形成されている。
関係を示す。 W=2Ksε0・Vce/qNd ただし、W=n-ドリフト層厚、Vce=素子耐圧値、
Ks=11.7、ε0=8.857×1014、q=1.6
02×1019である。
0.1134×Vce[μm]以下であり、たとえば、
1200V耐圧クラス素子(実際には1400Vの耐圧
値が必要)に必要なn-ドリフト層31の厚は、W=
0.1134・Vce=0.1134×1400=159
[μm]となり、最低でも159[μm]以上は必要と
なる。
は1×1014cm-3以上で、かつ1×1016cm-3以下
である。これは、n+バッファー層32の不純物濃度が
1×1014cm-3以下であれば、n+バッファー層32
で空乏層をストップできなくなり、耐圧低下を招いてし
まうからである。一方、n+バッファー層32の不純物
濃度が1×1016cm-3以上であれば、コレクタ層から
の正孔の注入を妨げることになってしまい、これによっ
てオン電圧の低下を招き、IGBT動作をしなくなって
しまうからである。
μm以下である。これは、n+バッファー層32があま
り厚いと、スイッチング動作時(特にターンオフ時)に
スイッチング損失の増加を招き、特性が悪くなるからで
ある。したがって、スイッチング損失低減のためには、
n+バッファー層32の厚みは10μm以下と薄い方が
望ましい。
40の不純物濃度はn+バッファー層32の不純物濃度
よりも低い。また、n-バックグラインドバッファー層
40の厚さは10μm以下である。すなわち、このn-
バックグラインドバッファー層40においても上記n+
バッファー層32と同様に、スイッチング損失を低減す
るためには薄い方が望ましい。そして、バックグライン
ドの制御性から、この層の厚みは10μm以下が望まし
い。
n+バッファー層32の平均不純物濃度の10倍以上で
ある。すなわちIGBTのオン電圧を小さくするために
は、コレクタ層の不純物濃度はn+バッファー層の不純
物濃度の10倍以上が望ましい。また、p+コレクタ層
33の厚さは1μm以下である。すなわち、上記Tra
nsparency Emitter効果によるスイッ
チング損失低減のためにはコレクタ層の厚みは1μm以
下が望ましい。また、エピタキシャルウェハ30の初期
厚さは200μm以上である。
について図2〜図5を参照しながら説明する。まず、図
2に示すように、n-ドリフト層31の上にn+バッファ
ー層32をエピタキシャル成長し、さらにその上にn-
バックグラインドバッファー層40をエピタキシャル成
長してなるエピタキシャルウェハ30を用意する。そし
て、図3に示すように、このエピタキシャルウェハ30
の、n-ドリフト層31の表面に、p+ベース領域34、
n+エミッタ領域35、ゲート絶縁膜36、ゲート電極
37およびエミッタ電極38を、フォトリソグラフィ技
術、エッチングおよびイオン注入などの周知の方法によ
り形成する。
ャルウェハ30が設定厚さとなるようにn-バックグラ
インドバッファー層40を研磨(バックグラインド)す
る。そして、図5に示すように、その研磨面にイオン注
入および熱処理によりp+コレクタ層33を形成し、そ
のp+コレクタ層33の表面にオーミック接触するコレ
クタ電極39を形成する。最後に、チップサイズにダイ
シングすることによって、図1に示す構成のIGBTが
完成する。
実際に作製した図1に示す構成のIGBTの仕様は以下
のとおりである。なお、本発明は以下の数値に制限され
るものではない。1200V耐圧クラスの場合には、用
意したエピタキシャルウェハ30に関して、n-ドリフ
ト層31の比抵抗は63Ωcmであり、その厚さは12
5μmであった。また、n+バッファー層32の比抵抗
は5Ωcmであり、その厚さは5μmであった。また、
n-バックグラインドバッファー層40の比抵抗は13
Ωcmであり、その厚さは370μmであった。つま
り、エピタキシャルウェハ30の初期厚さは500μm
であった。このエピタキシャルウェハ30にベース部お
よびエミッタ部を形成し、エピタキシャルウェハ30の
設定厚さを130μmとしてバックグラインドをおこな
った後のn-ドリフト層31の厚さは125μmであ
り、n+バッファー層32の厚さは5μmであり、n-バ
ックグラインドバッファー層40の厚さは2μmであっ
た。また、p+コレクタ層33のピーク濃度は5×10
17cm-3程度であり、その深さは0.5μmであった。
2として、図5に示すように表面構造がトレンチ構造の
IGBTも作製した。図5に示す構成のIGBTでは、
エピタキシャルウェハ30の、n-ドリフト層31の表
面に、p+ベース領域44およびn+エミッタ領域45を
形成し、トレンチエッチングによりトレンチを形成した
後に、そのトレンチ内面にゲート絶縁膜46を形成し
た。そして、ゲート絶縁膜46の内側をポリシリコンで
埋めてゲート電極47とし、さらにエミッタ電極48を
形成した。その後、エピタキシャルウェハ30の設定厚
さを130μmとしてバックグラインドをおこなった結
果、n-ドリフト層31の厚さは125μmであり、n+
バッファー層32の厚さは5μmであり、n-バックグ
ラインドバッファー層40の厚さは1μmであった。
層40の研磨面にイオン注入および熱処理により、ピー
ク濃度が5×1017cm-3程度で深さが0.5μmのp
+コレクタ層33を形成した。さらに、コレクタ電極3
9を形成し、その後、チップサイズにダイシングした。
このようにして得られた図5に示す構成のIGBTは、
図1に示す構成のIGBTと表面構造が異なるだけで、
その他の構成は同じである。また、使用したエピタキシ
ャルウェハ30の層構成、各層の比抵抗および厚さ、並
びにウェハ全体の初期厚さも図1に示す構成のIGBT
の場合と同じである。したがって、図1に示す構成と同
様の構成については同じ符号を付して説明を省略する。
ナー型)、実施例2のFS−IGBT(トレンチ型)、
従来のNPT−IGBT(プレナー型、図8参照)およ
び従来のPT−IGBT(プレナー型、図7参照)につ
いて、オン電圧とターンオフ損失とのトレードオフ関係
を調べた結果を図6に示す。図6より、実施例1および
実施例2とも、従来のIGBTよりも非常に良い特性を
示すことがわかった。
ト層31、n+バッファー層32およびn-バックグライ
ンドバッファー層40からなるエピタキシャルウェハ3
0を用い、n-ドリフト層31の表面にベース部および
エミッタ部を形成した後、n-バックグラインドバッフ
ァー層40をバックグラインド時のばらつきを吸収する
バッファー層としてバックグラインドをおこない、その
研磨面にコレクタ部を形成するため、オン電圧およびス
イッチング損失がともに良好なIGBTを構成する半導
体装置を安定して得ることができる。
る。たとえば、上述した実施の形態では第1導電型をn
型とし、第2導電型をp型としたが、その逆でもよい。
また、IGBTを構成する各層の比抵抗、厚さおよび不
純物濃度、並びにエピタキシャルウェハ30の初期厚さ
などの各数値は一例であり、本発明はこれに制限される
ものではない。
研磨時のばらつきを吸収するバッファー層となり、ドリ
フト層の上面にベース部およびエミッタ部を有し、第1
および第2のバッファー層を介して第2のバッファー層
の下面にコレクタ部を有する半導体装置が得られるの
で、オン電圧およびスイッチング損失がともに良好なI
GBTを構成する半導体装置を安定して得ることができ
る。
構造の一例を示す縦断面図である。
縦断面図である。
縦断面図である。
縦断面図である。
構造の一例を示す縦断面図である。
ついてオン電圧とターンオフ損失とのトレードオフ関係
を示す特性図である。
断面図である。
縦断面図である。
ァー層)
Claims (10)
- 【請求項1】 相対的に不純物濃度が低い第1導電型の
ドリフト層と、 前記ドリフト層の上面に形成された第2導電型のベース
領域、第1導電型のエミッタ領域、ゲート絶縁膜、ゲー
ト電極およびエミッタ電極と、 前記ドリフト層の下面に形成された相対的に不純物濃度
が高い第1導電型の第1のバッファー層と、 前記第1のバッファー層の下面に形成された相対的に不
純物濃度が低い第1導電型の第2のバッファー層と、 前記第2のバッファー層の下面に形成された第2導電型
のコレクタ層およびコレクタ電極と、 を具備することを特徴とする半導体装置。 - 【請求項2】 前記ベース領域、前記エミッタ領域、前
記ゲート絶縁膜、前記ゲート電極および前記エミッタ電
極はプレナー構造を構成することを特徴とする請求項1
に記載の半導体装置。 - 【請求項3】 前記ベース領域、前記エミッタ領域、前
記ゲート絶縁膜、前記ゲート電極および前記エミッタ電
極はトレンチ構造を構成することを特徴とする請求項1
に記載の半導体装置。 - 【請求項4】 前記ドリフト層の厚さは、素子耐圧値を
Vceとすると、0.1134×Vce[μm]以下で
あることを特徴とする請求項1〜3のいずれか一つに記
載の半導体装置。 - 【請求項5】 前記第1のバッファー層は、その不純物
濃度が1×1014cm-3以上1×1016cm-3以下であ
り、かつその厚さが10μm以下であることを特徴とす
る請求項1〜3のいずれか一つに記載の半導体装置。 - 【請求項6】 前記第2のバッファー層は、その不純物
濃度が前記第1のバッファー層の不純物濃度よりも低
く、かつその厚さが10μm以下であることを特徴とす
る請求項1〜3のいずれか一つに記載の半導体装置。 - 【請求項7】 前記コレクタ層は、その不純物濃度が前
記第1のバッファー層の平均不純物濃度の10倍以上
で、かつその厚さが1μm以下であることを特徴とする
請求項1〜3のいずれか一つに記載の半導体装置。 - 【請求項8】 相対的に不純物濃度が低い第1導電型の
ドリフト層の上に相対的に不純物濃度が高い第1導電型
の第1のバッファー層がエピタキシャル成長され、さら
に前記第1のバッファー層の上に相対的に不純物濃度が
低い第1導電型の第2のバッファー層がエピタキシャル
成長されてなるエピタキシャルウェハの、前記ドリフト
層の露出面に第2導電型のベース領域、第1導電型のエ
ミッタ領域、ゲート絶縁膜、ゲート電極およびエミッタ
電極を形成する工程と、 所定のウェハ厚さになるまで前記第2のバッファー層の
露出面を研磨する工程と、 前記第2のバッファー層の研磨面に第2導電型のコレク
タ層およびコレクタ電極を形成する工程と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項9】 前記コレクタ層をイオン注入および熱的
エネルギー処理によって形成することを特徴とする請求
項8に記載の半導体装置の製造方法。 - 【請求項10】 前記エピタキシャルウェハの初期厚さ
は200μm以上であることを特徴とする請求項8およ
び9に記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2001260976A JP4967209B2 (ja) | 2001-08-30 | 2001-08-30 | 半導体装置の製造方法 |
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