JP2001053599A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JP2001053599A JP2001053599A JP11228553A JP22855399A JP2001053599A JP 2001053599 A JP2001053599 A JP 2001053599A JP 11228553 A JP11228553 A JP 11228553A JP 22855399 A JP22855399 A JP 22855399A JP 2001053599 A JP2001053599 A JP 2001053599A
- Authority
- JP
- Japan
- Prior art keywords
- input
- logic circuit
- channel mos
- power supply
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【課題】動作周波数に応じてリーク電流量を制御可能と
するリーク電流制御回路の提供。 【解決手段】電源と論理回路との間の電源パスに並列に
挿入されてなる、リーク電流を制限するための第1、第
2のスイッチ素子を備え、第1のスイッチ素子は、制御
信号によりオン・オフ制御され、第2のスイッチ素子
は、論理回路に入力される入力信号によりオン・オフ制
御され、スタンバイ動作時もしくは低速動作モード時に
は第1スイッチ素子をオフしてリーク電流を制限し、高
速動作モード時には第1のスイッチ素子をオンするよう
に切替制御する構成とされる。
するリーク電流制御回路の提供。 【解決手段】電源と論理回路との間の電源パスに並列に
挿入されてなる、リーク電流を制限するための第1、第
2のスイッチ素子を備え、第1のスイッチ素子は、制御
信号によりオン・オフ制御され、第2のスイッチ素子
は、論理回路に入力される入力信号によりオン・オフ制
御され、スタンバイ動作時もしくは低速動作モード時に
は第1スイッチ素子をオフしてリーク電流を制限し、高
速動作モード時には第1のスイッチ素子をオンするよう
に切替制御する構成とされる。
Description
【0001】
【発明の属する技術分野】本発明は、半導体集積回路に
関し、特に、スタンダードセル方式の半導体集積回路に
用いて好適なリーク電流制御回路に関する。
関し、特に、スタンダードセル方式の半導体集積回路に
用いて好適なリーク電流制御回路に関する。
【0002】
【従来の技術】CMOS半導体集積回路等の論理回路に
おいては、例えばCMOSインバータ(高位側電源VD
Dと低位側電源VSS間に接続され、ゲートが共通接続
されて入力信号が入力され、ドレインが共通接続されて
出力端子に接続されてなるPチャネルMOSトランジス
タとNチャネルMOSトランジスタよりなる)のよう
に、高位側電源VDDと低位側電源VSS間に接続され
たPチャネルMOSトランジスタとNチャネルMOSト
ランジスタのいずれか一方はオフ状態であるため、高位
側電源VDDと低位側電源VSS間にはDC電流パスは
存在せず、スイッチング動作時に、PチャネルMOSト
ランジスタとNチャネルMOSトランジスタがともに過
渡的にオンとなることにより高位側電源VDDと低位側
電源VSS間に流れるスパイク状の電流(「貫通電流」
という)を除いて、原理的には、高位側電源VDDと低
位側電源VSS間には静止電流(quiescent current)
は流れない。
おいては、例えばCMOSインバータ(高位側電源VD
Dと低位側電源VSS間に接続され、ゲートが共通接続
されて入力信号が入力され、ドレインが共通接続されて
出力端子に接続されてなるPチャネルMOSトランジス
タとNチャネルMOSトランジスタよりなる)のよう
に、高位側電源VDDと低位側電源VSS間に接続され
たPチャネルMOSトランジスタとNチャネルMOSト
ランジスタのいずれか一方はオフ状態であるため、高位
側電源VDDと低位側電源VSS間にはDC電流パスは
存在せず、スイッチング動作時に、PチャネルMOSト
ランジスタとNチャネルMOSトランジスタがともに過
渡的にオンとなることにより高位側電源VDDと低位側
電源VSS間に流れるスパイク状の電流(「貫通電流」
という)を除いて、原理的には、高位側電源VDDと低
位側電源VSS間には静止電流(quiescent current)
は流れない。
【0003】しかしながら、MOSトランジスタのソー
ス・ドレイン拡散領域とウェル及び基板間に存在する寄
生ダイオードの逆バイアスリーク電流により、静止状態
(オフ状態)でも、リーク電流による消費電力が生じ、
これを静止消費電力(staticdissipation)という。さ
らに、この拡散領域と基板間の寄生ダイオードの逆バイ
アスリーク電流に加えて、サブスレショルド領域でのサ
ブスレショルドコンダクション(subthreshold conduc
tion)によりMOSトランジスタのソース・ドレイン間
にオフ電流が流れる。
ス・ドレイン拡散領域とウェル及び基板間に存在する寄
生ダイオードの逆バイアスリーク電流により、静止状態
(オフ状態)でも、リーク電流による消費電力が生じ、
これを静止消費電力(staticdissipation)という。さ
らに、この拡散領域と基板間の寄生ダイオードの逆バイ
アスリーク電流に加えて、サブスレショルド領域でのサ
ブスレショルドコンダクション(subthreshold conduc
tion)によりMOSトランジスタのソース・ドレイン間
にオフ電流が流れる。
【0004】すなわち、例えば理想的なエンハンスメン
ト型のMOSトランジスタの入出力特性(電圧電流特
性)は、よく知られているように、ゲート・ソース間電
圧VGSが閾値電圧VTHよりも小さいカットオフ領域
(「サブスレショルド領域」ともいう)では、ドレイン
・ソース間に流れる電流IDSは0となる。
ト型のMOSトランジスタの入出力特性(電圧電流特
性)は、よく知られているように、ゲート・ソース間電
圧VGSが閾値電圧VTHよりも小さいカットオフ領域
(「サブスレショルド領域」ともいう)では、ドレイン
・ソース間に流れる電流IDSは0となる。
【0005】すなわちカットオフ領域では、 IDS=0 …(1) 非飽和領域では、 IDS=β[(VGS-VTH)VDS-VDS 2/2] (0<VDS<VGS-VTH) …(2) 飽和領域では、 IDS=β(VGS-VTH)2/2 (0<VGS-VTH<VDS) …(3) で与えられる。但し、IDSはドレイン・ソース電流、V
DSはドレイン・ソース間電圧、β=με/tOX(W/
L)は利得係数であり、μはチャネルのキャリアの実効
移動度、εはゲート絶縁膜の誘電率、tOXはゲート絶縁
膜の膜厚であり、Wはチャネル幅、Lはチャネル長であ
る。
DSはドレイン・ソース間電圧、β=με/tOX(W/
L)は利得係数であり、μはチャネルのキャリアの実効
移動度、εはゲート絶縁膜の誘電率、tOXはゲート絶縁
膜の膜厚であり、Wはチャネル幅、Lはチャネル長であ
る。
【0006】上記したサブシュレショルド領域では、M
OSトランジスタのゲートに信号が印加されず(あるい
はゲート電圧が閾値未満)、MOSトランジスタはオフ
状態とされているが、ドレイン・ソース間に流れる電流
IDSは0とはならず、微少ではあるが、所定のオフ電流
(「サブスレショルド電流」ともいう)が流れ、これ
が、MOSトランジスタがオフ時の静止消費電力の増大
に寄与している。このサブスレショルド領域でのMOS
トランジスタのドレイン・ソース間電流IDSは、ゲート
・ソース間電圧VGS、ドレイン・ソース間電圧VDSに依
存して指数関数的に増大することが知られている(例え
ば回路シミュレーションSPICE・レベル3のサブス
レショルド方程式等参照)。
OSトランジスタのゲートに信号が印加されず(あるい
はゲート電圧が閾値未満)、MOSトランジスタはオフ
状態とされているが、ドレイン・ソース間に流れる電流
IDSは0とはならず、微少ではあるが、所定のオフ電流
(「サブスレショルド電流」ともいう)が流れ、これ
が、MOSトランジスタがオフ時の静止消費電力の増大
に寄与している。このサブスレショルド領域でのMOS
トランジスタのドレイン・ソース間電流IDSは、ゲート
・ソース間電圧VGS、ドレイン・ソース間電圧VDSに依
存して指数関数的に増大することが知られている(例え
ば回路シミュレーションSPICE・レベル3のサブス
レショルド方程式等参照)。
【0007】
【発明が解決しようとする課題】近時、半導体集積回路
装置は、微細加工技術の進展によるデバイス寸法の縮小
化に伴い、MOSトランジスタのチャネル長が短かくな
り、また電源電圧の低電圧化と動作速度の高速化対応の
ために、MOSトランジスタの閾値電圧(VTH)が低く
なり、その結果、MOSトランジスタのオフ時に流れ
る、ドレイン・ソース電流等の増大が深刻な問題となっ
ている。なお、本明細書では、拡散領域と基板との間の
寄生ダイオードの逆バイアスリーク電流のほか、サブス
レショルド領域でMOSトランジスタのドレイン・ソー
ス間に流れるいわゆるサブスレショルド電流も含め、M
OSトランジスタのオフ時に電源パスに流れる電流を
「リーク電流」と呼ぶ。
装置は、微細加工技術の進展によるデバイス寸法の縮小
化に伴い、MOSトランジスタのチャネル長が短かくな
り、また電源電圧の低電圧化と動作速度の高速化対応の
ために、MOSトランジスタの閾値電圧(VTH)が低く
なり、その結果、MOSトランジスタのオフ時に流れ
る、ドレイン・ソース電流等の増大が深刻な問題となっ
ている。なお、本明細書では、拡散領域と基板との間の
寄生ダイオードの逆バイアスリーク電流のほか、サブス
レショルド領域でMOSトランジスタのドレイン・ソー
ス間に流れるいわゆるサブスレショルド電流も含め、M
OSトランジスタのオフ時に電源パスに流れる電流を
「リーク電流」と呼ぶ。
【0008】ところで、動作周波数の高速化を図るため
に、閾値が低く、リーク電流の大きな高速型のMOSト
ランジスタを用いて論理回路を構成した場合、回路が動
作していない静止状態時にも、リーク電流が流れること
になり、消費電力の低減を難しくしている。
に、閾値が低く、リーク電流の大きな高速型のMOSト
ランジスタを用いて論理回路を構成した場合、回路が動
作していない静止状態時にも、リーク電流が流れること
になり、消費電力の低減を難しくしている。
【0009】そして、このような高速型の論理回路を、
例えばバッテリ駆動型携帯端末装置等に用いた場合、ク
ロックの供給を停止して静止状態とするスタンバイ動作
時に論理回路に流れるリーク電流が無視できない電流値
となり、その結果、バッテリ消費を速めることにもな
り、不都合である。
例えばバッテリ駆動型携帯端末装置等に用いた場合、ク
ロックの供給を停止して静止状態とするスタンバイ動作
時に論理回路に流れるリーク電流が無視できない電流値
となり、その結果、バッテリ消費を速めることにもな
り、不都合である。
【0010】さらに、MOSトランジスタのオフ時に流
れるリーク電流の増大は、電源配線、グランド配線等の
ラインインピーダンス(配線抵抗)等による雑音レベル
の上昇を招くことになり、低閾値電圧化とともに、信号
電圧振幅のマージンが減少する、という問題点も有して
いる。
れるリーク電流の増大は、電源配線、グランド配線等の
ラインインピーダンス(配線抵抗)等による雑音レベル
の上昇を招くことになり、低閾値電圧化とともに、信号
電圧振幅のマージンが減少する、という問題点も有して
いる。
【0011】一方、リーク電流が小さなMOSトランジ
スタで論理回路を構成した場合には、例えばMOSトラ
ンジスタの閾値電圧が大きいためスイッチング時間が増
大し、論理回路の動作速度が遅くなってしまい、所望の
性能を達成できない、という問題点を有している。
スタで論理回路を構成した場合には、例えばMOSトラ
ンジスタの閾値電圧が大きいためスイッチング時間が増
大し、論理回路の動作速度が遅くなってしまい、所望の
性能を達成できない、という問題点を有している。
【0012】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、動作周波数に応
じて論理回路のリーク電流量を制御可能とするリーク電
流制御回路及び半導体集積回路を提供することにある。
これ以外の本発明の他の目的、特徴、利点等は以下の説
明から当業者であれば直ちに明らかとされるであろう。
てなされたものであって、その目的は、動作周波数に応
じて論理回路のリーク電流量を制御可能とするリーク電
流制御回路及び半導体集積回路を提供することにある。
これ以外の本発明の他の目的、特徴、利点等は以下の説
明から当業者であれば直ちに明らかとされるであろう。
【0013】
【課題を解決するための手段】前記目的を達成する本発
明に係るリーク電流制御回路は、論理回路等の電源パス
に介挿され、制御信号によりその活性化と非活性化とが
制御される電流制御部を備え、回路のスタンバイ動作時
もしくは相対的に低速動作時には前記電流制御部を活性
化させて前記回路のリーク電流を制限するようにしたも
のである。
明に係るリーク電流制御回路は、論理回路等の電源パス
に介挿され、制御信号によりその活性化と非活性化とが
制御される電流制御部を備え、回路のスタンバイ動作時
もしくは相対的に低速動作時には前記電流制御部を活性
化させて前記回路のリーク電流を制限するようにしたも
のである。
【0014】本発明において、前記電流制御部は、電源
と論理回路との間の電源パスに並列に挿入されてなる、
リーク電流を制限するための第1、第2のスイッチ素子
を少なくとも備え、前記第1のスイッチ素子は、制御信
号によりオン・オフ制御され、前記第2のスイッチ素子
は、前記論理回路に入力される入力信号によりオン・オ
フ制御され、前記論理回路の静止時もしくは相対的に低
速動作時には前記第1スイッチ素子をオフしてリーク電
流を制限し、前記論理回路を相対的に高速動作させる時
には前記第1のスイッチ素子をオンするように切替制御
する構成とされる。
と論理回路との間の電源パスに並列に挿入されてなる、
リーク電流を制限するための第1、第2のスイッチ素子
を少なくとも備え、前記第1のスイッチ素子は、制御信
号によりオン・オフ制御され、前記第2のスイッチ素子
は、前記論理回路に入力される入力信号によりオン・オ
フ制御され、前記論理回路の静止時もしくは相対的に低
速動作時には前記第1スイッチ素子をオフしてリーク電
流を制限し、前記論理回路を相対的に高速動作させる時
には前記第1のスイッチ素子をオンするように切替制御
する構成とされる。
【0015】本発明において、上記したリーク電流制御
回路を、ゲート回路もしくはセル単位に備えるようにし
てもよい。さらに、上記したリーク電流制御回路によ
り、リーク電流が制限される論理回路群と、制限されな
い論理回路群とが、半導体集積回路を構成するブロック
毎に区分して設けるようにしてもよい。
回路を、ゲート回路もしくはセル単位に備えるようにし
てもよい。さらに、上記したリーク電流制御回路によ
り、リーク電流が制限される論理回路群と、制限されな
い論理回路群とが、半導体集積回路を構成するブロック
毎に区分して設けるようにしてもよい。
【0016】本発明に係る半導体集積回路は、電源配線
と論理回路の電源端子間に互いに並列接続される低リー
ク電流型の複数のスイッチトランジスタを含み、前記論
理回路は高速型のトランジスタで構成されており、前記
複数のスイッチトランジスタのうち少なくとも一のスイ
ッチトランジスタの制御端子には制御信号が入力され、
前記複数のスイッチトランジスタの他のトランジスタの
制御端子には前記論理回路に入力される入力信号が入力
され、スタンバイ動作時もしくは低速動作モード時には
前記少なくとも一のスイッチトランジスタをオフ状態と
してリーク電流を制限し、高速動作モード時には前記少
なくとも一のスイッチトランジスタがオン状態に設定さ
れる構成とされる。
と論理回路の電源端子間に互いに並列接続される低リー
ク電流型の複数のスイッチトランジスタを含み、前記論
理回路は高速型のトランジスタで構成されており、前記
複数のスイッチトランジスタのうち少なくとも一のスイ
ッチトランジスタの制御端子には制御信号が入力され、
前記複数のスイッチトランジスタの他のトランジスタの
制御端子には前記論理回路に入力される入力信号が入力
され、スタンバイ動作時もしくは低速動作モード時には
前記少なくとも一のスイッチトランジスタをオフ状態と
してリーク電流を制限し、高速動作モード時には前記少
なくとも一のスイッチトランジスタがオン状態に設定さ
れる構成とされる。
【0017】
【発明の実施の形態】本発明の実施の形態について説明
する。本発明は、クロックの供給を停止するスタンバイ
動作時もしくは回路のスイッチング動作が遅くてもよい
場合には、リーク電流を制限するリーク電流制御部を活
性化させて回路全体の消費電流を抑えるようにしたもの
である。
する。本発明は、クロックの供給を停止するスタンバイ
動作時もしくは回路のスイッチング動作が遅くてもよい
場合には、リーク電流を制限するリーク電流制御部を活
性化させて回路全体の消費電流を抑えるようにしたもの
である。
【0018】本発明は、その好ましい一実施の形態にお
いて、電源配線と論理回路の電源端子間に互いに並列接
続される、オフ時のリーク電流の値が小さな低リーク電
流型の複数のスイッチトランジスタを含み、該論理回路
は、オフ時のリーク電流が相対的に多い高速型のトラン
ジスタで構成されており、これら複数のスイッチトラン
ジスタのうち少なくとも一のスイッチトランジスタには
制御信号が入力され、これら複数のスイッチトランジス
タの残りのトランジスタには、該論理回路の論理に適合
するように該論理回路に入力される入力信号が入力さ
れ、低速スイッチング動作時には、該少なくとも一のス
イッチトランジスタを制御信号でオフしてリーク電流を
制限し、相対的に高速動作時には、前記少なくとも一の
スイッチトランジスタをオンとする。
いて、電源配線と論理回路の電源端子間に互いに並列接
続される、オフ時のリーク電流の値が小さな低リーク電
流型の複数のスイッチトランジスタを含み、該論理回路
は、オフ時のリーク電流が相対的に多い高速型のトラン
ジスタで構成されており、これら複数のスイッチトラン
ジスタのうち少なくとも一のスイッチトランジスタには
制御信号が入力され、これら複数のスイッチトランジス
タの残りのトランジスタには、該論理回路の論理に適合
するように該論理回路に入力される入力信号が入力さ
れ、低速スイッチング動作時には、該少なくとも一のス
イッチトランジスタを制御信号でオフしてリーク電流を
制限し、相対的に高速動作時には、前記少なくとも一の
スイッチトランジスタをオンとする。
【0019】かかる構成の本発明の一実施の形態におい
ては、駆動クロックを停止するなどして回路動作を停止
させるスタンバイ状態時、もしくは、駆動クロックの周
波数(動作周波数)を低くして低速動作させる場合、あ
るいは、高速スイッチング動作を必要としない場合等の
低速動作時には、低リーク電流型のスイッチトランジス
タにて、高速動作可能な論理回路のオフ時のリーク電流
を絞りこみ、高位側電源と低位側電源間に多量のリーク
電流が流れることを阻止する。また、動作周波数を高く
するか、高速スイッチング動作が必要とされる高速動作
時には、低リーク電流型のスイッチトランジスタをオン
として、電源の論理回路間の電流パスを増やし、スイッ
チング動作の高速化するように切替える。
ては、駆動クロックを停止するなどして回路動作を停止
させるスタンバイ状態時、もしくは、駆動クロックの周
波数(動作周波数)を低くして低速動作させる場合、あ
るいは、高速スイッチング動作を必要としない場合等の
低速動作時には、低リーク電流型のスイッチトランジス
タにて、高速動作可能な論理回路のオフ時のリーク電流
を絞りこみ、高位側電源と低位側電源間に多量のリーク
電流が流れることを阻止する。また、動作周波数を高く
するか、高速スイッチング動作が必要とされる高速動作
時には、低リーク電流型のスイッチトランジスタをオン
として、電源の論理回路間の電流パスを増やし、スイッ
チング動作の高速化するように切替える。
【0020】本発明は、その好ましい一実施の形態にお
いて、高位側電源(VDD)配線と論理回路の高位側電
源端子との間に、オフ時のリーク電流の値が小さな低リ
ーク電流型の複数のMOSトランジスタが並列に接続さ
れ、このうち少なくとも一のMOSトランジスタのゲー
トには第1の制御信号が入力されてオン・オフ制御さ
れ、他のMOSトランジスタのゲートには、該論理回路
へ入力される入力信号が該論理回路の論理に適合するよ
うに入力される。
いて、高位側電源(VDD)配線と論理回路の高位側電
源端子との間に、オフ時のリーク電流の値が小さな低リ
ーク電流型の複数のMOSトランジスタが並列に接続さ
れ、このうち少なくとも一のMOSトランジスタのゲー
トには第1の制御信号が入力されてオン・オフ制御さ
れ、他のMOSトランジスタのゲートには、該論理回路
へ入力される入力信号が該論理回路の論理に適合するよ
うに入力される。
【0021】さらに、低位側電源(VSS)配線と論理
回路の低位側電源端子との間に、オフ時のリーク電流の
値が小さな低リーク電流型の複数のMOSトランジスタ
が並列に接続され、このうち少なくとも一のMOSトラ
ンジスタのゲートには第2の制御信号が入力されてオン
・オフ制御され、他のMOSトランジスタのゲートに
は、該論理回路へ入力される入力信号が該論理回路の論
理に適合するように入力される構成とされる。上記第1
の制御信号と上記第2の制御信号とは互いに相補とされ
る。
回路の低位側電源端子との間に、オフ時のリーク電流の
値が小さな低リーク電流型の複数のMOSトランジスタ
が並列に接続され、このうち少なくとも一のMOSトラ
ンジスタのゲートには第2の制御信号が入力されてオン
・オフ制御され、他のMOSトランジスタのゲートに
は、該論理回路へ入力される入力信号が該論理回路の論
理に適合するように入力される構成とされる。上記第1
の制御信号と上記第2の制御信号とは互いに相補とされ
る。
【0022】そして、標準セル(スタンダードセル)
(「基本セル」ともいう)を計算機支援型設計装置内の
セルライブラリに備え、レイアウト時、複数のセルを適
宜、行に沿って一列に配置し、セル間の相互配線を行な
うことで設計を行なうスタンダードセル方式の半導体集
積回路のセルに本発明を適用した場合、一品種のセル
で、動作周波数に応じてリーク電流を可変に切替制御で
きる。
(「基本セル」ともいう)を計算機支援型設計装置内の
セルライブラリに備え、レイアウト時、複数のセルを適
宜、行に沿って一列に配置し、セル間の相互配線を行な
うことで設計を行なうスタンダードセル方式の半導体集
積回路のセルに本発明を適用した場合、一品種のセル
で、動作周波数に応じてリーク電流を可変に切替制御で
きる。
【0023】
【実施例】次に、上記した本発明の実施の形態について
さらに詳細に説明すべく、本発明の実施例について図面
を参照して以下に説明する。
さらに詳細に説明すべく、本発明の実施例について図面
を参照して以下に説明する。
【0024】図1は、本発明の第1の実施例の構成を示
す図である。図1を参照すると、本発明の第1の実施例
をなす回路は、高位側電源VDDにソースが共通接続さ
れ、論理回路101の高位側電源端子にドレインが共通
接続されてなる第1、第2のPチャネルMOSトランジ
スタPMA、PMBを備え、第2のPチャネルMOSト
ランジスタPMBのゲートには制御信号が入力されてオ
ン・オフ制御され、第1のPチャネルMOSトランジス
タPMAのゲートには入力端子INからの入力信号が入
力される。図1において、第1、第2のPチャネルMO
SトランジスタPMA、PMBがリーク電流制御部を構
成している。
す図である。図1を参照すると、本発明の第1の実施例
をなす回路は、高位側電源VDDにソースが共通接続さ
れ、論理回路101の高位側電源端子にドレインが共通
接続されてなる第1、第2のPチャネルMOSトランジ
スタPMA、PMBを備え、第2のPチャネルMOSト
ランジスタPMBのゲートには制御信号が入力されてオ
ン・オフ制御され、第1のPチャネルMOSトランジス
タPMAのゲートには入力端子INからの入力信号が入
力される。図1において、第1、第2のPチャネルMO
SトランジスタPMA、PMBがリーク電流制御部を構
成している。
【0025】第1、第2のPチャネルMOSトランジス
タPMA、PMBは、オフ時のリーク電流の値が小さな
低速のトランジスタとされる。すなわち、第1、第2の
PチャネルMOSトランジスタPMA、PMBは、論理
回路101を構成する不図示のPチャネルMOSトラン
ジスタと比べて、閾値電圧が高く、チャネル長が長く
(トランジスタの利得係数は小さくなる)、サブスレシ
ョルド領域(カットオフ領域)でのドレイン・ソース間
電流は小さな値とされる。一方、論理回路101は、高
速化を図るためにリーク電流の大きな高速型(低閾値、
短チャネル長)のトランジスタで構成されている。
タPMA、PMBは、オフ時のリーク電流の値が小さな
低速のトランジスタとされる。すなわち、第1、第2の
PチャネルMOSトランジスタPMA、PMBは、論理
回路101を構成する不図示のPチャネルMOSトラン
ジスタと比べて、閾値電圧が高く、チャネル長が長く
(トランジスタの利得係数は小さくなる)、サブスレシ
ョルド領域(カットオフ領域)でのドレイン・ソース間
電流は小さな値とされる。一方、論理回路101は、高
速化を図るためにリーク電流の大きな高速型(低閾値、
短チャネル長)のトランジスタで構成されている。
【0026】なお、図1では、簡単のため、論理回路1
01には入力信号が一つ入力される構成が示されている
が、入力信号が複数ある場合、各入力信号IN1〜INn
(不図示)に対応させて、PチャネルMOSトランジス
タPMA1〜PMAn(不図示)を備えるようにしてもよ
い。
01には入力信号が一つ入力される構成が示されている
が、入力信号が複数ある場合、各入力信号IN1〜INn
(不図示)に対応させて、PチャネルMOSトランジス
タPMA1〜PMAn(不図示)を備えるようにしてもよ
い。
【0027】この回路を高速動作させる場合、すなわち
高速動作モード時、制御信号をLowレベルとして第2
のPチャネルMOSトランジスタPMBをオン状態とす
る。この場合、論理回路101への入力信号をゲート入
力とする第1のPチャネルMOSトランジスタPMA
が、該入力信号のHighからLowレベルへの立ち下
がりの変化を受けてオンに変化するとき、オン状態に設
定されている第2のPチャネルMOSトランジスタPM
Bにより、高位側電源VSSから論理回路101へ流れ
る電流は、第2のPチャネルMOSトランジスタPMB
がオフ状態のときと比べて増大し、このためスイッチン
グ動作の高速化を図ることができる。
高速動作モード時、制御信号をLowレベルとして第2
のPチャネルMOSトランジスタPMBをオン状態とす
る。この場合、論理回路101への入力信号をゲート入
力とする第1のPチャネルMOSトランジスタPMA
が、該入力信号のHighからLowレベルへの立ち下
がりの変化を受けてオンに変化するとき、オン状態に設
定されている第2のPチャネルMOSトランジスタPM
Bにより、高位側電源VSSから論理回路101へ流れ
る電流は、第2のPチャネルMOSトランジスタPMB
がオフ状態のときと比べて増大し、このためスイッチン
グ動作の高速化を図ることができる。
【0028】一方、スタンバイ動作時もしくは低速動作
モード時、制御信号をHighレベルとして第2のPチ
ャネルMOSトランジスタPMBをオフ状態とする。す
なわち、低速動作時には、第2のPチャネルMOSトラ
ンジスタPMBをオフ状態とすることで、論理回路10
1において電源パスにオフ時に流れるリーク電流が、第
2のPチャネルMOSトランジスタPMBによって絞り
込まれる。また論理回路101への入力信号をゲート入
力としてオン・オフ制御される第1のPチャネルMOS
トランジスタPMAも、オフ時のリーク電流は小さいた
め、論理回路101に流れるリーク電流が制限される。
モード時、制御信号をHighレベルとして第2のPチ
ャネルMOSトランジスタPMBをオフ状態とする。す
なわち、低速動作時には、第2のPチャネルMOSトラ
ンジスタPMBをオフ状態とすることで、論理回路10
1において電源パスにオフ時に流れるリーク電流が、第
2のPチャネルMOSトランジスタPMBによって絞り
込まれる。また論理回路101への入力信号をゲート入
力としてオン・オフ制御される第1のPチャネルMOS
トランジスタPMAも、オフ時のリーク電流は小さいた
め、論理回路101に流れるリーク電流が制限される。
【0029】次に、本発明の第2の実施例について説明
する。図2は、本発明の第2の実施例の構成を示す図で
ある。図2を参照すると、低位側電源VSSにソースが
共通接続され、論理回路101の低位側電源端子にドレ
インが共通接続されてなる第1、第2のNチャネルMO
SトランジスタNMA、NMBを備え、第2のNチャネ
ルMOSトランジスタNMBのゲートには制御信号が入
力されてオン・オフ制御され、第1のNチャネルMOS
トランジスタNMAのゲートには入力端子INからの入
力信号が入力される。
する。図2は、本発明の第2の実施例の構成を示す図で
ある。図2を参照すると、低位側電源VSSにソースが
共通接続され、論理回路101の低位側電源端子にドレ
インが共通接続されてなる第1、第2のNチャネルMO
SトランジスタNMA、NMBを備え、第2のNチャネ
ルMOSトランジスタNMBのゲートには制御信号が入
力されてオン・オフ制御され、第1のNチャネルMOS
トランジスタNMAのゲートには入力端子INからの入
力信号が入力される。
【0030】リーク電流制御部を構成している第1、第
2のNチャネルMOSトランジスタNMA、NMBは、
オフ時のリーク電流の小さな低速のトランジスタ(閾値
電圧が高く、チャネル長が長い)とされる。すなわち、
第1、第2のNチャネルMOSトランジスタNMA、N
MBは、論理回路101を構成する不図示のNチャネル
MOSトランジスタと比べて、閾値電圧が高く、チャネ
ル長が長く(トランジスタの利得係数は小さくなる)、
サブスレショルド領域(カットオフ領域)でのドレイン
・ソース間電流は小さな値とされる。一方、論理回路1
01は、高速化を図るためにリーク電流の大きなトラン
ジスタで構成されている。
2のNチャネルMOSトランジスタNMA、NMBは、
オフ時のリーク電流の小さな低速のトランジスタ(閾値
電圧が高く、チャネル長が長い)とされる。すなわち、
第1、第2のNチャネルMOSトランジスタNMA、N
MBは、論理回路101を構成する不図示のNチャネル
MOSトランジスタと比べて、閾値電圧が高く、チャネ
ル長が長く(トランジスタの利得係数は小さくなる)、
サブスレショルド領域(カットオフ領域)でのドレイン
・ソース間電流は小さな値とされる。一方、論理回路1
01は、高速化を図るためにリーク電流の大きなトラン
ジスタで構成されている。
【0031】高速動作モード時には、制御信号をHig
hレベルとして第2のNチャネルMOSトランジスタN
MBをオン状態とする。この場合、論理回路101への
入力信号をゲート入力とする第1のNチャネルMOSト
ランジスタNMAが、入力信号のLowからHighレ
ベルへの立ち上がりの変化を受けてオンに変化すると
き、オン状態に設定されている第2のNチャネルMOS
トランジスタNMBにより、論理回路101から低電位
電源VSS側に流れる電流が第2のNチャネルMOSト
ランジスタNMBがオフのときと比べて増大し、このた
めスイッチング動作の高速化を図ることができる。
hレベルとして第2のNチャネルMOSトランジスタN
MBをオン状態とする。この場合、論理回路101への
入力信号をゲート入力とする第1のNチャネルMOSト
ランジスタNMAが、入力信号のLowからHighレ
ベルへの立ち上がりの変化を受けてオンに変化すると
き、オン状態に設定されている第2のNチャネルMOS
トランジスタNMBにより、論理回路101から低電位
電源VSS側に流れる電流が第2のNチャネルMOSト
ランジスタNMBがオフのときと比べて増大し、このた
めスイッチング動作の高速化を図ることができる。
【0032】一方、スタンバイ動作時もしくは低速動作
モード時には、制御信号をLowレベルとして第2のN
チャネルMOSトランジスタNMBをオフ状態とする。
すなわち、低速動作時には、第2のNチャネルMOSト
ランジスタNMBをオフ状態とすることで、論理回路1
01のオフ時に電源パスに流れるリーク電流が、第2の
NチャネルMOSトランジスタNMBによって絞り込ま
れる。また論理回路101への入力信号をゲート入力と
してオン・オフ制御される第1のNチャネルMOSトラ
ンジスタNMAがオフのとき、そのリーク電流は小さい
ため、論理回路101に流れるリーク電流が制限され
る。
モード時には、制御信号をLowレベルとして第2のN
チャネルMOSトランジスタNMBをオフ状態とする。
すなわち、低速動作時には、第2のNチャネルMOSト
ランジスタNMBをオフ状態とすることで、論理回路1
01のオフ時に電源パスに流れるリーク電流が、第2の
NチャネルMOSトランジスタNMBによって絞り込ま
れる。また論理回路101への入力信号をゲート入力と
してオン・オフ制御される第1のNチャネルMOSトラ
ンジスタNMAがオフのとき、そのリーク電流は小さい
ため、論理回路101に流れるリーク電流が制限され
る。
【0033】なお、図2において、第1のNチャネルM
OSトランジスタNMAのゲートには、論理回路101
の論理動作に基づき入力端子INからの入力信号が入力
されているが、入力信号が複数ある場合には、第1のN
チャネルMOSトランジスタNMAを複数備え、それぞ
れのゲートには入力信号が入力される。
OSトランジスタNMAのゲートには、論理回路101
の論理動作に基づき入力端子INからの入力信号が入力
されているが、入力信号が複数ある場合には、第1のN
チャネルMOSトランジスタNMAを複数備え、それぞ
れのゲートには入力信号が入力される。
【0034】次に、本発明の第3の実施例について説明
する。図3は、本発明の第3の実施例の構成を示す図で
ある。図3を参照すると、高位側電源VDDにソースが
共通接続され、論理回路101の高位側電源端子にドレ
インを共通接続されてなる第1、第2のPチャネルMO
SトランジスタPMA、PMBと、低位側電源VSSに
ソースが共通接続され、論理回路101の低位側電源端
子にドレインが共通接続されてなる第1、第2のNチャ
ネルMOSトランジスタNMA、NMBとを備え、第2
のPチャネルMOSトランジスタPMBのゲートには制
御信号をインバータINVで反転した信号が入力されて
オン・オフ制御され、第1のPチャネルMOSトランジ
スタPMAのゲートには入力端子INからの入力信号が
入力され、第2のNチャネルMOSトランジスタNMB
のゲートには制御信号が入力されてオン・オフ制御さ
れ、第1のNチャネルMOSトランジスタNMAのゲー
トには入力端子INからの入力信号が入力される。第
1、第2のPチャネルMOSトランジスタPMA、PM
B、及び、第1、第2のNチャネルMOSトランジスタ
NMA、NMBがリーク電流制御部を構成している。
する。図3は、本発明の第3の実施例の構成を示す図で
ある。図3を参照すると、高位側電源VDDにソースが
共通接続され、論理回路101の高位側電源端子にドレ
インを共通接続されてなる第1、第2のPチャネルMO
SトランジスタPMA、PMBと、低位側電源VSSに
ソースが共通接続され、論理回路101の低位側電源端
子にドレインが共通接続されてなる第1、第2のNチャ
ネルMOSトランジスタNMA、NMBとを備え、第2
のPチャネルMOSトランジスタPMBのゲートには制
御信号をインバータINVで反転した信号が入力されて
オン・オフ制御され、第1のPチャネルMOSトランジ
スタPMAのゲートには入力端子INからの入力信号が
入力され、第2のNチャネルMOSトランジスタNMB
のゲートには制御信号が入力されてオン・オフ制御さ
れ、第1のNチャネルMOSトランジスタNMAのゲー
トには入力端子INからの入力信号が入力される。第
1、第2のPチャネルMOSトランジスタPMA、PM
B、及び、第1、第2のNチャネルMOSトランジスタ
NMA、NMBがリーク電流制御部を構成している。
【0035】この実施例においても、第1、第2のPチ
ャネルMOSトランジスタPMA、PMB、第1、第2
のNチャネルMOSトランジスタNMA、NMBは、オ
フ時のリーク電流の小さな低速型のトランジスタとさ
れ、論理回路101は、高速化を図るためにリーク電流
の大きな高速型のトランジスタで構成されている。
ャネルMOSトランジスタPMA、PMB、第1、第2
のNチャネルMOSトランジスタNMA、NMBは、オ
フ時のリーク電流の小さな低速型のトランジスタとさ
れ、論理回路101は、高速化を図るためにリーク電流
の大きな高速型のトランジスタで構成されている。
【0036】高速動作モード時には、制御信号をHig
hレベルとして、第2のPチャネルMOSトランジスタ
PMB、及び第2のNチャネルMOSトランジスタNM
Bをオン状態とし、一方、スタンバイ動作時もしくは低
速動作モード時には、制御信号をLowレベルとして、
第2のPチャネルMOSトランジスタPMB、第2のN
チャネルMOSトランジスタNMBをオフ状態とする。
なお、第1のPチャネルMOSトランジスタPMA、第
1のNチャネルMOSトランジスタNMAのゲートに
は、論理回路101の論理動作に基づき入力端子INか
らの入力信号が入力され、また入力信号が複数ある場合
には、第1のNチャネルMOSトランジスタNMAを複
数備え、それぞれのゲートの入力信号が入力される。
hレベルとして、第2のPチャネルMOSトランジスタ
PMB、及び第2のNチャネルMOSトランジスタNM
Bをオン状態とし、一方、スタンバイ動作時もしくは低
速動作モード時には、制御信号をLowレベルとして、
第2のPチャネルMOSトランジスタPMB、第2のN
チャネルMOSトランジスタNMBをオフ状態とする。
なお、第1のPチャネルMOSトランジスタPMA、第
1のNチャネルMOSトランジスタNMAのゲートに
は、論理回路101の論理動作に基づき入力端子INか
らの入力信号が入力され、また入力信号が複数ある場合
には、第1のNチャネルMOSトランジスタNMAを複
数備え、それぞれのゲートの入力信号が入力される。
【0037】図4乃至図6は、上記した本発明の第3の
実施例の具体的な回路をそれぞれ示す図であり、代表的
な基本セルとして、インバータ回路、NAND回路、N
OR回路をそれぞれ示している。
実施例の具体的な回路をそれぞれ示す図であり、代表的
な基本セルとして、インバータ回路、NAND回路、N
OR回路をそれぞれ示している。
【0038】図4を参照すると、このインバータ回路
は、ゲートが共通接続されて入力端子INに接続され、
ドレインが共通接続されて出力端子OUTに接続されて
なるPチャネルMOSトランジスタPM1と、Nチャネ
ルMOSトランジスタNM1とがCMOSインバータを
構成しており、高位側電源VDDにソースが共通接続さ
れ、PチャネルMOSトランジスタPM1のソースにド
レインが共通接続されてなるPチャネルMOSトランジ
スタPMA、PMBと、低位側電源VSSにソースが共
通接続され、NチャネルMOSトランジスタNM1のソ
ースにドレインが共通接続されてなるNチャネルMOS
トランジスタNMA、NMBとを備え、PチャネルMO
SトランジスタPMBのゲートには制御信号をインバー
タINVで反転した信号が入力されてオン・オフ制御さ
れ、PチャネルMOSトランジスタPMAのゲートには
入力端子INからの入力信号が入力され、NチャネルM
OSトランジスタNMBのゲートには制御信号が入力さ
れてオン・オフ制御され、NチャネルMOSトランジス
タNMAのゲートには入力端子INからの入力信号が入
力される。
は、ゲートが共通接続されて入力端子INに接続され、
ドレインが共通接続されて出力端子OUTに接続されて
なるPチャネルMOSトランジスタPM1と、Nチャネ
ルMOSトランジスタNM1とがCMOSインバータを
構成しており、高位側電源VDDにソースが共通接続さ
れ、PチャネルMOSトランジスタPM1のソースにド
レインが共通接続されてなるPチャネルMOSトランジ
スタPMA、PMBと、低位側電源VSSにソースが共
通接続され、NチャネルMOSトランジスタNM1のソ
ースにドレインが共通接続されてなるNチャネルMOS
トランジスタNMA、NMBとを備え、PチャネルMO
SトランジスタPMBのゲートには制御信号をインバー
タINVで反転した信号が入力されてオン・オフ制御さ
れ、PチャネルMOSトランジスタPMAのゲートには
入力端子INからの入力信号が入力され、NチャネルM
OSトランジスタNMBのゲートには制御信号が入力さ
れてオン・オフ制御され、NチャネルMOSトランジス
タNMAのゲートには入力端子INからの入力信号が入
力される。
【0039】CMOSインバータを構成するPチャネル
MOSトランジスタPM1、NチャネルMOSトランジ
スタNM1は、閾値が低く、リーク電流が比較的大きな
トランジスタよりなる。
MOSトランジスタPM1、NチャネルMOSトランジ
スタNM1は、閾値が低く、リーク電流が比較的大きな
トランジスタよりなる。
【0040】一方、リーク電流制御回路を構成するPチ
ャネルMOSトランジスタPMA、PMB、Nチャネル
MOSトランジスタNMA、NMBはともに、オフ時の
リーク電流の小さな(閾値が高い、あるいはチャネル長
が長い)トランジスタよりなる。
ャネルMOSトランジスタPMA、PMB、Nチャネル
MOSトランジスタNMA、NMBはともに、オフ時の
リーク電流の小さな(閾値が高い、あるいはチャネル長
が長い)トランジスタよりなる。
【0041】スタンバイ動作時もしくは低速動作モード
時には、制御信号がLowレベルとされ、PチャネルM
OSトランジスタPMBとNチャネルMOSトランジス
タNMAとはオフ状態とされ、CMOSインバータは、
高位側電源VDDには、PチャネルMOSトランジスタ
PMA、低位側電源VSSにはNチャネルMOSトラン
ジスタNMAを介して接続され、PチャネルMOSトラ
ンジスタPMA、NチャネルMOSトランジスタNMA
はともに、低リーク電流である低速型のトランジスタで
あるため、回路のスイッチング動作は遅くなるが、CM
OSインバータのリーク電流は制限される。
時には、制御信号がLowレベルとされ、PチャネルM
OSトランジスタPMBとNチャネルMOSトランジス
タNMAとはオフ状態とされ、CMOSインバータは、
高位側電源VDDには、PチャネルMOSトランジスタ
PMA、低位側電源VSSにはNチャネルMOSトラン
ジスタNMAを介して接続され、PチャネルMOSトラ
ンジスタPMA、NチャネルMOSトランジスタNMA
はともに、低リーク電流である低速型のトランジスタで
あるため、回路のスイッチング動作は遅くなるが、CM
OSインバータのリーク電流は制限される。
【0042】高速動作モード時には、制御信号がHig
hレベルとされ、PチャネルMOSトランジスタPMB
とNチャネルMOSトランジスタNMAとはオン状態と
され、CMOSインバータは、高位側電源VDDに、P
チャネルMOSトランジスタPMAとオン状態のPチャ
ネルMOSトランジスタPMBとが並列接続され、低位
側電源VSSにNチャネルMOSトランジスタNMA
と、オン状態のNチャネルMOSトランジスタNMBと
が並列接続された構成とされ、制御信号がLowレベル
のとき(低速動作モード時)よりも、スイッチング動作
は高速化する。
hレベルとされ、PチャネルMOSトランジスタPMB
とNチャネルMOSトランジスタNMAとはオン状態と
され、CMOSインバータは、高位側電源VDDに、P
チャネルMOSトランジスタPMAとオン状態のPチャ
ネルMOSトランジスタPMBとが並列接続され、低位
側電源VSSにNチャネルMOSトランジスタNMA
と、オン状態のNチャネルMOSトランジスタNMBと
が並列接続された構成とされ、制御信号がLowレベル
のとき(低速動作モード時)よりも、スイッチング動作
は高速化する。
【0043】なお、図4において、リーク電流制御部と
しては、高位側電源側のPチャネルMOSトランジスタ
PMA、PMBと、低位側電源側のNチャネルMOSト
ランジスタNMA、NMBの組のいずれかを備えた構成
としてもよい。
しては、高位側電源側のPチャネルMOSトランジスタ
PMA、PMBと、低位側電源側のNチャネルMOSト
ランジスタNMA、NMBの組のいずれかを備えた構成
としてもよい。
【0044】図7は、(1)リーク電流が大きい高速型
のPチャネルMOSトランジスタPM1、NチャネルM
OSトランジスタNM1(図4参照)と同種のトランジ
スタからなる高速型CMOSインバータ、(2)低リー
ク電流型のPチャネルMOSトランジスタPMA、Nチ
ャネルMOSトランジスタNMA(図4参照)と同種の
トランジスタからなる低速型CMOSインバータ、
(3)図4に示した本発明の一実施例をなすインバータ
のそれぞれについて入力が立ち上がる際のスイッチング
特性(入出力の過渡特性)を回路シミュレーションした
結果を示す電圧波形図であり、横軸は時間、縦軸は電圧
をそれぞれ表わしている。
のPチャネルMOSトランジスタPM1、NチャネルM
OSトランジスタNM1(図4参照)と同種のトランジ
スタからなる高速型CMOSインバータ、(2)低リー
ク電流型のPチャネルMOSトランジスタPMA、Nチ
ャネルMOSトランジスタNMA(図4参照)と同種の
トランジスタからなる低速型CMOSインバータ、
(3)図4に示した本発明の一実施例をなすインバータ
のそれぞれについて入力が立ち上がる際のスイッチング
特性(入出力の過渡特性)を回路シミュレーションした
結果を示す電圧波形図であり、横軸は時間、縦軸は電圧
をそれぞれ表わしている。
【0045】図7において、(a)はインバータへの入
力信号電圧波形、(b)は高速型CMOSインバータの
出力電圧波形、(C)は低速型CMOSインバータの出
力電圧波形、(d)は、図4に示した本発明の一実施例
をなすインバータにおいて、制御信号がLowレベルと
され、PチャネルMOSトランジスタPMBとNチャネ
ルMOSトランジスタNMBとをオフ状態とした時の出
力電圧波形をそれぞれ示す図である。
力信号電圧波形、(b)は高速型CMOSインバータの
出力電圧波形、(C)は低速型CMOSインバータの出
力電圧波形、(d)は、図4に示した本発明の一実施例
をなすインバータにおいて、制御信号がLowレベルと
され、PチャネルMOSトランジスタPMBとNチャネ
ルMOSトランジスタNMBとをオフ状態とした時の出
力電圧波形をそれぞれ示す図である。
【0046】図7(d)に示すように、本発明の一実施
例においては、高速型CMOSインバータ(図7(b)
参照)と比べて、その立ち下がり速度は低下している
が、低速型CMOSインバータ(図7(c)参照)より
も高速とされている。なお、立ち上がり特性についても
同様のことがいえる。また、図7(d)の波形は図7
(b)にくらべてなだらかになっていて、より低雑音の
特性が得られる。
例においては、高速型CMOSインバータ(図7(b)
参照)と比べて、その立ち下がり速度は低下している
が、低速型CMOSインバータ(図7(c)参照)より
も高速とされている。なお、立ち上がり特性についても
同様のことがいえる。また、図7(d)の波形は図7
(b)にくらべてなだらかになっていて、より低雑音の
特性が得られる。
【0047】図8は、(1)リーク電流が大きい高速P
チャネルMOSトランジスタPM1、NチャネルMOS
トランジスタNM1(図4参照)と同種のトランジスタ
からなる高速型CMOSインバータ、(2)低リーク電
流型のPチャネルMOSトランジスタPMA、Nチャネ
ルMOSトランジスタNMA(図4参照)と同種のトラ
ンジスタからなる低速型CMOSインバータ、(3)図
4に示した本発明の実施例のインバータのスイッチング
時の電流特性を回路シミュレーションした結果をそれぞ
れ示す電流波形図であり、横軸は時間を、左縦軸は入力
信号電圧波形に対するもので電圧を、右縦軸は(1)、
(2)、(3)の電流波形に対するもので電流をそれぞ
れ表わしている。なお、上記回路シミュレーションはS
PICEを用い、サブスレショルド電流を考慮したトラ
ンジスタモデルを用いて過渡解析を行なった。
チャネルMOSトランジスタPM1、NチャネルMOS
トランジスタNM1(図4参照)と同種のトランジスタ
からなる高速型CMOSインバータ、(2)低リーク電
流型のPチャネルMOSトランジスタPMA、Nチャネ
ルMOSトランジスタNMA(図4参照)と同種のトラ
ンジスタからなる低速型CMOSインバータ、(3)図
4に示した本発明の実施例のインバータのスイッチング
時の電流特性を回路シミュレーションした結果をそれぞ
れ示す電流波形図であり、横軸は時間を、左縦軸は入力
信号電圧波形に対するもので電圧を、右縦軸は(1)、
(2)、(3)の電流波形に対するもので電流をそれぞ
れ表わしている。なお、上記回路シミュレーションはS
PICEを用い、サブスレショルド電流を考慮したトラ
ンジスタモデルを用いて過渡解析を行なった。
【0048】図8において、(a)はインバータへの入
力信号電圧波形、(b)は高速型CMOSインバータの
スイッチング時の電流波形、(c)は低速型CMOSイ
ンバータのスイッチング時の電流波形、(d)は、図4
に示した本発明の一実施例において、制御信号がHig
hレベルとされ、PチャネルMOSトランジスタPMB
とNチャネルMOSトランジスタNMAとをオン状態と
した場合のスイッチング時の電流波形をそれぞれ示す図
である。
力信号電圧波形、(b)は高速型CMOSインバータの
スイッチング時の電流波形、(c)は低速型CMOSイ
ンバータのスイッチング時の電流波形、(d)は、図4
に示した本発明の一実施例において、制御信号がHig
hレベルとされ、PチャネルMOSトランジスタPMB
とNチャネルMOSトランジスタNMAとをオン状態と
した場合のスイッチング時の電流波形をそれぞれ示す図
である。
【0049】図8(d)に示すように、本発明の一実施
例においては、スイッチング時、高速型CMOSインバ
ータ(図8(b)参照)、低速型CMOSインバータ
(図8(c)参照)よりも、速く電流値が立ち下がって
おり、消費電流の低減を図ることができる。
例においては、スイッチング時、高速型CMOSインバ
ータ(図8(b)参照)、低速型CMOSインバータ
(図8(c)参照)よりも、速く電流値が立ち下がって
おり、消費電流の低減を図ることができる。
【0050】なお、図8において、(d)の電流波形の
スイッチング時のピーク電流値が、(b)の高速型CM
OSインバータの電流値がよりも高い値であるのは、本
発明の一実施例のインバータは、CMOSインバータを
なすPチャネルMOSトランジスタのソースと高位側電
源VDD間に2個並列配置される低リーク電流型のPチ
ャネルMOSトランジスタPMA、PMBと、CMOS
インバータをなすNチャネルMOSトランジスタのソー
スと低位側電源VSS間に2個並列配置される低リーク
電流型のNチャネルMOSトランジスタNMA、NMB
をさらに備え、スイッチング動作時に、これらのトラン
ジスタのスイッチング時の電流が加算されているためで
ある。
スイッチング時のピーク電流値が、(b)の高速型CM
OSインバータの電流値がよりも高い値であるのは、本
発明の一実施例のインバータは、CMOSインバータを
なすPチャネルMOSトランジスタのソースと高位側電
源VDD間に2個並列配置される低リーク電流型のPチ
ャネルMOSトランジスタPMA、PMBと、CMOS
インバータをなすNチャネルMOSトランジスタのソー
スと低位側電源VSS間に2個並列配置される低リーク
電流型のNチャネルMOSトランジスタNMA、NMB
をさらに備え、スイッチング動作時に、これらのトラン
ジスタのスイッチング時の電流が加算されているためで
ある。
【0051】次に2入力NANDセルについて説明す
る。図5を参照すると、この2入力NANDセルは、入
力端子IN1、IN2にゲートがそれぞれ接続されソー
スとドレインとが互いに接続されてなるNチャネルMO
SトランジスタNM1、NM2と、入力端子IN2、I
N1にゲートがそれぞれ接続され、ドレインが共通接続
されてNチャネルMOSトランジスタNM1のドレイン
とともに出力端子OUTに接続されてなるPチャネルM
OSトランジスタPM1、PM2とがNAND回路を構
成し、高位側電源VDDにソースが共通接続され、Pチ
ャネルMOSトランジスタPM1、PM2の共通ソース
にドレインが共通接続されてなるPチャネルMOSトラ
ンジスタPMA1、PMA2、PMBと、低位側電源V
SSにソースが共通接続され、NチャネルMOSトラン
ジスタNM2のソースにドレインが共通接続されてなる
NチャネルMOSトランジスタNMA、NMBとを備
え、PチャネルMOSトランジスタPMBのゲートには
制御信号をインバータINVで反転した信号が入力され
てオン・オフ制御され、PチャネルMOSトランジスタ
PMA1、PMA2のゲートには入力端子IN2、IN
1からの入力信号がそれぞれ入力され、NチャネルMO
SトランジスタNMBのゲートには制御信号が入力され
てオン・オフ制御され、NチャネルMOSトランジスタ
NMAのゲートには入力端子IN2からの入力信号が入
力される。
る。図5を参照すると、この2入力NANDセルは、入
力端子IN1、IN2にゲートがそれぞれ接続されソー
スとドレインとが互いに接続されてなるNチャネルMO
SトランジスタNM1、NM2と、入力端子IN2、I
N1にゲートがそれぞれ接続され、ドレインが共通接続
されてNチャネルMOSトランジスタNM1のドレイン
とともに出力端子OUTに接続されてなるPチャネルM
OSトランジスタPM1、PM2とがNAND回路を構
成し、高位側電源VDDにソースが共通接続され、Pチ
ャネルMOSトランジスタPM1、PM2の共通ソース
にドレインが共通接続されてなるPチャネルMOSトラ
ンジスタPMA1、PMA2、PMBと、低位側電源V
SSにソースが共通接続され、NチャネルMOSトラン
ジスタNM2のソースにドレインが共通接続されてなる
NチャネルMOSトランジスタNMA、NMBとを備
え、PチャネルMOSトランジスタPMBのゲートには
制御信号をインバータINVで反転した信号が入力され
てオン・オフ制御され、PチャネルMOSトランジスタ
PMA1、PMA2のゲートには入力端子IN2、IN
1からの入力信号がそれぞれ入力され、NチャネルMO
SトランジスタNMBのゲートには制御信号が入力され
てオン・オフ制御され、NチャネルMOSトランジスタ
NMAのゲートには入力端子IN2からの入力信号が入
力される。
【0052】このNANDセルにおいては、その論理
(真理値表で定義される論理)から、二つの入力信号に
対応させて、高位側電源VDD側に、低リーク電流型の
PチャネルMOSトランジスタPMA1、PMA2を二
つ備えており、PチャネルMOSトランジスタPMBも
低リーク電流のトランジスタよりなる。低位側電源VS
S側に挿入されているNチャネルMOSトランジスタN
MA、NMBも低リーク電流型とされている。なお、N
チャネルMOSトランジスタNMAのゲートには入力信
号IN1を入力してもよい。
(真理値表で定義される論理)から、二つの入力信号に
対応させて、高位側電源VDD側に、低リーク電流型の
PチャネルMOSトランジスタPMA1、PMA2を二
つ備えており、PチャネルMOSトランジスタPMBも
低リーク電流のトランジスタよりなる。低位側電源VS
S側に挿入されているNチャネルMOSトランジスタN
MA、NMBも低リーク電流型とされている。なお、N
チャネルMOSトランジスタNMAのゲートには入力信
号IN1を入力してもよい。
【0053】制御信号がLowレベルの場合、入力端子
IN1、IN2に供給される入力信号電圧がともにHi
ghレベルのとき、出力端子OUTは、オン状態とされ
たNチャネルMOSトランジスタNM1、NM2、NM
Aを介して低位側電源VSSヘの電流パスにより放電さ
れて出力端子電圧はLowレベルとなり、入力端子IN
1、IN2の一方又は双方がLowレベルのときは出力
端子OUTは、オン状態とされたPチャネルMOSトラ
ンジスタを介して高位側電源VDDから充電されHig
hレベルとなる。
IN1、IN2に供給される入力信号電圧がともにHi
ghレベルのとき、出力端子OUTは、オン状態とされ
たNチャネルMOSトランジスタNM1、NM2、NM
Aを介して低位側電源VSSヘの電流パスにより放電さ
れて出力端子電圧はLowレベルとなり、入力端子IN
1、IN2の一方又は双方がLowレベルのときは出力
端子OUTは、オン状態とされたPチャネルMOSトラ
ンジスタを介して高位側電源VDDから充電されHig
hレベルとなる。
【0054】制御信号がHighレベルの場合、入力端
子IN1、IN2に供給される入力信号電圧がともにH
ighレベルのとき、出力端子OUTは、オン状態とさ
れたNチャネルMOSトランジスタNM1、NM2と、
並列接続されたNチャネルMOSトランジスタNMA、
NMBとを介して低位側電源VSSヘの電流パスにより
放電され、入力端子IN1、IN2の一方又は双方がL
owレベルのときは出力端子OUTは、PチャネルMO
SトランジスタPM1、PM2のうちオン状態とされた
もの、及びPチャネルMOSトランジスタPMA1、P
MA2のうちオン状態とされたトランジスタとオン状態
のPチャネルMOSトランジスタPMBを介して高位側
電源VDDから充電されHighレベルとなる。
子IN1、IN2に供給される入力信号電圧がともにH
ighレベルのとき、出力端子OUTは、オン状態とさ
れたNチャネルMOSトランジスタNM1、NM2と、
並列接続されたNチャネルMOSトランジスタNMA、
NMBとを介して低位側電源VSSヘの電流パスにより
放電され、入力端子IN1、IN2の一方又は双方がL
owレベルのときは出力端子OUTは、PチャネルMO
SトランジスタPM1、PM2のうちオン状態とされた
もの、及びPチャネルMOSトランジスタPMA1、P
MA2のうちオン状態とされたトランジスタとオン状態
のPチャネルMOSトランジスタPMBを介して高位側
電源VDDから充電されHighレベルとなる。
【0055】次に2入力NORセルについて説明する。
図6を参照すると、この2入力NORセルは、入力端子
IN1、IN2にゲートがそれぞれ接続されドレインが
共通接続されてなるNチャネルMOSトランジスタNM
1、NM2と、入力端子IN2、IN1にゲートがそれ
ぞれ接続され、ソースとドレインとが共通接続されてな
るPチャネルMOSトランジスタPM1、PM2とを備
え、PチャネルMOSトランジスタPM2のドレイン
と、NチャネルMOSトランジスタNM1、NM2の共
通接続されたドレインとが出力端子OUTに共通接続さ
れ、NチャネルMOSトランジスタNM1、NM2の共
通接続されたソースにドレインが接続されソースが低位
側電源VSSに接続され、ゲートが入力端子IN2、I
N1に接続されてなるNチャネルMOSトランジスタN
MA1、NMA2と、NチャネルMOSトランジスタN
M2のソースにドレインが接続されソースが低位側電源
VSSに接続され、ゲートに制御信号が入力されてなる
NチャネルMOSトランジスタNMBとを備えている。
図6を参照すると、この2入力NORセルは、入力端子
IN1、IN2にゲートがそれぞれ接続されドレインが
共通接続されてなるNチャネルMOSトランジスタNM
1、NM2と、入力端子IN2、IN1にゲートがそれ
ぞれ接続され、ソースとドレインとが共通接続されてな
るPチャネルMOSトランジスタPM1、PM2とを備
え、PチャネルMOSトランジスタPM2のドレイン
と、NチャネルMOSトランジスタNM1、NM2の共
通接続されたドレインとが出力端子OUTに共通接続さ
れ、NチャネルMOSトランジスタNM1、NM2の共
通接続されたソースにドレインが接続されソースが低位
側電源VSSに接続され、ゲートが入力端子IN2、I
N1に接続されてなるNチャネルMOSトランジスタN
MA1、NMA2と、NチャネルMOSトランジスタN
M2のソースにドレインが接続されソースが低位側電源
VSSに接続され、ゲートに制御信号が入力されてなる
NチャネルMOSトランジスタNMBとを備えている。
【0056】NOR回路の論理に(真理値表で定義され
る論理)合わせて、入力端子IN1、IN2に対応させ
て、低位側電源側に、低リーク電流型のNチャネルMO
SトランジスタNMA1、NMA2を二つ備えており、
また制御信号をゲート入力とするNチャネルMOSトラ
ンジスタNMBも低リーク電流のトランジスタよりな
る。また高位側電源側に挿入されるPチャネルMOSト
ランジスタPMA、PMBとも低リーク電流型とされて
いる。なお、PチャネルMOSトランジスタPMAのゲ
ートには、入力信号IN1を入力してもよい。
る論理)合わせて、入力端子IN1、IN2に対応させ
て、低位側電源側に、低リーク電流型のNチャネルMO
SトランジスタNMA1、NMA2を二つ備えており、
また制御信号をゲート入力とするNチャネルMOSトラ
ンジスタNMBも低リーク電流のトランジスタよりな
る。また高位側電源側に挿入されるPチャネルMOSト
ランジスタPMA、PMBとも低リーク電流型とされて
いる。なお、PチャネルMOSトランジスタPMAのゲ
ートには、入力信号IN1を入力してもよい。
【0057】入力端子IN1、IN2がともにLowレ
ベルのとき、高位側電源VDDから出力端子OUTへの
電流パスにより出力端子OUTが充電されてHighレ
ベルとなり、入力端子IN1、IN2の一方又は双方が
Highレベルのとき出力端子OUTはLowレベルと
なる。
ベルのとき、高位側電源VDDから出力端子OUTへの
電流パスにより出力端子OUTが充電されてHighレ
ベルとなり、入力端子IN1、IN2の一方又は双方が
Highレベルのとき出力端子OUTはLowレベルと
なる。
【0058】上記図4乃至図6を参照して説明した各セ
ルは、スタンダードセル方式の半導体集積回路の設計に
用いられるライブラリにスタンダードセル(「プリミテ
ィブセル」ともいう)として登録される。レイアウト
時、回路接続情報に基づき複数のセルはロウに一列に配
置される。すなわち、高位側電源(VDD)配線パター
ンと、低位側電源(VSS)配線パターン間にプリミテ
ィブセルの論理機能をなす基本論理回路が配置され、各
電源配線パターンと基本論理回路の素子の拡散層とのコ
ンタクト、各セル間を接続するためのセル間配線接続等
を行なってレイアウトが行われる。なお、本発明におい
て、基本セルは、図4乃至図6に示した構成と同様の原
理で、他の論理回路、すなわち排他的論理和回路、ラッ
チ回路、フリップフロップ等の順序回路に対して適用可
能であることは明らかである。
ルは、スタンダードセル方式の半導体集積回路の設計に
用いられるライブラリにスタンダードセル(「プリミテ
ィブセル」ともいう)として登録される。レイアウト
時、回路接続情報に基づき複数のセルはロウに一列に配
置される。すなわち、高位側電源(VDD)配線パター
ンと、低位側電源(VSS)配線パターン間にプリミテ
ィブセルの論理機能をなす基本論理回路が配置され、各
電源配線パターンと基本論理回路の素子の拡散層とのコ
ンタクト、各セル間を接続するためのセル間配線接続等
を行なってレイアウトが行われる。なお、本発明におい
て、基本セルは、図4乃至図6に示した構成と同様の原
理で、他の論理回路、すなわち排他的論理和回路、ラッ
チ回路、フリップフロップ等の順序回路に対して適用可
能であることは明らかである。
【0059】なお、本発明において、リーク電流制御部
を構成するPチャネルMOSトランジスタ、Nチャネル
MOSトランジスタをオン・オフ制御する制御信号は、
半導体集積回路の外部端子から供給するようにしてもよ
い。
を構成するPチャネルMOSトランジスタ、Nチャネル
MOSトランジスタをオン・オフ制御する制御信号は、
半導体集積回路の外部端子から供給するようにしてもよ
い。
【0060】あるいは複数の制御信号を符号化した信号
を外部端子から入力し、半導体集積回路を構成する、複
数の論理回路を含む回路ブロック毎に、高速動作、低速
動作(低リーク電流)に応じて、リーク電流制御部への
制御信号を設定するようにしてもよい。さらに、回路ブ
ロック毎に、信号配線を半導体チップ内部で設計時に予
めVDD又はVSS線に接続するようにしてもよい。
を外部端子から入力し、半導体集積回路を構成する、複
数の論理回路を含む回路ブロック毎に、高速動作、低速
動作(低リーク電流)に応じて、リーク電流制御部への
制御信号を設定するようにしてもよい。さらに、回路ブ
ロック毎に、信号配線を半導体チップ内部で設計時に予
めVDD又はVSS線に接続するようにしてもよい。
【0061】あるいは半導体チップ内部のCPU等にお
いて、スタンバイ動作時に、各回路ブロックの論理回路
にそれぞれ設けられているリーク電流制御部への制御信
号の値を動的に設定するように構成してもよい。
いて、スタンバイ動作時に、各回路ブロックの論理回路
にそれぞれ設けられているリーク電流制御部への制御信
号の値を動的に設定するように構成してもよい。
【0062】本発明のリーク電流制御回路を備えた論理
回路を含む回路ブロックについて、固定値を保持出力す
る論理回路等、高速動作を必要としない回路ブロックに
対しては低リーク電流モードに設定し、高速スイッチン
グ動作が必要な回路ブロックについては、高速動作モー
ドに設定する等、回路ブロック毎に、リーク電流制御回
路の活性化と非活性化を選択的に設定するようにしても
よい。また、半導体集積回路内で、共通の制御信号によ
り、複数のリーク電流制御回路の活性化と非活性化を一
括して制御するようにしてもよいことは勿論である。
回路を含む回路ブロックについて、固定値を保持出力す
る論理回路等、高速動作を必要としない回路ブロックに
対しては低リーク電流モードに設定し、高速スイッチン
グ動作が必要な回路ブロックについては、高速動作モー
ドに設定する等、回路ブロック毎に、リーク電流制御回
路の活性化と非活性化を選択的に設定するようにしても
よい。また、半導体集積回路内で、共通の制御信号によ
り、複数のリーク電流制御回路の活性化と非活性化を一
括して制御するようにしてもよいことは勿論である。
【0063】
【発明の効果】以上説明したように、本発明によれば、
下記記載の効果を奏する。
下記記載の効果を奏する。
【0064】本発明の第1の効果は、リーク電流制御部
の活性化と非活性化を切替制御する構成としたことによ
り、動作周波数あるいはスイッチング動作速度に応じ
て、スタンバイ動作時もしくは低速動作モード時には低
リーク電流動作として消費電流の縮減を図るとともに、
高速動作モード時には高速スイッチング動作可能として
いる、ということである。
の活性化と非活性化を切替制御する構成としたことによ
り、動作周波数あるいはスイッチング動作速度に応じ
て、スタンバイ動作時もしくは低速動作モード時には低
リーク電流動作として消費電流の縮減を図るとともに、
高速動作モード時には高速スイッチング動作可能として
いる、ということである。
【0065】本発明の第2の効果は、一つの半導体集積
回路製品について、要求される動作周波数、及び消費電
流に応じて、高速動作型又は低リーク電流型に切替制御
することができる、ということである。
回路製品について、要求される動作周波数、及び消費電
流に応じて、高速動作型又は低リーク電流型に切替制御
することができる、ということである。
【0066】さらに本発明の第3の効果は、半導体集積
回路内部で回路ブロック毎に、回路ブロックの機能、動
作周波数、消費電流等の性能要求に応じて、高速動作
型、低リーク電流型にそれぞれ設定することができ、動
作周波数と消費電流との調整を図るこことができる、と
いうことである。また、さらに第4の効果は、低速動作
時において、高速型CMOSインバータを低速動作させ
た場合よりも、波形がなだらかになっているために、雑
音発生が少ないということである。
回路内部で回路ブロック毎に、回路ブロックの機能、動
作周波数、消費電流等の性能要求に応じて、高速動作
型、低リーク電流型にそれぞれ設定することができ、動
作周波数と消費電流との調整を図るこことができる、と
いうことである。また、さらに第4の効果は、低速動作
時において、高速型CMOSインバータを低速動作させ
た場合よりも、波形がなだらかになっているために、雑
音発生が少ないということである。
【図1】本発明の第1の実施例の構成を示す図である。
【図2】本発明の第2の実施例の構成を示す図である。
【図3】本発明の第3の実施例の構成を示す図である。
【図4】本発明の第3実施例をなす基本セルの一例とし
てインバータの構成を示す図である。
てインバータの構成を示す図である。
【図5】本発明の第3実施例をなす基本セルの一例とし
てNAND回路の構成を示す図である。
てNAND回路の構成を示す図である。
【図6】本発明の第3実施例をなす基本セルの一例とし
てNOR回路の構成を示す図である。
てNOR回路の構成を示す図である。
【図7】本発明の第3実施例をなすインバータのスイッ
チング特性(入出力特性)を従来の回路と比較して示す
電圧波形図である。
チング特性(入出力特性)を従来の回路と比較して示す
電圧波形図である。
【図8】本発明の第3実施例をなすインバータのスイッ
チング時の電流特性を従来の回路と比較して示す電流波
形図である。
チング時の電流特性を従来の回路と比較して示す電流波
形図である。
101 論理回路 IN 入力端子 NM1、NM2、NMA、NMA1、NMA2、NMB
NチャネルMOSトランジスタ OUT 出力端子 PM1、PM2、PMA、PMA1、NPMA2、PM
B PチャネルMOSトランジスタ
NチャネルMOSトランジスタ OUT 出力端子 PM1、PM2、PMA、PMA1、NPMA2、PM
B PチャネルMOSトランジスタ
Claims (15)
- 【請求項1】回路の電源パスに介挿され、制御信号によ
りその活性化と非活性化とが切替制御される電流制御部
を備え、前記回路のスタンバイ動作時もしくは前記回路
を相対的に低速動作させる時には前記電流制御部を活性
化させて前記回路のリーク電流を制限する、ことを特徴
とするリーク電流制御回路。 - 【請求項2】前記回路が論理回路よりなり、 前記電流制御部が、電源と前記論理回路との間の電源パ
スに、並列に挿入されてなる、リーク電流を制限するた
めの第1、第2のスイッチ素子を少なくとも含み、 前記第1のスイッチ素子は、制御信号によりオン・オフ
制御され、 前記第2のスイッチ素子は、前記論理回路に入力される
入力信号によりオン・オフ制御され、 前記論理回路のスタンバイ動作時もしくは前記論理回路
を低速動作させる時には、前記第1スイッチ素子をオフ
してリーク電流を制限し、前記論理回路を相対的に高速
動作させる時には、前記第1のスイッチ素子をオンする
ように切替制御する構成とされてなる、ことを特徴とす
る請求項1記載のリーク電流制御回路。 - 【請求項3】電源と論理回路との間の電源パスに並列に
挿入されてなる、リーク電流を制限するための第1、第
2のスイッチ素子を少なくとも備え、 前記第1のスイッチ素子は、制御信号によりオン・オフ
制御され、 前記第2のスイッチ素子は、前記論理回路に入力される
入力信号によりオン・オフ制御され、 スタンバイ動作時もしくは低速動作モード時には、前記
第1スイッチ素子をオフしてリーク電流を制限し、高速
動作モード時には、前記第1のスイッチ素子をオンする
ように切替制御する構成とされてなるリーク電流制御回
路を、ゲート回路もしくはセル単位に備えたことを特徴
とする半導体集積回路。 - 【請求項4】論理回路群よりなる回路ブロックを複数含
む半導体集積回路において、 請求項3記載の前記リーク電流制御回路をそれぞれ備え
前記リーク電流制御回路によりリーク電流が制限される
論理回路群と、前記リーク電流制御回路をそれぞれ備え
前記リーク電流制御回路によりリーク電流が制限されな
い論理回路群とが、前記論理回路群が属する回路ブロッ
ク毎に区分されて設けられている、ことを特徴とする半
導体集積回路。 - 【請求項5】請求項3記載の前記リーク電流制御回路に
よりリーク電流が制限される論理回路群について、前記
論理回路群を含む半導体集積回路において、共通の制御
信号で一括して前記各リーク電流制御回路を制御する、
ことを特徴とする半導体集積回路。 - 【請求項6】電源配線と論理回路の電源端子間に互いに
並列接続される、低リーク電流型の複数のスイッチトラ
ンジスタを含み、 前記論理回路は高速型のトランジスタで構成されてお
り、 前記複数のスイッチトランジスタのうち少なくとも一の
スイッチトランジスタの制御端子には制御信号が入力さ
れ、前記複数のスイッチトランジスタの他のトランジス
タの制御端子には前記論理回路に入力される入力信号が
入力され、 スタンバイ動作時もしくは低速動作モード時には、前記
少なくとも一のスイッチトランジスタをオフ状態として
リーク電流を制限し、高速動作モード時には、前記少な
くとも一のスイッチトランジスタがオン状態に設定され
る、ことを特徴とする半導体集積回路。 - 【請求項7】高位側電源配線と論理回路の高位側電源端
子との間に、低リーク電流型の複数のMOSトランジス
タが並列に接続され、このうち少なくとも一のMOSト
ランジスタのゲートには制御信号が入力されてオン・オ
フ制御され、他のMOSトランジスタのゲートには前記
論理回路の論理に合わせて前記論理回路へ入力される入
力信号が入力されてなる、ことを特徴とする半導体集積
回路装置。 - 【請求項8】低位側電源配線と論理回路の低位側電源端
子との間に、低リーク電流型の複数のMOSトランジス
タが並列に接続され、このうち少なくとも一のMOSト
ランジスタのゲートには制御信号が入力されてオン・オ
フ制御され、他のMOSトランジスタのゲートには前記
論理回路の論理に合わせて前記論理回路へ入力される入
力信号が入力されてなる、ことを特徴とする半導体集積
回路装置。 - 【請求項9】高位側電源配線と論理回路の高位側電源端
子との間に、低リーク電流型の第1群のMOSトランジ
スタが並列に接続され、このうち少なくとも一のMOS
トランジスタのゲートには第1の制御信号が入力されて
オン・オフ制御され、他のMOSトランジスタのゲート
には前記論理回路の論理に合わせて前記論理回路へ入力
される入力信号が入力され、 低位側電源配線と前記論理回路の低位側電源端子との間
に、低リーク電流型の第2群のMOSトランジスタが並
列に接続され、このうち少なくとも一のMOSトランジ
スタのゲートには前記第1の制御信号と相補の第2の制
御信号が入力されてオン・オフ制御され、他のMOSト
ランジスタのゲートには前記論理回路の論理に合わせて
前記論理回路へ入力される入力信号が入力されてなる、
ことを特徴とする半導体集積回路装置。 - 【請求項10】基本論理回路を含むセルを所定の行に配
置・配線するスタンダードセル方式の半導体集積回路の
スタンダードセルであって、 高位側電源配線と前記基本論理回路の高位側電源端子と
の間に並列に接続された、低リーク電流型の複数のMO
Sトランジスタを備え、このうち少なくとも一のMOS
トランジスタのゲートには制御信号が入力されてオン・
オフ制御され、他のMOSトランジスタのゲートには前
記基本論理回路の論理に合わせて前記基本論理回路へ入
力される入力信号が入力されてなる、ことを特徴とする
スタンダードセル。 - 【請求項11】基本論理回路を含むセルを所定の行に配
置・配線するスタンダードセル方式の半導体集積回路の
スタンダードセルであって、 低位側電源配線と前記基本論理回路の低位側電源端子と
の間に並列に接続された、低リーク電流型の複数のMO
Sトランジスタを備え、このうち少なくとも一のMOS
トランジスタのゲートには制御信号が入力されてオン・
オフ制御され、他のMOSトランジスタのゲートには前
記基本論理回路の論理に合わせて前記基本論理回路へ入
力される入力信号が入力されてなる、ことを特徴とする
スタンダードセル。 - 【請求項12】基本論理回路を含むセルを所定の行に配
置・配線するスタンダードセル方式の半導体集積回路の
スタンダードセルであって、 高位側電源配線と前記論理回路の高位側電源端子との間
に並列に接続された、低リーク電流型の第1群のMOS
トランジスタを備え、このうち少なくとも一のMOSト
ランジスタのゲートには第1の制御信号が入力されてオ
ン・オフ制御され、他のMOSトランジスタのゲートに
は前記基本論理回路の論理に合わせて前記基本論理回路
へ入力される入力信号が入力され、 低位側電源配線と前記基本論理回路の低位側電源端子と
の間に並列に接続された、低リーク電流型の第2群のM
OSトランジスタを備え、このうち少なくとも一のMO
Sトランジスタのゲートには前記第1の制御信号と相補
の第2の制御信号が入力されてオン・オフ制御され、他
のMOSトランジスタのゲートには前記基本論理回路の
論理に合わせて前記基本論理回路へ入力される入力信号
が入力されてなる、ことを特徴とするスタンダードセ
ル。 - 【請求項13】スタンダードセル方式の半導体集積回路
のセルライブラリに含まれるインバータセルであって、 ゲートが入力端子に共通接続されドレインが出力端子に
共通接続されてなる第1のPチャネルMOSトランジス
タと第1のNチャネルMOSトランジスタと、 ソースが高位側電源端子に共通接続され、ドレインが前
記第1のPチャネルMOSトランジスタのソースに共通
接続され、ゲートに前記入力端子からの入力信号及び制
御信号の相補信号をそれぞれ入力してなる低リーク電流
型の第2、第3のPチャネルMOSトランジスタと、 ソースが低位側電源端子に共通接続され、ドレインが前
記第1のNチャネルMOSトランジスタのソースに共通
接続され、ゲートに前記入力信号及び前記制御信号をそ
れぞれ入力してなる低リーク電流型の第2、第3のNチ
ャネルMOSトランジスタと、を備えたことを特徴とす
るインバータセル。 - 【請求項14】スタンダードセル方式の半導体集積回路
のセルライブラリに含まれる2入力NANDセルであっ
て、 ゲートに第1、第2の入力端子からの第1、第2の入力
信号をそれぞれ入力しドレインが出力端子に共通接続さ
れてなる第1、第2のPチャネルMOSトランジスタの
共通接続されたソースに、ドレインが共通接続され、ソ
ースが高位側電源端子に共通接続されてなる低リーク電
流型の第3乃至第5のPチャネルMOSトランジスタを
備え、 前記第3、第4のPチャネルMOSトランジスタのゲー
トには前記第1、第2の入力信号がそれぞれ入力され、 前記第5のPチャネルMOSトランジスタのゲートには
制御信号の相補信号が入力され、 ゲートに前記第1の入力信号を入力し、ドレインが前記
出力端子に接続されてなる第1のNチャネルMOSトラ
ンジスタと、ゲートに前記第2の入力信号を入力し、ド
レインが前記第1のNチャネルMOSトランジスタのソ
ースに接続されてなる第2のNチャネルMOSトランジ
スタと、 ドレインが前記第2のNチャネルMOSトランジスタの
ソースに共通接続され、ソースが低位側電源間に共通接
続され、ゲートに前記第2の入力信号と前記制御信号と
をそれぞれ入力とする第3、第4のNチャネルMOSト
ランジスタと、を備えたことを特徴とする2入力NAN
Dセル。 - 【請求項15】スタンダードセル方式の半導体集積回路
のセルライブラリに含まれる2入力NORセルであっ
て、 ゲートに第1の入力端子からの第1の入力信号を入力し
ドレインが出力端子に接続されてなる第1のPチャネル
MOSトランジスタと、 ゲートに第2の入力端子からの第2の入力信号を入力し
ドレインが前記第1のPチャネルMOSトランジスタの
ソースに接続されてなる第2のPチャネルMOSトラン
ジスタと、 ソースが高位側電源端子に共通接続され、ドレインが前
記第2のPチャネルMOSトランジスタのソースに共通
接続されてなる低リーク電流型の第3、第4のPチャネ
ルMOSトランジスタを備え、 前記第3、第4のPチャネルMOSトランジスタのゲー
トには前記第2の入力信号と、制御信号の相補信号とが
それぞれ入力され、 ドレインが前記出力端子に共通接続され、ゲートに前記
第1、第2の入力信号をそれぞれ入力とする第1、第2
のNチャネルMOSトランジスタと、 ドレインが第1、第2のNチャネルMOSトランジスタ
のソースの接続点に共通接続され、ソースが低位側電源
端子に共通接続されてなる第3乃至第5のNチャネルM
OSトランジスタを備え、 前記第3、第4のNチャネルMOSトランジスタのゲー
トには前記第1、第2の入力信号がそれぞれ入力され、
前記第5のNチャネルMOSトランジスタのゲートには
制御信号が入力される、ことを特徴とする2入力NOR
セル。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11228553A JP2001053599A (ja) | 1999-08-12 | 1999-08-12 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11228553A JP2001053599A (ja) | 1999-08-12 | 1999-08-12 | 半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001053599A true JP2001053599A (ja) | 2001-02-23 |
Family
ID=16878188
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11228553A Pending JP2001053599A (ja) | 1999-08-12 | 1999-08-12 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2001053599A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007104572A (ja) * | 2005-10-07 | 2007-04-19 | Sony Corp | 半導体装置 |
JP2008503084A (ja) * | 2004-06-15 | 2008-01-31 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 集積回路のための電源の適応制御 |
JP2010067900A (ja) * | 2008-09-12 | 2010-03-25 | Elpida Memory Inc | 半導体装置 |
WO2011052386A1 (en) | 2009-10-30 | 2011-05-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
WO2011070928A1 (en) * | 2009-12-11 | 2011-06-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
JP2013528300A (ja) * | 2010-05-25 | 2013-07-08 | フリースケール セミコンダクター インコーポレイテッド | 複数の低電力モードを有するデータプロセッサ |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0629834A (ja) * | 1991-11-26 | 1994-02-04 | Nippon Telegr & Teleph Corp <Ntt> | 論理回路 |
JPH06104725A (ja) * | 1992-06-15 | 1994-04-15 | Fujitsu Ltd | 半導体集積回路 |
JPH09261013A (ja) * | 1996-03-19 | 1997-10-03 | Fujitsu Ltd | Dフリップフロップ回路 |
JPH10242840A (ja) * | 1996-12-27 | 1998-09-11 | Matsushita Electric Ind Co Ltd | 半導体集積回路の駆動方法及び半導体集積回路 |
JPH11122047A (ja) * | 1997-10-14 | 1999-04-30 | Mitsubishi Electric Corp | 半導体集積回路装置 |
JPH11312970A (ja) * | 1998-04-28 | 1999-11-09 | Mitsubishi Electric Corp | 半導体装置 |
JPH11340806A (ja) * | 1998-05-25 | 1999-12-10 | Hitachi Ltd | 半導体集積回路装置 |
WO1999066640A1 (en) * | 1998-06-18 | 1999-12-23 | Hitachi, Ltd. | Semiconductor integrated circuit |
-
1999
- 1999-08-12 JP JP11228553A patent/JP2001053599A/ja active Pending
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0629834A (ja) * | 1991-11-26 | 1994-02-04 | Nippon Telegr & Teleph Corp <Ntt> | 論理回路 |
JPH06104725A (ja) * | 1992-06-15 | 1994-04-15 | Fujitsu Ltd | 半導体集積回路 |
JPH09261013A (ja) * | 1996-03-19 | 1997-10-03 | Fujitsu Ltd | Dフリップフロップ回路 |
JPH10242840A (ja) * | 1996-12-27 | 1998-09-11 | Matsushita Electric Ind Co Ltd | 半導体集積回路の駆動方法及び半導体集積回路 |
JPH11122047A (ja) * | 1997-10-14 | 1999-04-30 | Mitsubishi Electric Corp | 半導体集積回路装置 |
JPH11312970A (ja) * | 1998-04-28 | 1999-11-09 | Mitsubishi Electric Corp | 半導体装置 |
JPH11340806A (ja) * | 1998-05-25 | 1999-12-10 | Hitachi Ltd | 半導体集積回路装置 |
WO1999066640A1 (en) * | 1998-06-18 | 1999-12-23 | Hitachi, Ltd. | Semiconductor integrated circuit |
Cited By (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008503084A (ja) * | 2004-06-15 | 2008-01-31 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 集積回路のための電源の適応制御 |
JP2007104572A (ja) * | 2005-10-07 | 2007-04-19 | Sony Corp | 半導体装置 |
JP2010067900A (ja) * | 2008-09-12 | 2010-03-25 | Elpida Memory Inc | 半導体装置 |
WO2011052386A1 (en) | 2009-10-30 | 2011-05-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
KR102062077B1 (ko) | 2009-10-30 | 2020-01-03 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
KR20180135995A (ko) * | 2009-10-30 | 2018-12-21 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
US8809850B2 (en) | 2009-12-11 | 2014-08-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having switching transistor that includes oxide semiconductor material |
US8901559B2 (en) | 2009-12-11 | 2014-12-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having inverter circuit with terminal electrically connected to transistor that includes oxide semiconductor material |
US9209251B2 (en) | 2009-12-11 | 2015-12-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having switching transistor that includes oxide semiconductor material |
US9508742B2 (en) | 2009-12-11 | 2016-11-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having switching transistor that includes oxide semiconductor material |
US9893204B2 (en) | 2009-12-11 | 2018-02-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having transistor including two oxide semiconductor layers having different lattice constants |
TWI622130B (zh) * | 2009-12-11 | 2018-04-21 | 半導體能源研究所股份有限公司 | 半導體裝置 |
WO2011070928A1 (en) * | 2009-12-11 | 2011-06-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
JP2013528300A (ja) * | 2010-05-25 | 2013-07-08 | フリースケール セミコンダクター インコーポレイテッド | 複数の低電力モードを有するデータプロセッサ |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6850103B2 (en) | Low leakage single-step latch circuit | |
US10355685B2 (en) | Output circuit | |
US6271713B1 (en) | Dynamic threshold source follower voltage driver circuit | |
JP2001144603A (ja) | レベルシフタ回路およびそれを含むデータ出力回路 | |
US5491429A (en) | Apparatus for reducing current consumption in a CMOS inverter circuit | |
JPH04229714A (ja) | バッファを有する集積回路 | |
KR930018855A (ko) | 높은 동적 전류 및 낮은 정적 전류용 2중 한계기능을 갖는 "트랜지스터 트랜지스터로직(ttl)-상보형 금속 산화물 반도체(cmos)" 변환 입력 버퍼 회로 | |
JP2001053599A (ja) | 半導体集積回路 | |
US5254885A (en) | Bi-CMOS logic circuit with feedback | |
JPH0252460B2 (ja) | ||
JPH0677804A (ja) | 出力回路 | |
JPH1032481A (ja) | 論理回路 | |
JPH0314317A (ja) | BiMOS論理回路 | |
JPS62159911A (ja) | 半導体集積回路 | |
JPH02123826A (ja) | Cmosインバータ回路 | |
JP2885617B2 (ja) | 半導体集積回路装置 | |
JP2830244B2 (ja) | トライステートバッファ回路 | |
JP3123534B2 (ja) | 論理回路 | |
JPH05218850A (ja) | 論理回路 | |
JPH0536280A (ja) | 半導体集積装置 | |
JP2000124785A (ja) | 半導体集積回路 | |
JP3506638B2 (ja) | 論理回路 | |
KR0154747B1 (ko) | 저전력 레벨 컨버터 | |
JP2680815B2 (ja) | 論理ゲート回路 | |
JPH0777344B2 (ja) | 出力バッファ回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030902 |