JP2001053599A - 半導体集積回路 - Google Patents
半導体集積回路Info
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Abstract
(57)【要約】
【課題】動作周波数に応じてリーク電流量を制御可能と
するリーク電流制御回路の提供。 【解決手段】電源と論理回路との間の電源パスに並列に
挿入されてなる、リーク電流を制限するための第１、第
２のスイッチ素子を備え、第１のスイッチ素子は、制御
信号によりオン・オフ制御され、第２のスイッチ素子
は、論理回路に入力される入力信号によりオン・オフ制
御され、スタンバイ動作時もしくは低速動作モード時に
は第１スイッチ素子をオフしてリーク電流を制限し、高
速動作モード時には第１のスイッチ素子をオンするよう
に切替制御する構成とされる。
するリーク電流制御回路の提供。 【解決手段】電源と論理回路との間の電源パスに並列に
挿入されてなる、リーク電流を制限するための第１、第
２のスイッチ素子を備え、第１のスイッチ素子は、制御
信号によりオン・オフ制御され、第２のスイッチ素子
は、論理回路に入力される入力信号によりオン・オフ制
御され、スタンバイ動作時もしくは低速動作モード時に
は第１スイッチ素子をオフしてリーク電流を制限し、高
速動作モード時には第１のスイッチ素子をオンするよう
に切替制御する構成とされる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
関し、特に、スタンダードセル方式の半導体集積回路に
用いて好適なリーク電流制御回路に関する。
関し、特に、スタンダードセル方式の半導体集積回路に
用いて好適なリーク電流制御回路に関する。
【０００２】
【従来の技術】ＣＭＯＳ半導体集積回路等の論理回路に
おいては、例えばＣＭＯＳインバータ（高位側電源ＶＤ
Ｄと低位側電源ＶＳＳ間に接続され、ゲートが共通接続
されて入力信号が入力され、ドレインが共通接続されて
出力端子に接続されてなるＰチャネルＭＯＳトランジス
タとＮチャネルＭＯＳトランジスタよりなる）のよう
に、高位側電源ＶＤＤと低位側電源ＶＳＳ間に接続され
たＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳト
ランジスタのいずれか一方はオフ状態であるため、高位
側電源ＶＤＤと低位側電源ＶＳＳ間にはＤＣ電流パスは
存在せず、スイッチング動作時に、ＰチャネルＭＯＳト
ランジスタとＮチャネルＭＯＳトランジスタがともに過
渡的にオンとなることにより高位側電源ＶＤＤと低位側
電源ＶＳＳ間に流れるスパイク状の電流（「貫通電流」
という）を除いて、原理的には、高位側電源ＶＤＤと低
位側電源ＶＳＳ間には静止電流（quiescent current）
は流れない。
おいては、例えばＣＭＯＳインバータ（高位側電源ＶＤ
Ｄと低位側電源ＶＳＳ間に接続され、ゲートが共通接続
されて入力信号が入力され、ドレインが共通接続されて
出力端子に接続されてなるＰチャネルＭＯＳトランジス
タとＮチャネルＭＯＳトランジスタよりなる）のよう
に、高位側電源ＶＤＤと低位側電源ＶＳＳ間に接続され
たＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳト
ランジスタのいずれか一方はオフ状態であるため、高位
側電源ＶＤＤと低位側電源ＶＳＳ間にはＤＣ電流パスは
存在せず、スイッチング動作時に、ＰチャネルＭＯＳト
ランジスタとＮチャネルＭＯＳトランジスタがともに過
渡的にオンとなることにより高位側電源ＶＤＤと低位側
電源ＶＳＳ間に流れるスパイク状の電流（「貫通電流」
という）を除いて、原理的には、高位側電源ＶＤＤと低
位側電源ＶＳＳ間には静止電流（quiescent current）
は流れない。
【０００３】しかしながら、ＭＯＳトランジスタのソー
ス・ドレイン拡散領域とウェル及び基板間に存在する寄
生ダイオードの逆バイアスリーク電流により、静止状態
（オフ状態）でも、リーク電流による消費電力が生じ、
これを静止消費電力（staticdissipation）という。さ
らに、この拡散領域と基板間の寄生ダイオードの逆バイ
アスリーク電流に加えて、サブスレショルド領域でのサ
ブスレショルドコンダクション（subthreshold conduc
tion）によりＭＯＳトランジスタのソース・ドレイン間
にオフ電流が流れる。
ス・ドレイン拡散領域とウェル及び基板間に存在する寄
生ダイオードの逆バイアスリーク電流により、静止状態
（オフ状態）でも、リーク電流による消費電力が生じ、
これを静止消費電力（staticdissipation）という。さ
らに、この拡散領域と基板間の寄生ダイオードの逆バイ
アスリーク電流に加えて、サブスレショルド領域でのサ
ブスレショルドコンダクション（subthreshold conduc
tion）によりＭＯＳトランジスタのソース・ドレイン間
にオフ電流が流れる。
【０００４】すなわち、例えば理想的なエンハンスメン
ト型のＭＯＳトランジスタの入出力特性（電圧電流特
性）は、よく知られているように、ゲート・ソース間電
圧ＶGSが閾値電圧ＶTHよりも小さいカットオフ領域
（「サブスレショルド領域」ともいう）では、ドレイン
・ソース間に流れる電流ＩDSは０となる。
ト型のＭＯＳトランジスタの入出力特性（電圧電流特
性）は、よく知られているように、ゲート・ソース間電
圧ＶGSが閾値電圧ＶTHよりも小さいカットオフ領域
（「サブスレショルド領域」ともいう）では、ドレイン
・ソース間に流れる電流ＩDSは０となる。
【０００５】すなわちカットオフ領域では、 ＩDS＝０ …(1) 非飽和領域では、 IDS=β[(VGS-VTH)VDS-VDS 2／2] （0<VDS<VGS-VTH） …(2) 飽和領域では、 IDS=β(VGS-VTH)2／2 （0<VGS-VTH<VDS） …(3) で与えられる。但し、ＩDSはドレイン・ソース電流、Ｖ
DSはドレイン・ソース間電圧、β＝με／ｔOX（Ｗ／
Ｌ）は利得係数であり、μはチャネルのキャリアの実効
移動度、εはゲート絶縁膜の誘電率、ｔOXはゲート絶縁
膜の膜厚であり、Ｗはチャネル幅、Ｌはチャネル長であ
る。
DSはドレイン・ソース間電圧、β＝με／ｔOX（Ｗ／
Ｌ）は利得係数であり、μはチャネルのキャリアの実効
移動度、εはゲート絶縁膜の誘電率、ｔOXはゲート絶縁
膜の膜厚であり、Ｗはチャネル幅、Ｌはチャネル長であ
る。
【０００６】上記したサブシュレショルド領域では、Ｍ
ＯＳトランジスタのゲートに信号が印加されず（あるい
はゲート電圧が閾値未満）、ＭＯＳトランジスタはオフ
状態とされているが、ドレイン・ソース間に流れる電流
ＩDSは０とはならず、微少ではあるが、所定のオフ電流
（「サブスレショルド電流」ともいう）が流れ、これ
が、ＭＯＳトランジスタがオフ時の静止消費電力の増大
に寄与している。このサブスレショルド領域でのＭＯＳ
トランジスタのドレイン・ソース間電流ＩDSは、ゲート
・ソース間電圧ＶGS、ドレイン・ソース間電圧ＶDSに依
存して指数関数的に増大することが知られている（例え
ば回路シミュレーションＳＰＩＣＥ・レベル３のサブス
レショルド方程式等参照）。
ＯＳトランジスタのゲートに信号が印加されず（あるい
はゲート電圧が閾値未満）、ＭＯＳトランジスタはオフ
状態とされているが、ドレイン・ソース間に流れる電流
ＩDSは０とはならず、微少ではあるが、所定のオフ電流
（「サブスレショルド電流」ともいう）が流れ、これ
が、ＭＯＳトランジスタがオフ時の静止消費電力の増大
に寄与している。このサブスレショルド領域でのＭＯＳ
トランジスタのドレイン・ソース間電流ＩDSは、ゲート
・ソース間電圧ＶGS、ドレイン・ソース間電圧ＶDSに依
存して指数関数的に増大することが知られている（例え
ば回路シミュレーションＳＰＩＣＥ・レベル３のサブス
レショルド方程式等参照）。
【０００７】
【発明が解決しようとする課題】近時、半導体集積回路
装置は、微細加工技術の進展によるデバイス寸法の縮小
化に伴い、ＭＯＳトランジスタのチャネル長が短かくな
り、また電源電圧の低電圧化と動作速度の高速化対応の
ために、ＭＯＳトランジスタの閾値電圧（ＶTH）が低く
なり、その結果、ＭＯＳトランジスタのオフ時に流れ
る、ドレイン・ソース電流等の増大が深刻な問題となっ
ている。なお、本明細書では、拡散領域と基板との間の
寄生ダイオードの逆バイアスリーク電流のほか、サブス
レショルド領域でＭＯＳトランジスタのドレイン・ソー
ス間に流れるいわゆるサブスレショルド電流も含め、Ｍ
ＯＳトランジスタのオフ時に電源パスに流れる電流を
「リーク電流」と呼ぶ。
装置は、微細加工技術の進展によるデバイス寸法の縮小
化に伴い、ＭＯＳトランジスタのチャネル長が短かくな
り、また電源電圧の低電圧化と動作速度の高速化対応の
ために、ＭＯＳトランジスタの閾値電圧（ＶTH）が低く
なり、その結果、ＭＯＳトランジスタのオフ時に流れ
る、ドレイン・ソース電流等の増大が深刻な問題となっ
ている。なお、本明細書では、拡散領域と基板との間の
寄生ダイオードの逆バイアスリーク電流のほか、サブス
レショルド領域でＭＯＳトランジスタのドレイン・ソー
ス間に流れるいわゆるサブスレショルド電流も含め、Ｍ
ＯＳトランジスタのオフ時に電源パスに流れる電流を
「リーク電流」と呼ぶ。
【０００８】ところで、動作周波数の高速化を図るため
に、閾値が低く、リーク電流の大きな高速型のＭＯＳト
ランジスタを用いて論理回路を構成した場合、回路が動
作していない静止状態時にも、リーク電流が流れること
になり、消費電力の低減を難しくしている。
に、閾値が低く、リーク電流の大きな高速型のＭＯＳト
ランジスタを用いて論理回路を構成した場合、回路が動
作していない静止状態時にも、リーク電流が流れること
になり、消費電力の低減を難しくしている。
【０００９】そして、このような高速型の論理回路を、
例えばバッテリ駆動型携帯端末装置等に用いた場合、ク
ロックの供給を停止して静止状態とするスタンバイ動作
時に論理回路に流れるリーク電流が無視できない電流値
となり、その結果、バッテリ消費を速めることにもな
り、不都合である。
例えばバッテリ駆動型携帯端末装置等に用いた場合、ク
ロックの供給を停止して静止状態とするスタンバイ動作
時に論理回路に流れるリーク電流が無視できない電流値
となり、その結果、バッテリ消費を速めることにもな
り、不都合である。
【００１０】さらに、ＭＯＳトランジスタのオフ時に流
れるリーク電流の増大は、電源配線、グランド配線等の
ラインインピーダンス（配線抵抗）等による雑音レベル
の上昇を招くことになり、低閾値電圧化とともに、信号
電圧振幅のマージンが減少する、という問題点も有して
いる。
れるリーク電流の増大は、電源配線、グランド配線等の
ラインインピーダンス（配線抵抗）等による雑音レベル
の上昇を招くことになり、低閾値電圧化とともに、信号
電圧振幅のマージンが減少する、という問題点も有して
いる。
【００１１】一方、リーク電流が小さなＭＯＳトランジ
スタで論理回路を構成した場合には、例えばＭＯＳトラ
ンジスタの閾値電圧が大きいためスイッチング時間が増
大し、論理回路の動作速度が遅くなってしまい、所望の
性能を達成できない、という問題点を有している。
スタで論理回路を構成した場合には、例えばＭＯＳトラ
ンジスタの閾値電圧が大きいためスイッチング時間が増
大し、論理回路の動作速度が遅くなってしまい、所望の
性能を達成できない、という問題点を有している。
【００１２】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、動作周波数に応
じて論理回路のリーク電流量を制御可能とするリーク電
流制御回路及び半導体集積回路を提供することにある。
これ以外の本発明の他の目的、特徴、利点等は以下の説
明から当業者であれば直ちに明らかとされるであろう。
てなされたものであって、その目的は、動作周波数に応
じて論理回路のリーク電流量を制御可能とするリーク電
流制御回路及び半導体集積回路を提供することにある。
これ以外の本発明の他の目的、特徴、利点等は以下の説
明から当業者であれば直ちに明らかとされるであろう。
【００１３】
【課題を解決するための手段】前記目的を達成する本発
明に係るリーク電流制御回路は、論理回路等の電源パス
に介挿され、制御信号によりその活性化と非活性化とが
制御される電流制御部を備え、回路のスタンバイ動作時
もしくは相対的に低速動作時には前記電流制御部を活性
化させて前記回路のリーク電流を制限するようにしたも
のである。
明に係るリーク電流制御回路は、論理回路等の電源パス
に介挿され、制御信号によりその活性化と非活性化とが
制御される電流制御部を備え、回路のスタンバイ動作時
もしくは相対的に低速動作時には前記電流制御部を活性
化させて前記回路のリーク電流を制限するようにしたも
のである。
【００１４】本発明において、前記電流制御部は、電源
と論理回路との間の電源パスに並列に挿入されてなる、
リーク電流を制限するための第１、第２のスイッチ素子
を少なくとも備え、前記第１のスイッチ素子は、制御信
号によりオン・オフ制御され、前記第２のスイッチ素子
は、前記論理回路に入力される入力信号によりオン・オ
フ制御され、前記論理回路の静止時もしくは相対的に低
速動作時には前記第１スイッチ素子をオフしてリーク電
流を制限し、前記論理回路を相対的に高速動作させる時
には前記第１のスイッチ素子をオンするように切替制御
する構成とされる。
と論理回路との間の電源パスに並列に挿入されてなる、
リーク電流を制限するための第１、第２のスイッチ素子
を少なくとも備え、前記第１のスイッチ素子は、制御信
号によりオン・オフ制御され、前記第２のスイッチ素子
は、前記論理回路に入力される入力信号によりオン・オ
フ制御され、前記論理回路の静止時もしくは相対的に低
速動作時には前記第１スイッチ素子をオフしてリーク電
流を制限し、前記論理回路を相対的に高速動作させる時
には前記第１のスイッチ素子をオンするように切替制御
する構成とされる。
【００１５】本発明において、上記したリーク電流制御
回路を、ゲート回路もしくはセル単位に備えるようにし
てもよい。さらに、上記したリーク電流制御回路によ
り、リーク電流が制限される論理回路群と、制限されな
い論理回路群とが、半導体集積回路を構成するブロック
毎に区分して設けるようにしてもよい。
回路を、ゲート回路もしくはセル単位に備えるようにし
てもよい。さらに、上記したリーク電流制御回路によ
り、リーク電流が制限される論理回路群と、制限されな
い論理回路群とが、半導体集積回路を構成するブロック
毎に区分して設けるようにしてもよい。
【００１６】本発明に係る半導体集積回路は、電源配線
と論理回路の電源端子間に互いに並列接続される低リー
ク電流型の複数のスイッチトランジスタを含み、前記論
理回路は高速型のトランジスタで構成されており、前記
複数のスイッチトランジスタのうち少なくとも一のスイ
ッチトランジスタの制御端子には制御信号が入力され、
前記複数のスイッチトランジスタの他のトランジスタの
制御端子には前記論理回路に入力される入力信号が入力
され、スタンバイ動作時もしくは低速動作モード時には
前記少なくとも一のスイッチトランジスタをオフ状態と
してリーク電流を制限し、高速動作モード時には前記少
なくとも一のスイッチトランジスタがオン状態に設定さ
れる構成とされる。
と論理回路の電源端子間に互いに並列接続される低リー
ク電流型の複数のスイッチトランジスタを含み、前記論
理回路は高速型のトランジスタで構成されており、前記
複数のスイッチトランジスタのうち少なくとも一のスイ
ッチトランジスタの制御端子には制御信号が入力され、
前記複数のスイッチトランジスタの他のトランジスタの
制御端子には前記論理回路に入力される入力信号が入力
され、スタンバイ動作時もしくは低速動作モード時には
前記少なくとも一のスイッチトランジスタをオフ状態と
してリーク電流を制限し、高速動作モード時には前記少
なくとも一のスイッチトランジスタがオン状態に設定さ
れる構成とされる。
【００１７】
【発明の実施の形態】本発明の実施の形態について説明
する。本発明は、クロックの供給を停止するスタンバイ
動作時もしくは回路のスイッチング動作が遅くてもよい
場合には、リーク電流を制限するリーク電流制御部を活
性化させて回路全体の消費電流を抑えるようにしたもの
である。
する。本発明は、クロックの供給を停止するスタンバイ
動作時もしくは回路のスイッチング動作が遅くてもよい
場合には、リーク電流を制限するリーク電流制御部を活
性化させて回路全体の消費電流を抑えるようにしたもの
である。
【００１８】本発明は、その好ましい一実施の形態にお
いて、電源配線と論理回路の電源端子間に互いに並列接
続される、オフ時のリーク電流の値が小さな低リーク電
流型の複数のスイッチトランジスタを含み、該論理回路
は、オフ時のリーク電流が相対的に多い高速型のトラン
ジスタで構成されており、これら複数のスイッチトラン
ジスタのうち少なくとも一のスイッチトランジスタには
制御信号が入力され、これら複数のスイッチトランジス
タの残りのトランジスタには、該論理回路の論理に適合
するように該論理回路に入力される入力信号が入力さ
れ、低速スイッチング動作時には、該少なくとも一のス
イッチトランジスタを制御信号でオフしてリーク電流を
制限し、相対的に高速動作時には、前記少なくとも一の
スイッチトランジスタをオンとする。
いて、電源配線と論理回路の電源端子間に互いに並列接
続される、オフ時のリーク電流の値が小さな低リーク電
流型の複数のスイッチトランジスタを含み、該論理回路
は、オフ時のリーク電流が相対的に多い高速型のトラン
ジスタで構成されており、これら複数のスイッチトラン
ジスタのうち少なくとも一のスイッチトランジスタには
制御信号が入力され、これら複数のスイッチトランジス
タの残りのトランジスタには、該論理回路の論理に適合
するように該論理回路に入力される入力信号が入力さ
れ、低速スイッチング動作時には、該少なくとも一のス
イッチトランジスタを制御信号でオフしてリーク電流を
制限し、相対的に高速動作時には、前記少なくとも一の
スイッチトランジスタをオンとする。
【００１９】かかる構成の本発明の一実施の形態におい
ては、駆動クロックを停止するなどして回路動作を停止
させるスタンバイ状態時、もしくは、駆動クロックの周
波数（動作周波数）を低くして低速動作させる場合、あ
るいは、高速スイッチング動作を必要としない場合等の
低速動作時には、低リーク電流型のスイッチトランジス
タにて、高速動作可能な論理回路のオフ時のリーク電流
を絞りこみ、高位側電源と低位側電源間に多量のリーク
電流が流れることを阻止する。また、動作周波数を高く
するか、高速スイッチング動作が必要とされる高速動作
時には、低リーク電流型のスイッチトランジスタをオン
として、電源の論理回路間の電流パスを増やし、スイッ
チング動作の高速化するように切替える。
ては、駆動クロックを停止するなどして回路動作を停止
させるスタンバイ状態時、もしくは、駆動クロックの周
波数（動作周波数）を低くして低速動作させる場合、あ
るいは、高速スイッチング動作を必要としない場合等の
低速動作時には、低リーク電流型のスイッチトランジス
タにて、高速動作可能な論理回路のオフ時のリーク電流
を絞りこみ、高位側電源と低位側電源間に多量のリーク
電流が流れることを阻止する。また、動作周波数を高く
するか、高速スイッチング動作が必要とされる高速動作
時には、低リーク電流型のスイッチトランジスタをオン
として、電源の論理回路間の電流パスを増やし、スイッ
チング動作の高速化するように切替える。
【００２０】本発明は、その好ましい一実施の形態にお
いて、高位側電源（ＶＤＤ）配線と論理回路の高位側電
源端子との間に、オフ時のリーク電流の値が小さな低リ
ーク電流型の複数のＭＯＳトランジスタが並列に接続さ
れ、このうち少なくとも一のＭＯＳトランジスタのゲー
トには第１の制御信号が入力されてオン・オフ制御さ
れ、他のＭＯＳトランジスタのゲートには、該論理回路
へ入力される入力信号が該論理回路の論理に適合するよ
うに入力される。
いて、高位側電源（ＶＤＤ）配線と論理回路の高位側電
源端子との間に、オフ時のリーク電流の値が小さな低リ
ーク電流型の複数のＭＯＳトランジスタが並列に接続さ
れ、このうち少なくとも一のＭＯＳトランジスタのゲー
トには第１の制御信号が入力されてオン・オフ制御さ
れ、他のＭＯＳトランジスタのゲートには、該論理回路
へ入力される入力信号が該論理回路の論理に適合するよ
うに入力される。
【００２１】さらに、低位側電源（ＶＳＳ）配線と論理
回路の低位側電源端子との間に、オフ時のリーク電流の
値が小さな低リーク電流型の複数のＭＯＳトランジスタ
が並列に接続され、このうち少なくとも一のＭＯＳトラ
ンジスタのゲートには第２の制御信号が入力されてオン
・オフ制御され、他のＭＯＳトランジスタのゲートに
は、該論理回路へ入力される入力信号が該論理回路の論
理に適合するように入力される構成とされる。上記第１
の制御信号と上記第２の制御信号とは互いに相補とされ
る。
回路の低位側電源端子との間に、オフ時のリーク電流の
値が小さな低リーク電流型の複数のＭＯＳトランジスタ
が並列に接続され、このうち少なくとも一のＭＯＳトラ
ンジスタのゲートには第２の制御信号が入力されてオン
・オフ制御され、他のＭＯＳトランジスタのゲートに
は、該論理回路へ入力される入力信号が該論理回路の論
理に適合するように入力される構成とされる。上記第１
の制御信号と上記第２の制御信号とは互いに相補とされ
る。
【００２２】そして、標準セル（スタンダードセル）
（「基本セル」ともいう）を計算機支援型設計装置内の
セルライブラリに備え、レイアウト時、複数のセルを適
宜、行に沿って一列に配置し、セル間の相互配線を行な
うことで設計を行なうスタンダードセル方式の半導体集
積回路のセルに本発明を適用した場合、一品種のセル
で、動作周波数に応じてリーク電流を可変に切替制御で
きる。
（「基本セル」ともいう）を計算機支援型設計装置内の
セルライブラリに備え、レイアウト時、複数のセルを適
宜、行に沿って一列に配置し、セル間の相互配線を行な
うことで設計を行なうスタンダードセル方式の半導体集
積回路のセルに本発明を適用した場合、一品種のセル
で、動作周波数に応じてリーク電流を可変に切替制御で
きる。
【００２３】
【実施例】次に、上記した本発明の実施の形態について
さらに詳細に説明すべく、本発明の実施例について図面
を参照して以下に説明する。
さらに詳細に説明すべく、本発明の実施例について図面
を参照して以下に説明する。
【００２４】図１は、本発明の第１の実施例の構成を示
す図である。図１を参照すると、本発明の第１の実施例
をなす回路は、高位側電源ＶＤＤにソースが共通接続さ
れ、論理回路１０１の高位側電源端子にドレインが共通
接続されてなる第１、第２のＰチャネルＭＯＳトランジ
スタＰＭＡ、ＰＭＢを備え、第２のＰチャネルＭＯＳト
ランジスタＰＭＢのゲートには制御信号が入力されてオ
ン・オフ制御され、第１のＰチャネルＭＯＳトランジス
タＰＭＡのゲートには入力端子ＩＮからの入力信号が入
力される。図１において、第１、第２のＰチャネルＭＯ
ＳトランジスタＰＭＡ、ＰＭＢがリーク電流制御部を構
成している。
す図である。図１を参照すると、本発明の第１の実施例
をなす回路は、高位側電源ＶＤＤにソースが共通接続さ
れ、論理回路１０１の高位側電源端子にドレインが共通
接続されてなる第１、第２のＰチャネルＭＯＳトランジ
スタＰＭＡ、ＰＭＢを備え、第２のＰチャネルＭＯＳト
ランジスタＰＭＢのゲートには制御信号が入力されてオ
ン・オフ制御され、第１のＰチャネルＭＯＳトランジス
タＰＭＡのゲートには入力端子ＩＮからの入力信号が入
力される。図１において、第１、第２のＰチャネルＭＯ
ＳトランジスタＰＭＡ、ＰＭＢがリーク電流制御部を構
成している。
【００２５】第１、第２のＰチャネルＭＯＳトランジス
タＰＭＡ、ＰＭＢは、オフ時のリーク電流の値が小さな
低速のトランジスタとされる。すなわち、第１、第２の
ＰチャネルＭＯＳトランジスタＰＭＡ、ＰＭＢは、論理
回路１０１を構成する不図示のＰチャネルＭＯＳトラン
ジスタと比べて、閾値電圧が高く、チャネル長が長く
（トランジスタの利得係数は小さくなる）、サブスレシ
ョルド領域（カットオフ領域）でのドレイン・ソース間
電流は小さな値とされる。一方、論理回路１０１は、高
速化を図るためにリーク電流の大きな高速型（低閾値、
短チャネル長）のトランジスタで構成されている。
タＰＭＡ、ＰＭＢは、オフ時のリーク電流の値が小さな
低速のトランジスタとされる。すなわち、第１、第２の
ＰチャネルＭＯＳトランジスタＰＭＡ、ＰＭＢは、論理
回路１０１を構成する不図示のＰチャネルＭＯＳトラン
ジスタと比べて、閾値電圧が高く、チャネル長が長く
（トランジスタの利得係数は小さくなる）、サブスレシ
ョルド領域（カットオフ領域）でのドレイン・ソース間
電流は小さな値とされる。一方、論理回路１０１は、高
速化を図るためにリーク電流の大きな高速型（低閾値、
短チャネル長）のトランジスタで構成されている。
【００２６】なお、図１では、簡単のため、論理回路１
０１には入力信号が一つ入力される構成が示されている
が、入力信号が複数ある場合、各入力信号ＩＮ1〜ＩＮn
（不図示）に対応させて、ＰチャネルＭＯＳトランジス
タＰＭＡ1〜ＰＭＡn（不図示）を備えるようにしてもよ
い。
０１には入力信号が一つ入力される構成が示されている
が、入力信号が複数ある場合、各入力信号ＩＮ1〜ＩＮn
（不図示）に対応させて、ＰチャネルＭＯＳトランジス
タＰＭＡ1〜ＰＭＡn（不図示）を備えるようにしてもよ
い。
【００２７】この回路を高速動作させる場合、すなわち
高速動作モード時、制御信号をＬｏｗレベルとして第２
のＰチャネルＭＯＳトランジスタＰＭＢをオン状態とす
る。この場合、論理回路１０１への入力信号をゲート入
力とする第１のＰチャネルＭＯＳトランジスタＰＭＡ
が、該入力信号のＨｉｇｈからＬｏｗレベルへの立ち下
がりの変化を受けてオンに変化するとき、オン状態に設
定されている第２のＰチャネルＭＯＳトランジスタＰＭ
Ｂにより、高位側電源ＶＳＳから論理回路１０１へ流れ
る電流は、第２のＰチャネルＭＯＳトランジスタＰＭＢ
がオフ状態のときと比べて増大し、このためスイッチン
グ動作の高速化を図ることができる。
高速動作モード時、制御信号をＬｏｗレベルとして第２
のＰチャネルＭＯＳトランジスタＰＭＢをオン状態とす
る。この場合、論理回路１０１への入力信号をゲート入
力とする第１のＰチャネルＭＯＳトランジスタＰＭＡ
が、該入力信号のＨｉｇｈからＬｏｗレベルへの立ち下
がりの変化を受けてオンに変化するとき、オン状態に設
定されている第２のＰチャネルＭＯＳトランジスタＰＭ
Ｂにより、高位側電源ＶＳＳから論理回路１０１へ流れ
る電流は、第２のＰチャネルＭＯＳトランジスタＰＭＢ
がオフ状態のときと比べて増大し、このためスイッチン
グ動作の高速化を図ることができる。
【００２８】一方、スタンバイ動作時もしくは低速動作
モード時、制御信号をＨｉｇｈレベルとして第２のＰチ
ャネルＭＯＳトランジスタＰＭＢをオフ状態とする。す
なわち、低速動作時には、第２のＰチャネルＭＯＳトラ
ンジスタＰＭＢをオフ状態とすることで、論理回路１０
１において電源パスにオフ時に流れるリーク電流が、第
２のＰチャネルＭＯＳトランジスタＰＭＢによって絞り
込まれる。また論理回路１０１への入力信号をゲート入
力としてオン・オフ制御される第１のＰチャネルＭＯＳ
トランジスタＰＭＡも、オフ時のリーク電流は小さいた
め、論理回路１０１に流れるリーク電流が制限される。
モード時、制御信号をＨｉｇｈレベルとして第２のＰチ
ャネルＭＯＳトランジスタＰＭＢをオフ状態とする。す
なわち、低速動作時には、第２のＰチャネルＭＯＳトラ
ンジスタＰＭＢをオフ状態とすることで、論理回路１０
１において電源パスにオフ時に流れるリーク電流が、第
２のＰチャネルＭＯＳトランジスタＰＭＢによって絞り
込まれる。また論理回路１０１への入力信号をゲート入
力としてオン・オフ制御される第１のＰチャネルＭＯＳ
トランジスタＰＭＡも、オフ時のリーク電流は小さいた
め、論理回路１０１に流れるリーク電流が制限される。
【００２９】次に、本発明の第２の実施例について説明
する。図２は、本発明の第２の実施例の構成を示す図で
ある。図２を参照すると、低位側電源ＶＳＳにソースが
共通接続され、論理回路１０１の低位側電源端子にドレ
インが共通接続されてなる第１、第２のＮチャネルＭＯ
ＳトランジスタＮＭＡ、ＮＭＢを備え、第２のＮチャネ
ルＭＯＳトランジスタＮＭＢのゲートには制御信号が入
力されてオン・オフ制御され、第１のＮチャネルＭＯＳ
トランジスタＮＭＡのゲートには入力端子ＩＮからの入
力信号が入力される。
する。図２は、本発明の第２の実施例の構成を示す図で
ある。図２を参照すると、低位側電源ＶＳＳにソースが
共通接続され、論理回路１０１の低位側電源端子にドレ
インが共通接続されてなる第１、第２のＮチャネルＭＯ
ＳトランジスタＮＭＡ、ＮＭＢを備え、第２のＮチャネ
ルＭＯＳトランジスタＮＭＢのゲートには制御信号が入
力されてオン・オフ制御され、第１のＮチャネルＭＯＳ
トランジスタＮＭＡのゲートには入力端子ＩＮからの入
力信号が入力される。
【００３０】リーク電流制御部を構成している第１、第
２のＮチャネルＭＯＳトランジスタＮＭＡ、ＮＭＢは、
オフ時のリーク電流の小さな低速のトランジスタ（閾値
電圧が高く、チャネル長が長い）とされる。すなわち、
第１、第２のＮチャネルＭＯＳトランジスタＮＭＡ、Ｎ
ＭＢは、論理回路１０１を構成する不図示のＮチャネル
ＭＯＳトランジスタと比べて、閾値電圧が高く、チャネ
ル長が長く（トランジスタの利得係数は小さくなる）、
サブスレショルド領域（カットオフ領域）でのドレイン
・ソース間電流は小さな値とされる。一方、論理回路１
０１は、高速化を図るためにリーク電流の大きなトラン
ジスタで構成されている。
２のＮチャネルＭＯＳトランジスタＮＭＡ、ＮＭＢは、
オフ時のリーク電流の小さな低速のトランジスタ（閾値
電圧が高く、チャネル長が長い）とされる。すなわち、
第１、第２のＮチャネルＭＯＳトランジスタＮＭＡ、Ｎ
ＭＢは、論理回路１０１を構成する不図示のＮチャネル
ＭＯＳトランジスタと比べて、閾値電圧が高く、チャネ
ル長が長く（トランジスタの利得係数は小さくなる）、
サブスレショルド領域（カットオフ領域）でのドレイン
・ソース間電流は小さな値とされる。一方、論理回路１
０１は、高速化を図るためにリーク電流の大きなトラン
ジスタで構成されている。
【００３１】高速動作モード時には、制御信号をＨｉｇ
ｈレベルとして第２のＮチャネルＭＯＳトランジスタＮ
ＭＢをオン状態とする。この場合、論理回路１０１への
入力信号をゲート入力とする第１のＮチャネルＭＯＳト
ランジスタＮＭＡが、入力信号のＬｏｗからＨｉｇｈレ
ベルへの立ち上がりの変化を受けてオンに変化すると
き、オン状態に設定されている第２のＮチャネルＭＯＳ
トランジスタＮＭＢにより、論理回路１０１から低電位
電源ＶＳＳ側に流れる電流が第２のＮチャネルＭＯＳト
ランジスタＮＭＢがオフのときと比べて増大し、このた
めスイッチング動作の高速化を図ることができる。
ｈレベルとして第２のＮチャネルＭＯＳトランジスタＮ
ＭＢをオン状態とする。この場合、論理回路１０１への
入力信号をゲート入力とする第１のＮチャネルＭＯＳト
ランジスタＮＭＡが、入力信号のＬｏｗからＨｉｇｈレ
ベルへの立ち上がりの変化を受けてオンに変化すると
き、オン状態に設定されている第２のＮチャネルＭＯＳ
トランジスタＮＭＢにより、論理回路１０１から低電位
電源ＶＳＳ側に流れる電流が第２のＮチャネルＭＯＳト
ランジスタＮＭＢがオフのときと比べて増大し、このた
めスイッチング動作の高速化を図ることができる。
【００３２】一方、スタンバイ動作時もしくは低速動作
モード時には、制御信号をＬｏｗレベルとして第２のＮ
チャネルＭＯＳトランジスタＮＭＢをオフ状態とする。
すなわち、低速動作時には、第２のＮチャネルＭＯＳト
ランジスタＮＭＢをオフ状態とすることで、論理回路１
０１のオフ時に電源パスに流れるリーク電流が、第２の
ＮチャネルＭＯＳトランジスタＮＭＢによって絞り込ま
れる。また論理回路１０１への入力信号をゲート入力と
してオン・オフ制御される第１のＮチャネルＭＯＳトラ
ンジスタＮＭＡがオフのとき、そのリーク電流は小さい
ため、論理回路１０１に流れるリーク電流が制限され
る。
モード時には、制御信号をＬｏｗレベルとして第２のＮ
チャネルＭＯＳトランジスタＮＭＢをオフ状態とする。
すなわち、低速動作時には、第２のＮチャネルＭＯＳト
ランジスタＮＭＢをオフ状態とすることで、論理回路１
０１のオフ時に電源パスに流れるリーク電流が、第２の
ＮチャネルＭＯＳトランジスタＮＭＢによって絞り込ま
れる。また論理回路１０１への入力信号をゲート入力と
してオン・オフ制御される第１のＮチャネルＭＯＳトラ
ンジスタＮＭＡがオフのとき、そのリーク電流は小さい
ため、論理回路１０１に流れるリーク電流が制限され
る。
【００３３】なお、図２において、第１のＮチャネルＭ
ＯＳトランジスタＮＭＡのゲートには、論理回路１０１
の論理動作に基づき入力端子ＩＮからの入力信号が入力
されているが、入力信号が複数ある場合には、第１のＮ
チャネルＭＯＳトランジスタＮＭＡを複数備え、それぞ
れのゲートには入力信号が入力される。
ＯＳトランジスタＮＭＡのゲートには、論理回路１０１
の論理動作に基づき入力端子ＩＮからの入力信号が入力
されているが、入力信号が複数ある場合には、第１のＮ
チャネルＭＯＳトランジスタＮＭＡを複数備え、それぞ
れのゲートには入力信号が入力される。
【００３４】次に、本発明の第３の実施例について説明
する。図３は、本発明の第３の実施例の構成を示す図で
ある。図３を参照すると、高位側電源ＶＤＤにソースが
共通接続され、論理回路１０１の高位側電源端子にドレ
インを共通接続されてなる第１、第２のＰチャネルＭＯ
ＳトランジスタＰＭＡ、ＰＭＢと、低位側電源ＶＳＳに
ソースが共通接続され、論理回路１０１の低位側電源端
子にドレインが共通接続されてなる第１、第２のＮチャ
ネルＭＯＳトランジスタＮＭＡ、ＮＭＢとを備え、第２
のＰチャネルＭＯＳトランジスタＰＭＢのゲートには制
御信号をインバータＩＮＶで反転した信号が入力されて
オン・オフ制御され、第１のＰチャネルＭＯＳトランジ
スタＰＭＡのゲートには入力端子ＩＮからの入力信号が
入力され、第２のＮチャネルＭＯＳトランジスタＮＭＢ
のゲートには制御信号が入力されてオン・オフ制御さ
れ、第１のＮチャネルＭＯＳトランジスタＮＭＡのゲー
トには入力端子ＩＮからの入力信号が入力される。第
１、第２のＰチャネルＭＯＳトランジスタＰＭＡ、ＰＭ
Ｂ、及び、第１、第２のＮチャネルＭＯＳトランジスタ
ＮＭＡ、ＮＭＢがリーク電流制御部を構成している。
する。図３は、本発明の第３の実施例の構成を示す図で
ある。図３を参照すると、高位側電源ＶＤＤにソースが
共通接続され、論理回路１０１の高位側電源端子にドレ
インを共通接続されてなる第１、第２のＰチャネルＭＯ
ＳトランジスタＰＭＡ、ＰＭＢと、低位側電源ＶＳＳに
ソースが共通接続され、論理回路１０１の低位側電源端
子にドレインが共通接続されてなる第１、第２のＮチャ
ネルＭＯＳトランジスタＮＭＡ、ＮＭＢとを備え、第２
のＰチャネルＭＯＳトランジスタＰＭＢのゲートには制
御信号をインバータＩＮＶで反転した信号が入力されて
オン・オフ制御され、第１のＰチャネルＭＯＳトランジ
スタＰＭＡのゲートには入力端子ＩＮからの入力信号が
入力され、第２のＮチャネルＭＯＳトランジスタＮＭＢ
のゲートには制御信号が入力されてオン・オフ制御さ
れ、第１のＮチャネルＭＯＳトランジスタＮＭＡのゲー
トには入力端子ＩＮからの入力信号が入力される。第
１、第２のＰチャネルＭＯＳトランジスタＰＭＡ、ＰＭ
Ｂ、及び、第１、第２のＮチャネルＭＯＳトランジスタ
ＮＭＡ、ＮＭＢがリーク電流制御部を構成している。
【００３５】この実施例においても、第１、第２のＰチ
ャネルＭＯＳトランジスタＰＭＡ、ＰＭＢ、第１、第２
のＮチャネルＭＯＳトランジスタＮＭＡ、ＮＭＢは、オ
フ時のリーク電流の小さな低速型のトランジスタとさ
れ、論理回路１０１は、高速化を図るためにリーク電流
の大きな高速型のトランジスタで構成されている。
ャネルＭＯＳトランジスタＰＭＡ、ＰＭＢ、第１、第２
のＮチャネルＭＯＳトランジスタＮＭＡ、ＮＭＢは、オ
フ時のリーク電流の小さな低速型のトランジスタとさ
れ、論理回路１０１は、高速化を図るためにリーク電流
の大きな高速型のトランジスタで構成されている。
【００３６】高速動作モード時には、制御信号をＨｉｇ
ｈレベルとして、第２のＰチャネルＭＯＳトランジスタ
ＰＭＢ、及び第２のＮチャネルＭＯＳトランジスタＮＭ
Ｂをオン状態とし、一方、スタンバイ動作時もしくは低
速動作モード時には、制御信号をＬｏｗレベルとして、
第２のＰチャネルＭＯＳトランジスタＰＭＢ、第２のＮ
チャネルＭＯＳトランジスタＮＭＢをオフ状態とする。
なお、第１のＰチャネルＭＯＳトランジスタＰＭＡ、第
１のＮチャネルＭＯＳトランジスタＮＭＡのゲートに
は、論理回路１０１の論理動作に基づき入力端子ＩＮか
らの入力信号が入力され、また入力信号が複数ある場合
には、第１のＮチャネルＭＯＳトランジスタＮＭＡを複
数備え、それぞれのゲートの入力信号が入力される。
ｈレベルとして、第２のＰチャネルＭＯＳトランジスタ
ＰＭＢ、及び第２のＮチャネルＭＯＳトランジスタＮＭ
Ｂをオン状態とし、一方、スタンバイ動作時もしくは低
速動作モード時には、制御信号をＬｏｗレベルとして、
第２のＰチャネルＭＯＳトランジスタＰＭＢ、第２のＮ
チャネルＭＯＳトランジスタＮＭＢをオフ状態とする。
なお、第１のＰチャネルＭＯＳトランジスタＰＭＡ、第
１のＮチャネルＭＯＳトランジスタＮＭＡのゲートに
は、論理回路１０１の論理動作に基づき入力端子ＩＮか
らの入力信号が入力され、また入力信号が複数ある場合
には、第１のＮチャネルＭＯＳトランジスタＮＭＡを複
数備え、それぞれのゲートの入力信号が入力される。
【００３７】図４乃至図６は、上記した本発明の第３の
実施例の具体的な回路をそれぞれ示す図であり、代表的
な基本セルとして、インバータ回路、ＮＡＮＤ回路、Ｎ
ＯＲ回路をそれぞれ示している。
実施例の具体的な回路をそれぞれ示す図であり、代表的
な基本セルとして、インバータ回路、ＮＡＮＤ回路、Ｎ
ＯＲ回路をそれぞれ示している。
【００３８】図４を参照すると、このインバータ回路
は、ゲートが共通接続されて入力端子ＩＮに接続され、
ドレインが共通接続されて出力端子ＯＵＴに接続されて
なるＰチャネルＭＯＳトランジスタＰＭ１と、Ｎチャネ
ルＭＯＳトランジスタＮＭ１とがＣＭＯＳインバータを
構成しており、高位側電源ＶＤＤにソースが共通接続さ
れ、ＰチャネルＭＯＳトランジスタＰＭ１のソースにド
レインが共通接続されてなるＰチャネルＭＯＳトランジ
スタＰＭＡ、ＰＭＢと、低位側電源ＶＳＳにソースが共
通接続され、ＮチャネルＭＯＳトランジスタＮＭ１のソ
ースにドレインが共通接続されてなるＮチャネルＭＯＳ
トランジスタＮＭＡ、ＮＭＢとを備え、ＰチャネルＭＯ
ＳトランジスタＰＭＢのゲートには制御信号をインバー
タＩＮＶで反転した信号が入力されてオン・オフ制御さ
れ、ＰチャネルＭＯＳトランジスタＰＭＡのゲートには
入力端子ＩＮからの入力信号が入力され、ＮチャネルＭ
ＯＳトランジスタＮＭＢのゲートには制御信号が入力さ
れてオン・オフ制御され、ＮチャネルＭＯＳトランジス
タＮＭＡのゲートには入力端子ＩＮからの入力信号が入
力される。
は、ゲートが共通接続されて入力端子ＩＮに接続され、
ドレインが共通接続されて出力端子ＯＵＴに接続されて
なるＰチャネルＭＯＳトランジスタＰＭ１と、Ｎチャネ
ルＭＯＳトランジスタＮＭ１とがＣＭＯＳインバータを
構成しており、高位側電源ＶＤＤにソースが共通接続さ
れ、ＰチャネルＭＯＳトランジスタＰＭ１のソースにド
レインが共通接続されてなるＰチャネルＭＯＳトランジ
スタＰＭＡ、ＰＭＢと、低位側電源ＶＳＳにソースが共
通接続され、ＮチャネルＭＯＳトランジスタＮＭ１のソ
ースにドレインが共通接続されてなるＮチャネルＭＯＳ
トランジスタＮＭＡ、ＮＭＢとを備え、ＰチャネルＭＯ
ＳトランジスタＰＭＢのゲートには制御信号をインバー
タＩＮＶで反転した信号が入力されてオン・オフ制御さ
れ、ＰチャネルＭＯＳトランジスタＰＭＡのゲートには
入力端子ＩＮからの入力信号が入力され、ＮチャネルＭ
ＯＳトランジスタＮＭＢのゲートには制御信号が入力さ
れてオン・オフ制御され、ＮチャネルＭＯＳトランジス
タＮＭＡのゲートには入力端子ＩＮからの入力信号が入
力される。
【００３９】ＣＭＯＳインバータを構成するＰチャネル
ＭＯＳトランジスタＰＭ１、ＮチャネルＭＯＳトランジ
スタＮＭ１は、閾値が低く、リーク電流が比較的大きな
トランジスタよりなる。
ＭＯＳトランジスタＰＭ１、ＮチャネルＭＯＳトランジ
スタＮＭ１は、閾値が低く、リーク電流が比較的大きな
トランジスタよりなる。
【００４０】一方、リーク電流制御回路を構成するＰチ
ャネルＭＯＳトランジスタＰＭＡ、ＰＭＢ、Ｎチャネル
ＭＯＳトランジスタＮＭＡ、ＮＭＢはともに、オフ時の
リーク電流の小さな（閾値が高い、あるいはチャネル長
が長い）トランジスタよりなる。
ャネルＭＯＳトランジスタＰＭＡ、ＰＭＢ、Ｎチャネル
ＭＯＳトランジスタＮＭＡ、ＮＭＢはともに、オフ時の
リーク電流の小さな（閾値が高い、あるいはチャネル長
が長い）トランジスタよりなる。
【００４１】スタンバイ動作時もしくは低速動作モード
時には、制御信号がＬｏｗレベルとされ、ＰチャネルＭ
ＯＳトランジスタＰＭＢとＮチャネルＭＯＳトランジス
タＮＭＡとはオフ状態とされ、ＣＭＯＳインバータは、
高位側電源ＶＤＤには、ＰチャネルＭＯＳトランジスタ
ＰＭＡ、低位側電源ＶＳＳにはＮチャネルＭＯＳトラン
ジスタＮＭＡを介して接続され、ＰチャネルＭＯＳトラ
ンジスタＰＭＡ、ＮチャネルＭＯＳトランジスタＮＭＡ
はともに、低リーク電流である低速型のトランジスタで
あるため、回路のスイッチング動作は遅くなるが、ＣＭ
ＯＳインバータのリーク電流は制限される。
時には、制御信号がＬｏｗレベルとされ、ＰチャネルＭ
ＯＳトランジスタＰＭＢとＮチャネルＭＯＳトランジス
タＮＭＡとはオフ状態とされ、ＣＭＯＳインバータは、
高位側電源ＶＤＤには、ＰチャネルＭＯＳトランジスタ
ＰＭＡ、低位側電源ＶＳＳにはＮチャネルＭＯＳトラン
ジスタＮＭＡを介して接続され、ＰチャネルＭＯＳトラ
ンジスタＰＭＡ、ＮチャネルＭＯＳトランジスタＮＭＡ
はともに、低リーク電流である低速型のトランジスタで
あるため、回路のスイッチング動作は遅くなるが、ＣＭ
ＯＳインバータのリーク電流は制限される。
【００４２】高速動作モード時には、制御信号がＨｉｇ
ｈレベルとされ、ＰチャネルＭＯＳトランジスタＰＭＢ
とＮチャネルＭＯＳトランジスタＮＭＡとはオン状態と
され、ＣＭＯＳインバータは、高位側電源ＶＤＤに、Ｐ
チャネルＭＯＳトランジスタＰＭＡとオン状態のＰチャ
ネルＭＯＳトランジスタＰＭＢとが並列接続され、低位
側電源ＶＳＳにＮチャネルＭＯＳトランジスタＮＭＡ
と、オン状態のＮチャネルＭＯＳトランジスタＮＭＢと
が並列接続された構成とされ、制御信号がＬｏｗレベル
のとき（低速動作モード時）よりも、スイッチング動作
は高速化する。
ｈレベルとされ、ＰチャネルＭＯＳトランジスタＰＭＢ
とＮチャネルＭＯＳトランジスタＮＭＡとはオン状態と
され、ＣＭＯＳインバータは、高位側電源ＶＤＤに、Ｐ
チャネルＭＯＳトランジスタＰＭＡとオン状態のＰチャ
ネルＭＯＳトランジスタＰＭＢとが並列接続され、低位
側電源ＶＳＳにＮチャネルＭＯＳトランジスタＮＭＡ
と、オン状態のＮチャネルＭＯＳトランジスタＮＭＢと
が並列接続された構成とされ、制御信号がＬｏｗレベル
のとき（低速動作モード時）よりも、スイッチング動作
は高速化する。
【００４３】なお、図４において、リーク電流制御部と
しては、高位側電源側のＰチャネルＭＯＳトランジスタ
ＰＭＡ、ＰＭＢと、低位側電源側のＮチャネルＭＯＳト
ランジスタＮＭＡ、ＮＭＢの組のいずれかを備えた構成
としてもよい。
しては、高位側電源側のＰチャネルＭＯＳトランジスタ
ＰＭＡ、ＰＭＢと、低位側電源側のＮチャネルＭＯＳト
ランジスタＮＭＡ、ＮＭＢの組のいずれかを備えた構成
としてもよい。
【００４４】図７は、（１）リーク電流が大きい高速型
のＰチャネルＭＯＳトランジスタＰＭ１、ＮチャネルＭ
ＯＳトランジスタＮＭ１（図４参照）と同種のトランジ
スタからなる高速型ＣＭＯＳインバータ、（２）低リー
ク電流型のＰチャネルＭＯＳトランジスタＰＭＡ、Ｎチ
ャネルＭＯＳトランジスタＮＭＡ（図４参照）と同種の
トランジスタからなる低速型ＣＭＯＳインバータ、
（３）図４に示した本発明の一実施例をなすインバータ
のそれぞれについて入力が立ち上がる際のスイッチング
特性（入出力の過渡特性）を回路シミュレーションした
結果を示す電圧波形図であり、横軸は時間、縦軸は電圧
をそれぞれ表わしている。
のＰチャネルＭＯＳトランジスタＰＭ１、ＮチャネルＭ
ＯＳトランジスタＮＭ１（図４参照）と同種のトランジ
スタからなる高速型ＣＭＯＳインバータ、（２）低リー
ク電流型のＰチャネルＭＯＳトランジスタＰＭＡ、Ｎチ
ャネルＭＯＳトランジスタＮＭＡ（図４参照）と同種の
トランジスタからなる低速型ＣＭＯＳインバータ、
（３）図４に示した本発明の一実施例をなすインバータ
のそれぞれについて入力が立ち上がる際のスイッチング
特性（入出力の過渡特性）を回路シミュレーションした
結果を示す電圧波形図であり、横軸は時間、縦軸は電圧
をそれぞれ表わしている。
【００４５】図７において、（ａ）はインバータへの入
力信号電圧波形、（ｂ）は高速型ＣＭＯＳインバータの
出力電圧波形、（Ｃ）は低速型ＣＭＯＳインバータの出
力電圧波形、（ｄ）は、図４に示した本発明の一実施例
をなすインバータにおいて、制御信号がＬｏｗレベルと
され、ＰチャネルＭＯＳトランジスタＰＭＢとＮチャネ
ルＭＯＳトランジスタＮＭＢとをオフ状態とした時の出
力電圧波形をそれぞれ示す図である。
力信号電圧波形、（ｂ）は高速型ＣＭＯＳインバータの
出力電圧波形、（Ｃ）は低速型ＣＭＯＳインバータの出
力電圧波形、（ｄ）は、図４に示した本発明の一実施例
をなすインバータにおいて、制御信号がＬｏｗレベルと
され、ＰチャネルＭＯＳトランジスタＰＭＢとＮチャネ
ルＭＯＳトランジスタＮＭＢとをオフ状態とした時の出
力電圧波形をそれぞれ示す図である。
【００４６】図７（ｄ）に示すように、本発明の一実施
例においては、高速型ＣＭＯＳインバータ（図７（ｂ）
参照）と比べて、その立ち下がり速度は低下している
が、低速型ＣＭＯＳインバータ（図７（ｃ）参照）より
も高速とされている。なお、立ち上がり特性についても
同様のことがいえる。また、図７（ｄ）の波形は図７
（ｂ）にくらべてなだらかになっていて、より低雑音の
特性が得られる。
例においては、高速型ＣＭＯＳインバータ（図７（ｂ）
参照）と比べて、その立ち下がり速度は低下している
が、低速型ＣＭＯＳインバータ（図７（ｃ）参照）より
も高速とされている。なお、立ち上がり特性についても
同様のことがいえる。また、図７（ｄ）の波形は図７
（ｂ）にくらべてなだらかになっていて、より低雑音の
特性が得られる。
【００４７】図８は、（１）リーク電流が大きい高速Ｐ
チャネルＭＯＳトランジスタＰＭ１、ＮチャネルＭＯＳ
トランジスタＮＭ１（図４参照）と同種のトランジスタ
からなる高速型ＣＭＯＳインバータ、（２）低リーク電
流型のＰチャネルＭＯＳトランジスタＰＭＡ、Ｎチャネ
ルＭＯＳトランジスタＮＭＡ（図４参照）と同種のトラ
ンジスタからなる低速型ＣＭＯＳインバータ、（３）図
４に示した本発明の実施例のインバータのスイッチング
時の電流特性を回路シミュレーションした結果をそれぞ
れ示す電流波形図であり、横軸は時間を、左縦軸は入力
信号電圧波形に対するもので電圧を、右縦軸は（１）、
（２）、（３）の電流波形に対するもので電流をそれぞ
れ表わしている。なお、上記回路シミュレーションはＳ
ＰＩＣＥを用い、サブスレショルド電流を考慮したトラ
ンジスタモデルを用いて過渡解析を行なった。
チャネルＭＯＳトランジスタＰＭ１、ＮチャネルＭＯＳ
トランジスタＮＭ１（図４参照）と同種のトランジスタ
からなる高速型ＣＭＯＳインバータ、（２）低リーク電
流型のＰチャネルＭＯＳトランジスタＰＭＡ、Ｎチャネ
ルＭＯＳトランジスタＮＭＡ（図４参照）と同種のトラ
ンジスタからなる低速型ＣＭＯＳインバータ、（３）図
４に示した本発明の実施例のインバータのスイッチング
時の電流特性を回路シミュレーションした結果をそれぞ
れ示す電流波形図であり、横軸は時間を、左縦軸は入力
信号電圧波形に対するもので電圧を、右縦軸は（１）、
（２）、（３）の電流波形に対するもので電流をそれぞ
れ表わしている。なお、上記回路シミュレーションはＳ
ＰＩＣＥを用い、サブスレショルド電流を考慮したトラ
ンジスタモデルを用いて過渡解析を行なった。
【００４８】図８において、（ａ）はインバータへの入
力信号電圧波形、（ｂ）は高速型ＣＭＯＳインバータの
スイッチング時の電流波形、（ｃ）は低速型ＣＭＯＳイ
ンバータのスイッチング時の電流波形、（ｄ）は、図４
に示した本発明の一実施例において、制御信号がＨｉｇ
ｈレベルとされ、ＰチャネルＭＯＳトランジスタＰＭＢ
とＮチャネルＭＯＳトランジスタＮＭＡとをオン状態と
した場合のスイッチング時の電流波形をそれぞれ示す図
である。
力信号電圧波形、（ｂ）は高速型ＣＭＯＳインバータの
スイッチング時の電流波形、（ｃ）は低速型ＣＭＯＳイ
ンバータのスイッチング時の電流波形、（ｄ）は、図４
に示した本発明の一実施例において、制御信号がＨｉｇ
ｈレベルとされ、ＰチャネルＭＯＳトランジスタＰＭＢ
とＮチャネルＭＯＳトランジスタＮＭＡとをオン状態と
した場合のスイッチング時の電流波形をそれぞれ示す図
である。
【００４９】図８（ｄ）に示すように、本発明の一実施
例においては、スイッチング時、高速型ＣＭＯＳインバ
ータ（図８（ｂ）参照）、低速型ＣＭＯＳインバータ
（図８（ｃ）参照）よりも、速く電流値が立ち下がって
おり、消費電流の低減を図ることができる。
例においては、スイッチング時、高速型ＣＭＯＳインバ
ータ（図８（ｂ）参照）、低速型ＣＭＯＳインバータ
（図８（ｃ）参照）よりも、速く電流値が立ち下がって
おり、消費電流の低減を図ることができる。
【００５０】なお、図８において、（ｄ）の電流波形の
スイッチング時のピーク電流値が、（ｂ）の高速型ＣＭ
ＯＳインバータの電流値がよりも高い値であるのは、本
発明の一実施例のインバータは、ＣＭＯＳインバータを
なすＰチャネルＭＯＳトランジスタのソースと高位側電
源ＶＤＤ間に２個並列配置される低リーク電流型のＰチ
ャネルＭＯＳトランジスタＰＭＡ、ＰＭＢと、ＣＭＯＳ
インバータをなすＮチャネルＭＯＳトランジスタのソー
スと低位側電源ＶＳＳ間に２個並列配置される低リーク
電流型のＮチャネルＭＯＳトランジスタＮＭＡ、ＮＭＢ
をさらに備え、スイッチング動作時に、これらのトラン
ジスタのスイッチング時の電流が加算されているためで
ある。
スイッチング時のピーク電流値が、（ｂ）の高速型ＣＭ
ＯＳインバータの電流値がよりも高い値であるのは、本
発明の一実施例のインバータは、ＣＭＯＳインバータを
なすＰチャネルＭＯＳトランジスタのソースと高位側電
源ＶＤＤ間に２個並列配置される低リーク電流型のＰチ
ャネルＭＯＳトランジスタＰＭＡ、ＰＭＢと、ＣＭＯＳ
インバータをなすＮチャネルＭＯＳトランジスタのソー
スと低位側電源ＶＳＳ間に２個並列配置される低リーク
電流型のＮチャネルＭＯＳトランジスタＮＭＡ、ＮＭＢ
をさらに備え、スイッチング動作時に、これらのトラン
ジスタのスイッチング時の電流が加算されているためで
ある。
【００５１】次に２入力ＮＡＮＤセルについて説明す
る。図５を参照すると、この２入力ＮＡＮＤセルは、入
力端子ＩＮ１、ＩＮ２にゲートがそれぞれ接続されソー
スとドレインとが互いに接続されてなるＮチャネルＭＯ
ＳトランジスタＮＭ１、ＮＭ２と、入力端子ＩＮ２、Ｉ
Ｎ１にゲートがそれぞれ接続され、ドレインが共通接続
されてＮチャネルＭＯＳトランジスタＮＭ１のドレイン
とともに出力端子ＯＵＴに接続されてなるＰチャネルＭ
ＯＳトランジスタＰＭ１、ＰＭ２とがＮＡＮＤ回路を構
成し、高位側電源ＶＤＤにソースが共通接続され、Ｐチ
ャネルＭＯＳトランジスタＰＭ１、ＰＭ２の共通ソース
にドレインが共通接続されてなるＰチャネルＭＯＳトラ
ンジスタＰＭＡ１、ＰＭＡ２、ＰＭＢと、低位側電源Ｖ
ＳＳにソースが共通接続され、ＮチャネルＭＯＳトラン
ジスタＮＭ２のソースにドレインが共通接続されてなる
ＮチャネルＭＯＳトランジスタＮＭＡ、ＮＭＢとを備
え、ＰチャネルＭＯＳトランジスタＰＭＢのゲートには
制御信号をインバータＩＮＶで反転した信号が入力され
てオン・オフ制御され、ＰチャネルＭＯＳトランジスタ
ＰＭＡ１、ＰＭＡ２のゲートには入力端子ＩＮ２、ＩＮ
１からの入力信号がそれぞれ入力され、ＮチャネルＭＯ
ＳトランジスタＮＭＢのゲートには制御信号が入力され
てオン・オフ制御され、ＮチャネルＭＯＳトランジスタ
ＮＭＡのゲートには入力端子ＩＮ２からの入力信号が入
力される。
る。図５を参照すると、この２入力ＮＡＮＤセルは、入
力端子ＩＮ１、ＩＮ２にゲートがそれぞれ接続されソー
スとドレインとが互いに接続されてなるＮチャネルＭＯ
ＳトランジスタＮＭ１、ＮＭ２と、入力端子ＩＮ２、Ｉ
Ｎ１にゲートがそれぞれ接続され、ドレインが共通接続
されてＮチャネルＭＯＳトランジスタＮＭ１のドレイン
とともに出力端子ＯＵＴに接続されてなるＰチャネルＭ
ＯＳトランジスタＰＭ１、ＰＭ２とがＮＡＮＤ回路を構
成し、高位側電源ＶＤＤにソースが共通接続され、Ｐチ
ャネルＭＯＳトランジスタＰＭ１、ＰＭ２の共通ソース
にドレインが共通接続されてなるＰチャネルＭＯＳトラ
ンジスタＰＭＡ１、ＰＭＡ２、ＰＭＢと、低位側電源Ｖ
ＳＳにソースが共通接続され、ＮチャネルＭＯＳトラン
ジスタＮＭ２のソースにドレインが共通接続されてなる
ＮチャネルＭＯＳトランジスタＮＭＡ、ＮＭＢとを備
え、ＰチャネルＭＯＳトランジスタＰＭＢのゲートには
制御信号をインバータＩＮＶで反転した信号が入力され
てオン・オフ制御され、ＰチャネルＭＯＳトランジスタ
ＰＭＡ１、ＰＭＡ２のゲートには入力端子ＩＮ２、ＩＮ
１からの入力信号がそれぞれ入力され、ＮチャネルＭＯ
ＳトランジスタＮＭＢのゲートには制御信号が入力され
てオン・オフ制御され、ＮチャネルＭＯＳトランジスタ
ＮＭＡのゲートには入力端子ＩＮ２からの入力信号が入
力される。
【００５２】このＮＡＮＤセルにおいては、その論理
（真理値表で定義される論理）から、二つの入力信号に
対応させて、高位側電源ＶＤＤ側に、低リーク電流型の
ＰチャネルＭＯＳトランジスタＰＭＡ１、ＰＭＡ２を二
つ備えており、ＰチャネルＭＯＳトランジスタＰＭＢも
低リーク電流のトランジスタよりなる。低位側電源ＶＳ
Ｓ側に挿入されているＮチャネルＭＯＳトランジスタＮ
ＭＡ、ＮＭＢも低リーク電流型とされている。なお、Ｎ
チャネルＭＯＳトランジスタＮＭＡのゲートには入力信
号ＩＮ１を入力してもよい。
（真理値表で定義される論理）から、二つの入力信号に
対応させて、高位側電源ＶＤＤ側に、低リーク電流型の
ＰチャネルＭＯＳトランジスタＰＭＡ１、ＰＭＡ２を二
つ備えており、ＰチャネルＭＯＳトランジスタＰＭＢも
低リーク電流のトランジスタよりなる。低位側電源ＶＳ
Ｓ側に挿入されているＮチャネルＭＯＳトランジスタＮ
ＭＡ、ＮＭＢも低リーク電流型とされている。なお、Ｎ
チャネルＭＯＳトランジスタＮＭＡのゲートには入力信
号ＩＮ１を入力してもよい。
【００５３】制御信号がＬｏｗレベルの場合、入力端子
ＩＮ１、ＩＮ２に供給される入力信号電圧がともにＨｉ
ｇｈレベルのとき、出力端子ＯＵＴは、オン状態とされ
たＮチャネルＭＯＳトランジスタＮＭ１、ＮＭ２、ＮＭ
Ａを介して低位側電源ＶＳＳヘの電流パスにより放電さ
れて出力端子電圧はＬｏｗレベルとなり、入力端子ＩＮ
１、ＩＮ２の一方又は双方がＬｏｗレベルのときは出力
端子ＯＵＴは、オン状態とされたＰチャネルＭＯＳトラ
ンジスタを介して高位側電源ＶＤＤから充電されＨｉｇ
ｈレベルとなる。
ＩＮ１、ＩＮ２に供給される入力信号電圧がともにＨｉ
ｇｈレベルのとき、出力端子ＯＵＴは、オン状態とされ
たＮチャネルＭＯＳトランジスタＮＭ１、ＮＭ２、ＮＭ
Ａを介して低位側電源ＶＳＳヘの電流パスにより放電さ
れて出力端子電圧はＬｏｗレベルとなり、入力端子ＩＮ
１、ＩＮ２の一方又は双方がＬｏｗレベルのときは出力
端子ＯＵＴは、オン状態とされたＰチャネルＭＯＳトラ
ンジスタを介して高位側電源ＶＤＤから充電されＨｉｇ
ｈレベルとなる。
【００５４】制御信号がＨｉｇｈレベルの場合、入力端
子ＩＮ１、ＩＮ２に供給される入力信号電圧がともにＨ
ｉｇｈレベルのとき、出力端子ＯＵＴは、オン状態とさ
れたＮチャネルＭＯＳトランジスタＮＭ１、ＮＭ２と、
並列接続されたＮチャネルＭＯＳトランジスタＮＭＡ、
ＮＭＢとを介して低位側電源ＶＳＳヘの電流パスにより
放電され、入力端子ＩＮ１、ＩＮ２の一方又は双方がＬ
ｏｗレベルのときは出力端子ＯＵＴは、ＰチャネルＭＯ
ＳトランジスタＰＭ１、ＰＭ２のうちオン状態とされた
もの、及びＰチャネルＭＯＳトランジスタＰＭＡ１、Ｐ
ＭＡ２のうちオン状態とされたトランジスタとオン状態
のＰチャネルＭＯＳトランジスタＰＭＢを介して高位側
電源ＶＤＤから充電されＨｉｇｈレベルとなる。
子ＩＮ１、ＩＮ２に供給される入力信号電圧がともにＨ
ｉｇｈレベルのとき、出力端子ＯＵＴは、オン状態とさ
れたＮチャネルＭＯＳトランジスタＮＭ１、ＮＭ２と、
並列接続されたＮチャネルＭＯＳトランジスタＮＭＡ、
ＮＭＢとを介して低位側電源ＶＳＳヘの電流パスにより
放電され、入力端子ＩＮ１、ＩＮ２の一方又は双方がＬ
ｏｗレベルのときは出力端子ＯＵＴは、ＰチャネルＭＯ
ＳトランジスタＰＭ１、ＰＭ２のうちオン状態とされた
もの、及びＰチャネルＭＯＳトランジスタＰＭＡ１、Ｐ
ＭＡ２のうちオン状態とされたトランジスタとオン状態
のＰチャネルＭＯＳトランジスタＰＭＢを介して高位側
電源ＶＤＤから充電されＨｉｇｈレベルとなる。
【００５５】次に２入力ＮＯＲセルについて説明する。
図６を参照すると、この２入力ＮＯＲセルは、入力端子
ＩＮ１、ＩＮ２にゲートがそれぞれ接続されドレインが
共通接続されてなるＮチャネルＭＯＳトランジスタＮＭ
１、ＮＭ２と、入力端子ＩＮ２、ＩＮ１にゲートがそれ
ぞれ接続され、ソースとドレインとが共通接続されてな
るＰチャネルＭＯＳトランジスタＰＭ１、ＰＭ２とを備
え、ＰチャネルＭＯＳトランジスタＰＭ２のドレイン
と、ＮチャネルＭＯＳトランジスタＮＭ１、ＮＭ２の共
通接続されたドレインとが出力端子ＯＵＴに共通接続さ
れ、ＮチャネルＭＯＳトランジスタＮＭ１、ＮＭ２の共
通接続されたソースにドレインが接続されソースが低位
側電源ＶＳＳに接続され、ゲートが入力端子ＩＮ２、Ｉ
Ｎ１に接続されてなるＮチャネルＭＯＳトランジスタＮ
ＭＡ１、ＮＭＡ２と、ＮチャネルＭＯＳトランジスタＮ
Ｍ２のソースにドレインが接続されソースが低位側電源
ＶＳＳに接続され、ゲートに制御信号が入力されてなる
ＮチャネルＭＯＳトランジスタＮＭＢとを備えている。
図６を参照すると、この２入力ＮＯＲセルは、入力端子
ＩＮ１、ＩＮ２にゲートがそれぞれ接続されドレインが
共通接続されてなるＮチャネルＭＯＳトランジスタＮＭ
１、ＮＭ２と、入力端子ＩＮ２、ＩＮ１にゲートがそれ
ぞれ接続され、ソースとドレインとが共通接続されてな
るＰチャネルＭＯＳトランジスタＰＭ１、ＰＭ２とを備
え、ＰチャネルＭＯＳトランジスタＰＭ２のドレイン
と、ＮチャネルＭＯＳトランジスタＮＭ１、ＮＭ２の共
通接続されたドレインとが出力端子ＯＵＴに共通接続さ
れ、ＮチャネルＭＯＳトランジスタＮＭ１、ＮＭ２の共
通接続されたソースにドレインが接続されソースが低位
側電源ＶＳＳに接続され、ゲートが入力端子ＩＮ２、Ｉ
Ｎ１に接続されてなるＮチャネルＭＯＳトランジスタＮ
ＭＡ１、ＮＭＡ２と、ＮチャネルＭＯＳトランジスタＮ
Ｍ２のソースにドレインが接続されソースが低位側電源
ＶＳＳに接続され、ゲートに制御信号が入力されてなる
ＮチャネルＭＯＳトランジスタＮＭＢとを備えている。
【００５６】ＮＯＲ回路の論理に（真理値表で定義され
る論理）合わせて、入力端子ＩＮ１、ＩＮ２に対応させ
て、低位側電源側に、低リーク電流型のＮチャネルＭＯ
ＳトランジスタＮＭＡ１、ＮＭＡ２を二つ備えており、
また制御信号をゲート入力とするＮチャネルＭＯＳトラ
ンジスタＮＭＢも低リーク電流のトランジスタよりな
る。また高位側電源側に挿入されるＰチャネルＭＯＳト
ランジスタＰＭＡ、ＰＭＢとも低リーク電流型とされて
いる。なお、ＰチャネルＭＯＳトランジスタＰＭＡのゲ
ートには、入力信号ＩＮ１を入力してもよい。
る論理）合わせて、入力端子ＩＮ１、ＩＮ２に対応させ
て、低位側電源側に、低リーク電流型のＮチャネルＭＯ
ＳトランジスタＮＭＡ１、ＮＭＡ２を二つ備えており、
また制御信号をゲート入力とするＮチャネルＭＯＳトラ
ンジスタＮＭＢも低リーク電流のトランジスタよりな
る。また高位側電源側に挿入されるＰチャネルＭＯＳト
ランジスタＰＭＡ、ＰＭＢとも低リーク電流型とされて
いる。なお、ＰチャネルＭＯＳトランジスタＰＭＡのゲ
ートには、入力信号ＩＮ１を入力してもよい。
【００５７】入力端子ＩＮ１、ＩＮ２がともにＬｏｗレ
ベルのとき、高位側電源ＶＤＤから出力端子ＯＵＴへの
電流パスにより出力端子ＯＵＴが充電されてＨｉｇｈレ
ベルとなり、入力端子ＩＮ１、ＩＮ２の一方又は双方が
Ｈｉｇｈレベルのとき出力端子ＯＵＴはＬｏｗレベルと
なる。
ベルのとき、高位側電源ＶＤＤから出力端子ＯＵＴへの
電流パスにより出力端子ＯＵＴが充電されてＨｉｇｈレ
ベルとなり、入力端子ＩＮ１、ＩＮ２の一方又は双方が
Ｈｉｇｈレベルのとき出力端子ＯＵＴはＬｏｗレベルと
なる。
【００５８】上記図４乃至図６を参照して説明した各セ
ルは、スタンダードセル方式の半導体集積回路の設計に
用いられるライブラリにスタンダードセル（「プリミテ
ィブセル」ともいう）として登録される。レイアウト
時、回路接続情報に基づき複数のセルはロウに一列に配
置される。すなわち、高位側電源（ＶＤＤ）配線パター
ンと、低位側電源（ＶＳＳ）配線パターン間にプリミテ
ィブセルの論理機能をなす基本論理回路が配置され、各
電源配線パターンと基本論理回路の素子の拡散層とのコ
ンタクト、各セル間を接続するためのセル間配線接続等
を行なってレイアウトが行われる。なお、本発明におい
て、基本セルは、図４乃至図６に示した構成と同様の原
理で、他の論理回路、すなわち排他的論理和回路、ラッ
チ回路、フリップフロップ等の順序回路に対して適用可
能であることは明らかである。
ルは、スタンダードセル方式の半導体集積回路の設計に
用いられるライブラリにスタンダードセル（「プリミテ
ィブセル」ともいう）として登録される。レイアウト
時、回路接続情報に基づき複数のセルはロウに一列に配
置される。すなわち、高位側電源（ＶＤＤ）配線パター
ンと、低位側電源（ＶＳＳ）配線パターン間にプリミテ
ィブセルの論理機能をなす基本論理回路が配置され、各
電源配線パターンと基本論理回路の素子の拡散層とのコ
ンタクト、各セル間を接続するためのセル間配線接続等
を行なってレイアウトが行われる。なお、本発明におい
て、基本セルは、図４乃至図６に示した構成と同様の原
理で、他の論理回路、すなわち排他的論理和回路、ラッ
チ回路、フリップフロップ等の順序回路に対して適用可
能であることは明らかである。
【００５９】なお、本発明において、リーク電流制御部
を構成するＰチャネルＭＯＳトランジスタ、Ｎチャネル
ＭＯＳトランジスタをオン・オフ制御する制御信号は、
半導体集積回路の外部端子から供給するようにしてもよ
い。
を構成するＰチャネルＭＯＳトランジスタ、Ｎチャネル
ＭＯＳトランジスタをオン・オフ制御する制御信号は、
半導体集積回路の外部端子から供給するようにしてもよ
い。
【００６０】あるいは複数の制御信号を符号化した信号
を外部端子から入力し、半導体集積回路を構成する、複
数の論理回路を含む回路ブロック毎に、高速動作、低速
動作（低リーク電流）に応じて、リーク電流制御部への
制御信号を設定するようにしてもよい。さらに、回路ブ
ロック毎に、信号配線を半導体チップ内部で設計時に予
めＶＤＤ又はＶＳＳ線に接続するようにしてもよい。
を外部端子から入力し、半導体集積回路を構成する、複
数の論理回路を含む回路ブロック毎に、高速動作、低速
動作（低リーク電流）に応じて、リーク電流制御部への
制御信号を設定するようにしてもよい。さらに、回路ブ
ロック毎に、信号配線を半導体チップ内部で設計時に予
めＶＤＤ又はＶＳＳ線に接続するようにしてもよい。
【００６１】あるいは半導体チップ内部のＣＰＵ等にお
いて、スタンバイ動作時に、各回路ブロックの論理回路
にそれぞれ設けられているリーク電流制御部への制御信
号の値を動的に設定するように構成してもよい。
いて、スタンバイ動作時に、各回路ブロックの論理回路
にそれぞれ設けられているリーク電流制御部への制御信
号の値を動的に設定するように構成してもよい。
【００６２】本発明のリーク電流制御回路を備えた論理
回路を含む回路ブロックについて、固定値を保持出力す
る論理回路等、高速動作を必要としない回路ブロックに
対しては低リーク電流モードに設定し、高速スイッチン
グ動作が必要な回路ブロックについては、高速動作モー
ドに設定する等、回路ブロック毎に、リーク電流制御回
路の活性化と非活性化を選択的に設定するようにしても
よい。また、半導体集積回路内で、共通の制御信号によ
り、複数のリーク電流制御回路の活性化と非活性化を一
括して制御するようにしてもよいことは勿論である。
回路を含む回路ブロックについて、固定値を保持出力す
る論理回路等、高速動作を必要としない回路ブロックに
対しては低リーク電流モードに設定し、高速スイッチン
グ動作が必要な回路ブロックについては、高速動作モー
ドに設定する等、回路ブロック毎に、リーク電流制御回
路の活性化と非活性化を選択的に設定するようにしても
よい。また、半導体集積回路内で、共通の制御信号によ
り、複数のリーク電流制御回路の活性化と非活性化を一
括して制御するようにしてもよいことは勿論である。
【００６３】
【発明の効果】以上説明したように、本発明によれば、
下記記載の効果を奏する。
下記記載の効果を奏する。
【００６４】本発明の第１の効果は、リーク電流制御部
の活性化と非活性化を切替制御する構成としたことによ
り、動作周波数あるいはスイッチング動作速度に応じ
て、スタンバイ動作時もしくは低速動作モード時には低
リーク電流動作として消費電流の縮減を図るとともに、
高速動作モード時には高速スイッチング動作可能として
いる、ということである。
の活性化と非活性化を切替制御する構成としたことによ
り、動作周波数あるいはスイッチング動作速度に応じ
て、スタンバイ動作時もしくは低速動作モード時には低
リーク電流動作として消費電流の縮減を図るとともに、
高速動作モード時には高速スイッチング動作可能として
いる、ということである。
【００６５】本発明の第２の効果は、一つの半導体集積
回路製品について、要求される動作周波数、及び消費電
流に応じて、高速動作型又は低リーク電流型に切替制御
することができる、ということである。
回路製品について、要求される動作周波数、及び消費電
流に応じて、高速動作型又は低リーク電流型に切替制御
することができる、ということである。
【００６６】さらに本発明の第３の効果は、半導体集積
回路内部で回路ブロック毎に、回路ブロックの機能、動
作周波数、消費電流等の性能要求に応じて、高速動作
型、低リーク電流型にそれぞれ設定することができ、動
作周波数と消費電流との調整を図るこことができる、と
いうことである。また、さらに第４の効果は、低速動作
時において、高速型ＣＭＯＳインバータを低速動作させ
た場合よりも、波形がなだらかになっているために、雑
音発生が少ないということである。
回路内部で回路ブロック毎に、回路ブロックの機能、動
作周波数、消費電流等の性能要求に応じて、高速動作
型、低リーク電流型にそれぞれ設定することができ、動
作周波数と消費電流との調整を図るこことができる、と
いうことである。また、さらに第４の効果は、低速動作
時において、高速型ＣＭＯＳインバータを低速動作させ
た場合よりも、波形がなだらかになっているために、雑
音発生が少ないということである。
【図１】本発明の第１の実施例の構成を示す図である。
【図２】本発明の第２の実施例の構成を示す図である。
【図３】本発明の第３の実施例の構成を示す図である。
【図４】本発明の第３実施例をなす基本セルの一例とし
てインバータの構成を示す図である。
てインバータの構成を示す図である。
【図５】本発明の第３実施例をなす基本セルの一例とし
てＮＡＮＤ回路の構成を示す図である。
てＮＡＮＤ回路の構成を示す図である。
【図６】本発明の第３実施例をなす基本セルの一例とし
てＮＯＲ回路の構成を示す図である。
てＮＯＲ回路の構成を示す図である。
【図７】本発明の第３実施例をなすインバータのスイッ
チング特性（入出力特性）を従来の回路と比較して示す
電圧波形図である。
チング特性（入出力特性）を従来の回路と比較して示す
電圧波形図である。
【図８】本発明の第３実施例をなすインバータのスイッ
チング時の電流特性を従来の回路と比較して示す電流波
形図である。
チング時の電流特性を従来の回路と比較して示す電流波
形図である。
１０１ 論理回路 ＩＮ 入力端子 ＮＭ１、ＮＭ２、ＮＭＡ、ＮＭＡ１、ＮＭＡ２、ＮＭＢ
ＮチャネルＭＯＳトランジスタ ＯＵＴ 出力端子 ＰＭ１、ＰＭ２、ＰＭＡ、ＰＭＡ１、ＮＰＭＡ２、ＰＭ
Ｂ ＰチャネルＭＯＳトランジスタ
ＮチャネルＭＯＳトランジスタ ＯＵＴ 出力端子 ＰＭ１、ＰＭ２、ＰＭＡ、ＰＭＡ１、ＮＰＭＡ２、ＰＭ
Ｂ ＰチャネルＭＯＳトランジスタ
Claims (15)
- 【請求項１】回路の電源パスに介挿され、制御信号によ
りその活性化と非活性化とが切替制御される電流制御部
を備え、前記回路のスタンバイ動作時もしくは前記回路
を相対的に低速動作させる時には前記電流制御部を活性
化させて前記回路のリーク電流を制限する、ことを特徴
とするリーク電流制御回路。 - 【請求項２】前記回路が論理回路よりなり、 前記電流制御部が、電源と前記論理回路との間の電源パ
スに、並列に挿入されてなる、リーク電流を制限するた
めの第１、第２のスイッチ素子を少なくとも含み、 前記第１のスイッチ素子は、制御信号によりオン・オフ
制御され、 前記第２のスイッチ素子は、前記論理回路に入力される
入力信号によりオン・オフ制御され、 前記論理回路のスタンバイ動作時もしくは前記論理回路
を低速動作させる時には、前記第１スイッチ素子をオフ
してリーク電流を制限し、前記論理回路を相対的に高速
動作させる時には、前記第１のスイッチ素子をオンする
ように切替制御する構成とされてなる、ことを特徴とす
る請求項１記載のリーク電流制御回路。 - 【請求項３】電源と論理回路との間の電源パスに並列に
挿入されてなる、リーク電流を制限するための第１、第
２のスイッチ素子を少なくとも備え、 前記第１のスイッチ素子は、制御信号によりオン・オフ
制御され、 前記第２のスイッチ素子は、前記論理回路に入力される
入力信号によりオン・オフ制御され、 スタンバイ動作時もしくは低速動作モード時には、前記
第１スイッチ素子をオフしてリーク電流を制限し、高速
動作モード時には、前記第１のスイッチ素子をオンする
ように切替制御する構成とされてなるリーク電流制御回
路を、ゲート回路もしくはセル単位に備えたことを特徴
とする半導体集積回路。 - 【請求項４】論理回路群よりなる回路ブロックを複数含
む半導体集積回路において、 請求項３記載の前記リーク電流制御回路をそれぞれ備え
前記リーク電流制御回路によりリーク電流が制限される
論理回路群と、前記リーク電流制御回路をそれぞれ備え
前記リーク電流制御回路によりリーク電流が制限されな
い論理回路群とが、前記論理回路群が属する回路ブロッ
ク毎に区分されて設けられている、ことを特徴とする半
導体集積回路。 - 【請求項５】請求項３記載の前記リーク電流制御回路に
よりリーク電流が制限される論理回路群について、前記
論理回路群を含む半導体集積回路において、共通の制御
信号で一括して前記各リーク電流制御回路を制御する、
ことを特徴とする半導体集積回路。 - 【請求項６】電源配線と論理回路の電源端子間に互いに
並列接続される、低リーク電流型の複数のスイッチトラ
ンジスタを含み、 前記論理回路は高速型のトランジスタで構成されてお
り、 前記複数のスイッチトランジスタのうち少なくとも一の
スイッチトランジスタの制御端子には制御信号が入力さ
れ、前記複数のスイッチトランジスタの他のトランジス
タの制御端子には前記論理回路に入力される入力信号が
入力され、 スタンバイ動作時もしくは低速動作モード時には、前記
少なくとも一のスイッチトランジスタをオフ状態として
リーク電流を制限し、高速動作モード時には、前記少な
くとも一のスイッチトランジスタがオン状態に設定され
る、ことを特徴とする半導体集積回路。 - 【請求項７】高位側電源配線と論理回路の高位側電源端
子との間に、低リーク電流型の複数のＭＯＳトランジス
タが並列に接続され、このうち少なくとも一のＭＯＳト
ランジスタのゲートには制御信号が入力されてオン・オ
フ制御され、他のＭＯＳトランジスタのゲートには前記
論理回路の論理に合わせて前記論理回路へ入力される入
力信号が入力されてなる、ことを特徴とする半導体集積
回路装置。 - 【請求項８】低位側電源配線と論理回路の低位側電源端
子との間に、低リーク電流型の複数のＭＯＳトランジス
タが並列に接続され、このうち少なくとも一のＭＯＳト
ランジスタのゲートには制御信号が入力されてオン・オ
フ制御され、他のＭＯＳトランジスタのゲートには前記
論理回路の論理に合わせて前記論理回路へ入力される入
力信号が入力されてなる、ことを特徴とする半導体集積
回路装置。 - 【請求項９】高位側電源配線と論理回路の高位側電源端
子との間に、低リーク電流型の第１群のＭＯＳトランジ
スタが並列に接続され、このうち少なくとも一のＭＯＳ
トランジスタのゲートには第１の制御信号が入力されて
オン・オフ制御され、他のＭＯＳトランジスタのゲート
には前記論理回路の論理に合わせて前記論理回路へ入力
される入力信号が入力され、 低位側電源配線と前記論理回路の低位側電源端子との間
に、低リーク電流型の第２群のＭＯＳトランジスタが並
列に接続され、このうち少なくとも一のＭＯＳトランジ
スタのゲートには前記第１の制御信号と相補の第２の制
御信号が入力されてオン・オフ制御され、他のＭＯＳト
ランジスタのゲートには前記論理回路の論理に合わせて
前記論理回路へ入力される入力信号が入力されてなる、
ことを特徴とする半導体集積回路装置。 - 【請求項１０】基本論理回路を含むセルを所定の行に配
置・配線するスタンダードセル方式の半導体集積回路の
スタンダードセルであって、 高位側電源配線と前記基本論理回路の高位側電源端子と
の間に並列に接続された、低リーク電流型の複数のＭＯ
Ｓトランジスタを備え、このうち少なくとも一のＭＯＳ
トランジスタのゲートには制御信号が入力されてオン・
オフ制御され、他のＭＯＳトランジスタのゲートには前
記基本論理回路の論理に合わせて前記基本論理回路へ入
力される入力信号が入力されてなる、ことを特徴とする
スタンダードセル。 - 【請求項１１】基本論理回路を含むセルを所定の行に配
置・配線するスタンダードセル方式の半導体集積回路の
スタンダードセルであって、 低位側電源配線と前記基本論理回路の低位側電源端子と
の間に並列に接続された、低リーク電流型の複数のＭＯ
Ｓトランジスタを備え、このうち少なくとも一のＭＯＳ
トランジスタのゲートには制御信号が入力されてオン・
オフ制御され、他のＭＯＳトランジスタのゲートには前
記基本論理回路の論理に合わせて前記基本論理回路へ入
力される入力信号が入力されてなる、ことを特徴とする
スタンダードセル。 - 【請求項１２】基本論理回路を含むセルを所定の行に配
置・配線するスタンダードセル方式の半導体集積回路の
スタンダードセルであって、 高位側電源配線と前記論理回路の高位側電源端子との間
に並列に接続された、低リーク電流型の第１群のＭＯＳ
トランジスタを備え、このうち少なくとも一のＭＯＳト
ランジスタのゲートには第１の制御信号が入力されてオ
ン・オフ制御され、他のＭＯＳトランジスタのゲートに
は前記基本論理回路の論理に合わせて前記基本論理回路
へ入力される入力信号が入力され、 低位側電源配線と前記基本論理回路の低位側電源端子と
の間に並列に接続された、低リーク電流型の第２群のＭ
ＯＳトランジスタを備え、このうち少なくとも一のＭＯ
Ｓトランジスタのゲートには前記第１の制御信号と相補
の第２の制御信号が入力されてオン・オフ制御され、他
のＭＯＳトランジスタのゲートには前記基本論理回路の
論理に合わせて前記基本論理回路へ入力される入力信号
が入力されてなる、ことを特徴とするスタンダードセ
ル。 - 【請求項１３】スタンダードセル方式の半導体集積回路
のセルライブラリに含まれるインバータセルであって、 ゲートが入力端子に共通接続されドレインが出力端子に
共通接続されてなる第１のＰチャネルＭＯＳトランジス
タと第１のＮチャネルＭＯＳトランジスタと、 ソースが高位側電源端子に共通接続され、ドレインが前
記第１のＰチャネルＭＯＳトランジスタのソースに共通
接続され、ゲートに前記入力端子からの入力信号及び制
御信号の相補信号をそれぞれ入力してなる低リーク電流
型の第２、第３のＰチャネルＭＯＳトランジスタと、 ソースが低位側電源端子に共通接続され、ドレインが前
記第１のＮチャネルＭＯＳトランジスタのソースに共通
接続され、ゲートに前記入力信号及び前記制御信号をそ
れぞれ入力してなる低リーク電流型の第２、第３のＮチ
ャネルＭＯＳトランジスタと、を備えたことを特徴とす
るインバータセル。 - 【請求項１４】スタンダードセル方式の半導体集積回路
のセルライブラリに含まれる２入力ＮＡＮＤセルであっ
て、 ゲートに第１、第２の入力端子からの第１、第２の入力
信号をそれぞれ入力しドレインが出力端子に共通接続さ
れてなる第１、第２のＰチャネルＭＯＳトランジスタの
共通接続されたソースに、ドレインが共通接続され、ソ
ースが高位側電源端子に共通接続されてなる低リーク電
流型の第３乃至第５のＰチャネルＭＯＳトランジスタを
備え、 前記第３、第４のＰチャネルＭＯＳトランジスタのゲー
トには前記第１、第２の入力信号がそれぞれ入力され、 前記第５のＰチャネルＭＯＳトランジスタのゲートには
制御信号の相補信号が入力され、 ゲートに前記第１の入力信号を入力し、ドレインが前記
出力端子に接続されてなる第１のＮチャネルＭＯＳトラ
ンジスタと、ゲートに前記第２の入力信号を入力し、ド
レインが前記第１のＮチャネルＭＯＳトランジスタのソ
ースに接続されてなる第２のＮチャネルＭＯＳトランジ
スタと、 ドレインが前記第２のＮチャネルＭＯＳトランジスタの
ソースに共通接続され、ソースが低位側電源間に共通接
続され、ゲートに前記第２の入力信号と前記制御信号と
をそれぞれ入力とする第３、第４のＮチャネルＭＯＳト
ランジスタと、を備えたことを特徴とする２入力ＮＡＮ
Ｄセル。 - 【請求項１５】スタンダードセル方式の半導体集積回路
のセルライブラリに含まれる２入力ＮＯＲセルであっ
て、 ゲートに第１の入力端子からの第１の入力信号を入力し
ドレインが出力端子に接続されてなる第１のＰチャネル
ＭＯＳトランジスタと、 ゲートに第２の入力端子からの第２の入力信号を入力し
ドレインが前記第１のＰチャネルＭＯＳトランジスタの
ソースに接続されてなる第２のＰチャネルＭＯＳトラン
ジスタと、 ソースが高位側電源端子に共通接続され、ドレインが前
記第２のＰチャネルＭＯＳトランジスタのソースに共通
接続されてなる低リーク電流型の第３、第４のＰチャネ
ルＭＯＳトランジスタを備え、 前記第３、第４のＰチャネルＭＯＳトランジスタのゲー
トには前記第２の入力信号と、制御信号の相補信号とが
それぞれ入力され、 ドレインが前記出力端子に共通接続され、ゲートに前記
第１、第２の入力信号をそれぞれ入力とする第１、第２
のＮチャネルＭＯＳトランジスタと、 ドレインが第１、第２のＮチャネルＭＯＳトランジスタ
のソースの接続点に共通接続され、ソースが低位側電源
端子に共通接続されてなる第３乃至第５のＮチャネルＭ
ＯＳトランジスタを備え、 前記第３、第４のＮチャネルＭＯＳトランジスタのゲー
トには前記第１、第２の入力信号がそれぞれ入力され、
前記第５のＮチャネルＭＯＳトランジスタのゲートには
制御信号が入力される、ことを特徴とする２入力ＮＯＲ
セル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11228553A JP2001053599A (ja) | 1999-08-12 | 1999-08-12 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11228553A JP2001053599A (ja) | 1999-08-12 | 1999-08-12 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001053599A true JP2001053599A (ja) | 2001-02-23 |
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ID=16878188
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|---|---|---|---|
| JP11228553A Pending JP2001053599A (ja) | 1999-08-12 | 1999-08-12 | 半導体集積回路 |
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| JP (1) | JP2001053599A (ja) |
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